2022-015445

本願は、２０１７年（平成２９年）１月２７日（パリ条約による優先権主張外国庁受理２０１６年３月３日、米国）を国際出願日とする出願であって、その後の手続の概要は、以下のとおりである。

（ア）引用文献１について

ａ 前審補正却下の決定で引用された本願の優先権主張の日（以下「優先日」という。）前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、特表２０１４－５２６１４６号公報（以下「引用文献１」という。）には、次の記載がある。（下線は当審において付した。）

「【０００１】

１）分野

本発明の実施形態は、半導体処理の分野に関し、特に、各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法に関する。」

「【概要】

【０００６】

本発明の実施形態は、各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法を含む。

【０００７】

一実施形態では、複数の集積回路を有する半導体ウェハをダイシングする方法は、集積回路を覆い、保護する層から成るマスクを、半導体ウェハ上に形成する工程を含む。マスクはその後、分割ビームレーザスクライビングプロセスによってパターニングされ、これによって集積回路間の半導体ウェハの領域を露出させるギャップを有するパターニングされたマスクを提供する。その後、半導体ウェハは、パターニングされたマスク内のギャップを貫通してエッチングされ、これによって集積回路を個片化する。」

「【００１２】

初めのレーザスクライブと、後続のプラズマエッチングを含むハイブリッドなウェハ又は基板のダイシングプロセスは、ダイの個片化のために実施することができる。レーザスクライブプロセスは、マスク層、有機・無機誘電体層、及びデバイス層をきれいに除去するために使用することができる。その後、レーザエッチングプロセスは、ウェハ又は基板の露出又は部分的なエッチング時に終了することができる。ダイシングプロセスのプラズマエッチング部分は、その後、ダイ又はチップを個片化又はダイシングするために、ウェハ又は基板のバルクを貫通して（例えば、バルクの単結晶シリコンを貫通して）エッチングするために用いることができる。本発明の一実施形態では、分割されたビームのアレイを用いたウェハのフェムト秒レーザスクライビングのための方法及びシステムが提供される。このような一実施形態では、必要なプロセスのスループットを維持しつつ、クリーンなレーザスクライビングが達成される。

【００１３】

ポリマー、誘電体及び金属は、典型的には、（例えば、シリコン基板又は薄化されたシリコン基板からの）シリコンと比べて、エッチング除去するのがより困難である。メカニズムは不明なままであるが、過溶融したシリコンもまた、規則的なシリコンよりもエッチングすることがより困難であることが見出されている。ハイブリッドダイシング方式の成功したプラズマエッチング部を確実にするために、及びウェハ全体にわたって再現性よく一貫したトレンチ幅及び全厚さにわたるエッチングを達成するために、特定の条件を適用する必要があるかもしれない。例えば、一実施形態では、クリーンなハイブリッドダイシングのアプローチのために、ポリマー、誘電体（例えば、酸化物）層及び金属層は、スクライブされる溝内に残される残渣を最小限にして、きれいに除去する必要がある。このアプローチは、スクライブされるトレンチの底部にシリコンの最大利用可能な表面積を露出させることができる。また、一実施形態では、レーザの態様は、一貫したスクライビングカーフ幅を提供すべきである。

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・・・

【００１６】

こうして、本発明の一態様では、分割ビームレーザスクライビングプロセスとプラズマエッチングプロセスの組合せが使用され、これによって半導体ウェハを個片化された集積回路にダイシングすることができる。図１は、本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法における操作を示すフローチャート１００である。図２Ａ～図２Ｃは、本発明の一実施形態に係る、フローチャート１００の操作に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。

【００１７】

フローチャート１００の操作１０２及び対応する図２Ａを参照すると、マスク２０２が、半導体ウェハ又は基板２０４の上方に形成される。マスク２０２は、半導体ウェハ２０４の表面上に形成された集積回路２０６を覆い、保護する層でできている。マスク２０２は、集積回路２０６のそれぞれの間に形成された介在するストリート２０７も覆う。

・・・

【００２１】

フローチャート１００の操作１０４及び対応する図２Ｂを参照すると、マスク２０２は、分割レーザスクライビングプロセスでパターニングされ、これによって集積回路２０６間の半導体ウェハ又は基板２０４の領域を露出させるギャップ２１０を有するパターニングされたマスク２０８を提供する。このように、レーザスクライビングプロセスは、集積回路２０６間にもともと形成されていたストリート２０７の材料を除去するために使用される。本発明の一実施形態によると、分割レーザスクライビングプロセスによってマスク２０２をパターニングする工程は、図２Ｂに示されるように、集積回路２０６間の半導体ウェハ２０４の領域内に部分的にトレンチ２１２を形成する工程を含む。一実施形態では、分割ビームレーザスクライビングプロセスでマスク２０２をパターニングする工程は、例えば、ナノ秒レーザ、ピコ秒レーザ、又はフェムト秒レーザが挙げられるが、これらに限定されないレーザを使用する工程を含む。

・・・

【００２４】

本発明の一実施形態によると、レーザの出力レーザビームは、ビーム分割光学モジュールを介してＭ×Ｎ（ただし、ＭとＮの一方又は両方は２以上の正の整数）のドットマトリクスパターンに分割される。その後、ドットマトリクスパターンは、テレセントリック焦点レンズを通して作業面に結像され、作業面上では、集束スポット間の距離が、個片化のために必要なダイのサイズに等しい。一実施形態では、レーザは、Ｍ×Ｎのドットマトリクスの各焦点に必要なパルスエネルギーを送出する最大パルス繰り返しレートで、又は最大パルス繰り返しレート近くで運転される。Ｍ＝Ｎである特定の一実施形態では、レーザビームはワークピースに対して移動され、合計Ｎ本のラインをスクライビングし、これによって単一のパス内で（Ｎ－１）個のダイの個片化を行う。

【００２５】

一実施形態では、回折型光学素子（ＤＯＥ）は、ビームスプリッタとして使用される。ＤＯＥは、入力ビームの発散角、プロファイル、直径、及び偏光を保持することができる。このように、いくつかの実施形態では、各分割ビームが同じ量のパルスエネルギーを伝えることができ、作業面上に名目上等しい焦点とフルエンスを送出するだろう。しかしながら、他の実施形態では、ビームを分割するために等しくない出力分布を有するビームが提供される。一実施形態では、テレセントリック焦点レンズが使用され、これによって例えば、回折型ビームスプリッタを介してレーザビームを分割した後で、非ゼロの分割角度が存在し得るので、入射ビーム点が作業面に垂直に送出されることを確実にする。

【００２６】

一実施形態では、二次元ビーム分割は、予め指定された間隔及びビームパターンの対称性を有するＮ×Ｎのビームに、単一のレーザビームを分割する。このような一実施形態では、適切な焦点距離に整合したテレセントリック焦点レンズが使用され、これによって個片化されるダイサイズに等しいピッチを有するようにＮ×Ｎのビームを提供する。特定の一実施形態では、レーザビームは、そのガウス分布内で使用される。あるいはまた、別の特定の一実施形態では、入力ビームは、ビーム分割光学装置に入力される前に、まずビーム整形光学モジュールを介してトップハットビームプロファイルに変換される。

【００２７】

一実施形態では、分割ビームのアプローチは、シングルパス・マルチスポットのスクライビングプロセスを可能にする。一実施形態では、連続したマルチスポットのアブレーションは、個片化を受けるウェハ全域に亘って一貫してきれいなスクライブトレンチ形成を確実にする。一実施形態では、このようなアプローチを用いることによって、スループットが大幅に改善される。例えば、特定の一実施形態では、作業面をスクライビングするためにビームあたり約５ｕＪが必要とされると仮定して、レーザは、約１００ｋＨｚで約４５ｕＪ、約２００ｋＨｚで約２０ｕＪ、約３００ｋＨｚで約１０ｕＪ、約４００ｋＨｚで約５ｕＪを送出する。スクライビングプロセスのために約１ミクロンスポットの分離が必要とされる可能性があると仮定して、例えば、約１００ｋＨｚでレーザを動作させながら、スクライビング速度は毎秒約１００ミリメートル（又は約２００ｋＨｚでのスクライビングに対して毎秒約２００ミリメートル等）である。

【００２８】

上記の例では、従来のアプローチは、毎秒約４００ミリメートルで複数回（例えば、２パス）スクライブするために約４００ｋＨｚで約５ｕＪの単一のビームを使用することができる。単一パス当たりの相当スクライビング速度は、毎秒約２００ミリメートル（＝毎秒４００ミリメートル／２）である。対照的に、一実施形態では、ビームは、事前に定義された間隔をもつ２×２＝４のビームに分割され、各分割ビーム内において約２００ｋＨｚで約５ｕＪを送出する。単一パス内において毎秒約２００ミリメートルでウェハをスクライブするのに２×２の分割ビームを使用すると、２本のスクライブされた線が同時に生成される。単一ビーム当たりの相当スクライビング速度は、およそ毎秒２００ミリメートル×２＝毎秒４００ミリメートルであり、これは４００ｋＨｚのスクライビングでの従来のアプローチの２倍である。

・・・

【００３０】

このように、一実施形態では、分割ビームレーザスクライビングプロセスでマスクをパターニングする工程は、Ｍ又はＮのいずれかが１よりも大きいＭ×Ｎの点列にレーザビームを分割する工程を含む。このような一実施形態では、ＭとＮの両方が１よりも大きい。別のこのような一実施形態では、Ｍ×Ｎの点列のすべての点が、同じ出力を有する。別のこのような一実施形態では、第１の点は第２の点とは異なる出力を有し、例えば、出力分割比が点ごとに異なることができる。特定の一実施形態では、Ｍ＝２かつＮ＝２であり、Ｍ×Ｎの点列は、正方形、長方形などの形状を有するが、これらに限定されない。」

「【００３９】

最終的に分割された空間ビームプロファイルは、シングルモード（ガウシアン）であるか、又は整形されたトップハットプロファイルを有していてもよい。一実施形態では、レーザ光源は、作業面で約０．５μＪ～１００μＪの範囲内のパルスエネルギーを送出するが、好ましくは約１μＪ～５μＪの範囲内である。一実施形態では、レーザスクライビングプロセスは、ワークピース表面に沿って約３００ｍｍ／秒～５ｍ／秒の範囲内の速度で走るが、好ましくは、約５００ｍｍ／秒～２ｍ／秒の範囲内である。」

「【００４３】

フローチャート１００の操作１０６及び対応する図２Ｃを参照すると、半導体ウェハ２０４は、パターニングされたマスク２０８内のギャップ２１０を貫通してエッチングされ、これによって個片化された集積回路２０６を形成する。本発明の一実施形態によると、半導体ウェハ２０４をエッチングする工程は、分割ビームレーザスクライビングプロセスによって初めに形成されたトレンチ２１２をエッチングすることによって、図２Ｃに示されるように、最終的に、半導体ウェハ２０４を完全に貫通してエッチングする工程を含む。

【００４４】

一実施形態では、半導体ウェハ２０４をエッチングする工程は、プラズマエッチングプロセスを使用する工程を含む。一実施形態では、スルーシリコンビア型のエッチングプロセスが使用される。例えば、特定の一実施形態では、半導体ウェハ２０４の材料のエッチング速度は、毎分２５ミクロンよりも大きい。超高密度プラズマ源を、ダイの個片化プロセスのプラズマエッチング部分用に使用してもよい。このようなプラズマエッチングプロセスを行うのに適したプロセスチャンバの一例は、米国カリフォルニア州サニーベールのアプライドマテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）から入手可能なＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名） Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。Ａｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名） Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムは、容量性及び誘導性ＲＦ結合を組み合わせ、これによって容量結合のみで可能であったものよりも、イオン密度及びイオンエネルギーをはるかに独立して制御し、更に磁気強化による改善も提供される。・・・例示的な一実施形態では、基本的に正確なプロファイル制御と事実上スカラップの無い側壁を維持しながら、従来のシリコンのエッチング速度を約４０％上回るエッチング速度で単結晶シリコン基板又はウェハ４０４をエッチングするのに、ディープシリコンエッチングが使用される。特定の一実施形態では、スルーシリコンビア型のエッチングプロセスが使用される。エッチングプロセスは、一般的にフッ素系ガス（例えば、ＳＦ６、Ｃ４Ｆ８、ＣＨＦ３、ＸｅＦ２）である反応ガス又は比較的速いエッチング速度でシリコンをエッチングすることができる任意の他の反応ガスから生成されたプラズマに基づく。一実施形態では、図２Ｃに示されるように、マスク層２０８は、個片化プロセス後に除去される。

【００４５】

したがって、フローチャート１００及び図２Ａ～図２Ｃを再び参照すると、ウェハのダイシングは、マスク層を貫通し、（メタライゼーションを含む）ウェハのストリートを貫通し、部分的にシリコン基板内へアブレーション加工する分割ビームレーザスクライビングプロセスを用いた最初のアブレーションによって実行することができる。その後、ダイの個片化は、後続のスルーシリコンディーププラズマエッチングによって完了することができる。本発明の一実施形態に係る、ダイシング用材料スタックの具体例が、図７Ａ～図７Ｄに関連して後述される。」

図１、図２Ａ～図２Ｃは、以下のとおりのものである。

［図：0001403367000001.jpg］

［図：0001403367000002.jpg］

［図：0001403367000003.jpg］

ｂ 上記記載から、引用文献１には、次の技術的事項が記載されているといえる。

（ａ）引用文献１に記載された技術は、複数の集積回路を含む半導体ウェハをダイシングする方法に関するものである（【００１６】）。

（ｂ）方法は、集積回路２０６を覆い、保護する層を含むマスク２０２を、半導体ウェハ２０４の上方に形成する工程１０２を含む（【００１７】、図２Ａ）。

（ｃ）方法は、分割ビームレーザスクライビングでマスク２０２をパターニングし、集積回路２０６間の半導体ウェハ２０４の領域を露出させるギャップ２１０を有する、パターニングされたマスク２０８を提供する工程１０４を含む（【００２１】、図２Ｂ）。

（ｄ）作業面をスクライビングするためにビームあたり５μＪが必要とされると仮定して、３００ｋＨｚで１０μＪのレーザを送出する（【００２７】）、分割ビームレーザスクライビングプロセスでマスクをパターニングする工程は、Ｍ又はＮのいずれかが１よりも大きいＭ×Ｎの点列にレーザビームを分割する工程を含む（【００３０】）、すなわち、分割ビームレーザスクライビングでマスク２０２をパターニングする工程１０４は、１つから２つに分割されたビームを使用する。

（ｅ）方法は、パターニングされたマスク２０８内のギャップ２１０を通じて、半導体ウェハ２０４をプラズマエッチングし、集積回路２０６を個片化する工程１０６を含む（【００４３】、【００４４】、図２Ｃ）。

（ｆ）スクライビングプロセスのために１ミクロンスポットの分離が必要とされる可能性があると仮定して、２００ｋＨｚのレーザでのスクライビング速度は２００ｍｍ／秒、４００ｋＨｚのレーザでのスクライビング速度は４００ｍｍ／秒とする（段落［【００２７】）。

（ｇ）作業面でのパルスエネルギーを０．５μＪ～１００μＪの範囲内、好ましくは１μＪ～５μＪの範囲内とし、載台速度を３００ｍｍ／秒～５ｍ／秒の範囲内とする（【００３９】）。

ｃ 上記ａ、ｂから、引用文献１には、次の発明（以下「引用発明」という。）が記載されている。

「複数の集積回路２０６を含む半導体ウェハ２０４をダイシングする方法であって、

集積回路２０６を覆い、保護する層を含むマスク２０２を、半導体ウェハ２０４の上方に形成する工程１０２と、

分割ビームレーザスクライビングでマスク２０２をパターニングし、集積回路２０６間の半導体ウェハ２０４の領域を露出させるギャップ２１０を有する、パターニングされたマスク２０８を提供する工程１０４と、

パターニングされたマスク２０８内のギャップ２１０を通じて、半導体ウェハ２０４をプラズマエッチングし、集積回路２０６を個片化する工程１０６と、を含み、

分割ビームレーザスクライビングでマスク２０２をパターニングする工程１０４は、１つから２つに分割されたビームを使用し、

スクライビングプロセスのために１ミクロンスポットの分離が必要とされる可能性があると仮定して、２００ｋＨｚのレーザでのスクライビング速度は２００ｍｍ／秒、４００ｋＨｚのレーザでのスクライビング速度は４００ｍｍ／秒とし、

作業面でのパルスエネルギーを０．５μＪ～１００μＪの範囲内、好ましくは１μＪ～５μＪの範囲内とし、載台速度を３００ｍｍ／秒～５ｍ／秒の範囲内とし、

クリーンなハイブリッドダイシングのアプローチのために、スクライブされる溝内に残される残渣を最小限にして、きれいに除去する必要がある、方法。」

（イ）引用文献２について

ａ 前審補正却下の決定で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、米国特許出願公開第２０１５／０２１４１０９号明細書（以下「引用文献２」という。）には、次の記載がある。（翻訳文は合議体が作成した。）

「[0008] Embodiments of the present invention include methods of dicing semiconductor wafers, each wafer having a plurality of integrated circuits thereon.」

（「［０００８］ 本発明の実施形態は、半導体ウェーハをダイシングする方法を含み、各ウェーハはその上に複数の集積回路を有する。」）

「[0009] In an embodiment, a method of dicing a semiconductor wafer having a plurality of integrated circuits involves forming a mask above the semiconductor wafer, the mask including a layer covering and protecting the integrated circuits. The mask is exposed to a plasma treatment process to increase an etch resistance of the mask. The mask is patterned with a laser scribing process to provide gaps in the mask, the gaps exposing regions of the semiconductor wafer between the integrated circuits. Subsequent to exposing the mask to the plasma treatment process, the semiconductor wafer is plasma etched through the gaps in the mask to singulate the integrated circuits.」

（「［０００９］ 一実施形態では、複数の集積回路を有する半導体ウェーハをダイシングする方法は、半導体ウェーハの上方にマスクを形成することを包含し、このマスクは、集積回路を被覆及び保護する層を含む。マスクは、マスクの耐エッチング性を高めるためにプラズマ処理プロセスにさらされる。マスクは、マスクに間隙を提供するために、レーザスクライビングプロセスでパターニングされ、半導体ウェーハの集積回路間の領域が露出される。マスクをプラズマ処理プロセスにさらすことに続いて、半導体ウェーハ、集積回路を個片化するために、マスクの間隙を通じてプラズマエッチングされる。」）

「[0066] Referring again to FIG. 6B, an intermediate post mask-opening cleaning operation may optionally performed following the laser scribing but prior to the plasma etching described below in association with FIG. 6C. In an embodiment, the post mask-opening cleaning operation is a plasma-based cleaning process. In a first example, as described below, the plasma-based cleaning process is reactive to the regions of the substrate 604 exposed by the gaps 610. In the case of a reactive plasma-based cleaning process, the cleaning process itself may form or extend trenches 612 in the substrate 604 since the reactive plasma-based cleaning operation is at least somewhat of an etchant for the substrate 604. In a second, different, example, as is also described below, the plasma-based cleaning process is non-reactive to the regions of the substrate 604 exposed by the gaps 610.」

（「［００６６］ 再び図6Bを参照すると、中間的なマスク開口後の洗浄工程は、任意選択で、レーザスクライビングに続いて、図6Cに関連して以下に説明するプラズマエッチングの前に実施され得る。一実施形態では、マスク開口後の洗浄工程は、プラズマベースの洗浄工程である。第１の例では、以下で説明するように、プラズマベースの洗浄プロセスは、間隙610によって露出された基板604の領域に反応する。反応性プラズマベースの洗浄プロセスの場合、反応性のプラズマベースの洗浄工程は、基板604のためのエッチング液の少なくとも何かであるので、洗浄プロセス自体が基板604にトレンチ612を形成し得るか、または延長し得る。第２の、別の例では、例えば、以下でも説明されるように、プラズマベースの洗浄プロセスは、間隙610によって露出された基板604の領域と反応しない。」）

「[0067] In accordance with a first embodiment, the plasma-based cleaning process is reactive to exposed regions of the substrate 604 in that the exposed regions are partially etched during the cleaning process. In one such embodiment, Ar or another non-reactive gas (or the mix) is combined with SF6 for a highly-biased plasma treatment for cleaning of scribed openings. The plasma treatment using mixed gases Ar+SF6 under high-bias power is performed for bombarding mask-opened regions to achieve cleaning of the mask-opened regions. In the reactive breakthrough process, both physical bombardment from Ar and SF6 along with chemical etching due to SF6 and F-ions contribute to cleaning of mask-opened regions. The approach may be suitable for photoresist or plasma-deposited Teflon masks 602, where breakthrough treatment leads to fairly uniform mask thickness reduction and a gentle Si etch. Such a breakthrough etch process, however, may not be best suited for water soluble mask materials.」

（「［００６７］ 第１の実施形態によれば、プラズマベースの洗浄プロセスは、露出された領域が洗浄プロセス中に部分的にエッチングされるという点で、基板604の露出された領域に反応する。かかる一実施形態では、Arまたは別の非反応性ガス(または混合物)は、スクライブされた開口部の洗浄のための高バイアスプラズマ処理のためにSF6と組み合わされる。マスクに露出された領域の洗浄を実現するために、高バイアス電力下での混合ガスAr+SF6を用いたプラズマ処理が、マスクに露出された領域をボンバードするために実施される。反応性の貫通（breakthrough）プロセスでは、Ar及びSF6による物理的ボンバードとSF6及びFイオンによる化学エッチングの両方が、マスクに露出された領域の洗浄に寄与する。このアプローチは、フォトレジストまたはプラズマ堆積されたテフロンマスク602に適していることがあり、貫通処理により、かなり均一なマスク厚さの減少及び穏やかなSiエッチングがもたらされる。しかし、このような貫通エッチングプロセスは、水溶性マスク材料には、最も適しているわけではないことがある。」）

「[0068] In accordance with a second embodiment, the plasma-based cleaning process is non-reactive to exposed regions of the substrate 604 in that the exposed regions are not or only negligible etched during the cleaning process. In one such embodiment, only non-reactive gas plasma cleaning is used. For example, Ar or another non-reactive gas (or the mix) is used to perform a highly-biased plasma treatment both for mask condensation and cleaning of scribed openings. The approach may be suitable for water-soluble masks or for thinner plasma-deposited Teflon 602. In an exemplary embodiment of the latter case, an SF6+Ar breakthrough cleaning process exhibits an etch rate of approximately 7.66 microns/minute for as-deposited plasma-based Teflon. By contrast, an Ar-only breakthrough cleaning process exhibits an etch rate of approximately 0.85 microns/minute. In another such embodiment, separate mask condensation and scribed trench cleaning operations are used, e.g., an Ar or non-reactive gas (or the mix) highly-biased plasma treatment for mask condensation is first performed, and the an Ar+SF6 plasma cleaning of a laser scribed trench is performed. This embodiment may be suitable for cases where Ar-cleaning is not sufficient for trench cleaning due to too thick of a mask material. Cleaning efficiency is improved for thinner masks, but mask etch rate is much lower, with almost no consumption in a subsequent deep silicon etch process. In yet another such embodiment, three-operation cleaning is performed: (a) Ar or non-reactive gas (or the mix) highly-biased plasma treatment for mask condensation, (b) Ar+SF6 highly-biased plasma cleaning of laser scribed trenches, and (c) Ar or non-reactive gas (or the mix) highly-biased plasma treatment for mask condensation.」

（「［００６８］ 第２の実施形態によれば、プラズマベースの洗浄プロセスは、基板604の露出した領域と反応せず、露出した領域は、洗浄プロセス中にエッチングされないかまたは無視できる程度にしかエッチングされない。かかる一実施形態では、非反応性ガスのプラズマ洗浄のみが用いられる。例えば、Arまたは他の非反応性ガス(または混合物)は、マスクの凝集とスクライブされた開口部の洗浄の両方のために、高バイアスプラズマ処理を実行するために使用される。このアプローチは、水溶性マスクまたは薄型のプラズマ堆積されたテフロン602に適していることがある。後者の場合の例示的な実施形態では、SF6+Arの貫通洗浄プロセスは、堆積したままのプラズマベースのテフロン(登録商標)に対して約７．６６ミクロン／分のエッチング速度を示す。対照的に、Arのみの貫通洗浄プロセスは、約０．８５ミクロン／分のエッチング速度を示す。別の該実施形態では、分離されたマスクの凝集及びスクライブされたトレンチの洗浄工程が使用され、例えば、マスク凝集のためのArまたは非反応性ガス(または混合物)の高バイアスされたプラズマ処理が最初に行われ、レーザスクライブされたトレンチのAr+SF6プラズマ洗浄が実施される。この実施形態は、マスク材料が厚すぎるためにAr洗浄がトレンチ洗浄には不十分である場合に適していることがある。薄型のマスクでは、洗浄効率が向上するが、マスクエッチング速度は大幅に低下し、その後のディープシリコンエッチングプロセスにおける消費量がほとんどなくなる。更に別のかかる実施形態では、（ａ）マスク凝集のための、Arまたは非反応性ガス(または混合物)による高バイアスプラズマ処理、（ｂ）Ar+SF6による、レーザースクライブされたトレンチの高バイアスプラズマ洗浄、及び（ｃ）マスク凝集のための、Arまたは非反応性ガス（または混合物）による高バイアスプラズマ処理、という三工程の洗浄が実施される。」）

「[0069] Referring to operation 508 of Flowchart 500, and corresponding FIG. 6C, the semiconductor wafer 604 is etched through the gaps 610 in the patterned mask 608 to singulate the integrated circuits 606. In accordance with an embodiment of the present invention, etching the semiconductor wafer 604 includes etching the trenches 612 formed with the laser scribing process (and possibly extended with a reactive post-mask-opening clean operation) to ultimately etch entirely through semiconductor wafer 604, as depicted in FIG. 6C.」

（「［００６９］ フローチャート500の工程508、及び対応する図6Cを参照すると、半導体ウェーハ604は、集積回路606を個片化するために、パターニングされたマスク608の間隙610を通じてエッチングされる。本発明の一実施形態により、半導体ウェハ604をエッチングすることは、図6Cに描かれているように、最終的に半導体ウェーハ604を貫通するようにエッチングするために、レーザスクライビングプロセスで形成され（そしておそらく反応性のマスク開口後の洗浄工程で拡張された）トレンチ612をエッチングすることを含む。」）

ＦＩＧ．６Ａ～ＦＩＧ．６Ｃは、以下のとおりのものである。

［図：0001403367000004.jpg］

ｂ 上記ａから、引用文献２には、次の技術が記載されている。

「複数の集積回路を有する半導体ウェーハの上方にマスクを形成し、マスクは、集積回路間の半導体ウェーハの領域を露出させる間隙を提供するために、レーザースクライビング処理でパターニングされ、半導体ウェーハは、集積回路を個片化するために、マスクの間隙を通じてプラズマエッチングされる、半導体ウェーハをダイシングする方法において（［０００８］～［０００９］）、

レーザスクライビングの後、且つ、プラズマエッチングの前に、「間隙610によって露出された基板604の領域」、「スクライブされた開口部」、「マスク602に露出された領域」、「レーザスクライブされたトレンチ612」の洗浄のために、反応性または非反応性のプラズマベースの洗浄プロセスを行う（［００６６］～［００６９］）。」