2022-004571

ア 引用文献１

（ア）原査定の拒絶の理由で引用された本願の出願前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開２０１０－２１２５８９号公報（以下「引用文献１」という。）には、次の記載がある。（下線は当審において付した。以下同じ。）

「【技術分野】

【０００１】

本発明は、半導体装置の製造技術に関し、特に、銅配線を使用した半導体装置の製造技術に適用して有効な技術に関するものである。」

「【００２３】

（実施の形態１）

本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。まず、図１に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの主面のＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。

・・・

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【００２６】

次に、図２に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法やＩＳＳＧ酸化法を使用して形成することができる。・・・

【００３０】

次に、図３に示すように、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１ａを形成する。ポリシリコン膜ＰＦ１ａは、例えば、ＣＶＤ法を使用して形成することができる。このとき、半導体基板１Ｓの裏面にもポリシリコン膜ＰＦ１ｂが形成される。その後、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜ＰＦ１ａ中に不純物を導入する。具体的には、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＦ１ａ中にリ２ンや砒素などのｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＦ１ａ中にホウ素などのｐ型不純物を導入する。

【００３１】

続いて、図４に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１ａを加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ２を形成する。

・・・

【００３５】

その後、図７に示すように、半導体基板１Ｓの主面上に形成された窒化シリコン膜ＳＮ１ａを異方性エッチングすることにより、ゲート電極Ｇ１の側壁およびゲート電極Ｇ２の側壁にサイドウォールＳＷを形成する。

・・・

【００３９】

次に、図９に示すように、半導体基板１Ｓの主面上に、例えば、ＣＶＤ法を使用することにより、薄い酸化シリコン膜ＯＸ１を形成した後、この酸化シリコン膜ＯＸ１上にストレッサ膜ＳＭＴ１ａを形成する。・・・

【００４２】

続いて、図１０に示すように、半導体基板１Ｓの主面上に形成されているストレッサ膜ＳＭＴ１ａを除去する。・・・

【００４３】

・・・この酸化シリコン膜ＯＸ１は、非常に薄い膜なので、ストレッサ膜ＳＭＴ１ａおよびストレッサ膜ＳＭＴ１ｂを除去した後に実施される洗浄処理などで除去される。

【００４４】

その後、図１１に示すように、半導体基板１Ｓ上にニッケル膜を形成する。このとき、ゲート電極Ｇ１およびゲート電極Ｇ２に直接接するようにニッケル膜が形成される。同様に、深いｎ型不純物拡散領域ＮＲの表面および深いｐ型不純物拡散領域ＰＲの表面にもニッケル膜が直接接する。

【００４５】

ニッケル膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケル膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１およびゲート電極Ｇ２を構成するポリシリコン膜ＰＦ１ａとニッケル膜を反応させて、ニッケルシリサイド膜ＣＳを形成する。・・・

【００４６】

そして、未反応のニッケル膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、ニッケルシリサイド膜ＣＳを形成するように構成しているが、例えば、ニッケルシリサイド膜ＣＳに代えてコバルトシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。

【００４７】

次に、図１２に示すように、ゲート電極Ｇ１およびゲート電極Ｇ２を覆う半導体基板１Ｓの主面上に、窒化シリコン膜ＳＮ２を形成する。そして、図１３に示すように、この窒化シリコン膜ＳＮ２上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。このように、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に、まず、窒化シリコン膜ＳＮ２を形成した後、この窒化シリコン膜ＳＮ２上に層間絶縁膜ＩＬ１を形成する。これにより、その後、層間絶縁膜ＩＬ１に、層間絶縁膜ＩＬ１と窒化シリコン膜ＳＮ２を貫通するコンタクトホールを形成するが、層間絶縁膜ＩＬ１の下層に窒化シリコン膜ＳＮ２を形成することで、コンタクトホールの位置ずれによるゲート電極Ｇ１、Ｇ２とコンタクトホール内に埋め込む導電材料とのショート不良を抑制できる効果が得られる。すなわち、絶縁膜である窒化シリコン膜ＳＮ２はエッチングストッパ膜として機能している。この技術は、いわゆるＳＡＣ（Self Align Contact）と呼ばれている。つまり、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に形成される窒化シリコン膜ＳＮ２は、ＳＡＣ技術を実現する機能を有し、コンタクトホールの位置ずれによる不良発生を抑制できる機能を有するものである。

・・・

【００４９】

ＳＡＣ用の窒化シリコン膜ＳＮ２上には層間絶縁膜ＩＬ１が形成されるが、この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成されている。具体的には、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法で形成された酸化シリコン膜と、ＴＥＯＳを原料としたプラズマＣＶＤ法で形成された酸化シリコン膜との積層構造となっている。

【００５０】

続いて、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１および窒化シリコン膜ＳＮ２を貫通して半導体基板１Ｓに達するコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴは、まず、層間絶縁膜ＩＬ１をエッチングした後、窒化シリコン膜ＳＮ２をエッチングすることにより形成される。これにより、窒化シリコン膜ＳＮ２が酸化シリコン膜からなる層間絶縁膜ＩＬ１のエッチングの際のエッチングストッパとして機能することになり、コンタクトホールＣＮＴの位置ずれによる不良発生を抑制できる効果が得られる。

【００５１】

次に、図１５に示すように、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜とチタン膜上に形成された窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止するとともに、六フッ化タングステン（ＷＦ６）を用いたＣＶＤ法によりタングステン膜を形成する際にフッ素がシリコン材料へアタックすることによりシリコン材料にダメージを与えるのを防止する、いわゆるバリア性を有する。

【００５２】

続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。」

図１、４、１１～１５は、以下のとおりのものである。

図１３から、層間絶縁膜ＩＬ１の半導体基板１Ｓの主面に対する高さは、ゲート電極Ｇ１、Ｇ２の前記主面に対する高さよりも高いことが見てとれる。

図１４から、窒化シリコン膜ＳＮ２は、コンタクトホールＣＮＴの側面の底部において露出する部分（以下「部分Ａ」という。）とゲート電極Ｇ１、Ｇ２に形成されたサイドウォールＳＷの側面の底部に面している部分（以下「部分Ｂ」という。）とを含むことが見てとれる。

図１５から、チタン／窒化チタン膜を形成する工程では、チタン／窒化チタン膜は、前記部分Ａと接するように形成されることが見てとれる。

［図：0001394911000001.jpg］

［図：0001394911000002.jpg］

［図：0001394911000003.jpg］

［図：0001394911000004.jpg］

［図：0001394911000005.jpg］

（イ）上記記載から、引用文献１には、次の技術的事項が記載されている。

ａ 引用文献１に記載された技術は、半導体装置の製造方法に関し、特に、銅配線を使用した半導体装置の技術に適用して有効な技術に関するものである（【０００１】）。

ｂ 実施の形態１における半導体装置の製造方法は、次のとおりである。

（ａ）主面を有する半導体基板１Ｓを用意し、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成し、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１ａを形成し、ポリシリコン膜ＰＦ１ａを加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ２を形成し、その後、半導体基板１Ｓの主面上に形成された窒化シリコン膜ＳＮ１ａを異方性エッチングすることにより、ゲート電極Ｇ１の側壁およびゲート電極Ｇ２の側壁にサイドウォールＳＷを形成すること（【００２３】、【００２６】、【００３０】、【００３１】、【００３５】）。

（ｂ）半導体基板１Ｓの主面上に、薄い酸化シリコン膜ＯＸ１を形成した後、この酸化シリコン膜ＯＸ１上にストレッサ膜ＳＭＴ１ａを形成し、続いて、ストレッサ膜ＳＭＴ１ａを除去し、酸化シリコン膜ＯＸ１を除去すること（【００３９】、【００４３】、【００４４】）。

（ｃ）その後、半導体基板１Ｓ上にニッケル膜を形成し、熱処理を施すことにより、ニッケルシリサイド膜ＣＳを形成し、未反応のニッケル膜を、半導体基板１Ｓ上から除去すること（【００４４】～【００４６】）。

（ｄ）次に、ゲート電極Ｇ１およびゲート電極Ｇ２を覆う半導体基板１Ｓの主面上に、窒化シリコン膜ＳＮ２を形成し、窒化シリコン膜ＳＮ２上に、酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成すること（【００４７】）。

（ｅ）続いて、層間絶縁膜ＩＬ１および窒化シリコン膜ＳＮ２を貫通して半導体基板１Ｓに達するコンタクトホールＣＮＴを形成すること（【００５０】）。

（ｆ）次に、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上に、バリア性を有するチタン／窒化チタン膜を形成すること（【００５１】）。

（ｇ）続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜をＣＶＤ法を使用して形成し、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を除去することにより、プラグＰＬＧを形成すること（【００５２】）。

（ｈ）「コンタクトホールの位置ずれによるゲート電極Ｇ１，Ｇ２とコンタクトホール内に埋め込む導電材料とのショート不良を抑制できる効果が得られる。」（【００４７】）との記載、及び図１４から、コンタクトホールＣＮＴを形成する工程では、コンタクトホールが平面視においてゲート電極Ｇ１、Ｇ２及びサイドウォールＳＷと重ならない領域上に形成されること。

（ウ）上記（ア）、（イ）から、引用文献１には、次の発明（以下「引用発明」という。）が記載されていると認められる。

「主面を有する半導体基板１Ｓを用意し、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成し、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１ａを形成し、ポリシリコン膜ＰＦ１ａを加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ２を形成し、その後、半導体基板１Ｓの主面上に形成された窒化シリコン膜ＳＮ１ａを異方性エッチングすることにより、ゲート電極Ｇ１の側壁およびゲート電極Ｇ２の側壁にサイドウォールＳＷを形成することと、

半導体基板１Ｓの主面上に、薄い酸化シリコン膜ＯＸ１を形成した後、この酸化シリコン膜ＯＸ１上にストレッサ膜ＳＭＴ１ａを形成し、続いて、ストレッサ膜ＳＭＴ１ａを除去し、酸化シリコン膜ＯＸ１を除去することと、

その後、半導体基板１Ｓ上にニッケル膜を形成し、熱処理を施すことにより、ニッケルシリサイド膜ＣＳを形成し、未反応のニッケル膜を、半導体基板１Ｓ上から除去すること、

次に、ゲート電極Ｇ１およびゲート電極Ｇ２を覆う半導体基板１Ｓの主面上に、窒化シリコン膜ＳＮ２を形成し、窒化シリコン膜ＳＮ２上に、酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成することと、

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続いて、層間絶縁膜ＩＬ１および窒化シリコン膜ＳＮ２を貫通して半導体基板１Ｓに達するコンタクトホールＣＮＴを形成することと、

次に、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上に、バリア性を有するチタン／窒化チタン膜を形成することと、

続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜をＣＶＤ法を使用して形成し、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を除去することにより、プラグＰＬＧを形成することとを備え、

層間絶縁膜ＩＬ１の半導体基板１Ｓの主面に対する高さは、ゲート電極Ｇ１、Ｇ２の前記主面に対する高さよりも高くされ、

窒化シリコン膜ＳＮ２は、コンタクトホールＣＮＴの側面の底部において露出する部分Ａとゲート電極Ｇ１、Ｇ２に形成されたサイドウォールＳＷの側面の底部に面している部分Ｂとを含み、

コンタクトホールＣＮＴを形成する工程では、コンタクトホールが平面視においてゲート電極Ｇ１、Ｇ２及びサイドウォールＳＷと重ならない領域上に形成され、

チタン／窒化チタン膜を形成する工程では、チタン／窒化チタン膜は、前記部分Ａと接するように形成される、半導体装置の製造方法。」

イ 引用文献２

（ア）同じく原査定に引用され、本願の出願前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開２０１２－５９９５８号公報（以下「引用文献２」という。）には、次の記載がある。

「【００２１】

図２は、前記半導体装置のメモリセル領域の一部を示す模式的な平面図である。図３は、図２のIII-III線に沿う断面図である。図４は、図２のIV-IV線に沿う断面図である。

・・・

【００２４】

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シリコン基板２上の酸化膜１９の表面、サイドウォール１２ａ，１２ｂの表面およびゲート部３の表面には、たとえばＳｉＮからなる窒化膜１７が形成されている。窒化膜１７の表面上には、たとえばＢＰＳＧ（Boron Phosphorous Silicate Glass）からなる層間絶縁膜１８が形成されている。層間絶縁膜１８には、隣り合う２つのメモリセル１によって共有される不純物拡散領域（ドレイン領域５ａまたはソース領域５ｂ）をビットライン２５に電気的に接続するためのコンタクトプラグ４０が貫通して設けられている。

【００２５】

コンタクトプラグ４０は、バリアメタル膜４３と金属プラグ４４とを含む。層間絶縁膜１８を貫通して形成されたコンタクト孔４１の側壁は、層間絶縁膜１８より緻密なシール膜４２によって覆われている。バリアメタル膜４３は、シール膜４２の表面およびコンタクト孔４１の底面部を覆うように形成されている。金属プラグ４４は、バリアメタル膜４３に包囲された状態でコンタクト孔４１内に埋め込まれている。

【００２６】

シール膜４２は、たとえばＳｉＮからなり、厚さは５ｎｍ～１０ｎｍ程度であってもよい。この実施形態では、シール膜４２の厚さは約７ｎｍである。バリアメタル膜４３は、Ｔｉ／ＴｉＮの２層構造膜からなっていてもよい。Ｔｉ層は、シール膜４２に接し、その厚さは３０ｎｍ程度であってもよい。ＴｉＮ層は、Ｔｉ層上に積層され、その厚さは６ｎｍ～１０ｎｍ程度であってもよい。金属プラグ４４は、たとえばタングステン（Ｗ）からなる。金属プラグ４４は、たとえば、フッ素を含む原料ガスを用いて、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成される。フッ素を含む原料ガスは、ＢＰＳＧからなる層間絶縁膜１８に対する腐食性を有しているけれども、シール膜４２により、層間絶縁膜１８の腐食が回避される。

【００２７】

この実施形態では、コンタクト孔４１の側壁を覆うように、層間絶縁膜１８より緻密なシール膜４２が形成されているので、その表面が滑らかである。したがって、バリアメタル膜４３をシール膜４２に密着させることができ、かつバリアメタル膜４３は貫通孔のない良好な膜質を有することができる。このため、コンタクトホール４１内に金属プラグ４４を堆積させるときに、原料ガスがバリアメタル膜４３およびシール膜４２を透過して、層間絶縁膜１８に達するのを防止できる。このため、フッ素を含む原料ガスによって、層間絶縁膜１８が腐食したり、金属プラグ４４の材料であるタングステンが層間絶縁膜１８内に染み出したりするのを防止できる。つまり、層間絶縁膜１８とコンタクトプラグ４０との間に明瞭な界面を形成できるから、コンタクト間ショート等の異常を抑制できる。」

図３は、以下のとおりのものである。

［図：0001394911000006.jpg］

ウ 引用文献３

（ア）本願の出願前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００３－２７３２４０号公報（以下「引用文献３」という。）には、次の記載がある。

「【００３９】図１は、本発明の実施形態１である半導体装置の概略構成を示す模式的断面図であり、図２は、ドレイン電流変動率の膜応力依存性を示す特性図であり、図３及び図４は、電流方向と膜応力方向との関係を示す模式的平面図及び模式的断面図であり、図５乃至図１９は、図１の半導体装置の製造工程中における模式的断面図であり、図２０乃至図２３は、本発明を成す過程で本発明者によって見出された問題点を説明するための模式的断面図である。

・・・

【００５０】ソース・ドレイン用コンタクト孔１８及びゲート用コンタクト孔は、窒化シリコン膜１４ａ及び１４ｂをエッチングストッパ膜として用いるＳＡＣ(Ｓelf Ａligned Ｃontact hole)技術によって形成されている。即ち、窒化シリコン膜１４ａ及び１４ｂは、自己整合コンタクト用絶縁膜として使用されている。」

「【００５８】次に、本実施形態１の半導体装置の製造について、図５乃至図１９を用いて説明する。まず、比抵抗１０Ωｃｍを有する単結晶シリコンからなるｐ型基板１を準備し、その後、図５に示すように、ｐ型基板１の回路形成面にｐ型ウエル領域２及びｎ型ウエル領域３を選択的に形成する。

・・・

【００６０】次に、図６に示すように、熱処理を施してｐ型基板１の回路形成面のｎＭＩＳ形成領域１ｎ及びｐＭＩＳ形成領域１ｐに例えば厚さが２～３ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜５を形成し、その後、ｐ型基板１の回路形成面上の全面に例えば１５０～２００ｎｍ程度の厚さの多結晶シリコン膜をＣＶＤ法で形成し、その後、多結晶シリコン膜にパターンニングを施してゲート電極６を形成する。多結晶シリコン膜には、抵抗値を低減する不純物がその堆積中又は堆積後に導入される。

・・・

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【００６８】次に、図１１に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００～１２０ｎｍ程度の厚さの窒化シリコン膜１４ａをプラズマＣＶＤ法で形成する。窒化シリコン膜１４ａの形成は、例えば高周波電力３５０～４００Ｗ、或いはチャンバー内圧力３００～３５０Ｔｏｒｒの条件で行なう。

【００６９】この工程において、ｎ型及びｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ａで覆われる。また、ゲート電極６のシリサイド層１２、半導体領域（１０，１１）、並びサイドウォールスペーサ９等は、絶縁膜１３を介在して窒化シリコン膜１４ａで覆われる。

【００７０】次に、図１２に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、例えば５０ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜１５をＣＶＤ法で形成する。この工程において、窒化シリコン膜１４ａは、絶縁膜１５で覆われる。

・・・

【００７６】次に、フォトレジストマスクＲＭ１を除去した後、図１５に示すように、絶縁膜１５上を含むｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００ｎｍ程度の厚さの窒化シリコン膜１４ｂをプラズマＣＶＤ法で形成する。窒化シリコン膜１４ｂの形成は、例えば高周波電力６００～７００Ｗ、或いはチャンバー内圧力５～１０Ｔｏｒｒの条件で行なう。

【００７７】この工程において、ｎ型及びｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ｂで覆われる。また、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａは絶縁膜１５を介在して窒化シリコン膜１４ｂで覆われる。

・・・

【００８２】次に、フォトレジストマスクＲＭ２を除去した後、図１８に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１６をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１６の表面をＣＭＰ法で平坦化する。

・・・

【００８４】次に、図１９に示すように、半導体領域（１１，１２）上に、層間絶縁膜１６の表面からシリサイド層１２に到達するソース・ドレイン用コンタクト孔１８を形成する。ソース・ドレイン用コンタクト孔１８の形成は、窒化シリコン膜（１４ａ，１４ｂ）をエッチングストッパとするＳＡＣ技術で行う。具体的には、まず、半導体領域（１０，１１）と対向する位置にコンタクト孔用の開口パターンを持つフォトレジストマスクを層間絶縁膜１６上に形成し、その後、前記フォトレジストマスクをエッチングマスクにして、層間絶縁膜１６、絶縁膜１５，窒化シリコン膜（１４ａ，１４ｂ）及び絶縁膜１３に異方性ドライエッチングを順次施す。・・・」

図１、１９は、以下のとおりのものである。

［図：0001394911000007.jpg］

［図：0001394911000008.jpg］

エ 引用文献４

（ア）本願の出願前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開２０００－３４９１６７号公報（以下「引用文献４」という。）には、次の記載がある。

「【００２１】そして図６（ｂ）の工程では、ポリシリコン膜２の上に厚さ約３０ｎｍのＳｉＮ膜３が形成されたのち、フォトリソグラフィーにてパターニングされ、ｐチャネルＭＯＳトランジスタのゲート電極２Ａと、ｎチャネルＭＯＳトランジスタのゲート電極２Ｂとが形成される。・・・

【００２９】図８（ｆ）の工程では、図７（ｅ）の構造上に層間絶縁膜としてＳｉＯ2 膜１０がプラズマＣＶＤ法により成膜され、化学機械研磨（ＣＭＰ）によって層間絶縁膜が平坦化される。図８（ｇ）の工程では、図８（ｆ）の構造におけるＳｉＯ2 膜１０中に、フォトリソグラフィーによってｐ+ 型拡散領域８あるいはｎ+ 型拡散領域９を露出するよう、コンタクトホール１０Ａ～１０Ｄが開孔される。

加することとなる。

・・・

【００３８】以上より、本発明の実施の形態１に係る半導体装置の製造方法によれば、サイドウオール絶縁膜材料として下地依存性の大きい常圧Ｏ３－ＴＥＯＳや低減圧Ｏ３－ＴＥＯＳを用いることにより、例えばｐ型とｎ型のように種類の異なるトランジスタにおいて、厚さの異なるサイドウオール絶縁膜を一工程で形成することができる。

［実施の形態２］本発明の実施の形態２に係る半導体装置は、上記実施の形態１に係る半導体装置と同様な構成を有し、かつ、同様な方法により製造されるものであるが、ゲート電極の構造が相違するものである。

・・・

【００４０】図１５は、ＳＡＣ（Self Align Contact）構造を有する本実施の形態２に係る半導体装置の構造を示す図である。ただし、図１５中先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図１５を参照すると、本実施の形態２に係る半導体装置では、ＳｉＮサイドウオール絶縁膜６３が、コンタクトホール１０Ａ～１０Ｄの形成時にエッチングストッパとして作用し、その結果コンタクトホール１０Ａ～１０Ｄの底部には、ＳｉＮサイドウオール絶縁膜６３により画成された微細な自己整合コンタクトホールが形成される。」

図８、１５は、以下のとおりのものである。

［図：0001394911000009.jpg］

［図：0001394911000010.jpg］

オ 引用文献５

（ア）本願の出願前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開平１１－２０４６５９号公報（以下「引用文献５」という。）には、次の記載がある。

「【００１１】図２は、本実施形態に係るｐＭＯＳ負荷形のＳＲＡＭセルの概略平面図である。この図２では、簡略化のためビット線等の上層配線層は省略されている。また、図３は図２のＡ－Ａ’線に沿った断面構造図、図４は本実施形態におけるポリサイド電極の積層構造を示す図である。

【００１２】図３の断面図において、符号２は例えばｐ型シリコンウェーハ等の半導体基板、４はｎ型のウェル（ｎウェル）、６はｐ型のウェル（ｐウェル）を示す。ｐウェル６の表面側には、例えばＬＯＣＯＳ等の素子分離層８が形成され、素子分離層８周囲のｐウェル６内表面には、ｎ型の不純物が高濃度に導入されたｎ+ 不純物拡散領域１０ａとｐ型不純物が高濃度に導入されたｐ+ 不純物拡散領域１０ｂが形成されている。素子分離層８および不純物拡散領域１０ａ，１０ｂ上には、ポリサイド電極９（９ａ～９ｂ）が所定パターンで形成されている。

【００１３】このポリサイド電極９は、図４にも拡大して示すように、不純物拡散領域１０ａ，１０ｂ等上のゲート絶縁膜１２，多結晶シリコン層１４，不純物拡散阻止膜１６，シリサイド層１８を順に積層した構成を有し、更にシリサイド層１８上にオフセット絶縁膜２０が積層されている。不純物拡散阻止膜１６は、本発明で新たに設けられた層であり、本実施形態では、窒化タングステンＷＮx から構成されている。不純物拡散阻止膜１６は、下層の多結晶シリコン層１４に導入されたｐ型又はｎ型の不純物が、低抵抗化のために設けられ本発明の“低抵抗層”に該当する上層のシリサイド層１８内に拡散しないように阻止する膜である。その膜厚に限定はないが、不純物拡散の阻止を有効に行うためには、例えば５ｎｍ程度は必要である。

【００１４】図３に示すように、ポリサイド電極９（９ａ～９ｃ）上の全面に、比較的に薄い第１の層間絶縁膜２２と、比較的に厚く成膜され表面が平坦化された第２の層間絶縁膜２４とが成膜されている。この第１及び第２の層間絶縁膜２２，２４は、エッチング選択比がとれる材料、例えば第２の層間絶縁膜２４が酸化シリコン系の材料からなる場合、第１の層間絶縁膜２２は窒化シリコン等から構成されている。

・・・

【００１６】また、これらポリサイド電極９ａ～９ｃと素子分離層８に囲まれた不純物拡散領域１０ａ，１０ｂ上に、自己整合コンタクトＳＡＣ１～ＳＡＣ８が設けられている。この自己整合コンタクトＳＡＣ１～ＳＡＣ８は、図３の断面図にＳＡＣ１及びＳＡＣ７で代表して示すように、第１及び第２の層間絶縁膜２２，２４に所定の不純物拡散領域１０ａ又は１０ｂに達するコンタクト孔が開孔され、そのコンタクト孔に、例えばＴｉ／ＴｉＮ等の薄いバリアメタル２６を介してタングステン（Ｗ）等の高融点金属材料からなる金属プラグ２８を埋め込むことによって形成されている。先に述べたように第１及び第２の層間絶縁膜２２，２４はエッチング選択比が大きいことから、第２の層間絶縁膜２４のコンタクト孔開孔時には第１の層間絶縁膜２２は殆どエッチングされない。続いて行う第１の層間絶縁膜２２を開孔を異方性の強い条件でエッチングすると、ポリサイド電極９ａ～９ｃの側壁に接する第１の層間絶縁膜部分は殆どエッチングされずに残すことができ、この結果、このコンタクト孔の少なくとも不純物拡散領域１０ａ又は１０ｂに接する部分が自己整合的に形成される。」

図１～３は、以下のとおりのものである。

［図：0001394911000011.jpg］

［図：0001394911000012.jpg］

［図：0001394911000013.jpg］

カ 引用文献６

（ア）同じく原査定に引用され、本願の出願前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開２０１０－５６２７５号公報（以下「引用文献６」という。）には、次の記載がある。

「【００３１】

次に、ゲート電極６Ａ，６Ｂを含むシリコン基板１の上側全面に、酸化防止絶縁膜１３（カバー膜）としてプラズマＣＶＤ法で酸窒化シリコン(ＳｉＯＮ)膜を厚さ約２００ｎｍに形成する。さらに、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、酸化防止絶縁膜１３の上に第１層間絶縁膜１４として酸化シリコン(ＳｉＯ２)膜を厚さ約１０００ｎｍに形成する。なお、ＴＥＯＳを用いてプラズマＣＶＤ法によって形成されるＳｉＯ２膜を以下においてＴＥＯＳ膜という。

そして、第１層間絶縁膜１４の表面を化学的機械研磨 (ＣＭＰ：Chemical Mechanical Polishing)法で研磨して平坦化させ、シリコン基板１の表面から第１層間絶縁膜１４の表面までの膜厚を所定値、例えば、約７００ｎｍに調整する。

【００３２】

次に、図１Ｂに示す断面構造を得るまでの工程について説明する。

まず、酸化防止絶縁膜１３と第１層間絶縁膜１４とをフォトリソグラフィ法によってパターニングして、コンタクトホール１５Ａ，１５Ｂ，１５Ｃを形成する。コンタクトホール１５Ａ～１５Ｃの深さはソース／ドレイン領域１１Ａ，１１Ｂのそれぞれの高融点金属シリサイド層１２ａ、１２ｂに到達するまでとし、その径は例えば０．２５μｍにする。

【００３３】

そして、コンタクトホール１５Ａ～１５Ｃを用いてソース／ドレイン領域１１Ａ，１１Ｂに電気的に接続される導電性プラグ１６Ａ，１６Ｂ，１６Ｃを形成する。具体的には、コンタクトホール１５Ａ～１５Ｃの内面に厚さが３０ｎｍのチタン（Ｔｉ）膜と、厚さが２０ｎｍの窒化チタン（ＴｉＮ）膜とを順番にスパッタ法等により形成し、２層の積層構造を有する密着膜（グルー膜）１７Ａを作製する。さらに、密着膜１７Ａ上にタングステン（Ｗ）膜１７ＢをＣＶＤ法により成長させる。この膜厚は、第１層間絶縁膜１４上で、例えば３００ｎｍとし、Ｗ膜１７Ｂでコンタクトホール１５Ａ～１５Ｃの空隙を埋める。第１層間絶縁膜１４の上面上に成長した余分なＷ膜１７Ｂ及び密着膜１７ＢをＣＭＰ法で除去する。これにより、コンタクトホール１５Ａ～１５Ｃには、それぞれ導電性プラグ１６Ａ，１６Ｂ，１６Ｃが形成される。」