2016-010372

特願２０１４－　９１４３５「公称最小ピッチの非整数倍であるセル高さを有するスタンダードセル」拒絶査定不服審判事件〔平成２６年１１月２０日出願公開、特開２０１４－２２０４９８〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は，平成２６年（２０１４年）４月２５日（パリ優先権主張　外国庁受理２０１３年５月２日及び２０１４年４月１５日，米国）の出願であって，その手続の経緯は以下のとおりである。 平成２６年　４月２５日　審査請求 平成２７年　６月２９日　拒絶理由通知 平成２７年　９月１４日　意見書・手続補正 平成２７年１１月　６日　拒絶理由通知 平成２８年　１月２９日　意見書・手続補正 平成２８年　３月１７日　拒絶査定 平成２８年　７月　８日　審判請求・手続補正 第２　補正の却下の決定 ［補正却下の決定の結論］ 平成２８年７月８日にされた手続補正（以下，「本件補正」という。）を却下する。 ［理由］ １　補正の内容 本件補正により，本件補正前の特許請求の範囲の請求項１は，本件補正後の請求項１へ補正された。 （１）本件補正前の特許請求の範囲 本件補正前の，特許請求の範囲の請求項１の記載は次のとおりである。 「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって， 第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチである，複数の金属線，および， 前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍である複数のスタンダードセル， を含み， 前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは，第一組の複数の仮想グリッド線と重複するように配置され， 前記複数の金属線は，第二組の前記複数の仮想グリッド線と重複するように配置され， 前記複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離されることを特徴とする集積回路。」 （２）本件補正後の特許請求の範囲 本件補正後の，特許請求の範囲の請求項１の記載は，次のとおりである。（当審注。補正個所に下線を付した。下記（３）も同じ。） 「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって， 第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである，複数の金属線，および， 前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍である複数のスタンダードセル， を含み， 前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは，第一組の複数の仮想グリッド線と重複するように配置され， 前記複数の金属線は，第二組の前記複数の仮想グリッド線と重複するように配置され， 前記複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離されることを特徴とする集積回路。」 （３）補正事項 本件補正は，本件補正前の請求項１に「所定半導体製造プロセスに従って相互接続構造を形成する」を付加する補正（以下，「本件補正事項」という。）を含むものである。 ２　補正の適否 本願の願書に最初に添付した明細書の段落【００１２】の記載からみて，本件補正事項は，当初明細書等に記載した事項の範囲内においてされたものであるから，特許法１７条の２第３項の規定に適合する。 また，本件補正事項は，特許請求の範囲の減縮を目的とするから，特許法１７条の２第４項の規定に適合し，同条５項２号に掲げるものに該当する。 そこで，本件補正後の請求項１に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項）につき，更に検討する。 （１）本願補正発明 本願補正発明は，本件補正後の請求項１に記載された，次のとおりのものと認める。（再掲） 「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって， 第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである，複数の金属線，および， 前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍である複数のスタンダードセル， を含み， 前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは，第一組の複数の仮想グリッド線と重複するように配置され， 前記複数の金属線は，第二組の前記複数の仮想グリッド線と重複するように配置され， 前記複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離されることを特徴とする集積回路。」 （２）引用文献１の記載 ア　引用文献１ 原査定の拒絶の理由に引用された，特開２０１０－１４１１８７号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。 （ア）「【技術分野】 【０００１】 本発明は，半導体集積回路装置に関し，特に，スタンダードセルを複数配列して構成されるセルアレイを含む機能装置を備えた半導体集積回路装置に適用して有効な技術に関するものである。」 （イ）「【発明が解決しようとする課題】 【０００４】 セルの高さ（タップと直交する方向のセルの長さ）は，スタンダードセル上をタップと平行する方向に通過できる配線の本数によって決められている。特に，第２層目以上の配線の配線ピッチ（グリッド，トラック）を基準にして，配線との整合性からセルの高さは決まっている。配線ピッチとは配線の幅と配線の間隔とを足したものであり，配線の整合性が良く，また配線との間で無駄なギャップも生じることがないことから，配線ピッチの整数倍をセルの高さとする概念が用いられている。 【０００５】 図１０に，配線ピッチの整数倍をセルの高さとするスタンダードセルの要部平面図を示す。このスタンダードセルでは７配線ピッチを例として挙げる。すなわち，上下に配置されたタップ１００間を６本の第２層目の配線Ｍ２が通過可能であり，片方のタップ１００上の第２層目の配線Ｍ２を加えて，７本の第２層目の配線Ｍ２が通過可能なスタンダードセルとして認識される。 【０００６】 しかしながら，この手法では，スタンダードセル内の原始的回路がレイアウトルール上ではもっと小さく形成できるにもかかわらず，配線ピッチの整数倍で規定される領域に原始的回路を配置しなければならない。従って，スタンダードセルが必ずしも最小単位で設計されているとは言えない。すなわち，スタンダードセルに形成される半導体素子自体は，さらに微細化が可能であるのに，配線ピッチでセルの高さを定義しているため，必ずしも最小単位で微細化できているとは言えない。 【０００７】 本発明の目的は，スタンダードセルを小型化することのできる技術を提供することにある。」 （ウ）「【００２３】 半導体集積回路装置１は，ＡＬＵまたはＭＵＬなどの複数の機能装置２によって構成されている。これら機能装置２は，複数のスタンダードセル３が配置および配線されることによって形成されたセルアレイを含んでいる。スタンダードセル３は１つまたは複数の原始的回路４からなる標準化された回路ブロックであり，セルの高さ（回路ブロックの高さ）を揃えることでスタンダードセル３の配置および配線を容易とすることができる。そのスタンダードセル３の相互間の結線には２層目以上の配線が用いられる。そのスタンダードセル３内の原始的回路４の相互間の結線および原始的回路４内の結線には第１層目の配線が用いられる。 【００２４】 図２に，本実施の形態１による１つのスタンダードセル（１ｒｏｗ）の要部平面図を示す。また，図３は，図２を簡略化したもので，第１層目の配線Ｍ１およびコンタクトホール７を削除したものを示しており，素子分離領域８で区画される活性領域とゲート電極ＧＥのみを示したものである。また，図４に，本実施の形態１による隣接する２つのスタンダードセル（２ｒｏｗ）の要部平面図を示す。スタンダードセルを構成する原始的回路として，図２では３入力ＮＡＮＤ回路を例示し，図４では２つの３入力ＮＡＮＤ回路を例示しているが，これに限定されるものではない。また，図２および図４の左側に示すパターンは，タップ１００と平行する方向に通過可能な第２層目の配線の本数を示している。図２に示すように，３入力ＮＡＮＤ回路は，半導体基板に形成されたｎ型ウェル領域ＮＷに３つのｐＭＩＳ５ａ，５ｂ，５ｃが形成され，ｐ型ウェル領域ＰＷに３つのｎＭＩＳ６ａ，６ｂ，６ｃが形成されている。ｐＭＩＳ５ａのゲート電極とｎＭＩＳ６ａのゲート電極とは共通の導体膜から形成され，その導体膜に接して形成されたコンタクトホール７を介して第１層目の配線Ｍ１と電気的に接続されている。同様に，ｐＭＩＳ５ｂのゲート電極とｎＭＩＳ６ｂのゲート電極とは共通の導体膜から形成されて第１層目の配線Ｍ１と電気的に接続され，ｐＭＩＳ５ｃのゲート電極とｎＭＩＳ６ｃのゲート電極とは共通の導体膜から形成されて第１層目の配線Ｍ１と電気的に接続されている。 ・・・ 【００３３】 従って，３入力ＮＡＮＤ回路を構成する３つのｐＭＩＳ５ａ，５ｂ，５ｃおよび３つのｎＭＩＳ６ａ，６ｂ，６ｃの相互間の結線には第１層目の配線Ｍ１が用いられている。また，第１層目の配線Ｍ１は，層間絶縁膜１２に形成された溝内に，バリアメタル膜および銅を主体とする導電性膜が埋め込まれて形成されている。バリアメタル膜は，タンタル，窒化タンタルまたはそれらの積層膜からなる。また，第２層目の配線以降についても，同様の構成である。また，本実施の形態１では，配線とプラグとを別々に形成しているが，先にコンタクトホールと配線用の溝を形成し，その後，バリアメタル膜および銅を主体とする導電性膜を埋め込むことで，一体化して形成しても良い。 ・・・ 【００３５】 上述のように，本実施の形態１で説明するスタンダードセル３のセルの高さは，第１タップと第２タップとの間（スタンダードセル３上）を通過できる第２層目以上の配線の本数によって決められる。 【００３６】 ここで，セルの高さとは，第１方向と直交する第２方向のセルの長さであって，電源電位Ｖｄｄを供給する給電用の半導体領域（第１タップ）の中心から，電源電位Ｖｓｓを供給する給電用の半導体領域（第２タップ）の中心までの距離Ｌを言う。言い換えれば，第１タップに配置されたコンタクトホールの中心から，第２タップに配置されたコンタクトホールの中心までの距離である。 【００３７】 しかし，前述した図１０に示すスタンダードセルとは異なり，セルの高さは配線ピッチの整数倍ではない。具体的には，セルの高さは（整数＋整数分の１）×配線ピッチの高さである。本実施の形態１によるセルの高さは，（整数＋０．５）×配線ピッチとしている。ここで整数とは第１タップと第２タップとの間を通過できる第２層目以上の配線の本数であり，特に第２層目の配線Ｍ２の本数である。また，このときの配線ピッチとは，第２層目の配線層のピッチである。例えば図２に示すスタンダードセル３では，第１タップと第２タップとの間を通過できる第２層目の配線Ｍ２の本数は６本であることから，上記整数は６となり，（６＋０．５）×配線ピッチ＝６．５配線ピッチがセルの高さとなる。また配線ピッチとは配線の幅と配線の間隔とを足した値である。本実施の形態１で示す配線ピッチは，最小加工寸法で形成された配線の幅と最小加工寸法で形成された配線の間隔とを足した最小配線ピッチを用いている。」 （エ）図２には，ｐＭＩＳ５ａのゲート電極とｎＭＩＳ６ａのゲート電極とに接続された第１層目の配線Ｍ１は，左側のＭ２配線パターン２本分に重複することが，記載されている。 イ　引用発明１ 引用文献１に記載されている「配線」は「銅を主体とする」（前記ア（ウ）【００３３】）から，金属配線であると認められる。 すると，前記アより，引用文献１には，次の発明（以下，「引用発明１」という。）が記載されていると認められる。 「スタンダードセルを複数配列して構成されるセルアレイを含む機能装置を備えた半導体集積回路装置であって，セルの高さ（タップと直交する方向のセルの長さ）は，スタンダードセル上をタップと平行する方向に通過できる金属配線の本数によって決められており，第２層目以上の金属配線の配線ピッチ（グリッド）を基準にして，金属配線との整合性からセルの高さは決まっており，スタンダードセルの相互間の結線には２層目以上の金属配線が用いられ，そのスタンダードセル内の結線には第１層目の金属配線が用いられ，セルの高さは配線ピッチの整数倍ではなく６．５配線ピッチであり，配線ピッチは，最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いていること。」 （３）引用文献２の記載 ア　引用文献２ 原査定の拒絶の理由に引用された，特開２００７－０４３０４９号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。 （ア）「【課題を解決するための手段】 【００１７】 上述した課題を解決するために本発明によるスタンダードセルは，入力信号または出力信号を伝達可能な複数の端子を有し，半導体集積装置を設計するうえでの最小単位となるセルであって，前記複数の端子は，自動配置配線で用いられるセルの電源配線に垂直な方向であるＹ方向に並ぶ配線グリッド上に配置され，かつ前記電源配線に平行な方向であるＸ方向に沿って長い形状を有する。」 （イ）「【００５５】 （実施の形態１） 図１は，本発明の実施の形態１におけるスタンダードセルのレイアウト図である。ここで，スタンダードセルの電源配線に沿った方向をＸ方向，電源配線Ｓに対して垂直な方向をＹ方向とする。なお，図例の電源配線Ｓはその一例であって電源配線Ｓはこのような位置に限定されない。 【００５６】 図１において，ｘ１～ｘ１３は自動配置配線で用いられるＸ方向に並ぶ配線グリッド，ｙ１～ｙ８はＹ方向に並ぶ配線グリッド，Ｃ１，Ｃ２，Ｃ３はスタンダードセル，Ｏ１，Ｏ２，Ｏ３はＣ１，Ｃ２，Ｃ３の原点，ＴはスタンダードセルＣｉ（ｉ＝１，２…）の入力信号または出力信号を伝達可能な端子，Ｇはゲート電極である。 【００５７】 自動配置配線ツールは，セル，ブロックの配置と端子間の配線経路を決定する自動設計処理ツールである。自動設計処理ツールは，コンピュータでその演算処理が実行されるプログラムから構成されており，予めコンピュータにインストールされたうえで使用される。 【００５８】 このような自動配置配線ツールを用いることで，Ｘ方向，Ｙ方向の配線グリッド上に最小配線幅で配線することが可能となる。配線される配線グリッドどうしは，Ｘ方向にＬｘの等間隔，Ｙ方向にＬｙの等間隔に配置される。Ｘ方向での配線とＹ方向での配線とは，基本的に別の配線層を使用し，異なる配線層間は層間接続により接続される。 【００５９】 端子Ｔを構成する配線は，Ｘ方向に沿って横長の矩形形状（長方形）を有する。端子Ｔの短辺寸法は，自動配置配線での配線幅Ｗとなっている。また，長辺寸法は，（Ｘ方向グリッド間隔Ｌｘ＋配線幅Ｗ）以上となっている。 【００６０】 自動配置配線ツールを用いて端子Ｔに配線接続を行うためには，端子Ｔはグリッド交点（配線グリッドの交点）を含まなければならない（黒丸●参照）。実施の形態１では，端子Ｔを横長（Ｘ方向に長い）矩形状とし，Ｙ方向に並ぶ配線グリッドｙｉ（ｉ＝１，２…）上に配置している。」 イ　引用発明２ 前記アより，引用文献２には，次の発明（以下，「引用発明２」という。）が記載されていると認められる。 「半導体集積回路を設計するうえで，スタンダードセルの入力信号又は出力信号を伝達可能な端子で，その端子を構成する配線は矩形形状を有し，その端子を配線グリッド上に配置すること。」 （４）本願補正発明と引用発明１との対比 ア　引用発明１の「半導体集積回路装置」において「配線ピッチは，最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いている」から，これは，本願補正発明の「金属線の公称最小ピッチを有するプロセスにより製造される集積回路」を満たすものと認められる。 イ　引用発明１の「第２層目以上の金属配線」は「タップと平行する方向に通過できる」から本願補正発明の「第一方向に沿って延伸し」を満たし，その「配線ピッチ」は，前記アのとおり「最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いて」おり，セルの高さに６．５配線ピッチ入るから，本願補正発明の「前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである」を満たすものであり，そうすると，本願補正発明の「第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである，複数の金属線」を満たすと認められる。 ウ　引用発明１において，「スタンダードセルを複数配列」するもので，「セルの高さ（タップと直交する方向のセルの長さ）は，スタンダードセル上をタップと平行する方向に通過できる金属配線の本数によって決められており，第２層目以上の金属配線の配線ピッチ（グリッド）を基準にして，金属配線との整合性からセルの高さは決まっており」「セルの高さは配線ピッチの整数倍ではなく６．５配線ピッチである」から，前記アを勘案すると，引用発明１における「スタンダードセル」は，本願補正発明の「前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍である複数のスタンダードセル」を満たすと認められる。 エ　引用発明１において，「第２層目以上の金属配線の配線ピッチ」は「グリッド」によって定まっており，その配線ピッチが「グリッド」により定まって「スタンダードセル上をタップと平行する方向に通過できる金属配線」となり得るものであるから，前記アを勘案すると，引用発明１における「グリッド」は，本願補正発明の「複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離されること」を満たすと認められる。 オ　してみると，本願補正発明と引用発明１とは，下記カの点で一致し，下記キの点で相違すると認められる。 カ　一致点 「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって， 第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである，複数の金属線，および， 前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍である複数のスタンダードセル， を含み， 複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離されることを特徴とする集積回路。」 キ　相違点 （ア）相違点１ 本願補正発明においては「前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは，第一組の複数の仮想グリッド線と重複するように配置され」るのに対し，引用発明１においてはこの旨が明示されていない点。 （ア）相違点２ 本願補正発明の「前記複数の金属線は，第二組の前記複数の仮想グリッド線と重複するように配置され」るが，引用発明１においてはこの旨が明示されていない点。 （５）相違点についての検討 ア　相違点１について 引用発明１の「スタンダードセル」は「回路ブロック」として機能する（前記（２）ア（ウ）【００２３】）ために，入力／出力シグナルポートを備えるべきことは当業者に自明である。すると，引用発明２に開示された，スタンダードセルの入力信号又は出力信号を伝達可能な端子の設計手法を用いることで入力／出力シグナルポートを配線グリッド上に配置しその配線グリッドを「第一組の複数の仮想グリッド線」とすることで，相違点１に係る構成を得ることは，当業者が容易になし得ることである。 なお，本願補正発明の相違点１に係る構成は「一つの入力／出力シグナルポートが複数の仮想グリッド線と重複するように配置される」とも解することができるが，そのように解したとしても，引用文献１には一つの配線Ｍ１が配線パターン２本分に重複するスタンダードセルのレイアウトが記載されており（前記（２）ア（エ）），前述のように当然備えるべき入力／出力シグナルポートを引用文献１に開示された前記配線Ｍ１とすることは，当業者が容易に設計できることである。 イ　相違点２について 引用発明１において，スタンダードセルが回路ブロックとして機能するために，第２層目以上の金属配線を第１層目の金属配線に接続できるよう，第２層目以上の金属配線を選択し，したがって，第２層目以上の金属配線の基準であるグリッドのうち「第二組の前記複数の仮想グリッド線」を選択してそれと重複するように配置することは，当業者が容易に設計できることである。 （６）本願補正発明の効果について 本願補正発明の効果は，引用発明の構成から当業者が予測できる程度のもので，格別なものではない。 （７）まとめ 本願補正発明は，引用文献１及び２に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。 ３　むすび したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 第３　本願発明の特許性の有無について １　本願発明について 平成２８年７月８日にされた手続補正は前記第２のとおり却下された。 そして，本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２８年１月２９日にされた手続補正により補正された特許請求の範囲の請求項１に記載された，次のとおりのものと認める。 「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって， 第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチである，複数の金属線，および， 前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍である複数のスタンダードセル， を含み， 前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは，第一組の複数の仮想グリッド線と重複するように配置され， 前記複数の金属線は，第二組の前記複数の仮想グリッド線と重複するように配置され， 前記複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離されることを特徴とする集積回路。」 ２　引用発明 引用発明１及び２は，前記第２の２（２）及び（３）のとおりである。 ３　判断 本願発明は，本願補正発明から「所定半導体製造プロセスに従って相互接続構造を形成する」という発明特定事項を削除したものである。 そうすると，本願発明にさらに前記発明特定事項を付加したものに相当する本願補正発明が，前記第２の２（１）ないし（７）のとおり，引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様に，引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものである。 ４　まとめ 以上のとおり，本願発明は，引用文献１及び２に記載された発明に基づいて当業者が容易に発明することができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。 第４　結言 したがって，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 よって，結論のとおり審決する。