2020-012196

本願は、２０１７年（平成２９年）１２月１８日（パリ条約による優先権主張外国庁受理２０１６年（平成２８年）１２月１９日　日本国）を国際出願日とする出願であって、その手続の経緯は以下のとおりである。

ア　引用文献１

（ア）原査定の拒絶の理由で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、国際公開第２０１５／０４９８３８号（以下「引用文献１」という。）には、図面とともに、次の記載がある。（下線は当審で付した。）

「技術分野

[0002]　本開示は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置に関する。」

「[0014]　（第１実施形態）

本開示の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。

[0015]　まず、図１を参照して、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面構成について説明する。この図は、ＭＯＳＦＥＴの２セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの２セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。

[0016]　図１に示すＭＯＳＦＥＴは、ＳｉＣ基板などによって構成されたｎ+型層１を用いて形成されている。ｎ+型層１は、リン等のｎ型不純物濃度が例えば５．０×１０18～１．０×１０20／ｃｍ3、厚さ１００～４００μｍとされ、ここではｎ型不純物濃度を１．０×１０19／ｃｍ3、厚さを１００μｍとしている。このｎ+型層１の表面には、ＳｉＣからなるｎ-型ドリフト層２が形成され、リン等のｎ型不純物濃度が例えば７．０×１０15～１．０×１０16／ｃｍ3、厚さ８～１２μｍ、ここではｎ型不純物濃度を８．０×１０15／ｃｍ3、厚さを１０μｍとしている。ｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型層１側の方がｎ+型層１から離れる側よりも高濃度となるようにすることもできる。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。

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[0017]　このｎ-型ドリフト層２の表層部にはｎ型電流分散層３およびｐ型ベース領域４が形成されており、さらに、ｐ型ベース領域４の上層部分にはｎ+型ソース領域５およびｐ+型コンタクト層６が形成されている。

[0018]　ｎ型電流分散層３は、リン等のｎ型不純物濃度が例えば５．０×１０16～２．５×１０17／ｃｍ3、厚さ０．７～１．２μｍ程度で構成され、ここではｎ型不純物濃度を１．０×１０17／ｃｍ3、厚さを１．０μｍとしている。ｎ型電流分散層３の不純物濃度は、ＳｉＣの内部電位（約３Ｖ）においてｎ型電流分散層３に伸びる空乏層の距離の２倍よりも、ｐ型ベース領域３とｐ型ボトム層１０との間の距離の方が大きくなる濃度に設定されている。具体的には、ＳｉＣの内部電圧によってｎ型電流分散層に伸びる空乏層の距離Ｌは、数式１のように表される。数式１において、Ｎｄは、ｎ型電流分散層３の不純物濃度、ε0は、真空の誘電率（＝８．８５４×１０-14Ｆ／ｃｍ）、ｑは素電荷（＝１．６×１０-19Ｃ）、Ｋｓは炭化珪素の比誘電率（＝約１０）、Ψｄは、炭化珪素の内部電位（＝約３Ｖ）である。このため、ｐ型ベース領域３とｐ型ボトム層１０との間の距離の方が数式１で示されるＬを２倍した値よりも大きくなるように、ｎ型電流分散層３の不純物濃度を設定してある。例えば、Ｎｄ＝１×１０17／ｃｍ3の場合、数式１の右辺が０．３６４μｍになる。なお、数式１は、ｎ型電流分散層３側にのみ空乏層が伸びることを仮定した式であるため、実際に空乏層が伸びる距離は数式１よりも短くなる。

[0019]　ｐ型ベース領域４は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０17～３．０×１０17／ｃｍ3、厚さ１．０～１．４μｍ程度で構成され、ここではｐ型不純物濃度を２．０×１０17／ｃｍ3、厚さを１．２μｍとしている。

[0020]　ｎ+型ソース領域５は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が１．０×１０20～３．０×１０20／ｃｍ3（ここでは１．０×１０20／ｃｍ3）、厚さ０．５μｍ程度で構成されている。ｐ+型コンタクト層６は、後述するソース電極１２をｐ型ベース領域４に低抵抗で接触させるためのものであり、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０20～１．０×１０21／ｃｍ3（ここでは１．０×１０20／ｃｍ3）、厚さ０．７μｍ程度で構成されている。ｎ+型ソース領域５は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層６は、ｎ+型ソース領域５を挟んでトレンチゲート構造と反対側に備えられている。

[0021]　また、ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型電流分散層３の厚みの途中位置に達するように、例えば幅が０．８～１．２μｍ、ｎ+型ソース領域５の表面からの深さが１．７～２．１μｍのトレンチ７が形成されている。ここでは、トレンチ７の幅を０．８μｍ、深さを１．９μｍとしており、例えば隣り合うトレンチ７の間の間隔（ピッチ）を４．０μｍとしている。このトレンチ７の側面と接するように上述したｐ型ベース領域４およびｎ+型ソース領域５が配置されている。

[0022]　さらに、トレンチ７の内壁面はゲート酸化膜８にて覆われている。ゲート酸化膜８の厚みは、例えば６０～８０ｎｍとされ、ここでは７５ｎｍとしている。また、トレンチ７は、ゲート酸化膜８の表面に形成されたゲート電極８によって埋め尽くされている。ゲート電極８は、不純物をドープしたＰｏｌｙ－Ｓｉによって構成されている。

[0023]　このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中の左右方向において並列させられることでストライプ状とされている。また、上述したｎ+型ソース領域５およびｐ+型コンタクト層６もトレンチゲート構造の長手方向に沿って延設された構造とされている。

[0024]　また、トレンチ７の底部を覆いつつ、ｐ型ベース領域４の下面から所定距離離間した位置よりｎ-型ドリフト層２に達するように、ｐ型ボトム層１０が形成されている。ここで、トレンチ７の底部を覆うとは、トレンチ７の底部におけるコーナー部を含めて覆うという意味であり、トレンチ７の底面から側面に至るようにｐ型ボトム層１０が形成されていることを意味している。例えば、ｐ型ボトム層１０は、ｐ型ベース領域４の底面から０．３～０．５μｍ離間して形成され、ここではその間隔を０．４μｍとしている。また、ｐ型ボトム層１０は、例えば深さが０．８～１．０μｍ、幅がトレンチ７から両側に所定距離突き出す幅とされ、ここでは深さを０．９μｍ、幅をトレンチ７から両側に０．２μｍずつ突き出す幅としている。ｐ型ボトム層１０のボロンもしくはアルミニウム等のｐ型不純物濃度は、例えば２．０×１０17～５．０×１０17／ｃｍ3（ここでは５．０×１０17／ｃｍ3）としている。この濃度は、例えばｎ型電流分散層３の２倍以上の濃度とされ、逆バイアス時（後述するドレイン電極１４に電圧が印加された時）にｎ型電流分散層３との境界部から広がる空乏層によって完全空乏化しないように、完全空乏化条件よりも高い濃度となっている。

[0025]　さらに、複数本が並列されたトレンチ７のうち隣り合うもの同士の間に、ｐ型ベース領域４の底面に接しつつｎ-型ドリフト層２に達するように、ｐ型層にて構成されたｐ型ディープ層１１が形成されている。例えば、ｐ型ディープ層１１は、下面がｐ型ボトム層１０と同じ深さとされ、ここではｐ型ベース領域４の下面からの深さを１．３μｍとしている。ｐ型ディープ層１１におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、ｐ型ボトム層１０と同じ濃度とされている。このため、ｐ型ディープ層１１の濃度も、逆バイアス時（後述するドレイン電極１４に電圧が印加された時）にｎ型電流分散層３との境界部から広がる空乏層によって完全空乏化しないように、完全空乏化条件よりも高い濃度となっている。

[0026]　また、ｎ+型ソース領域５およびｐ+型コンタクト層６の表面やゲート電極９の表面には、ソース電極１２やゲート配線（図示せず）が形成されている。ソース電極１２およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域５やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、これらのうち少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層６やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１２およびゲート配線は、層間絶縁膜１３上に形成されることで電気的に絶縁されており、層間絶縁膜１３に形成されたコンタクトホールを通じて、ソース電極１２はｎ+型ソース領域５およびｐ+型コンタクト層６と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。

[0027]　そして、ｎ+型層１の裏面側にはｎ+型層１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。

[0028]　このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。

・・・

[0039]　また、ｎ-型ドリフト層２に到達した電子は、ｎ+型層１を通り、ドレイン電極１４に到達する。このときのドリフト抵抗は、０．８Ω・ｃｍ2となり、ｎ+型層１の抵抗値は０．２５Ω・ｃｍ2となった。これらの抵抗は、図２、図３の構造共に同じである。

[0040]　したがって、図２に示した本実施形態の構造の場合、ゲート電圧を２０Ｖ、ゲート酸化膜８の厚みを７５ｎｍとしたとき、オン抵抗が２．０５（＝０．６＋０．４＋０．８＋０．２５）Ω・ｃｍ2という低オン抵抗を達成できる。これに対して、図３の構造では、オン抵抗が２．４５（＝０．６＋０．８＋０．８＋０．２５）となり、図２に示した本実施形態の構造と比べて０．４Ω・ｃｍ2大きくなる。このように、本実施形態のＭＯＳＦＥＴによれば、高耐圧に加えて低オン抵抗化も実現できる。

[0041]　次に、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について、図４（ａ）～図６（ｂ）を参照して説明する。

[0042]　〔図４（ａ）に示す工程〕

まず、ｎ+型層１の上にｎ-型ドリフト層２が形成された構造のものを用意する。例えば、ｎ+型層１としてｎ+型ＳｉＣ基板を用意し、ｎ-型ドリフト層２をエピタキシャル成長させる。

[0043]〔図４（ｂ）に示す工程〕

ｎ-型ドリフト層２の表面に、ｎ型電流分散層３の一部を形成する。例えば、ｎ-型ドリフト層２の表層部に対してｎ型不純物（例えば窒素）をイオン注入すること、もしくはｎ-型ドリフト層２のエピタキシャル成長条件を途中で変更してｎ型不純物濃度を高めることにより、ｎ型電流分散層３を形成する。

[0044]　〔図４（ｃ）に示す工程〕

ｎ型電流分散層３の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ボトム層１０およびｐ型ディープ層１１の形成予定領域においてマスク２０を開口させる。つまり、マスク２０にｐ型ボトム層１０およびｐ型ディープ層１１と同じストライプ状のレイアウトの開口部が形成されるようにする。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行った後、活性化を行うことでｐ型ボトム層１０を形成すると共にｐ型ディープ層１１の一部を形成する。その後、マスク２０を除去する。

[0045]　〔図５（ａ）に示す工程〕

再び、ｐ型ボトム層１０およびｐ型ディープ層１１の一部が形成されたｎ型電流分散層３の表面にさらにエピタキシャル成長させ、ｎ型電流分散層３の残部を形成する。

[0046]　〔図５（ｂ）に示す工程〕

ｎ型電流分散層３の表面にＬＴＯなどで構成されるマスク２１を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１１の形成予定領域においてマスク２１を開口させる。つまり、マスク２１にｐ型ディープ層１１と同じストライプ状のレイアウトの開口部が形成されるようにする。そして、マスク２１上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行った後、活性化を行うことでｐ型ディープ層１１の残部を形成する。その後、マスク２１を除去する。

[0047]　〔図５（ｃ）に示す工程〕

ｎ型電流分散層３およびｐ型ディープ層１１の表面に、ｐ型ベース領域４をエピタキシャル成長させる。

[0048]　〔図６（ａ）に示す工程〕

図示しないが、ｎ+型ソース領域５の形成予定領域が開口するマスクを形成したのち、このマスクの上からｎ型不純物（例えば窒素）をイオン注入し、その後、マスクを除去する。また、ｐ+型コンタクト層６の形成予定領域が開口するマスクを形成したのち、このマスクの上からｐ型（審決注：「ｎ型」は誤記と認めた。）不純物（例えばボロンやアルミニウム）をイオン注入し、その後、マスクを除去する。そして、活性化を行うことで、ｎ+型ソース領域５およびｐ+型コンタクト層６を形成する。

[0049]　〔図６（ｂ）に示す工程〕

ｐ型ベース領域４、ｎ+型ソース領域５およびｐ+型コンタクト層６の上に、図示しないエッチングマスクを成膜したのち、トレンチ７の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ７を形成する。この後、エッチングマスクを除去する。

[0050]　次に、ゲート酸化膜形成工程を行うことでゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ７内にゲート酸化膜８およびゲート電極９を残す。

[0051]　この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域５やｐ+型コンタクト層６に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１２やゲート配線を形成する。また、ｎ+型層１の裏面側にドレイン電極１４を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。

[0052]　以上説明したように、本実施形態では、トレンチ７の底部を覆うようにｐ型ボトム層１０を形成しつつ、ｐ型ベース領域４とｎ-型ドリフト層２との間にｎ型電流分散層３を形成している。このため、トレンチ７の底部におけるゲート酸化膜８内での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となると共に、オン抵抗の低減を図ることが可能となる。

・・・

[0058]　よって、ｐ型ボトム層１０にてトレンチ７の底部のコーナー部を覆うことはゲート酸化膜８内における電界緩和に大きな効果があり、低オン抵抗と低ゲート電界のトレードオフ改善を図ることが可能になる。

[0059]　なお、上記の目標とする特性、低オン抵抗かつ低ゲート電界を得るためには、ｎ型電流分散層３の深さがより深い方が良い。より詳しくは、ゲート酸化膜８に加わる電界強度が５ＭＶ／ｃｍ以下かつオン抵抗がｐ型ボトム層１０にてトレンチ７の底部のコーナー部を覆っていない場合の値以下となる特性を得るためには、ｎ型電流分散層３の深さが特にトレンチ７の底部よりも深い方が良い。さらに、ｐ型ボトム層１０よりもｎ型電流分散層３の深さが浅いか同じ深さまでである必要がある。」

「　　　　　請求の範囲

[請求項１］　炭化珪素からなる第１または第２導電型の基板（１）と、

前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、

前記ドリフト層の上に形成され、かつ、該ドリフト層よりも第１導電型不純物濃度が高くされた炭化珪素からなる電流分散層（３）と、

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前記電流分散層の上に形成された第２導電型の炭化珪素からなるベース領域（４）と、

前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（５）と、

前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として複数本がストライプ状に並列されたトレンチ（７）と、

前記トレンチの内壁面に形成されたゲート絶縁膜（８）と、

前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、

前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１２）と、

前記基板の裏面側に形成されたドレイン電極（１４）と、

前記ベース領域よりも下方に配置され、前記トレンチの底部におけるコーナー部を含めて該トレンチの底部を覆い、前記電流分散層以上の深さとされた第２導電型のボトム層（１０）と、を有し、

前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域と前記電流分散層および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置。

［請求項２］　前記電流分散層は、前記トレンチの底部よりも深い位置まで形成されている請求項１に記載の炭化珪素半導体装置。

［請求項３］　複数本が並列された前記トレンチのうち隣り合うもの同士の間において、前記ベース領域に接しつつ前記ドリフト層に達する第２導電型のディープ層（１１）が備えられている請求項１または２に記載の炭化珪素半導体装置。

［請求項４］　前記ボトム層および前記ディープ層の不純物濃度は、前記ドレイン電極に対して電圧が印加される逆バイアス時に、前記電流分散層との境界部から広がる空乏層によって完全空乏化しない濃度に設定されている請求項３に記載の炭化珪素半導体装置。」

図１、４～６は、以下のとおりのものである。

（イ）上記記載から、引用文献１には、次の技術的事項が記載されているものと認められる。

ａ　ソース電極１２は、ｐ型ベース領域４およびｎ+型ソース領域５に接触する（[0020]、[0026]、[0047]～[0048]）。

ｂ　ｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行った後、活性化を行うことでｐ型ボトム層１０を形成すると共にｐ型ディープ層１１の一部を形成し（[0044]）その上に、ｎ型電流分散層３の残部をエピタキシャル成長させて形成し（[0045]）、ｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行った後、活性化を行うことでｐ型ディープ層１１の残部を形成する（[0046]）ものであるから、ｐ型ディープ層１１は、トレンチ７の底部よりもドレイン電極１４側に深い位置にある深い第１ベース領域およびトレンチ７の底部よりもｎ+型ソース領域５側に近い位置にある浅い第１ベース領域を有し、前記深い第１ベース領域には、ｐ型不純物（例えばボロンやアルミニウム）がイオン注入されている（段落[0025]、[0044]～[0046]、図１、図４（ｃ）～図５（ｂ））。

（ウ）上記（ア）、（イ）の記載から、引用文献１には、次の発明（以下「引用発明」という。）が記載されていると認められる。

「炭化珪素からなる第１導電型の基板（１）と、

前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、

前記ドリフト層の上に形成され、かつ、該ドリフト層よりも第１導電型不純物濃度が高くされた炭化珪素からなる電流分散層（３）と、

前記電流分散層の上に形成された第２導電型の炭化珪素からなるベース領域（４）と、

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前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（５）と、

前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として複数本がストライプ状に並列されたトレンチ（７）と、

前記トレンチの内壁面に形成されたゲート絶縁膜（８）と、

前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、

前記ソース領域および前記ベース領域に接触するソース電極（１２）と、

前記基板の裏面側に形成されたドレイン電極（１４）と、

前記ベース領域よりも下方に、前記ベース領域（４）の下面から所定距離離間した位置より前記ドリフト層（２）に達するように配置され、前記トレンチの底部におけるコーナー部を含めて該トレンチの底部を覆い、前記電流分散層以上の深さとされた第２導電型のボトム層（１０）と、を有し、

複数本が並列された前記トレンチのうち隣り合うもの同士の間において、前記ベース領域に接しつつ前記ドリフト層に達する第２導電型のディープ層（１１）が備えられており、

第２導電型のディープ層（１１）は、トレンチ（７）の底部よりもドレイン電極（１４）側に深い位置にある深い第１ベース領域およびトレンチ（７）の底部よりもソース領域（５）側に近い位置にある浅い第１ベース領域を有し、

前記深い第１ベース領域は、第１導電型不純物（例えばボロンやアルミニウム）のイオン注入を行った後、活性化を行うことで形成されており、

前記第１導電型の基板（１）は、第１導電型不純物濃度が例えば５．０×１０18～１．０×１０20／ｃｍ3であり、

前記第１導電型電流分散層（３）は、第１導電型不純物濃度が例えば５．０×１０16～２．５×１０17／ｃｍ3であり、

前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域と前記電流分散層および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置。」

イ　引用文献２～４

（ア）引用文献２

同じく原査定に引用され、本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開２０００－６８２２５号公報（以下「引用文献２」という。）には、次の記載がある。

「【０００１】

【発明の属する技術分野】本発明は、ＳｉＣ半導体素子を製作する際行われるアクセプター原子の導入に関するものであり、アクセプター原子に加えてＣ原子を付加的にイオン注入することで良質なｐ型ＳｉＣを局所的に形成し、ＳｉＣ集積回路の作製に役立てようというものである。

・・・

【０００３】

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【発明が解決しようとする課題】本発明は、ＳｉＣに導入したアクセプター原子の電気的活性化率を高めるとともにアクセプター原子の熱拡散を抑制し、素子製作に適する良質なｐ型ＳｉＣを製作するものである。

【０００４】

【課題を解決するための手段】本発明は、炭化珪素半導体（ＳｉＣ）に、アルミニウム（Ａｌ）及びホウ素（Ｂ）等のアクセプター原子をイオン注入により導入する時、これらの原子に加えて炭素（Ｃ）原子を付加的にイオン注入することで、ＳｉＣに注入したアクセプター原子の電気的活性化率を向上するとともに熱処理による拡散を抑制することからなる、良質なｐ型ＳｉＣ半導体を製作する方法である。

【０００５】ＳｉＣに導入したＡｌやＢなどのアクセプター原子はＳｉＣのＳｉ原子位置に配置して電気的に活性化する。このため、本発明のＣ原子の付加的導入によりＳｉ原子の空孔を増加させ、アクセプター原子がＳｉ位置に配置するのを促進させることで、キャリアを発生できる有効なアクセプターの濃度を増加させることができる。

・・・

【０００８】

【実施例１】（付加的Ｃ原子の注入によるアクセプター原子の電気的活性化率の向上）ｎ型六方晶ＳｉＣ単結晶にＡｌあるいはＢ原子をイオン注入した後１６３０℃で３０分間熱処理した半導体素子（Ａｌ、Ｂ注入量５×１０18／ｃｍ3）とこれらのアクセプター原子に加えＣ原子を付加的に注入した後同様な熱処理を行った半導体素子（Ｃ注入量５×１０18／ｃｍ3）を製作し、これらの素子の室温での正孔濃度を比較した。」

（イ）引用文献３

同じく原査定に引用され、本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった、「宮本 直　ほか、３ａ－Ｒ－６　「ＭｅＶ級Ａｌ、Ｂイオン注入による４Ｈ－ＳｉＣの深いｐｎ接合の形成と逆方向特性」、１９９９年秋季　第６０回応用物理学会学術講演会　講演予稿集、（社）応用物理学会、１９９９年　９月、No.1、p.333」（以下「引用文献３」という。）には、次の記載がある。

「［はじめに］・・・今回、MeV級のAl、Bのイオン注入により約3μmのｐ層を形成し、活性化率、Ｃの共注入の効果、・・・報告する。

［実験］ｎ型4H-SiCオフ基板（Ｎｄ＝１×10１８cm－３）上にエピタキシャル成長させたｎ－層（Ｎｄ＝7～10×10１４cm－３、ｄ＝14cm）にAl、Bをイオン注入し、Ar雰囲気中で1500℃～1600℃、30分間のアニールを行った。・・・

［結果」Alイオン注入の場合、1600℃のアニールを行うと32％の活性化率が得られた。Bイオン注入の場合、1600℃のアニールによる活性化率は22％であった。Cとの共注入による効果では、Alイオン注入して1600℃アニールをした場合、活性化率が46％まで向上し、共注入により活性化率が1.5倍に向上した。Bイオン注入、1600℃アニールの場合に、Cとの共注入による効果では活性化率が10％に向上し、共注入により活性化率が約５倍に向上した。」

（ウ）引用文献４

同じく原査定に引用され、本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった、「木本 恒暢、「基礎講座＜パワーエレクトロニクスの基礎＞ＳｉＣプロセス技術」、応用物理、社団法人応用物理学会、２００５年　３月、Vol. 74、 No.3、p.371-375」（以下「引用文献４」という。）には、次の記載がある。

「SiCへのAl、Bイオン注入において、Cイオン共注入の効果が複数の機関から報告されている１３～１６）、SiC中においてAlおよびB原子はSi原子位置を置換して浅いアクセプターとなる。そこで、Cイオンを共注入してイオン注入領域をC過剰とすれば、注入されたAlあるいはBのSi原子位置への置換が促進されると期待できる。Cイオン共注入は、電気的活性化率の向上やシート抵抗の低減１３～１５）だけでなく、注入されたB原子の拡散抑制に有効であると報告されている１６）。」（p.372右欄１～９行）

（エ）引用文献２～４に記載された周知技術

上記記載から、引用文献２～４には、次の周知技術が記載されていると認められる。

「ＳｉＣへのＡｌ、Ｂ等のアクセプター原子のイオン注入において、Ｃ原子を共注入することにより、電気的活性化率を向上させ、キャリアを発生できる有効なアクセプターの濃度を増加させることができる、良質なｐ型ＳｉＣを局所的に形成すること。」