2018-003247

特願２０１６－１７２６７１「共用拡散標準セルの構造」拒絶査定不服審判事件〔平成２９年　１月２６日出願公開、特開２０１７－　２２３９５〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は，平成２５年（２０１３年）１１月４日を国際出願日（パリ条約による優先権主張　外国庁受理２０１２年１１月７日（以下，「本願優先日」という。）米国）とする特願２０１５－５４０８５０号の一部を平成２８年９月５日に新たな出願としたものであって，その手続の経緯は以下のとおりである。 平成２９年　４月２４日付け　拒絶理由通知 平成２９年　７月１９日　　　意見書・手続補正 平成２９年１２月　６日付け　拒絶査定 平成３０年　３月　６日　　　審判請求 平成３０年１１月　２日付け　拒絶理由通知（以下，その理由を「当審拒絶理由」という。） そして，当審拒絶理由を通知し，期間を指定して意見書を提出する機会を与えたが，請求人からは何らの応答もない。 第２　本願発明 本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２９年７月１９日に補正された特許請求の範囲の請求項１に記載された事項で特定される次のとおりのものと認める。 「【請求項１】 セルにわたっておよび前記セルの外側にも延在するＮタイプの拡散領域と， 前記セルにわたっておよび前記セルの外側にも延在するＰタイプの拡散領域と， 半導体デバイスを生成するための，各拡散領域上方の少なくとも１つの導電ゲートと， 一対のダミーゲートと，各ダミーゲートは少なくとも一対のダミーデバイスを生成するために前記Ｎタイプの拡散領域と前記Ｐタイプの拡散領域上方に配置される，前記一対のダミーゲートは，前記セルの反対側の端部に配置され， 前記一対のダミーゲートの各々を分離するため前記一対のダミーゲートにそれぞれ形成される一対のポリラインカットマスクと， および 前記少なくとも１つのダミーデバイスを無効にするために，電源に前記ダミーデバイスのうちの少なくとも１つを結合するように構成された少なくとも１つの第１の導電線， ここにおいて，前記少なくとも１つの第１の導電線は，前記ダミーゲートと，前記少なくとも１つの導電ゲートと前記ダミーゲートとの間に定義された前記拡散領域の一部と，の両方に接している， を備える半導体標準セル。」 第３　当審拒絶理由 当審拒絶理由は，本願発明は，本願優先日前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。 ＜引用文献等一覧＞ １．特開２００８－２８８２６８号公報 ２．国際公開第２００８／１１４３４１号 ３．特開２００８－１１８００４号公報 第４　引用文献及び引用発明 １　引用文献１の記載 （１）引用文献１ 当審拒絶理由で引用された引用文献１には，図面とともに次の記載がある。（下線は当審において付加した。以下同じ。） 「【技術分野】 【０００１】 本発明は，セルベース設計に用いられる標準セルを有する半導体集積回路に関するものである。」 「【発明が解決しようとする課題】 【０００９】 本発明は，素子分離によるＭＯＳトランジスタへの影響を回避しつつ，隣接する標準セル間を素子分離することが可能な半導体集積回路を提供することを目的とする。」 「【実施例１】 【００１５】 図１は，本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。また，図２は，図１に示す半導体集積回路１００の標準セルの回路構成を示す回路図である。 【００１６】 図１に示すように，半導体集積回路１００は，縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと，横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと，により区画される略矩形の標準セル１を有する。すなわち，図１において，第１の境界線１００ａは横方向に延び，第２の境界線１００ｂは縦方向に延びている。 【００１７】 なお，図１において，標準セル１ａ，１ｂの詳細な構成は，簡単のため省略している（以下同様）。例えば，これらの標準セル１ａおよび標準セル１ｂは，標準セル１と同様の構成を有する。 【００１８】 この標準セル１は，第１の拡散領域２と第１のゲート電極３とを有するｐ型ＭＯＳトランジスタ４と，第２の拡散領域５と第２のゲート電極６とを有しｐ型ＭＯＳトランジスタ４との間に素子分離するためのＳＴＩ７が第１の境界線１００ａと略平行に介在するｎ型ＭＯＳトランジスタ８と，を備える。 【００１９】 図１，２に示すように，ｐ型ＭＯＳトランジスタ４は，ソースがコンタクト２ａを介して電源配線１０１に接続され，ドレインがコンタクト２ｂを介して出力Ｚに接続され，ゲートが入力Ａに接続されている。 【００２０】 また，ｎ型ＭＯＳトランジスタ８は，ソースがコンタクト５ａを介してグランド配線１０２に接続され，ドレインがコンタクト５ｂを介して出力Ｚおよびｐ型ＭＯＳトランジスタ４のドレインに接続され，ゲートが入力Ａおよびｐ型ＭＯＳトランジスタ４のゲートに接続されている。 【００２１】 このように，図１，２では，標準セル１がｐ型ＭＯＳトランジスタ４とｎ型ＭＯＳトランジスタ８とにより構成されるインバータのレイアウトを含む。 【００２２】 さらに，標準セル１は，第２の境界線１００ｂで隣接する標準セル１ｂとの間を素子分離するためのダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂを備える。これらのダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂは，第２の境界線１００ｂ上に，ｐ型ＭＯＳトランジスタ４の第１の拡散領域２に隣接して配置された第３のゲート電極９ａ，９ｂを有する。 【００２３】 ここで，電源配線１０１は，例えば，第３のゲート電極９ａ，９ｂが形成された配線層よりも上の配線層に形成されている。 【００２４】 ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂの第３のゲート電極９ａ，９ｂは，この第３のゲート電極９ａ，９ｂの標準セル１中心側の端部に接続された第１のコンタクト１３ａ，１３ｂにより電源配線１０１に接続されている。したがって，ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂがオフするように，第３のゲート電極９ａ，９ｂに電源電位ＶＤＤが印加される。 【００２５】 なお，ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂのしきい値の絶対値は，ｐ型ＭＯＳトランジスタ４のしきい値の絶対値よりも，高く設定されている。これにより，ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂは，ｐ型ＭＯＳトランジスタ４と比較してより確実にオフするようになっている。すなわち，第２の境界線１００ｂで隣接する標準セル１ｂとの間のリーク電流を抑えることができる。 【００２６】 また，上記リーク電流を抑えるため，ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂのゲート長は，ｐ型ＭＯＳトランジスタ４のゲート長よりも，長くなるように設計してもよい。 【００２７】 さらに，標準セル１は，第２の境界線１００ｂで隣接する標準セル１ｂとの間を素子分離するためのダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂを備える。これらのダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂは，第２の境界線１００ｂ上に，ｎ型ＭＯＳトランジスタ８の第２の拡散領域５に隣接して配置された第４のゲート電極１１ａ，１１ｂを有する。 【００２８】 ここで，グランド配線１０２は，例えば，第４のゲート電極１１ａ，１１ｂが形成された配線層よりも上の配線層に形成されている。 【００２９】 ダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂの第４のゲート電極１１ａ，１１ｂは，この第４のゲート電極１１ａ，１１ｂの標準セル１中心側の端部に接続された第２のコンタクト１４ａ，１４ｂによりグランド配線１０２に接続されている。したがって，ダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂがオフするように，第４のゲート電極１１ａ，１１ｂにグランド電位ＧＮＤが印加される。 【００３０】 なお，ダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂのしきい値の絶対値は，ｎ型ＭＯＳトランジスタ８のしきい値の絶対値よりも，高く設定されている。これにより，ダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂは，ｎ型ＭＯＳトランジスタ８と比較してより確実にオフするようになっている。すなわち，第２の境界線１００ｂで隣接する標準セル１ｂとの間のリーク電流を抑えることができる。 【００３１】 また，上記リーク電流を抑えるため，ダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂのゲート長は，ｎ型ＭＯＳトランジスタ８のゲート長よりも，長くなるように設計してもよい。 【００３２】 以上のように，ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂのゲートがグランド電位ＧＮＤに接続されるので，それぞれオフ状態となり，第２の境界線１００ｂで隣接する標準セル間は絶縁される。 【００３３】 このように，以上のような構成を有する半導体集積回路１００において，標準セル１と標準セル１ｂとは，第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂにより素子分離される。これにより，少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における，ＭＯＳトランジスタへのストレスの影響を低減することができる。 【００３４】 したがって，ＳＴＩストレスが回避され，標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。 【００３５】 また，標準セルの境界にダミーＭＯＳトランジスタを設けることにより，拡散領域を隣接する他の標準セルと連続化することができる。」 「【００７５】 図５は，本発明の実施例４に係る半導体集積回路４００の要部の構成を示す図である。 【００７６】 なお，図５において図１の符号と同じ符号は実施例１と同様の構成を示す。また，図５に示す半導体集積回路４００の標準セルの回路構成は，図２に示す回路図と同様である。 【００７７】 図５に示すように，半導体集積回路４００は，縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと，横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと，により区画される略矩形の標準セル４０１を有する。なお，縦方向に隣接する他の標準セル１ａおよび横方向に隣接する他の標準セル１ｂは，例えば，標準セル４０１と同様の構成を有する。 【００７８】 この標準セル４０１は，第１，２のコンタクトの配置が異なる以外は，実施例１の標準セル１と同様の構成を有する。 【００７９】 すなわち，第１のコンタクト４１３ａ，４１３ｂは，第３のゲート電極９ａ，９ｂの第１の境界線１００ａ側の端部に接続されている。同様に，第２のコンタクト３１４ａ，３１４ｂは，第４のゲート電極１１ａ，１１ｂの第１の境界線１００ａ側の端部に接続されている。 【００８０】 そして，ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂの第３のゲート電極９ａ，９ｂは，この第３のゲート電極９ａ，９ｂに接続された第１のコンタクト４１３ａ，４１３ｂにより電源配線１０１に接続されている。したがって，ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂがオフするように，第３のゲート電極９ａ，９ｂに電源電位ＶＤＤが印加される。 【００８１】 同様に，ダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂの第４のゲート電極１１ａ，１１ｂは，この第４のゲート電極１１ａ，１１ｂに接続された第２のコンタクト４１４ａ，４１４ｂによりグランド配線１０２に接続されている。したがって，ダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂがオフするように，第４のゲート電極１１ａ，１１ｂにグランド電位ＧＮＤが印加される。 【００８２】 以上のように，実施例１と同様に，ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂのゲートがグランド電位ＧＮＤに接続されるので，それぞれオフ状態となり，第２の境界線１００ｂで隣接する標準セル間は絶縁される。 【００８３】 このように，以上のような構成を有する半導体集積回路４００において，標準セル４０１と標準セル１ｂとは，第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂにより素子分離される。これにより，少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における，ＭＯＳトランジスタへのストレスの影響を低減することができる。 【００８４】 したがって，ＳＴＩストレスが回避され，標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。 【００８５】 また，標準セルの境界にダミーＭＯＳトランジスタを設けることにより，拡散領域を隣接する他の標準セルと連続化することができる。 【００８６】 なお，標準セル４０１と標準セル１ａとは，第１の境界線１００ａに沿って設けられたＳＴＩにより素子分離される。 【００８７】 以上のように，本実施例に係る半導体集積回路によれば，実施例１と同様に，素子分離によるＭＯＳトランジスタへの影響を回避しつつ，隣接する標準セル間を素子分離することができる。」 （２）引用発明 前記（１）より，引用文献１には，「実施例４」として，次の発明（「引用発明」）が記載されていると認められる。 「半導体集積回路の標準セル４０１であって， 第１の拡散領域２と第１のゲート電極３とを有するｐ型ＭＯＳトランジスタ４と，第２の拡散領域５と第２のゲート電極６とを有するｎ型ＭＯＳトランジスタ８と，を備え， さらに，第２の境界線１００ｂで隣接する標準セル１ｂとの間を素子分離するためのダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂを備え，これらのダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂは，第２の境界線１００ｂ上に，ｐ型ＭＯＳトランジスタ４の第１の拡散領域２に隣接して配置された第３のゲート電極９ａ，９ｂを有し， さらに，第２の境界線１００ｂで隣接する標準セル１ｂとの間を素子分離するためのダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂを備え，これらのダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂは，第２の境界線１００ｂ上に，ｎ型ＭＯＳトランジスタ８の第２の拡散領域５に隣接して配置された第４のゲート電極１１ａ，１１ｂを有し， そして，ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂの第３のゲート電極９ａ，９ｂは，この第３のゲート電極９ａ，９ｂに接続された第１のコンタクト４１３ａ，４１３ｂにより電源配線１０１に接続され， ｐ型ＭＯＳトランジスタ４は，ソースがコンタクト２ａを介して電源配線１０１に接続され， ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂのゲートが電源電位ＶＤＤに接続されるので，それぞれオフ状態となり，第２の境界線１００ｂで隣接する標準セル間は絶縁され， 標準セルの境界にダミーＭＯＳトランジスタを設けることにより，拡散領域を隣接する他の標準セルと連続化することができること。」 ２　引用文献２の記載 当審拒絶理由で引用された引用文献２には，図面とともに次の記載がある。 「[0024]　本発明では，従来のダブルパタニングよりさらに微細化を実現する方法として，まず，図６（ａ）に示すように，従来と異なり，ゲートパタンが一直線に繋がったパタンに基づいてゲート電極２５のエッチングを行い，図６（ｂ）に示すように，ゲート電極２５がつながったままの状態でポケット注入を行い，ポケット領域２６を形成する。さらに，図６（ｃ）に示すように，ゲート電極２５がつながったままの状態で，エクステンションの注入を行い，サイドウォールスペーサ（以下，単に「サイドウォール」あるいは「ＳＷ」と称する）２７を形成し，ソース・ドレイン注入を行ってソース・ドレイン領域（以下，単に「ソース・ドレイン」と称する）２８を形成する。最後に，図６（ｄ）に示すように，不純物注入を終えた状態でゲート全体を切断して，ゲート電極を設計された形状に分離する。」 「[0032]　次に，図７Ｃに示すように，全面にレジスト（不図示）を塗布し，所定の開口２１を有するマスク２０を用いて，ゲート切断部のみを露光し，エッチングを行う。エッチングは例えば，ＨＢｒと酸素を含む混合ガスを用いて，圧力１～１００Ｐａ，周波数１３．５６ＭＨｚでＲＩＥを行う。また，レジストを塗布する前に，エッチングのハードマスクとして，例えばＣＶＤ窒化膜を１０ｎｍ～４０ｎｍの膜厚で堆積してもよい。 [0033]　次に，図７Ｄに示すように，レジストを除去して，所定の形状に切断，分離されたゲート構造を得る。図７Ｃの工程でハードマスクを用いた場合は，レジスト除去後に，リン酸によりＣＶＤ窒化膜を除去する。ここまでで，本発明の基本構造が出来上がる。ただ，引き続いて行うシリサイド工程の条件によっては，切断したゲート端２５ａからシリサイドが横方向（ゲート幅方向）に侵食することが予想される。その場合は以下に続く工程を行うことによって，ゲート端２５ａからのシリサイド侵食を押さえることができる。」 ３　引用文献３の記載 当審拒絶理由で引用された引用文献３には，図面とともに次の記載がある。 「【技術分野】 【０００１】 本発明は，半導体集積回路に関し，特に，複数のスタンダードセルを備えた半導体集積回路に関する。」 「【００１１】 図１に示すスタンダードセル１は，接地線１０１，電源線１０２，Ｎ型拡散層１０３，Ｐ型拡散層１０４，ポリシリコン層１０５，コンタクト１０６，金属配線１０７を備える。また，図１に示すように，スタンダードセル１は，Ｐ１及びＰ２の２つのＰ型ＭＯＳトランジスタと，Ｎ１及びＮ２の２つのＮ型ＭＯＳトランジスタとを備える。このスタンダードセル１は，インバータ回路を構成する。」 「【００１４】 また，３つのＮ型拡散層１０３間には，図面上下方向に延びたポリシリコン層１０５が，２列形成されている。このＮ型拡散層１０３間のポリシリコン層１０５は，ゲート電極を構成する。従って，Ｎ１及びＮ２の２つのＮ型ＭＯＳトランジスタが形成されている。上記の通り，各スタンダードセルはＮ型拡散層１０３間に素子分離領域が形成されておらず，かつ，複数スタンダードセルを隣接配置することにより，Ｎ型拡散層１０３は一体となって形成されるため，十分なＬＯＤが確保され，所望のオン電流を有するＮ型ＭＯＳトランジスタが得られる。なお，オン電流の変化を低減するには，図１に示す通り，Ｎ型拡散層１０３の幅（図面上下方向）が一定であることが好ましい。ここで，一定とは，オン電流の変化が問題にならない程度に一定ということを意味し，多少の変動は許容される。」 「【００３７】 図６は，本発明の実施の形態に係る半導体集積回路に用いるスタンダードセルの一例であるスタンダードセル４を示す平面図である。図６では，図１と同一の構成要素には同一の符号を付し，その詳細な説明は省略する。図７は，図６に示したスタンダードセル４の素子配置に対応させた回路図である。 【００３８】 図１に示したスタンダードセル１との主たる相違点は，図６に示すように，スタンダードセル４では，Ｎ型拡散層１０３及びＰ型拡散層１０４間の２列のポリシリコン層１０５のうち一方が，Ｎ型拡散層１０３側とＰ型拡散層１０４側とで分断されている点である。スタンダードセル４は，２つのＰ型ＭＯＳトランジスタＰ７及びＰ８と，２つのＮ型ＭＯＳトランジスタＮ７及びＮ８とを備えるが，Ｐ型ＭＯＳトランジスタＰ８及びＮ型ＭＯＳトランジスタＮ８はダミートランジスタである。このようにダミートランジスタを設けることにより，両端のセル境界１０８上において，Ｐ型拡散層１０４が電源線１０２に，Ｎ型拡散層１０３が接地線１０１に接続される構成とすることができる。 【００３９】 次に，図７に示した回路図を用いて，図６に示したスタンダードセル４の回路構成を説明する。図中ＩＮで示す入力は，上記２つのＭＯＳトランジスタＰ７，Ｎ７のゲート電極に接続されている。また，Ｐ型ＭＯＳトランジスタＰ７は，図中ＶＤＤで示す電源に接続され，ドレイン領域が図中ＯＵＴで示される出力に接続されている。一方，Ｎ型ＭＯＳトランジスタＮ７は，図中ＧＮＤで示すように接地され，ドレイン領域が図中ＯＵＴで示される出力に接続されている。上述の通り，Ｐ型ＭＯＳトランジスタＰ８及びＮ型ＭＯＳトランジスタＮ８はダミートランジスタである。すなわち，スタンダードセル４は，直列に接続されたＰ型ＭＯＳトランジスタＰ７とＮ型ＭＯＳトランジスタＮ７とから構成される最も単純なインバータ回路を構成する。」 図６には，ダミートランジスタであるＰ型ＭＯＳトランジスタＰ８のゲート電極１０５とＰ型拡散層１０４を電源線１０２に接続する金属配線が記載されていると認められる。 第５　対比及び判断 （１）本願発明と引用発明との対比 ア　引用発明の「第２の拡散領域５」は，「ｎ型ＭＯＳトランジスタ８」を構成するから「Ｎタイプ」であり，「第２の境界線１００ｂ上」の「第４のゲート電極１１ａ，１１ｂ」がこの「第２の拡散領域５に隣接して配置」されるから「セルにわたって」いるものであり，かつ「拡散領域を隣接する他の標準セルと連続化すること」から，本願発明の「セルにわたっておよび前記セルの外側にも延在するＮタイプの拡散領域」に相当する。 イ　引用発明の「第１の拡散領域２」は，「ｐ型ＭＯＳトランジスタ４」を構成するから「Ｐタイプ」であり，「第２の境界線１００ｂ上」の「第３のゲート電極９ａ，９ｂ」がこの「第１の拡散領域２に隣接して配置」されるから「セルにわたって」いるものであり，かつ「拡散領域を隣接する他の標準セルと連続化すること」から，本願発明の「前記セルにわたっておよび前記セルの外側にも延在するＰタイプの拡散領域」に相当する。 ウ　引用発明の「第１のゲート電極３」及び「第２のゲート電極６」は，それぞれ「ｐ型ＭＯＳトランジスタ４」及び「ｎ型ＭＯＳトランジスタ８」を構成するから，本願発明の「半導体デバイスを生成するための，各拡散領域上方の少なくとも１つの導電ゲート」に相当する。 エ　引用発明において，「ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂは，第２の境界線１００ｂ上に，ｐ型ＭＯＳトランジスタ４の第１の拡散領域２に隣接して配置された第３のゲート電極９ａ，９ｂを有」すること，及び「ダミーｎ型ＭＯＳトランジスタ１２ａ，１２ｂは，第２の境界線１００ｂ上に，ｎ型ＭＯＳトランジスタ８の第２の拡散領域５に隣接して配置された第４のゲート電極１１ａ，１１ｂを有」することから，「第３のゲート電極９ａ」及び「第４のゲート電極１１ａ」が「第２の境界線１００ｂ上に」整列しており，一方，「第３のゲート電極９ｂ」及び「第４のゲート電極１１ｂ」が「第２の境界線１００ｂ上に」整列しており，これらは「一対のダミーゲート」で「前記セルの反対側の端部に配置され」ているといえる。 すると，引用発明の前記発明特定事項は，本願発明における「一対のダミーゲートと，各ダミーゲートは少なくとも一対のダミーデバイスを生成するために前記Ｎタイプの拡散領域と前記Ｐタイプの拡散領域上方に配置される，前記一対のダミーゲートは，前記セルの反対側の端部に配置され」ること，に相当する。 オ　引用発明の「半導体集積回路の標準セル４０１」は，本願発明の「半導体標準セル」に相当する。 カ　すると，本願発明と引用発明とは，下記キの点で一致し，下記クの点で相違する。 キ　一致点 「セルにわたっておよび前記セルの外側にも延在するＮタイプの拡散領域と， 前記セルにわたっておよび前記セルの外側にも延在するＰタイプの拡散領域と， 半導体デバイスを生成するための，各拡散領域上方の少なくとも１つの導電ゲートと， 一対のダミーゲートと，各ダミーゲートは少なくとも一対のダミーデバイスを生成するために前記Ｎタイプの拡散領域と前記Ｐタイプの拡散領域上方に配置される，前記一対のダミーゲートは，前記セルの反対側の端部に配置され， を備える半導体標準セル。」 ク　相違点 （ア）相違点１ 本願発明では，「前記一対のダミーゲートの各々を分離するため前記一対のダミーゲートにそれぞれ形成される一対のポリラインカットマスク」を備えるのに対し，引用発明では，「第２の境界線１００ｂ上」の「第３のゲート電極９ａ，９ｂ」と「第４のゲート電極１１ａ，１１ｂ」は分離されているが，「ポリラインカットマスク」を備えない点。 （イ）相違点２ 本願発明では，「前記少なくとも１つのダミーデバイスを無効にするために，電源に前記ダミーデバイスのうちの少なくとも１つを結合するように構成された少なくとも１つの第１の導電線，ここにおいて，前記少なくとも１つの第１の導電線は，前記ダミーゲートと，前記少なくとも１つの導電ゲートと前記ダミーゲートとの間に定義された前記拡散領域の一部と，の両方に接している」のに対し，引用発明では「ダミーｐ型ＭＯＳトランジスタ１０ａ，１０ｂの第３のゲート電極９ａ，９ｂは，この第３のゲート電極９ａ，９ｂに接続された第１のコンタクト４１３ａ，４１３ｂにより電源配線１０１に接続され，ｐ型ＭＯＳトランジスタ４は，ソースがコンタクト２ａを介して電源配線１０１に接続され」る点。 （２）判断 ア　相違点１について 引用文献２（前記第４の２）には，マスクを用いて，ゲート構造を切断，分離することが記載されており，引用発明において「第３のゲート電極９ａ，９ｂ」と「第４のゲート電極１１ａ，１１ｂ」を分離するために，引用文献２に記載されたマスクを用いることは，当業者が容易になし得ることである。 イ　相違点２について 引用文献３（前記第４の３）には，スタンダードセルにおいてダミートランジスタＰ８のゲート電極１０５とＰ型拡散層１０４を電源線１０２に接続する金属配線が記載されており，引用発明において，ダミートランジスタのゲート電極と，ソースを電源配線に接続する手段として，引用文献３に記載された金属配線を採用することは，当業者が容易になし得ることである。 （３）まとめ よって，本願発明は，引用文献１－３に記載された発明に基づいて，当業者が容易に発明をすることができたものである。 第６　結言 以上のとおり，本願の請求項１に係る発明については，特許法第２９条第２項の規定により，特許を受けることができないから，他の請求項について検討するまでもなく，本願は拒絶されるべきものである。 よって，結論のとおり審決する。