2024-001894

本願は、２０１８年（平成３０年）７月１３日（パリ条約よる優先権主張外国庁受理２０１７年７月１９日（以下「優先日」という）、米国、２０１７年１２月２０日、米国）を国際出願日とする出願の一部を、２０２２年（令和４年）２月１６日に特許法第４４条第１項の規定による新たな特許出願（特願２０２２－０２２０３０号）としたものであって、その手続の概要は以下のとおりである。

ア 引用文献１

（ア）原査定の拒絶の理由で引用された本願の原出願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、特開２０１４－１７５６６６号公報（以下「引用文献１」という。）には、図面とともに、次の記載がある（下線は、合議体が付加した。以下、同じ。）。

ａ 「 【００１１】

図１には、半導体基板１６と、基板１６の一部分の内部及び上方の不揮発性メモリ領域１２と、基板１６の一部分の内部及び上方の論理領域１４と、基板１６の上のハードマスク層１８とを有する半導体デバイス１０が示されている。同じ基板１６の内部及び上方に、他の領域が存在してもよい。単一の論理トランジスタ及び単一の不揮発性メモリセルを形成するための工程が、後続の図面に示され、これはこれらの領域に形成されることになる他のトランジスタ及びメモリセルの例示である。ハードマスク層１８は窒化物であってもよく、約１００オングストローム厚であってもよい。他の材料及び厚さも使用されてもよい。」

ｂ 「 【００１５】

図５には、不揮発性メモリ領域１２及び論理領域１４内の電荷蓄積層２０上にゲート材料３０を形成した後の半導体デバイスが示されている。ゲート材料３０は、約８００～１０００オングストロームの厚さを有してもよい。ゲート材料３０は、ポリシリコンを上回る利点を提供することができる金属であってもよい。ポリシリコンも使用されてもよい。ゲート材料３０はまた、金属及びポリシリコンなどからなる複数の導電性材料から形成される積層、すなわちスタックであってもよい。」

ｃ 「 【００１６】

図６には、ゲート材料３０及び電荷蓄積層２０をエッチングした後の半導体デバイス１０が示されている。ゲート材料３０にはパターニングする以外に何ら変更する必要はないが、結果として不揮発性メモリ領域１２における機能的構造、すなわち制御ゲート３２として使用されることになるものになる。ゲート材料３０、電荷蓄積層２０、及びハードマスク層１８は論理領域１４から除去され、それによって、論理領域１４において基板１６の上面が露出される。不揮発性メモリ領域１２における基板１６の上部も、制御ゲート３２が存在する場所を除いて露出される。」

ｄ 「 【００１７】

図７には、不揮発性メモリ領域１２及び論理領域１４の露出部上ならびに制御ゲート３２上に絶縁体層２１を形成した後の半導体デバイス１０が示されている。基板１６上の絶縁体層２１は熱成長し、堆積される酸化物層ではなく、熱を使用して成長される酸化物層である、熱酸化物層と称される場合がある。制御ゲート上の絶縁体層２１も酸化物であるが、主に堆積された酸化物である。したがって、絶縁体層２１は酸化物層２１とし称される場合がある。制御ゲート３２上の酸化物層２１は一致する酸化物層を最初に堆積して、その後、制御ゲート３２の周囲に側壁スペーサを形成し基板１６から一致する酸化物層を除去する異方性エッチングを行うことによって形成される。その後、熱酸化ステップが実行されて、結果として酸化物層２１が基板１６上に成長される。この基板１６上の酸化物層２１の成長は相対的に高温であり、金属層が以前に形成されている場合に金属層に対する損傷を引き起こし得る温度よりも高い。結果として、基板１６上の酸化物層２１は形成されることになる選択ゲートのゲート絶縁体として高品質かつ効率的になる。酸化物層２１は、ほぼすべてが堆積されわずかにのみ成長される制御ゲート３２上で、成長のみが行われ得る基板１６上よりも厚くなってもよい。不揮発性メモリ領域１２及び論理領域１４内で酸化物層２１上にポリシリコンの層２３が形成される。ポリシリコン２３は酸化物層２１よりも厚いが、制御ゲート３２の高さよりも大幅に薄い。層２３は、論理領域１４の処理の間ハードマスクとして機能し、酸化物層２１の保護において特に重要であり、当該酸化物層は基板１６上にあって形成されることになる選択ゲートのゲート絶縁体として機能することになる。」

ｅ 「 【００１８】

図８には、論理領域１４から酸化物層２１及びポリシリコン層２３を除去し、高ｋ絶縁体層３４、及び、形成されることになる論理トランジスタの仕事関数設定層として機能することになる金属層３５を堆積した後の半導体デバイス１０が示されている。」

ｆ 「 【００２０】

図１０には、不揮発性メモリ領域１２においてはポリシリコン層２３と同一の層を形成するが、論理領域１４においては単純に金属層３５の上に堆積するポリシリコン層を堆積することから生じる、ポリシリコン層３６を形成した後の半導体デバイス１０が示されている。その結果、ポリシリコン層３６は不揮発性メモリ領域１２において、論理領域１４の上よりも厚くなる。」

ｇ 「 【００２２】

図１２には、選択ゲートを画定するための、制御ゲート３２の第１の側壁面３３から外方に延在する第１の側壁３９を有する、不揮発性メモリ領域１２内の、制御ゲート３２の上の第１の部分を有するパターン化フォトレジスト３８を形成した後の半導体デバイス１０が示されている。パターン化フォトレジスト３８の、不揮発性メモリ領域１２内の第１の部分は、酸化物層２１に実質的に位置整合されている第２の側壁４１を有し、酸化物層２１は制御ゲート３２の第２の側壁面３７に沿っている。制御ゲート３２の第２の側壁面３７は制御ゲート３２の第１の側壁面３３の反対側にある。酸化物層２１の制御ゲート３２の側壁面に沿った水平厚さは好適には、不揮発性メモリ領域１２内のフォトレジスト３８の第２の側壁４１が制御ゲート３２の上にもポリシリコン層３６の上にもなく、制御ゲート３２の第２の側壁面３７に沿った酸化物層２１の上のみにあるように、不揮発性メモリ領域１２内のフォトレジスト３８の第２の側壁４１の位置整合許容範囲の少なくとも２倍である。パターン化フォトレジスト３８は、論理トランジスタのゲートを画定するのに使用されることになる、論理領域１４内の第２の部分を有する。」

ｈ 「 【００２３】

図１３には、パターン化フォトレジスト３８を、選択ゲートであり、選択ゲート６１と称される場合がある、ポリシリコン層３６の、不揮発性メモリ領域１２内の制御ゲート３２に隣接する不揮発性メモリ領域１２内の第１の部分、及び、ダミーゲート６３と称される場合がある、ポリシリコン層３６の、論理領域１４内の第２の部分を残すマスクとして使用してエッチングを実行した後の半導体デバイス１０が示されている。酸化物層２１の、パターン化フォトレジスト３８によって被覆されていなかった部分も除去される。酸化物層２１は制御ゲート３２の上に留まってもよい。ダミーゲート６３は、後続の処理の間に充填金属に置換されることになる。代替の実施形態において、選択ゲート及びダミー論理ゲートをパターニングするステップは別個のステップにおいて行われてもよい。」

ｉ 「 【００２５】

図１５には、層間絶縁体５２を堆積によって形成し、その後、化学的機械研磨（ＣＭＰ）を行った後の半導体デバイス１０が示されている。したがって、図１５は、側壁スペーサ４０，４２の周囲の部分を有する層間絶縁体５２を示している。ＣＭＰの結果として、選択ゲート６１、制御ゲート３２及びダミーゲート６３が露出される。ＣＭＰは、側壁スペーサ４０，４２の形成の間に選択ゲート６１及び制御ゲート３２の上部の間に形成する場合がある小さい間隙領域を除去する。」

ｊ 「 【００２６】

図１６には、不揮発性メモリ部分１２の上にハードマスク層４３を形成し、その後ダミーゲート６３を除去した後の半導体デバイス１０が示されている。ハードマスク層４３は窒化ケイ素を含んでもよい。ダミーゲート６３の除去はマスクを用いずに達成されてもよい。ハードマスク層４３は、ブランケット堆積を行い、その後、ブランケット堆積の論理領域の上の部分を除去することによって形成されてもよい。ダミーゲート６３を除去することによって、側壁スペーサ４２の内部に開口４５が残り、仕事関数設定層である金属層３５の上面が露出される。」

ｋ 「 【００２７】

図１７には、図１６に示すようにダミーゲート６３を除去することによって形成された開口４５を充填するゲート材料５６を形成した後の半導体デバイス１０が示されている。ゲート材料５６は、金属または金属及びポリシリコンの何らかの組合せであってもよい。」

ｌ 「 【００２８】

図１８には、ＣＭＰを実行した後の半導体デバイス１０が示されている。その結果、不揮発性メモリ領域１２においてはハードマスク層４３及びゲート材料５６が除去され、論理領域１４においては層間絶縁体５２の上のゲート材料５６が除去される。これによって、側壁スペーサ４２の内部にある、図１６に示す開口４５内に含まれる、論理領域１４内の論理ゲート５６が残る。この結果、不揮発性メモリ領域１２内の不揮発性メモリセルが完成し、論理領域１４内の論理トランジスタが完成する。」

ｍ 図１、図５、図６、図７、図８、図１２、図１３、図１５、図１６、図１７、図１８は以下のとおりものもである。

「図１

［図：0001422104000001.jpg］

図５

［図：0001422104000002.jpg］

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図６

［図：0001422104000003.jpg］

図７

［図：0001422104000004.jpg］

図８

［図：0001422104000005.jpg］

図１２

［図：0001422104000006.jpg］

図１３

［図：0001422104000007.jpg］

図１５

［図：0001422104000008.jpg］

図１６

［図：0001422104000009.jpg］

図１７

［図：0001422104000010.jpg］

図１８

［図：0001422104000011.jpg］

」

（イ）以上の記載から、引用文献１には、次のことが記載されている。

ａ 上記（ア）ａから、引用文献１の段落００１１には、半導体デバイス１０が、基板１６の一部分の内部及び上方の不揮発性メモリ領域１２を有していること、上記（ア）ｂから、引用文献１の段落００１５には、不揮発性メモリ領域１２において、電荷蓄積層２０上にゲート材料３０が形成されていること、及び、ゲート材料３０としてポリシリコンが使用されてよいこと、上記（ア）ｃから、引用文献１の段落００１６には、ゲート材料３０及び電荷蓄積層２０がエッチングされ、不揮発性メモリ領域１２における制御ゲート３２になることが記載されているといえる。

また、上記（ア）ｌから、引用文献１の段落００２８には、図１８が、不揮発性メモリ領域１２内の不揮発性メモリセルが完成した状態を示す図であることが記載されており、図１８から、「２０」の上に「３２」が形成されていることが見て取れる。

したがって、引用文献１には、半導体デバイス１０が、基板１６の一部分の内部及び上方の不揮発性メモリ領域１２において、電荷蓄積層２０の上にポリシリコンの制御ゲート３２を含む不揮発性メモリセルを備えていることが記載されているといえる。

ｂ 上記（ア）ａから、引用文献１の段落００１１には、半導体デバイス１０が、基板１６の一部分の内部及び上方の論理領域１４を有していることが記載されているといえる。

また、上記（ア）ｅから、引用文献１の段落００１８には、高ｋ絶縁体層３４、及び、金属層３５を堆積することが記載されており、図８から「３２」等の構成が形成された「１６」の上の全体に「３４」及び「３５」が形成されていることが見て取れる。

また、上記（ア）ｆから、引用文献１の段落００２０には、論理領域１４において、金属層３５の上にポリシリコン層３６を形成すること、上記（ア）ｈから、引用文献１の段落００２３には、論理領域１４において、ポリシリコン層３６をエッチングしてダミーゲート６３として残すこと、上記（ア）ｊから、引用文献１の段落００２６には、図１６に示されているように、不揮発性メモリ部分１２の上に、窒化ケイ素を含むハードマスク層４３を形成した後、ダミーゲート６３を除去することによって、側壁スペーサ４２の内部に開口４５が残り、仕事関数設定層である金属層３５の上面が露出されること、上記（ア）ｋから、引用文献１の段落００２７には、図１７に示されているように、開口４５を充填する金属のゲート材料５６を形成することが記載されているといえる。

また、上記（ア）ｌから、引用文献１の段落００２８には、図１８が、論理領域１４において、層間絶縁体５２の上のゲート材料５６が除去されて、論理領域１４内の論理ゲート５６が残り、論理トランジスタが完成した状態を示す図であることが記載されており、図１８から、「１４」で示された箇所において「３４」の上に「３５」及び「５６」が形成されていることが見て取れる。

したがって、引用文献１には、不揮発性メモリ部分１２の上に、窒化ケイ素を含むハードマスク層４３を形成した後、論理領域１４に残されたダミーゲートを除去すること、及び、半導体デバイス１０が、基板１６の一部分の内部及び上方の論理領域１４において、高ｋ絶縁体層３４の上に配置された金属層３５及び金属の論理ゲート５６を含む論理トランジスタを備えていることが記載されているといえる。

ｃ 上記（ア）ｉから、引用文献１の段落００２５には、制御ゲート３２は、層間絶縁体５２が形成された後に化学的機械研磨（ＣＭＰ）を行うことにより層間絶縁体５２から露出されたものであること、上記（ア）ｌから、引用文献１の段落００２８には、論理ゲート５６は、層間絶縁体５２の上のゲート材料５６を除去することにより形成されたものであることが記載されているといえる。

ｄ 上記（ア）ｄから、引用文献１の段落００１７には、制御ゲート３２上に酸化物層２１を堆積し、制御ゲート３２の周囲に側壁スペーサを形成し、熱酸化ステップを実行することにより、酸化物層２１を形成すること、上記（ア）ｇから、引用文献１の段落００２２には、選択ゲートを画定するための、制御ゲート３２の第１の側壁面３３から外方に延在する第１の側壁３９

と、第１の側壁面３３の反対側にある制御ゲート３２の第２の側壁面３７に沿っている酸化物層２１に実質的に位置整合されている第２の側壁４１を有する、不揮発性メモリ領域１２内の、制御ゲート３２の上の第１の部分を有するパターン化フォトレジスト３８を形成すること、上記（ア）ｈから、引用文献１の段落００２３には、パターン化フォトレジスト３８をマスクとして使用してエッチングを実行することが記載されているといえる。

また、不揮発性メモリ領域１２内の不揮発性メモリセルが完成した状態を示す図である図１８から、「３２」の周囲に「２１」が形成されていることが見て取れる。

したがって、引用文献１には、制御ゲート３２の周囲に酸化物層２１が形成されていることが記載されているといえる。

ｅ 上記ｂに記載したとおり、引用文献１には、図１６に示されているように、不揮発性メモリ部分１２の上に、窒化ケイ素を含むハードマスク層４３を形成した後、ダミーゲート６３を除去して側壁スペーサ４２の内部に開口４５残すことが記載されていているところ、上記（ア）ｃの段落００１６及び上記（ア）ｊの段落００２６によると、図１６から、「制御ゲート３２」の上に「ハードマスク４３」が形成されていることが見て取れる。

したがって、ダミーゲート６３を除去するための除去剤と「制御ゲート３２」の間には、「ハードマスク４３」が存在していることから、引用文献１には、ダミーゲート６３を除去して側壁スペーサ４２の内部に開口４５残す際に、窒化ケイ素を含むハードマスク層４３が制御ゲート３２の上に形成されており、制御ゲート３２が当該ハードマスク層４３により保護されていることが記載されているといえる。

（ウ）上記（イ）から、引用文献１には、発明を実施するための形態として、次の発明（以下「引用発明」という。）が記載されていると認められる。

「基板１６の一部分の内部及び上方の不揮発性メモリ領域１２において、電荷蓄積層２０を覆うポリシリコンの制御ゲート３２を含む不揮発性メモリセルと、基板１６の一部分の内部及び上方の論理領域１４において、高ｋ絶縁体層３４の上に配置された金属層３５及び金属の論理ゲート５６を含む論理トランジスタと、を備え、

制御ゲート３２は、層間絶縁体５２が形成された後に化学的機械研磨（ＣＭＰ）を行うことにより層間絶縁体５２から露出されたものであり、論理ゲート５６は、層間絶縁体５２の上のゲート材料５６を除去することにより形成されたものであり、

制御ゲート３２の周囲に酸化物層２１が形成されている、

半導体デバイス１０。」

（エ）上記（イ）ｅから、引用文献１には、次の技術が記載されていると認められる。

「ダミーゲート６３を除去して側壁スペーサ４２の内部に開口４５残す際に、窒化ケイ素を含むハードマスク層４３が制御ゲート３２の上に形成されており、制御ゲート３２を当該ハードマスク層４３により保護すること。」

イ 引用文献２

（ア）本願の原出願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった米国特許出願公開第２０１５／００９３８６４号明細書（以下「引用文献２」という。）には、図面とともに、次の記載がある（翻訳文は合議体が作成した。）。

ａ「[0045]Shown in FIG. 14 is semiconductor structure 10 after a polysilicon layer 116 and a portion of recessed ILD 114 are removed and planarized using CMP. A portion of the control gate for logic device 46, and cap layer 23, a portion of control gates 28, and a portion of charge storage layer 24 over select gates 22 of NVM cells 30, 32, is removed. The use of polysilicon layer 116 over ILD 114 before the CMP helps prevent damage to the polysilicon in the control gates 28 of NVM cells 30, 32 during the CMP planarization.」

（[0045]図１４には、ポリシリコン層１１６及びリセスＩＬＤ１１４の一部が除去され、ＣＭＰを用いて平坦化された後の半導体構造１０が示されている。論理デバイス４６の制御ゲートの一部、ＮＶＭセル３０、３２のキャップ層２３、制御ゲート２８の一部、及び選択ゲート２２上の電荷蓄積層２４の一部が除去される。ＣＭＰ前にＩＬＤ１１４上にポリシリコン層１１６を使用することは、ＣＭＰ平坦化中にＮＶＭセル３０、３２の制御ゲート２８内のポリシリコンへの損傷を防止するのに役立つ。）

ｂ 「[0046]Shown in FIG. 15 is semiconductor structure 10 after a hard mask is formed over NVM region 11 including a layer of nitride 118 and a layer of oxide 120. Sacrificial polysilicon gate 44 is removed from logic structure 46 using a wet etch to form a gate opening 122 surrounded by first spacer 60 for logic structure 46.」

（[0046]図１５には、窒化物層１１８及び酸化物層１２０を含むハードマスクがＮＶＭ領域１１上に形成された後の半導体構造１０が示されている。犠牲ポリシリコンゲート４４は、論理構造４６のための第１のスペーサ６０によって囲まれたゲート開口部１２２を形成するために、ウェットエッチングを用いて論理構造４６から除去される。）

ｃ 「[0047]Shown in FIG. 16 is semiconductor structure 10 after work function metal 124 is deposited around the sides and bottom of the gate opening 122 in logic structure 46. A gate metal 126 is then deposited over the work function metal 124 to fill the gate opening 122. Combinations of work function metal 124 and the barrier metal 42 (FIG. 11) sets the work function of N channel transistors and provides a highly conductive gate conductor in logic region 13. An alternate combination of barrier metal and work function material can be used for P channel transistors.

（[0047]図１６には、論理構造４６のゲート開口１２２の側部及び底部の周りに仕事関数金属１２４が堆積された後の半導体構造１０が示されている。次に、ゲート金属１２６を仕事関数金属１２４上に堆積させてゲート開口１２２を充填する。仕事関数金属１２４とバリア金属４２(図１１)との組み合わせは、Ｎチャネルトランジスタの仕事関数を設定し、論理領域１３内に高導電性ゲート導体を提供する。バリア金属と仕事関数材料の別の組合せをＰチャネルトランジスタに使用することができる。）

ｄ 「[0048]After gate metal 126 is deposited in logic structure 46, oxide layer 120 is removed by CMP over NVM region 11 and logic region 13. Nitride layer 118 can be left in NVM region 11 or removed.」

（[0048]ゲート金属１２６が論理構造４６内に堆積された後、酸化物層１２０がＮＶＭ領域１１及び論理領域１３の上でＣＭＰによって除去される。窒化物層１１８は、ＮＶＭ領域１１内に残すか、又は除去することができる。）

ｅ 「[0049]Shown in FIG. 17 is semiconductor structure 10 after an additional layer of interlayer dielectric 128 is deposited over nitride layer 118 in NVM region 11 and in logic region 13. Openings can be formed in dielectric 128 and filled with conductive material 130 to make contact with source/drain contacts 100, 104, 108, 110, 112 of NVM structures 30, 32 and logic structure 46. 」

（[0049]図１７には、ＮＶＭ領域１１及び論理領域１３内の窒化物層１１８上に層間誘電体１２８の追加層を堆積した後の半導体構造１０が示されている。開口部を誘電体１２８内に形成し、導電性材料１３０で充填して、ＮＶＭ構造３０、３２及び論理構造４８のソース／ドレインコンタクト１００、１０４、１０８、１１０、１１２とのコンタクトを形成することができる。）

ｆ ＦＩＧ．１５～ＦＩＧ．１７は、以下のとおりのものである。

「

［図：0001422104000012.jpg］

［図：0001422104000013.jpg］

［図：0001422104000014.jpg］

」

（イ）以上の記載から、引用文献２には、次の技術が記載されている。

ａ 上記（ア）ｂから、引用文献２の段落００４６には、図１５に示されているように、窒化物層１１８及び酸化物層１２０を含むハードマスクが形成された後に、犠牲ポリシリコンゲート４４をウェットエッチングにより除去して、ゲート開口部１２２を形成すること、上記（ア）ｃ、ｄから、引用文献２の段落００４７、００４８には、図１６に示されているように、ゲート開口１２２に仕事関数金属１２４及びゲート金属１２６を堆積させてゲート開口１２２を充填すること、ゲート金属１２６が堆積された後、酸化物層１２０をＣＭＰによって除去すること、及び、窒化物層１１８を、ＮＶＭ領域１１内に残すか、又は除去することができること、上記（ア）ｅから、引用文献２の段落００４９には、窒化物層１１８上に層間誘電体１２８の追加層を堆積することが記載されているといえる。

また、ＦＩＧ．１７から、「１１」で示された箇所に、「１１８」が残されていることが見て取れる。

したがって、引用文献２には、窒化物層１１８及び酸化物層１２０を含むハードマスクをＮＶＭ領域１１上に形成した後に、犠牲ポリシリコンゲート４４を除去してゲート開口部１２２を形成し、ゲート開口部１２２にゲート金属１２６を形成し、ＣＭＰを行った後に、窒化物層１１８をＮＶＭ領域１１に残すものとすることが記載されているといえる。

ｂ 上記ａに記載したとおり、引用文献２には、図１５に示されているように、窒化物層１１８及び酸化物層１２０を含むハードマスクが形成された後に、犠牲ポリシリコンゲート４４を除去して、ゲート開口部１２２を形成することが記載されているところ、上記（ア）ａの段落００４５によると、ＦＩＧ．１５から「制御ゲート２８」の上に「１１８」及び「１２０」が形成されていることが見て取れる。

したがって、犠牲ポリシリコンゲート４４をウェットエッチングにより除去するためのエッチング液と「制御ゲート２８」の間には「１１８」及び「１２０」が存在していることから、引用文献２には、犠牲ポリシリコンゲート４４を除去してゲート開口部１２２を形成する際に、窒化物層１１８及び酸化物層１２０を含むハードマスクが制御ゲート２８の上に形成されており、制御ゲート２８が当該ハードマスクにより保護されていることが記載されているといえる。

ｃ 上記ａに記載したとおり、引用文献２には、図１６に示されているように、ゲート金属１２６が堆積された後、酸化物層１２０をＣＭＰによって除去することが記載されているところ、ＦＩＧ．１６から「制御ゲート２８」の上に「１１８」が残されていることが見て取れる。

したがって、酸化物層１２０をＣＭＰによって除去するための研磨剤と「制御ゲート２８」の間には「１１８」が残されていることから、引用文献２には、窒化物層１１８が制御ゲート２８の上に形成されており、ゲート開口部１２２にゲート金属１２６を形成し、ＣＭＰを行う際に、制御ゲート２８が窒化物層１１８により保護されていることが記載されているといえる。

ｄ 上記ａに記載したとおり、引用文献２には、図１７に示されているよう窒化物層１１８上に層間誘電体１２８の追加層を堆積することが記載されているところ、ＦＩＧ．１７から、「１２８」と「制御ゲート２８」の間に「１１８」が形成されていることが見て取れる。

したがって、引用文献２には、制御ゲート２８の上に窒化物層１１８が形成されており、層間誘電体１２８を形成する際に、制御ゲート２８が窒化物層１１８により保護されていることが記載されているといえる。