2017-004924

特願２０１５－５１０３９８「集積回路の設計」拒絶査定不服審判事件〔平成２５年１１月　７日国際公開、ＷＯ２０１３／１６６０７９、平成２７年　７月　９日国内公表、特表２０１５－５１９７４４〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は、２０１３年（平成２５年）４月３０日（優先権主張　２０１２年４月３０日　米国）を国際出願日とする出願であって、平成２６年１２月２４日付で審査請求がなされるとともに、同日付で手続補正がなされ、平成２７年１２月２８日付で拒絶理由通知が通知され、平成２８年６月６日付で意見書が提出されるとともに、同日付で手続補正がなされたが、同年１１月２８日付で拒絶査定（以下、「原査定」という。）がなされたものである。 これに対して、平成２９年４月６日付で審判請求がなされたものである。 第２　本願発明 本願の請求項８に係る発明は、平成２８年６月６日付の手続補正書により補正された特許請求の範囲の請求項８に記載された事項により特定される、以下のとおりのものである（以下「本願発明」という。）。 「半導体基板に複数のトレンチを第１の深さまで形成するステップであって、前記複数のトレンチの一部のトレンチが互いに平行である、ステップと、 前記複数のトレンチの１つおきのトレンチをマスキングするステップと、 前記複数のトレンチのマスキングしていないトレンチの深さを第２の深さまで深くするステップと、を含み、 前記複数のトレンチがそれぞれ、トレンチＭＯＳＦＥＴのゲート構造を備える方法。」 第３　当審の判断 １　引用例について （１）引用例１ ア　引用例１の記載について 原査定の拒絶の理由に引用された、特開２０１２－５９９４３号公報（以下、「引用例１」という。）には、図面とともに、以下のことが記載されている。（なお、下線は、当審において付与した。以下、同じ。） （ア）「【００１１】 半導体装置１は、上下電極構造のパワーＭＯＳＦＥＴであり、図１（ａ）に示すように、ｎ形（第１導電形）のドレイン層１０と、ドレイン層１０の上に設けられたｎ形のドリフト層１１と、ドリフト層１１の上に設けられたｐ形（第２導電形）のベース領域１２と、を備える。ベース領域１２の表面には、ｎ形のソース領域１３が選択的に設けられている。 【００１２】 半導体装置１においては、ソース領域１３の表面からベース領域１２を貫通して、ドリフト層１１に接する複数の第１のトレンチ２０が設けられている。トレンチ２０内の下側には、フィールドプレート絶縁膜２１を介してフィールドプレート電極２２が設けられている。フィールドプレート電極２２の上には、ゲート電極２６が設けられている。ゲート電極２６は、トレンチ２０内において、ゲート絶縁膜２５を介して設けられている。フィールドプレート絶縁膜２１の膜厚は、ゲート絶縁膜２５の膜厚よりも厚い。 【００１３】 それぞれのトレンチ２０どうしのあいだには、ソース領域１３の表面からベース領域１２を貫通して、ドリフト層１１に接する第２のトレンチ３０が設けられている。トレンチ３０内には、ゲート絶縁膜３１を介してゲート電極３２が設けられている。トレンチ３０の下端は、トレンチ２０の下端よりも浅い位置にある。トレンチ２０と、トレンチ３０とは、ベース領域１２の表面と略平行な方向に、交互に配置されている。 ドレイン層１０は、ドレイン電極８０に接続されている。ソース領域１３と、ベース領域１２と、には、ソース電極８１が接続されている。 【００１４】 ドリフト層１１の主面に対して垂直な方向からみて、トレンチ２０およびトレンチ３０は、図１（ｂ）に示すように、略平行に延在している。トレンチ２０およびトレンチ３０が延在する方向を第１の方向とする。その結果、ゲート電極２６、ゲート電極２６の下側のフィールドプレート電極２２、およびゲート電極２６に隣接するゲート電極３２は、それぞれ略平行に、ストライプ状に延在している。 【００１５】 それぞれのゲート電極２６は、半導体装置１の端部において、ゲートコンタクト９０を経由して、共通のゲート配線９２に接続されている。それぞれのゲート電極３２は、ゲート電極３２の端部において、ゲートコンタクト９１を経由して、ゲート配線９２に接続されている。それぞれのフィールドプレート電極２２は、フィールドプレート電極２２の端部において、ゲートコンタクト９３を経由して、共通のフィールドプレート配線９４に接続されている。」 （イ）「【００３８】 半導体装置１を製造する方法について説明する。 図７は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ドリフト層を形成する工程図、（ｂ）は、トレンチを形成する工程図である。 【００３９】 まず、図７（ａ）に示すように、半導体基板であるドレイン層１０を準備し、ドレイン層１０の上に、エピタキシャル成長法によってドリフト層１１を形成する。続いて、トレンチ２０を形成するためのマスク９５をドリフト層１１の上に選択的に形成する。 【００４０】 次に、図７（ｂ）に示すように、マスク９５から開口されたドリフト層１１にエッチング処理を施す。エッチング処理は、例えば、反応性イオンエッチング処理である。これにより、ドリフト層１１内に、トレンチ２０が選択的に形成される。 【００４１】 図８は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、フィールドプレート絶縁膜を形成する工程図、（ｂ）は、フィールドプレート電極を形成する工程図である。 【００４２】 次に、図８（ａ）に示すように、トレンチ２０内を高温酸化雰囲気に晒し、トレンチ２０の内壁およびドリフト層１１の表面にフィールドプレート絶縁膜２１を形成する。 次に、図８（ｂ）に示すように、トレンチ２０内にフィールドプレート絶縁膜２１を介してポリシリコン層２２Ａを形成する。ポリシリコン層２２Ａの形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法により行う。 【００４３】 図９は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、マスクを形成する工程図、（ｂ）は、トレンチを形成する工程図である。 【００４４】 次に、ドリフト層１１の上のフィールドプレート絶縁膜２１、およびドリフト層１１の上のポリシリコン層２２Ａをエッチングした後、図９（ａ）に示すように、トレンチ３０を形成するためのマスク９６をドリフト層１１の上に選択的に形成する。 【００４５】 次に、図９（ｂ）に示すように、マスク９６から開口されたドリフト層１１にエッチング処理を施す。エッチング処理は、例えば、反応性イオンエッチング処理である。これにより、ドリフト層１１内に、トレンチ３０が選択的に形成される。トレンチ３０は、それぞれのトレンチ２０のあいだに形成される。その後、マスク９６を除去する。 【００４６】 図１０は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、エッチバックの工程図、（ｂ）は、ゲート絶縁膜を形成する工程図である。 【００４７】 次に、図１０（ａ）に示すように、トレンチ２０内のフィールドプレート絶縁膜２１およびポリシリコン層２２Ａを選択的にエッチバックする。トレンチ２０内をエッチバックする深さは、およそトレンチ３０の深さと同じにする。これにより、トレンチ２０の下側に、フィールドプレート絶縁膜２１を介してフィールドプレート電極２２が形成される。 【００４８】 次に、図１０（ｂ）に示すように、トレンチ３０の内壁、トレンチ２０の内壁、およびフィールドプレート電極２２の上端を高温酸化雰囲気に晒す。これにより、フィールドプレート電極２２の上側およびトレンチ２０の内壁に、ゲート絶縁膜２５が形成される。トレンチ３０の内壁には、ゲート絶縁膜３１が形成される。 【００４９】 図１１は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ゲート電極を形成する工程図、（ｂ）は、エッチバックの工程図である。 【００５０】 次に、図１１（ａ）に示すように、トレンチ２０、３０内に、ポリシリコン層３５を埋め込む。ポリシリコン層３５の形成は、例えば、ＣＶＤ法により行う。これにより、トレンチ２０内には、ゲート絶縁膜２５を介してゲート電極２６が形成される。トレンチ３０内には、ゲート絶縁膜３１を介してゲート電極３２が形成される。 【００５１】 次に、図１１（ｂ）に示すように、トレンチ２０、３０の上、およびドリフト層１１の上に形成されたポリシリコン層の不要部分をエッチバックにより除去する。ポリシリコン層の不要部分のエッチバックは、例えば、ＣＭＰ（Chemical Mechanical Polishing）により行ってもよい。これにより、ゲート電極２６、フィールドプレート電極２２、およびゲート電極３２が形成する。この後、ドリフト層１１の上に形成されたゲート絶縁膜３１については除去し、ドリフト層１１の表面を露出させる（図示しない）。 【００５２】 図１２は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ベース領域およびソース領域を形成する工程図、（ｂ）は、層間絶縁膜、ソース電極、およびドレイン電極を形成する工程図である。 【００５３】 次に、図１２（ａ）に示すように、ドリフト層１１の表面に、ｐ形の不純物を注入する。これにより、ドリフト層１１の表面にベース領域１２が形成される。この際、ベース領域１２の底面は、ゲート電極２６、３２の下端よりも上側に位置するように調整される。続いて、ベース領域１２の表面に、トレンチ２０、３０に接するソース領域１３を選択的に形成する。 【００５４】 次に、図１２（ｂ）に示すように、ゲート電極２６、３２の上側に、層間絶縁膜９７を形成する。この後、ドレイン電極８０、ソース電極８１を形成する。このような製造過程によって、図１に示す半導体装置１が形成される。 次に、他の実施の形態について説明する。以下に示す実施の形態では、半導体装置１と同一の機能を有する部材に同一の符号を付し、一度説明した部材については適宜詳細な説明を省略する。」 イ　引用例１発明について 上記アの記載から、引用例１には、実質的に次の発明（以下、「引用例１発明」という。）が記載されているものと認められる。 「パワーＭＯＳＦＥＴの製造方法であって、 ドレイン層１０の上に、エピタキシャル成長法によってドリフト層１１を形成し、 トレンチ２０を形成するためのマスク９５をドリフト層１１の上に選択的に形成し、 マスク９５から開口されたドリフト層１１にエッチング処理を施し、ドリフト層１１内に、トレンチ２０を選択的に形成し、 トレンチ３０を形成するためのマスク９６をドリフト層１１の上に選択的に形成し、 マスク９６から開口されたドリフト層１１にエッチング処理を施し、ドリフト層１１内に、トレンチ３０を選択的に形成し、トレンチ３０は、それぞれのトレンチ２０のあいだに形成される、 ことを含み、 前記パワーＭＯＳＦＥＴは、 複数のトレンチ２０およびトレンチ２０の間に設けられたトレンチ３０は略平行に延在し、 トレンチ３０の下端は、トレンチ２０の下端よりも浅い位置にあり、 ゲート電極２６は、トレンチ２０内において、ゲート絶縁膜２５を介して設けられおり、 ゲート電極３２は、トレンチ３０内において、ゲート絶縁膜３１を介して設けられている、 パワーＭＯＳＦＥＴの製造方法。」 （２）引用例２ ア　引用例２の記載について 原査定の拒絶の理由に引用された、米国特許出願公開第２０１２／００４３６０２号明細書（以下、「引用例２」という。）には、図面とともに、以下のことが記載されている。 （ア）「[0023] The key fabrication process techniques for making the new MOSFET described in this invention are also disclosed here. The first process technique is demonstrated through the sequence in FIGS. 7 to 18 . [0024] Starting with an N+ substrate, an N- EPI layer with an initial doping concentration of N1 is grown on the substrate. This is followed by the oxidation process. [0025] The first trench mask is applied to form the hard mask for trench etch (FIG. 7). The silicon etch step is carried out to create the trench followed by sacrificial oxidation step. [0026] Then, the P-type dopant (e.g., Boron) is implanted into the trench bottom (FIG. 8). Note that multiple implant steps with different implant energy and dose can be utilized here. [0027] After removal of the hard mask, a field oxide is grown on the silicon surface and the trench sidewall (FIG. 9). [0028] The polysilicon deposition fills the trench followed by the polysilicon recess etchback as shown in FIG. 10 . At this point, the N-type dopant (e.g., Phosphorous) is implanted into the recessed trench sidewall to locally enhance the doping concentration of EPI layer (FIG. 10). Again, the multiple implant steps with different implant energy and dose can be utilized here also. A thermal anneal can be employed here to spread out this N-type dopant to form the N 2 layer. [0029] Then, a second trench mask is employed to define the second trench opening (FIG. 11). [0030] Next, the silicon is etched to form the second trench (FIG. 12). [0031] After removal of the photoresist, an oxide filling and planarization process are carried out to fully fill all of the trenches (FIG. 13). [0032] Using the active mask, the remaining oxide is etched further down into trench forming the trench bottom oxide layer (BOX) (FIGS. 14 a and 14 b). Note that, depending on the depth of the first polysilicon layer inside the deeper trench, the BOX layer can still cover the polysilicon layer as shown in FIG. 14 a, or can be completely removed as shown in FIG. 14 b. [0033] Next, the gate oxide is grown along the trench sidewall (FIG. 15). [0034] Then, the second polysilicon deposition/fill (FIG. 16) and etchback processes (FIG. 17) are performed for creating the gate polysilicon region. From here, the rest of the process steps are similar to the those described in copending Publication Nos. 2008/0073707 and 2009/0206924. The final device structure is displayed in FIG. 18 .」 （当審訳：[0023]　本発明において記載した新たなＭＯＳＦＥＴを製造するための主要製造プロセス技術はここに開示されている。 [0024]　Ｎ＋基板から始めて、Ｎ１の初期のドーピング濃度を有するＮ－ＥＰＩ層を基板上に成長させる。これは、酸化工程により実行される。 [0025]　第１トレンチマスクは、トレンチのエッチング用のハードマスクを形成する（図７）。シリコンエッチング工程が実行されてトレンチが形成され、続いて犠牲酸化工程が行われる。 [0026]　Ｐ型ドーパント（例えば、ホウ素）がトレンチの底部に注入される（図８）。異なる注入エネルギー及びドーズ量を有する複数の注入工程を利用することもできる。 [0027]　ハードマスクを除去した後、シリコンの表面とトレンチ側壁上にフィールド酸化膜を成長させる（図９）。 [0028]　図１０に示すように、ポリシリコンの堆積によってトレンチが充填され、続いてポリシリコンの凹部エッチバックが行われる。ここで、Ｎ型ドーパント（例えば、リン）を凹部トレンチ側壁に注入し、ＥＰＩ層のドーピング濃度が局部的に強化される（図１０）。異なる注入エネルギー及びドーズ量を有する複数の注入工程がここでも利用できる。アニールはここでＮ型ドーパントを拡散させＮ２層を形成するのに使用することができる。 [0029]　次に、第２のトレンチマスクを用いて第２のトレンチ開口を画定する（図１１）。 [0030]　次に、シリコンをエッチングして第２のトレンチを形成する（図１２）。 [0031]　フォトレジストを除去した後、全てのトレンチを完全に充填する酸化物充填および平坦化工程を行う（図１３）。 [0032]　アクティブマスクを使用して、残りの酸化物をトレンチ底部酸化物層を形成するトレンチ内（ＢＯＸ）に更にエッチングする（図１４（ａ）および図１４（ｂ））。より深いトレンチ内部の第１のポリシリコン層の深さに応じて、図１４ａに示すようにＢＯＸ層は依然としてポリシリコン層を覆うことができ、また、図１４ｂに示すように除去することができる。 [0033]　ゲート酸化物をトレンチの側壁に沿って成長させる（図１５）。 [0034]　そして、第２のポリシリコンの堆積／充填（図１６）およびエッチバック工程（図１７）は、ゲート・ポリシリコン領域を形成するごとに実行される。ここから以降の工程は、同時係属中の公開第２００８／００７３７０７及び第２００９／０２０６９２４号に記載されているものと同様である。最終デバイス構造は、図１８に表示される。） （イ）「[0035] The second manufacturing process is demonstrated through FIGS. 19 to 26 . Starting with an N+ substrate, an N- epitaxial layer is grown, followed by the oxidation or oxide deposition. [0036] A trench mask is applied to form the hard mask for silicon trench etch (FIG. 19). [0037] After the silicon trench etch, a second mask is used to cover the trenches shown on the left and right, and then a silicon etch is utilized again to produce the deep trench in the center, followed by P-type dopant implantation (FIG. 20). [0038] After removal of the photoresist and the oxide hard mask, a field oxide is grown on the silicon surface and the trench sidewall (FIG. 21). [0039] The polysilicon fill/planarization and the recess etch are employed to form the structure shown in FIG. 22 . Note that the polysilicon layer in the shallow trench should be completely etched away at this process step. [0040] Next, oxide filling and planarization are used to fully fill all of the trenches (FIG. 23). [0041] After the oxide etchback to form the BOX layer, an N-type dopant (e.g., Phosphorous) is implanted into the recessed trench sidewall to locally enhance the doping concentration of EPI layer (FIG. 24). The rest of the process steps are generally the same as described above: FIG. 25 shows oxide growth and gate polysilicon fill; FIG. 26 shows gate poly etchback, etc.」 （当審訳：[0035]　第２の製造工程を図１９から図２６で示す。Ｎ＋基板からはじめて、酸化又は酸化物の堆積によってＮ－エピタキシャル層を成長させる。 [0036]　トレンチマスクは、シリコントレンチエッチング（図１９）用のハードマスクを形成する。 [0037]　シリコントレンチエッチングの後、第２のマスクを使用して左右に示されるトレンチを覆い、次にシリコンエッチングを利用して中央部に深いトレンチを形成し、続いてＰ型ドーパントの注入を行う（図２０）。 [0038]　フォトレジストおよび酸化物ハードマスクを除去したのち、シリコン表面とトレンチ側壁上にフィールド酸化膜を成長させる（図２１）。 [0039]　ポリシリコンの充填／平坦化および凹部のエッチングは、図２２に示す構造を形成するために使用される。シャロートレンチ内のポリシリコン層はこの工程で完全にエッチングされなければならない。 [0040]　次に、使用されるすべてのトレンチを完全に酸化物で充填し、平坦化する（図２３）。 [0041]　ＢＯＸ層を形成する酸化物をエッチバックしたのち、Ｎ型ドーパント（例えば、リン）を、ＥＰＩ層のドーピング濃度が局所的に強化されるように、トレンチの側壁に注入する。この工程以降の工程は上述したものとほぼ同じです。図２５は、酸化物の成長およびゲートポリシリコン充填部を示す図。図２６は、ゲートポリシリコンのエッチバックなどが示されている。） （ウ）ＦＩＧ．１８を参照すると、製造されたＭＯＳＦＥＴは、深さの異なるトレンチが交互に並んでいることがわかる。 イ　引用例２記載事項について 上記アの記載から、引用例２には、実質的に次の事項が記載されているものと認められる。 「交互に並んだ、深さの異なるトレンチを備える、ＭＯＳＦＥＴを製造する際に、次の２つの製造工程のうち、いずれか一方の製造工程により、深さの異なるトレンチを形成すること。 ・第１の製造工程 第１トレンチマスクを形成し、シリコンエッチング工程が実行されてトレンチを形成し、 次に、第２のトレンチマスクを形成し、シリコンをエッチングして第２のトレンチを形成する。 ・第２の製造工程 トレンチマスクを形成し、シリコンエッチング工程が実行されてトレンチを形成し、 シリコンエッチング工程の後、第２のマスクを使用して左右に示されるトレンチを覆い、次にシリコンエッチングを利用して中央部に深いトレンチを形成する。」 ２　対比・判断 （１）本願発明と引用例１発明との対比 ア　引用例１発明の「パワーＭＯＳＦＥＴ」はトレンチ２０および３０が形成されているので、本願発明の「トレンチＭＯＳＦＥＴ」に相当する。 イ　引用例１発明では、パワーＭＯＳＦＥＴのトレンチ２０および３０内にゲート絶縁膜２５および３１を介してゲート電極２６および３１が設けられているので、引用例１発明の「ゲート絶縁膜２５および３１」および「ゲート電極２６および３１」は、本願発明の「ゲート構造」に相当する。してみると、引用例１発明と本願発明は、「前記複数のトレンチがそれぞれ、トレンチＭＯＳＦＥＴのゲート構造を備える方法。」である点で共通する。 ウ　そうすると、本願発明と引用例１発明は、以下の点で一致し、また、相違する。 ［一致点］ 「複数のトレンチがそれぞれ、トレンチＭＯＳＦＥＴのゲート構造を備える方法。」 ［相違点］ 本願発明が、「半導体基板に複数のトレンチを第１の深さまで形成するステップであって、前記複数のトレンチの一部のトレンチが互いに平行である、ステップと、 前記複数のトレンチの１つおきのトレンチをマスキングするステップと、 前記複数のトレンチのマスキングしていないトレンチの深さを第２の深さまで深くするステップと、を含」んでいるのに対して、引用例１発明はそれらのステップを含んでいない点。 （２）相違点についての当審判断 引用例２の「第２の製造工程」の「トレンチマスクを形成し、シリコンエッチング工程が実行されてトレンチを形成」すること、および、「シリコンエッチング工程の後、第２のマスクを使用して左右に示されるトレンチを覆い、次にシリコンエッチングを利用して中央部に深いトレンチを形成する」ことは、それぞれ、本願発明の「半導体基板に複数のトレンチを第１の深さまで形成するステップであって、前記複数のトレンチの一部のトレンチが互いに平行である、ステップ」、および、「前記複数のトレンチの１つおきのトレンチをマスキングするステップと、前記複数のトレンチのマスキングしていないトレンチの深さを第２の深さまで深くするステップ」に相当する。 また、引用例２の「第１の製造工程」の「第１トレンチマスクを形成し、シリコンエッチング工程が実行されてトレンチを形成」すること、および、「第２のトレンチマスクを形成し、シリコンをエッチングして第２のトレンチを形成する」ことは、それぞれ、引用例１発明の「トレンチ２０を形成するためのマスク９５をドリフト層１１の上に選択的に形成し、マスク９５から開口されたドリフト層１１にエッチング処理を施し、ドリフト層１１内に、トレンチ２０を選択的に形成」すること、および、「トレンチ３０を形成するためのマスク９６をドリフト層１１の上に選択的に形成し、マスク９６から開口されたドリフト層１１にエッチング処理を施し、ドリフト層１１内に、トレンチ３０を選択的に形成し、トレンチ３０は、それぞれのトレンチ２０のあいだに形成」することに相当する。 そして、引用例２に記載されているように、「第１の製造工程」と「第２の製造工程」は、「交互に並んだ、深さの異なるトレンチを備える、ＭＯＳＦＥＴを製造する際に、深さの異なるトレンチを形成する」方法として当業者が適宜選択する方法であるから、引用例１発明の「パワーＭＯＳＦＥＴであって、トレンチ２０およびトレンチ３０は略平行に延在し、トレンチ３０の下端は、トレンチ２０の下端よりも浅い位置にあ」る、トレンチを形成する際に、引用例１発明の方法に代え、引用例２の「第２の製造工程」を採用し、本願発明の「半導体基板に複数のトレンチを第１の深さまで形成するステップであって、前記複数のトレンチの一部のトレンチが互いに平行である、ステップと、前記複数のトレンチの１つおきのトレンチをマスキングするステップと、前記複数のトレンチのマスキングしていないトレンチの深さを第２の深さまで深くするステップと、を含」むようにすることは、当業者が容易に想到する事項である。 （３）小括 したがって、本願発明は、引用例１発明および引用例２に記載された公知技術に基づいて当業者が容易に発明をすることができたものである。 （４）請求人の主張について 審判請求人は，平成２９年４月６日付の審判請求書の「３－２．本願発明が特許されるべき理由」において， 「引用文献１に記載の発明においては、深いトレンチ２０内のフィールドプレート絶縁膜２１及びポリシリコン層２２Ａのエッチバックは、浅いトレンチ３０のエッチングと同じプロセスによって同時に行われることにより、深いトレンチ２０のエッチバックされた深さは、浅いトレンチ３０の深さと実質的に同一になっているものと思料致します（引用文献１の段落００４７～００４８、図９、図１０参照）。そして、引用文献１に記載の発明においては、ＭＯＳＦＥＴの重要かつ基礎的な機能に基づき、垂直トレンチ内の全てのゲートが同一の深さに存在することが非常に望ましくなります。もし、トレンチ２０内のゲートとトレンチ３０内のゲートが互いに異なる深さに存在すると、ＭＯＳＦＥＴの複数のチャネル領域における電流が異なってしまうという望ましくない状態につながります。そのため、引用文献１に記載の発明においては、上述のようなプロセスを採用することによって、トレンチ２０内のゲート電極２６と、トレンチ３０内のゲート電極３２とを、同じ深さに形成しているものと思料致します。 それに対して、引用文献２に記載の製造方法では、浅いトレンチと深いトレントの中に同じ深さに電極を形成することは意図されておらず、また、浅いトレンチと深いトレントの中に同じ深さに電極は形成されないものと思料致します。さらに、引用文献２に記載の製造方法では、深いトレンチ内の上部電極はフィールドプレートであるのに対して、浅いトレンチ内の電極は、ＭＯＳＦＥＴのゲートであるものと思料致します。そのため、引用文献２に記載の製造方法では、浅いトレンチと深いトレントの中に同じ種類の電極を形成することは意図されておらず、また、浅いトレンチと深いトレントの中に同じ種類の電極は形成されないものと思料致します。 そのため、引用文献１の発明を形成する方法として引用文献２に記載の方法を用いると、引用文献１の発明において非常に望まれている構成、即ち、トレンチ２０内とトレンチ３０内に、同じ種類の電極であるゲート電極２６とゲート電極３２が同じ深さに形成されている構成は得られないものと思料致します。そのため、当業者が、引用文献１の発明を形成する方法として引用文献２に記載の方法を用いたとしても本願請求項１、８に係る発明の構成とはならないものと思料致します。また、当業者が、引用文献１の発明を形成する方法として引用文献２に記載の方法を用いると、引用文献１に記載の発明の構成が望ましくない態様に変更されるため、そのような置き換えを行うことには阻害要因が存在するものと思料致します。」 と主張している。 しかしながら、引用文献１の段落【００４５】～【００４８】には，ドリフト層１１をエッチングしてトレンチ３０を形成した後，トレンチ２０内をエッチバックすることが記載されていることから、上記主張の「引用文献１に記載の発明においては、深いトレンチ２０内のフィールドプレート絶縁膜２１及びポリシリコン層２２Ａのエッチバックは、浅いトレンチ３０のエッチングと同じプロセスによって同時に行われる」ことは記載されていない。また、引用文献１の段落【００４５】の「トレンチ２０内をエッチバックする深さは、およそトレンチ３０の深さと同じにする。これにより、トレンチ２０の下側に、フィールドプレート絶縁膜２１を介してフィールドプレート電極２２が形成される。」の記載において、トレンチ２０内をエッチバックする深さをトレンチ３０の深さと同じにする理由は、その深さより下にフィールドプレート電極２２を形成するためであり、トレンチ２０内のゲート電極２６とトレンチ３０内のゲート電極３２とを同じ深さにすることは何等記載されていない。 そして、引用文献１の段落【００１２】には、トレンチ２０内の下側にフィールドプレート電極２２、上側にゲート電極２６を設けることが記載されていることから、引用例１発明において引用文献２の「第２の製造工程」を採用して深さの異なるトレンチを形成したとしても、深さの深いトレンチ２０内の下側にはフィールドプレート電極２２を設けられ、上側にはゲート電極２６を設けられることは明らかである。 よって、上記請求人の主張は，引用文献１の記載に基づかないものであり、また、引用例１発明に対して引用文献２に記載された「第２の製造工程」を採用することが阻害要因に該当するとは認められないので、上記請求人の主張を採用することはできない。 また、本願発明は、 「半導体基板に複数のトレンチを第１の深さまで形成するステップであって、前記複数のトレンチの一部のトレンチが互いに平行である、ステップと、 前記複数のトレンチの１つおきのトレンチをマスキングするステップと、 前記複数のトレンチのマスキングしていないトレンチの深さを第２の深さまで深くするステップと、を含み、 前記複数のトレンチがそれぞれ、トレンチＭＯＳＦＥＴのゲート構造を備える方法。」 であり、「トレンチＭＯＳＦＥＴのゲート構造」について、全てのゲート電極が同じ深さであるとの特定はされていないないから、その点においても、請求人の主張を採用することはできない。 第４　むすび 以上のとおり、本願発明は、引用例１および２記載の発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 したがって、本願は他の請求項について検討するまでもなく拒絶されるべきものである。 よって、結論のとおり審決する。