2015-011051

特願２０１３－１４４４２６「金属ゲートとストレッサーを有するゲルマニウムフィンＦＥＴ」拒絶査定不服審判事件〔平成２５年１２月　５日出願公開、特開２０１３－２４３３８１〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は、平成２２年９月２２日（パリ条約による優先権主張２００９年９月２４日　アメリカ合衆国、２０１０年７月７日　アメリカ合衆国）に出願した特願２０１０－２１１６３５号（以下「原出願」という。）の一部を平成２５年７月１０日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。 平成２５年　７月１０日　　上申書の提出 平成２６年　９月　８日　　拒絶理由通知（起案日） 平成２６年１２月１６日　　意見書及び手続補正書の提出 平成２７年　２月　３日　　拒絶査定（起案日） 平成２７年　６月１０日　　審判請求書及び手続補正書の提出 平成２８年　６月２２日　　当審より拒絶理由通知（起案日） 平成２８年１１月２８日　　意見書及び手続補正書の提出 第２　本願発明に対する判断 １　本願発明 本願の請求項１ないし７に係る発明は、平成２８年１１月２８日に提出された手続補正書により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１ないし７に記載される事項により特定されるとおりであって、そのうち、請求項１に係る発明（以下「本願発明」という。）は次のとおりのものである。 「半導体基板と、 第一ゲルマニウムフィンが互いに物理的に分離し、かつ、互いに電気的に接続する、前記半導体基板の直上の複数の第一ゲルマニウムフィン、前記第一ゲルマニウムフィンの上面と側壁上の第一ゲート誘電体、及び、前記第一ゲート誘電体上の第一ゲート電極からなるｎ型フィン電界効果トランジスタ（ＦｉｎＦＥＴ）と、 第二ゲルマニウムフィンが互いに物理的に分離し、かつ、互いに電気的に接続する、前記半導体基板の直上の複数の第二ゲルマニウムフィン、前記第二ゲルマニウムフィンの上面と側壁上の第二ゲート誘電体、及び、前記第二ゲート誘電体上の第二ゲート電極からなり、前記第一ゲート電極と前記第二ゲート電極とが、４．２５ｅＶと４．４ｅＶとの間の仕事関数を有する同一材料で形成され、かつ、前記第一ゲルマニウムフィンと前記第二ゲルマニウムフィンとのゲルマニウム原子百分率が、５０パーセントより大きいｐ型ＦｉｎＦＥＴと、 前記半導体基板の直上の複数のダミーフィンからなり、ｎ型ＦｉｎＦＥＴ及びｐ型ＦｉｎＦＥＴ以外の領域に配置され、前記複数のダミーフィンが、前記半導体基板の直上のシャロートレンチアイソレーション領域のそれぞれに挟まれ、かつ、前記複数のダミーフィンの下面と前記シャロートレンチアイソレーション領域とが、前記半導体基板の直上で同じレベルにあるダミーフィン構造と を備えた集積回路構造。」 ２　当審よりの拒絶理由通知の概要 平成２８年６月２２日付けで当審より通知した拒絶理由通知の概要は、次のとおりである。 「１．この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 記 引　用　文　献　等　一　覧 １．特開２００７－２５８４８５号公報 ２．特開２００７－１２３８６７号公報 ３．特開２００９－６０１０４号公報 ４．特開２００６－３３９５１４号公報 ５．特開２００９－２００１１８号公報 ６．特表２００９－５１７８６７号公報 ７．特開２００８－２７７４１６号公報 ８．特開２００８－２８２９０１号公報 ９．特表２００９－５１４２４８号公報 １０．特開２００８－２２６９０１号公報 ・請求項　　：１ ・引用文献等：１～５ ・備考 文献１の段落【００４４】～【００６２】には、「１枚の半導体基板上に少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦｉｎＦＥＴとで構成された半導体装置」（段落【００４４】）について記載されている。ここで、段落【００４４】～【００６２】の記載から、ｎ型不純物ないしｐ型不純物が添加されたＳｉＧｅ層１０ｂから前記「ｐＦｉｎＦＥＴ」ないし「ｎＦｉｎＦＥＴ」のチャネル領域を形成されることは明らかである。したがって、前記「１枚の半導体基板」とは、「Ｓｉ半導体層１０ｃ」と、その上の「バッファ層１０ａ」を併せたものを指すと認められる。 そうすると、文献１の特に段落【００４４】～【００６２】及び図８～図１１には、次の発明（以下「引用発明」という。）が記載されている。 「１枚の半導体基板上に少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦｉｎＦＥＴとで構成された半導体装置であって、 Ｓｉ半導体層１０ｃ上に、ＣＶＤ法によりＧｅ濃度を段階的に変化させて形成したバッファ層１０ａを設けた前記半導体基板と、 前記バッファ層１０ａの上にエピタキシャル成長させるとともにｐ型不純物を所定の濃度で添加したＳｉＧｅ層１０ｂをパターンニングして形成した複数のフィン２０と、前記複数のフィン２０の周囲に形成したゲート絶縁膜３１と、前記ゲート絶縁膜３１上のポリシリコン７０及び第２のポリシリコン７０からなるゲート３３とからなるｎＦｉｎＦＥＴと、 前記バッファ層１０ａの上にエピタキシャル成長させるとともにｎ型不純物を所定の濃度で添加したＳｉＧｅ層１０ｂをパターンニングして形成した複数のフィン２０と、前記複数のフィン２０の周囲に形成したゲート絶縁膜３１と、前記ゲート絶縁膜３１上のポリシリコン７０及び第２のポリシリコン７０からなるゲート３３とからなるｐＦｉｎＦＥＴと、 前記フィン２０の上面から垂直あるいは傾斜させて不純物のイオン注入を行うことで各々形成した深い接合部からなる、前記ｎＦｉｎＦＥＴ及び前記ｐＦｉｎＦＥＴのソース領域４０及びドレイン領域５０とを備え、 前記ポリシリコン７０は前記フィン２０を含む全体に堆積したものである半導体装置。」 本願の請求項１に係る発明（以下「本願発明１」という。）と引用発明とを対比する。 引用発明の「フィン２０」は「Ｓｉ半導体層１０ｃ上に、ＣＶＤ法によりＧｅ濃度を段階的に変化させて形成したバッファ層１０ａを設けた前記半導体基板」を介して、その下部が接続されている。したがって、本願明細書の段落【００１１】～【００１２】に記載された「ゲルマニウムフィン124と224」と同様に、引用発明の「複数のフィン２０」は互いに電気的に接続されていると認められる。 したがって、本願発明１と引用発明とは、以下の点で相違し、その余の点では一致している。 （相違点１）本願発明１の「前記第一ゲート電極と前記第二ゲート電極は、4.25eVと4.4eV間の仕事関数を有する同一材料で形成され」ているのに対して、引用発明の「ｎＦｉｎＦＥＴ」及び「ｐＦｉｎＦＥＴ」の各「ゲート３３」は、「前記フィン２０を含む全体に堆積」した「ポリシリコン７０」を用いて形成されている点。 （相違点２）本願発明１の「前記第一ゲルマニウムフィンと前記第二ゲルマニウムフィンのゲルマニウム原子百分率は、50パーセントより大きい」のに対して、引用発明の「ＳｉＧｅ層１０ｂ」のゲルマニウム原子百分率は不明である点。 （相違点３）本願発明１は、「前記半導体基板の直上の複数のダミーフィンからなるダミーフィン構造であって、前記ダミーフィン構造は、n型FinFETとp型FinFET以外の領域に配置される」構造を備えるのに対して、引用発明はそのような構成を備えていない点。 相違点１及び相違点２について 文献１の段落【００５７】には、「ゲート絶縁膜３１（ＳｉＯ２等）を熱酸化等により形成した後に、ＭＯＣＶＤ法等によりポリシリコン７０をフィン２０を含む全体に堆積させる。……これにより、フィン２０及びゲート３３の構造が形成される。」と記載されている。前記「フィン２０」が、段落【００４７】に記載の「ｐＦｉｎＦＥＴ領域」に形成された「フィン２０」と、段落【００５１】に記載の「ｎＦｉｎＦＥＴ領域」に形成された「フィン２０」の両方を指すという明示の記載はない。 しかしながら、前記段落【００５７】の記載から、引用発明における「ｎＦｉｎＦＥＴ」ないし「ｐＦｉｎＦＥＴ」の各「ゲート３３」は、「ｎＦｉｎＦＥＴ」領域及び「ｐＦｉｎＦＥＴ」領域に共通して堆積された同一材料である「ポリシリコン７０」を元に形成されることが、少なくとも示唆されていると解される。 さて、ＦＥＴのゲート電極として「金属ゲート」が好ましいとされること、ｎＦｉｎＦＥＴとｐＦｉｎＦＥＴの各ゲートを同一材料の「金属ゲート」で形成するのが好ましいこと、当該同一材料の「金属ゲート」の仕事関数を、ＦＥＴを形成する半導体材料の価電子帯と伝導帯の中間値(ミッドギャップ)近傍の値を意味する「ミッドギャップ仕事関数」に設定することは、文献２の段落【００１４】及び段落【００３３】～【００３８】、文献３の段落【０００１】及び段落【００４６】～【００４９】にそれぞれ記載され、いずれも周知技術である。 ここで、ＳｉＧｅ材料のバンドギャップの大きさはゲルマニウムの原子百分率に応じて決まること、前記ゲルマニウムの価電子帯と伝導帯の中間値(ミッドギャップ)が4.33eVであること、が当業者の技術常識であることを考慮すれば、引用発明の「ｎＦｉｎＦＥＴ」及び「ｐＦｉｎＦＥＴ」の各「ゲート３３」を、「前記フィン２０を含む全体に堆積」した「ポリシリコン７０」と「第２のポリシリコン７０」とから形成することに代えて、4.25eVと4.4eV間の仕事関数を有する同一の金属材料で形成するとともに、「ＳｉＧｅ層１０ｂ」のゲルマニウム原子百分率を50パーセントより大きい値とすることは、当業者が容易に想到し得たものと認められる。 相違点３について ＦｉｎＦＥＴを形成する部位以外の領域にダミーフィンを配置することは、文献４の段落【００５５】～【００５８】及び図１４～１５に、文献５の段落【０１７８】～【０２０１】及び図１０～１２にそれぞれ記載されるように、フィン型ＦＥＴの技術分野において周知技術である。 したがって、引用発明において、「Ｓｉ半導体層１０ｃ上に、ＣＶＤ法によりＧｅ濃度を段階的に変化させて形成したバッファ層１０ａを設けた前記半導体基板」の直上であって、「ｎＦｉｎＦＥＴ」と「ｐＦｉｎＦＥＴ」を形成する部位以外の領域にダミーフィンを配置することは、当業者であれば適宜になし得たものと認められる。 なお、文献４には、「ダミーフィン２００Ａ～２００Ｃ」を半導体基板の直上に形成することが記載されるとともに、段落【００５６】には「ＦｉｎＦＥＴ領域３０の周辺に位置する素子分離領域１９０に、実際にはＦｉｎＦＥＴとして使用しないダミーフィン２００Ａ～２００Ｃが複数形成され」ることが記載されている。 ……（以下、省略）」 ３　各引用例の記載について （１）引用例１の記載事項と引用発明 ア　引用例１の記載事項 本願の原出願の最先の優先権主張の日前に日本国内において頒布され、平成２８年６月２２日付けの当審よりの拒絶理由通知において「文献１」として引用された刊行物である特開２００７－２５８４８５号公報（以下「引用例１」という。）には、「半導体装置及びその製造方法」（発明の名称）に関して、図１～１８とともに、以下の事項が記載されている（下線は、参考のため当審において付したものであり、以下、同様である。）。 （ア）「【背景技術】 【０００２】 近年、シリコン基板上に形成されるＬＳＩにおいて、そこに用いられる素子の微細化によって高性能化が達成されてきている。これは論理回路、またはＳＲＡＭなどの記憶装置に用いられるＭＯＳＦＥＴにおいて、いわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されることで実現されている。現在３０ｎｍ以下の短チャネル領域においてカットオフ特性を改善するために、例えば、３次元構造ＭＩＳ型半導体装置の一種として、ＳＯＩ基板を用いてＳＯＩ層を短冊状に細く切り出して突起状領域を形成し（これをフィン（Ｆｉｎ）という）、それにゲート電極を立体交差させることで、切り出した突起状基板の上面及び側面をチャネルとするダブルゲート型Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ－ＳＯＩ ＭＯＳＦＥＴが提案されている（例えば、特許文献１参照）。この形のＦＥＴを特にＦｉｎＦＥＴと呼んでいる。 【０００３】 一方、最近ではデバイス性能、特に電流駆動力を改善するためにＭＯＳＦＥＴのチャネル領域に対して高いキャリア移動度を得るための工夫がなされてきている。 【０００４】 従来の他の半導体装置として、例えば、シリコンに歪みを加えてサブバンド構造を変調し、キャリアの散乱確率と伝導の有効質量（conductivity mass）を改善することで高いキャリア移動度を得ようとする歪みシリコン技術がある。これを実現する方法の一例として、ＳｉとＧｅの混晶層上にＳｉをエピタキシャル成長させ、両者の格子定数の違い（約４．８％）を利用してＳｉ層に引張り応力を与えて高性能ｎ型ＦＥＴを形成する。 【０００５】 また、ｐ型ＦＥＴにおいてはＧｅ自身をチャネルにすると高いホール移動度を持つのでこれもＣＭＯＳ高性能化に寄与できる。この場合、ＳｉＧｅ、もしくはｐｕｒｅ Ｇｅに近い層を使う場合があるが、いずれにしても高濃度のＧｅ層を基板上に作りこむ必要がある。これにはＳＧＯＩ（Silicon Germanium on Insulator）基板のＳｉＧｅ領域を酸化してＧｅ濃縮するか、もしくはＳｉＧｅ上に高濃度ゲルマニウム層をエピタキシャル成長することで得られる（例えば、非特許文献１参照）。 【０００６】 しかし、非特許文献１によると、プレーナ（planar）型ＦＥＴは比較的簡単に形成できるが、Ｇｅチャネル、もしくはＳｉＧｅチャネルのＦｉｎＦＥＴを想定した場合には問題がある。例えば、従来のＳｉＧｅ／バッファ層 ＳｉＧｅ／Ｓｉ積層構造ウエハーに酸化によるＧｅ濃縮工程を行って高濃度ゲルマニウム層を形成するには、基板底部へのＧｅ拡散を抑制するために基板構造はＳＧＯＩ（Silicon Germanium on Insulator）基板に限定されてしまう。また縦方向への酸化によってＧｅ濃縮を行っているため、この場合Ｇｅ濃度の高い領域の厚さは当初のＳｉＧｅ膜の厚さよりも小さくなる。従って、ＦｉｎＦＥＴのＦｉｎ高さ、すなわち最大チャネル幅がそれで決まってしまうので、ＦｉｎＦＥＴの電流駆動力が必然的に制限されることになり、設計の自由度が失われる。 【０００７】 また、ＳｉＧｅ層上に高濃度ゲルマニウム層をエピタキシャル成長で形成する場合は、Ｓｉ基板上にバッファ層、緩和層を形成しておいてからＧｅ層をエピタキシャル成長させる必要があり、やはりＧｅ層の膜厚を大きく取れない。もしＧｅを厚く積めたとしてもフィンの根元に近い領域では圧縮応力がかかっているが、フィン上部では応力が弱くなり、チャネル中での応力が一様にならないという問題がある。 ……（中略）…… 【発明が解決しようとする課題】 【０００８】 本発明の目的は、ＳｉＧｅ層をＦｉｎＦＥＴのチャネル領域とし、ＦｉｎＦＥＴのチャネル幅（フィン高さ）が大きくできて、設計に自由度を有するフィン構造のＦＥＴを有する半導体装置、及び、その製造方法を提供することにある。」 （イ）「【００１７】 （第１の実施の形態に係る半導体装置の製造方法） 図２（ａ）、（ｂ）、（ｃ）、（ｄ）、図３（ａ）、（ｂ）、（ｃ）、図４（ａ）、（ｂ）、（ｃ）、図５（ａ）、（ｂ）、（ｃ）、図６（ａ）、（ｂ）、（ｃ）は、本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。 ……（中略）…… 【００２６】 （１ｉ）ゲートとなるポリシリコンを堆積させる工程である。ゲート絶縁膜３１（ＳｉＯ２等）を熱酸化等により形成した後に、ＭＯＣＶＤ法等によりポリシリコン７０をフィン２０を含む全体に堆積させる（図４（ｂ））。 【００２７】 （１ｊ）上記の工程後、平坦化する。ＣＭＰにより、ＳｉＮマスク１１の上端をストッパ位置として、ポリシリコン７０を平坦化処理する（図４（ｃ））。 【００２８】 （１ｋ）平坦化されたポリシリコン７０及びＳｉＮマスク１１上に、第２のポリシリコン７１をＭＯＣＶＤ法等により堆積させる（図５（ａ））。 【００２９】 （１ｌ）ＳｉＮ膜１２を所定の膜厚でＭＯＣＶＤ法により堆積させ、ゲート形成のためのレジスト１３をＳｉＮ膜１２上に形成する（図５（ｂ））。 【００３０】 （１ｍ）ＳｉＮ膜１２をＲＩＥ等によりエッチングする（図５（ｃ））。 【００３１】 （１ｎ）ＳｉＮ膜１２をマスクとして、ＣＦ４等のフッ素系ガスを用いたＲＩＥによりエッチングを行う。これにより、フィン２０及びゲート３３の構造が形成される（図６（ａ））。 【００３２】 （１ｏ）ＳｉＮマスク１１及びＳｉＮ膜１２を剥離した後、フィン２０の上面から垂直に、あるいは、傾斜させて、ボロンＢ等のｐ型不純物のイオン注入を行い、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部（図示を省略）を各々形成する。ゲート側壁３４を形成するため、ＳｉＯ２膜８０をＣＶＤ法等により、等方的に堆積させる（図６（ｂ））。 【００３３】 （１ｐ）ＣＦ４等のフッ素系ガスを用いたＲＩＥによりＳｉＯ２膜８０をエッチバック除去して、ゲート側壁３４を形成する。ここで、フィン２０の上面から垂直に、あるいは、傾斜させて、ボロンＢ等のｐ型不純物のイオン注入を行い、ゲート側壁３４をマスクエッジとして、ソース領域４０及びドレイン領域５０となる深い接合部を各々形成する（図６（ｃ））。 【００３４】 （１ｑ）上記の工程後に、ゲート電極、ソース・ドレイン電極、コンタクト、配線等を公知技術による半導体製造プロセスを用いて形成することにより、ｐＦｉｎＦＥＴが作製されることになる。」 （ウ）「【００４４】 （本発明の第３の実施の形態） 第３の実施の形態は、第１の実施の形態で示したｐＦｉｎＦＥＴと、ｎ型ＦｉｎＦＥＴ（以下、ｎＦｉｎＦＥＴという）を有し、１枚の半導体基板上に少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦｉｎＦＥＴとで構成された半導体装置である。以下に、製造方法を説明しながら、上記半導体装置を説明する。 【００４５】 図８（ａ）、（ｂ）、（ｃ）、図９（ａ）、（ｂ）、（ｃ）、図１０（ａ）、（ｂ）、（ｃ）、図１１（ａ）、（ｂ）は、本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。左側にｎＦｉｎＦＥＴ領域、右側にｐＦｉｎＦＥＴ領域の製造工程を示す。 【００４６】 （３ａ）Ｓｉ半導体層１０ｃ上に、ＣＶＤ法により、Ｇｅ濃度を段階的に変化させてバッファ層１０ａを形成し、その上に、Ｇｅ濃度を所定の濃度にしてＳｉＧｅ層１０ｂを形成する。バッファ層１０ａは、Ｓｉ半導体層１０ｃからＳｉＧｅ層１０ｂにかけてＧｅ濃度が高くなるようにＧｅ濃度を変化させて、格子不整合を緩和させながらエピタキシャル成長を行なう。尚、ＳｉＧｅ層１０ｂのＧｅ濃度は、バッファ層１０ａとの界面のＧｅ濃度に応じたＧｅ濃度にするのが好ましく、特に、バッファ層１０ａとの界面のＧｅ濃度に近似した濃度にするのが好ましい。また、ＳｉＧｅ層１０ｂのＧｅ濃度は、一定であることが好ましい。ＳｉＧｅ層１０ｂは、ｐＦｉｎＦＥＴ領域ではｎ型不純物で所定の濃度に形成され、ｎＦｉｎＦＥＴ領域ではｐ型不純物で所定の濃度に形成されている。ＳｉＧｅ層１０ｂの上に、ＳｉＮマスク１１を形成する（図８（ａ））。 【００４７】 （３ｂ）まず、ｐＦｉｎＦＥＴ領域を形成するため、ｎＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的にｐＦｉｎＦＥＴの製造工程を進める。ｐＦｉｎＦＥＴ領域にリソグラフィ技術によりＳｉＮマスク１１を所定の形状にパターニングし、これを基にＲＩＥによりフィン２０を形成する（図８（ｂ））。 【００４８】 （３ｃ）ＳｉＧｅ層１０ｂ及びバッファ層１０ａを選択的に酸化してＧｅ濃縮を行ない、チャネル領域等となる部分のＧｅ濃度を高める。ＳｉＧｅ層を酸化することにより、ＳｉＧｅ中のＳｉをＳｉＯ２中に取り込む。チャネル領域等となる部分は、高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルに形成される。これにより、ＳｉＧｅ層１０ｂ表面に形成されるＳｉＯ２酸化膜１２は厚くなると共に、ＳｉＧｅ層１０ｂは薄くなる。尚、ＳｉＧｅ層１０ｂはＧｅ濃度の勾配をその厚さ方向にほぼ対称に有する。また、各フィン２０の間の底部２０ａにもＳｉＯ２酸化膜１２が形成される（図８（ｃ））。 【００４９】 （３ｄ）次に、ｎＦｉｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｎＦｉｎＦＥＴ領域に、リソグラフィ技術とＲＩＥによりフィン２０を形成するため、ＳｉＮマスク１１を所定の形状にパターニングする（図９（ａ））。 【００５０】 （３ｅ）ｐＦｉｎＦＥＴ領域のレジストを剥離した後、ｐＦｉｎＦＥＴ領域及びｎＦｉｎＦＥＴ領域において、ＳｉＮマスク１１をホットリン酸により、スリミングして酸化後のＳｉＧｅ層１０ｂとほぼ同じ厚さにする（図９（ｂ））。 【００５１】 （３ｆ）次に、ｎＦｉｎＦＥＴ領域を形成するため、ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的にｎＦｉｎＦＥＴの製造工程を進める。ｎＦｉｎＦＥＴ領域において、ＳｉＮマスク１１を基にＲＩＥによりフィン２０を形成する（図９（ｃ））。 【００５２】 （３ｇ）ｐＦｉｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域において、ＳｉＧｅ層１０ｂの表面のＳｉＯ２酸化膜１２を、フッ酸系のガスにより除去する。これにより、ＳｉＧｅ層１０ｂは薄くなり、所定のフィン厚さとなる。同様に、各フィン２０の間の底部２０ａのＳｉＯ２酸化膜１２も除去され、フィン２０の高さが所定の値に形成される。尚、バッファ層１０ａの一部も除去される（図１０（ａ））。 【００５３】 （３ｈ）ｐＦｉｎＦＥＴ領域及びｎＦｉｎＦＥＴ領域において、各ＦｉｎＦＥＴの素子分離を行うため、ＣＶＤ法により、ＳｉＯ２等の素子分離膜６０を堆積、充填する（図１０（ｂ））。 【００５４】 （３ｉ）素子分離膜６０をエッチングにより所定の深さまでエッチバックする。所定の深さは、エッチバックによりバッファ層１０ａが露出するまではエッチングされず、バッファ層１０ａは素子分離膜６０に埋め込まれているようにする（図１０（ｃ））。 【００５５】 （３ｊ）ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｎＦｉｎＦＥＴ領域の各フィン２０の間の素子分離膜上面６０ａに、イオン注入を行う。ボロンＢ又はインジウムＩｎ等のｐ型不純物を上方から素子分離膜上面６０ａに向って図示Ａ方向に打ち込むと、フィン２０にはその頂部にＳｉＮマスク１１があるのでイオン注入されないが、素子分離膜上面６０ａにはイオン注入される。素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散され、フィン下部にもイオン注入され、フィン下部の不純物濃度が高くなり、パンチスルーストッパとなる（図１１（ａ））。 【００５６】 （３ｋ）次に、ｎＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｐＦｉｎＦＥＴ領域の各フィン２０の間の素子分離膜上面６０ａに、イオン注入を行う。リンＰ又は砒素Ａｓ等のｎ型不純物を上方から素子分離膜上面６０ａに向って図示Ａ方向に打ち込むと、フィン２０にはその頂部にＳｉＮマスク１１があるのでイオン注入されないが、素子分離膜上面６０ａにはイオン注入される。素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散され、フィン下部にもイオン注入され、フィン下部の不純物濃度が高くなり、パンチスルーストッパとなる（図１１（ｂ））。 【００５７】 （３ｌ）以下の工程は、第１の実施の形態において示した（１ｉ）～（１ｑ）、すなわち、図４（ｂ）～図６（ｃ）の製造工程と共通である。レジスト剥離後、ゲート絶縁膜３１（ＳｉＯ２等）を熱酸化等により形成した後に、ＭＯＣＶＤ法等によりポリシリコン７０をフィン２０を含む全体に堆積させる。上記の工程後、ＣＭＰにより、ＳｉＮマスク１１の上端をストッパ位置として、平坦化処理する。平坦化されたポリシリコン７０及びＳｉＮマスク１１上に、第２のポリシリコン７１をＭＯＣＶＤ法等により堆積させる。ＳｉＮ膜１２を所定の膜厚でＭＯＣＶＤ法により堆積させ、ゲート形成のためのレジストをＳｉＮ膜１２上に形成する。ＳｉＮ膜１２をＲＩＥ等によりエッチングした後、ＳｉＮ膜１２をマスクとして、ＣＦ４等のフッ素系ガスを用いたＲＩＥによりエッチングを行う。これにより、フィン２０及びゲート３３の構造が形成される。 【００５８】 ＳｉＮマスク１１及びＳｉＮ膜１２を剥離した後、フィン２０の上面から垂直に、あるいは、傾斜させて、不純物のイオン注入を行い、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部を各々形成する。 【００５９】 ゲート側壁を形成するため、ＳｉＯ２膜８０をＣＶＤ法等により、等方的に堆積させる。ＣＦ４等のフッ素系ガスを用いたＲＩＥによりＳｉＯ２膜８０をエッチバック除去して、ゲート側壁３４を形成する。そして、フィン２０の上面から垂直に、あるいは、傾斜させて、不純物のイオン注入を行い、ゲート側壁３４をマスクエッジとして、ソース領域４０及びドレイン領域５０となる深い接合部を各々形成する。 【００６０】 上記の工程後に、ゲート電極、ソース・ドレイン電極、コンタクト、配線等を公知技術による半導体製造プロセスを用いて形成するこにより、ｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴが作製されることになる。 【００６１】 尚、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部、ソース領域及びドレイン領域となる深い接合部の形成では、ｎＦｉｎＦＥＴの場合は、リンＰ等のｎ型不純物のイオン注入を行い、ｐＦｉｎＦＥＴの場合は、ボロンＢ等のｐ型不純物のイオン注入を行なう。 【００６２】 （第３の実施の形態の効果） １．本発明の第３の実施の形態によれば、ｐＦｉｎＦＥＴにおいては、第１の実施の形態の効果と同様に、チャネル領域３２を高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルとできるので、キャリア移動度の向上に有利な効果を有する。また、ｎＦｉｎＦＥＴにおいては、ｐＦｉｎＦＥＴチャネル領域３２のＧｅ濃度よりも低濃度のＳｉＧｅチャネルが形成される。 ２．上記のように、同一の基板上に、高濃度ＧｅのＳｉＧｅチャネルを有するｐＦｉｎＦＥＴと、低濃度ＧｅのＳｉＧｅチャネルを有するｎＦｉｎＦＥＴとが形成できるので、ＣＭＯＳ構成にする場合に特に効果を有する。」 （エ）図６（ａ）、（ｃ）には、複数のＦｉｎＦＥＴが、１つのゲート３３を共有することが記載されている。 （オ）ｎＦｉｎＦＥＴ領域にフィン２０を形成した状態を図示する図９（ｃ）の左側の図面、及び、ｐＦｉｎＦＥＴ領域にフィン２０を形成した状態を図示する図１０（ａ）の右側の図面には、いずれも、上部にＳｉＮマスク１１を有するバッファ層１０ａ及びＳｉＧｅ層１０ｂからなる複数のスタックのそれぞれを指してフィン２０と称することが記載されている。 （カ）図１０（ｃ）には、隣合う上記フィン２０の間に埋め込まれた素子分離膜６０により、フィン２０のバッファ層１０ａの全部とＳｉＧｅ層１０ｂの下部が前記素子分離膜６０に埋め込まれて、前記素子分離膜６０の上面は前記ＳｉＧｅ層１０ｂの下部と隣接していることが記載されている。 イ　引用発明 （ア）引用例１には、段落【００４４】に「１枚の半導体基板上に少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦｉｎＦＥＴとで構成された半導体装置」と、段落【００４６】に「Ｓｉ半導体層１０ｃ上に、ＣＶＤ法により、Ｇｅ濃度を段階的に変化させてバッファ層１０ａを形成し、その上に、Ｇｅ濃度を所定の濃度にしてＳｉＧｅ層１０ｂを形成する。」と記載されている。 そして、同段落【００４７】及び段落【００５１】に「ｐＦｉｎＦＥＴ領域」及び「ｎＦｉｎＦＥＴ領域」において「ＲＩＥによりフィン２０を形成する」と記載されていること、及び、前記ア（オ）とから、前記「フィン２０」は、「バッファ層１０ａ」と「ＳｉＧｅ層１０ｂ」とからなるものと認められる。 一方、同段落【００５４】に「バッファ層１０ａは素子分離膜６０に埋め込まれているようにする」と記載され、段落【００５５】には「素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散され、フィン下部にもイオン注入され、フィン下部の不純物濃度が高くなり、パンチスルーストッパとなる」と記載されている。この「素子分離膜上面６０ａにイオン注入され」た「不純物」が「横方向にも拡散され、フィン下部にもイオン注入され」るという記載と前記ア（カ）とから、前記「フィン下部」とは、「バッファ層１０ａ」を「埋め込」む「素子分離膜６０」の「上面６０ａ」に隣接する「ＳｉＧｅ層１０ｂ」の下部を指すと認められる。 そうすると、引用例１において、「ｐＦｉｎＦＥＴ」ないし「ｎＦｉｎＦＥＴ」における「フィン」とは、「フィン２０」を構成する「バッファ層１０ａ」と「ＳｉＧｅ層１０ｂ」のうち、前記「ＳｉＧｅ層１０ｂ」部分を指すと認められる。 （イ）そして、上記（ア）のように「ｐＦｉｎＦＥＴ」ないし「ｎＦｉｎＦＥＴ」における「フィン」は「ＳｉＧｅ層１０ｂ」部分を指すこと、及び、引用例１の段落【０００８】の「ＳｉＧｅ層をＦｉｎＦＥＴのチャネル領域」とする「フィン構造のＦＥＴを有する半導体装置」という記載を参酌すれば、段落【００４４】に記載された前記「１枚の半導体基板」とは、「Ｓｉ半導体層１０ｃ」及び「バッファ層１０ａ」を併せたものを指すと認められる。 （ウ）そうすると、前記ア（ア）～（カ）から、引用例１には「第３の実施の形態」に係る発明として、次の発明（以下「引用発明」という。）が記載されていると認められる。 「１枚の半導体基板上に少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦｉｎＦＥＴとで構成された半導体装置であって、 Ｓｉ半導体層１０ｃ上に、ＣＶＤ法によりＧｅ濃度が段階的に高くなるように変化させて格子不整合を緩和させながら成長させたバッファ層１０ａを設けた前記半導体基板と、 前記バッファ層１０ａ上に形成され、前記バッファ層１０ａとの界面のＧｅ濃度に近似した一定のＧｅ濃度を有するとともに、ｐＦｉｎＦＥＴ領域ではｎ型不純物で所定の濃度に形成され、ｎＦｉｎＦＥＴ領域ではｐ型不純物で所定の濃度に形成されているＳｉＧｅ層１０ｂと、 前記ｐＦｉｎＦＥＴ領域及び前記ｎＦｉｎＦＥＴ領域において、前記バッファ層１０ａ及び前記ＳｉＧｅ層１０ｂをＲＩＥによりパターニングして形成した複数のフィン２０と、 前記ｐＦｉｎＦＥＴ領域に設けられ、前記フィン２０を構成する前記ＳｉＧｅ層１０ｂからなる複数のフィンと、前記複数のフィンの周囲に形成したゲート絶縁膜３１と、前記ゲート絶縁膜３１上のポリシリコン７０及び第２のポリシリコン７１を有するゲート３３とからなるｐＦｉｎＦＥＴと、 前記ｎＦｉｎＦＥＴ領域に設けられ、前記フィン２０を構成する前記ＳｉＧｅ層１０ｂからなる複数のフィンと、前記複数のフィンの周囲に形成したゲート絶縁膜３１と、前記ゲート絶縁膜３１上のポリシリコン７０及び第２のポリシリコン７１を有するゲート３３とからなるｎＦｉｎＦＥＴと、 前記ｐＦｉｎＦＥＴ領域及び前記ｎＦｉｎＦＥＴ領域において、各ＦｉｎＦＥＴの素子分離を行うため、前記バッファ層１０ａが埋め込まれるよう堆積、充填された素子分離膜６０と、を備え、 前記ポリシリコン７０は前記フィン２０を含む全体に堆積したものである半導体装置。」 （２）引用例２の記載事項 本願の原出願の最先の優先権主張の日前に日本国内において頒布され、平成２８年６月２２日付けの当審よりの拒絶理由通知において「文献２」として引用された刊行物である特開２００７－１２３８６７号公報（以下「引用例２」という。）には、「半導体デバイスおよびその製造方法」（発明の名称）に関して、図１～１７とともに、以下の事項が記載されている。 ア　「【０００１】 〔技術分野〕 本発明は、一般的には半導体デバイス、特に複数のゲートを有するトランジスタおよびその製造方法に関する。」 イ　「【００１４】 本発明の好ましい形態の利点として、トランジスタデバイスおよびその構造を製造するための新規な方法を提供している点が含まれる。複数ゲートＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが略対称的なＶｔを有する、複数ゲートＣＭＯＳデバイスが製造される。金属ゲート材料の厚さ、および／またはゲート電極材料のドーパントレベルは、トランジスタゲート電極の仕事関数を規定し、従ってトランジスタの閾値電圧Ｖｔを規定する。一部の形態では、ＰＭＯＳおよびＮＭＯＳトランジスタのゲートに対して同一の材料が用いられることが好ましい。同一の材料を用いることによって、２つの異なるゲート材料を堆積およびエッチングするために要する処理が少なくなり、さらに製造プロセス工具の汚染を予防できる。別の形態では、１種類のゲート材料が堆積され、そしてＰＭＯＳデバイスまたはＮＭＯＳトランジスタゲート電極材料のいずれかにドーパント種が注入されて、仕事関数が調節される。」 ウ　「【００３３】 先進的なトランジスタ設計に必要なデバイス性能を得るためには、ゲート絶縁膜材料として、金属ゲート電極材料および高誘電率絶縁材料を用いる傾向がある。ゲート空乏化効果を回避し、酸化膜換算膜厚（equivalent oxide thickness; EOT）を減少させるためには、従来のポリシリコンよりも金属ゲートが好ましい。しかし、ＣＭＯＳデバイス（特に、ゲート絶縁材料として高誘電率絶縁材料を有するＣＭＯＳデバイス）の金属ゲートとしては、適切な材料がまだ発見されていない。特に、複数ゲートトランジスタのためのゲート材料工学は困難であることが分かってきている。 【００３４】 「ミッドギャップ」ゲート仕事関数は、本明細書では約４．６５ｅＶに規定されている。なぜなら、上記値が、ｎドープされた多結晶シリコンの仕事関数（すなわち約４．１ｅＶ）と、ｐドープされた多結晶シリコンの仕事関数（すなわち約５．２ｅＶ）の中間値であるためである。４．１ｅＶと５．２ｅＶとの差は、例えば価電子帯と伝導帯との間の１．１ｅＶのエネルギーギャップである。「準ミッドギャップ（near-mid-gap）」は、本明細書では約４．６５ｅＶ近辺の仕事関数として規定されている。例えば、約４．４５ｅＶはＮＭＯＳデバイスの準ミッドギャップ仕事関数であり、約４．８５ｅＶはＰＭＯＳデバイスの準ミッドギャップ仕事関数である。 【００３５】 当技術分野では、複数ゲートＣＭＯＳデバイスに対して適切な仕事関数を有する金属ゲート電極が必要とされている。ＣＭＯＳ ＦｉｎＦＥＴ技術が、バルクＳｉ ＣＭＯＳ技術に勝る最大性能利益をもたらすためには、１つの問題を解決しなければならない。すなわち、閾値電圧Ｖｔを制御するための調整可能な仕事関数を有するゲート技術の開発という問題である。 【００３６】 本発明の実施形態の１つの特徴は、例えば複数ゲートＮＭＯＳデバイスおよび複数ゲートＰＭＯＳデバイスに対して、仕事関数がそれぞれ約４．４５ｅＶおよび４．８５ｅＶである２つの準ミッドギャップ金属ゲート材料を発見することにある。これらの仕事関数は、ＣＭＯＳデバイスに必要とされる対称性を持つＶｔｎおよびＶｔｐ（例えば、Ｖｔｎ＝＋０．３Ｖ、Ｖｔｐ＝－０．３Ｖ）を達成する。本発明の実施形態の別の特徴は、これら２つの金属ゲート材料を複数ゲートデバイスの１つのプロセスフローに統合することにある。 【００３７】 本発明の実施形態は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方の複数ゲートＣＭＯＳトランジスタに用いられるゲート材料として有用な金属を開示することによって、技術的優位性を達成する。一実施形態では、上記ゲート材料は、ＴｉＳｉＮを含んでいることが好ましい。別の実施形態では、上記ゲート材料は、ＴａＮまたはＴｉＮを含んでいることが好ましい。上記ゲート材料は、別の材料を含んでいてもよい。一部の実施形態では、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの仕事関数は、ゲート材料の厚さを調節または調整することによって調節される。ゲート絶縁膜に隣接したゲート材料が金属であるので、ゲート絶縁膜として高誘電率絶縁材料を用いることによって生じるフェルミピニング効果（Fermi-pinning effect）が回避される。一部の実施形態では、ＮＭＯＳおよびＰＭＯＳトランジスタの複数ゲートは、例えば、最上面に配置された半導体材料の層を含んでいてもよい。 【００３８】 本発明については、具体的状況（すなわちＣＭＯＳ ＦｉｎＦＥＴデバイス）において、好ましい実施形態に関連して説明する。しかし本発明の実施形態は、例えばトリゲートデバイスなど、トランジスタに２つ以上のゲート電極が用いられた他の半導体デバイスアプリケーションへ応用することも可能である。なお、図面にはＣＭＯＳデバイスのみが示されている。しかし、本明細書に記載の各製造プロセス中に、半導体基板上に多くのトランジスタを形成することができる。 （３）引用例３の記載事項 本願の原出願の最先の優先権主張の日前に日本国内において頒布され、平成２８年６月２２日付けの当審よりの拒絶理由通知において「文献３」として引用された刊行物である特開２００９－６０１０４号公報（以下「引用例３」という。）には、「ピン電界効果トランジスタ及びその製造方法」（発明の名称）に関して、図１～１７とともに、以下の事項が記載されている。 ア　「【０００１】 本発明は、電界効果トランジスタ及びその製造方法に関し、より詳細には、ピン電界効果トランジスタ（ＦｉｎＦＥＴ）及びその製造方法に関する。」 イ　「【００４６】 ゲート酸化膜パターン１０４上には、アクティブピン１０２と交差するように延長される第１電極パターン１０６ｂが具備される。第１電極パターン１０６ｂは、ピントランジスタで実質的なゲート電極として機能するので、第１電極パターン１０６ｂの仕事関数によってピントランジスタのしきい電圧が変わる。 【００４７】 従って、第１電極パターン１０６ｂは、Ｎ型又はＰ型トランジスタのゲート電極として使用するに適合な物質からなることが好ましい。即ち、第１電極パターン１０６ｂは、不純物のドーピングによって仕事関数を特定の値に調節できる導電物質からなるか、又はＮ型及びＰ型トランジスタのゲート電極でそれぞれ使用される仕事関数値の中間値であるミッドギャップ仕事関数を有する導電物質からなることができる。ここで、前記ミッドギャップ仕事関数は、４．０ｅＶ～５．２ｅＶの仕事関数と言える。 【００４８】 より具体的に、第１電極パターン１０６ｂは、ポリシリコンゲルマニウムからなることができる。前記ポリシリコンゲルマニウムには、ソース／ドレイン領域にドーピングされている不純物と同じ導電型の不純物がドーピングされている。即ち、Ｐ型のピン電界効果トランジスタである場合、前記ポリシリコンゲルマニウムにはホウ素のようなＰ型不純物がドーピングされている。又、Ｎ型のピン電界効果トランジスタである場合、前記ポリシリコンゲルマニウムにはリン、ヒ素のようなＮ型不純物がドーピングされている。 【００４９】 これとは異なり、第１電極パターン１０６ｂは、チタニウム、チタニウム窒化物、タンタル、タンタル窒化物等のような金属物質からなることができる。これらは単独又は混合して使用されることができる。前記金属物質は、ミッドギャップ仕事関数を有するので、Ｎ型及びＰ型ピン電界効果トランジスタのゲート電極として使用されることができる。」 （４）引用例４の記載事項 本願の原出願の最先の優先権主張の日前に日本国内において頒布され、平成２８年６月２２日付けの当審よりの拒絶理由通知において「文献４」として引用された刊行物である特開２００６－３３９５１４号公報（以下「引用例４」という。）には、「半導体装置及びその製造方法」（発明の名称）に関して、図１～６７とともに、以下の事項が記載されている。 ア　「【００１３】 （１）第１の実施の形態 図１～図９に、本発明の第１の実施の形態による半導体装置の製造方法を示す。なお、図１（ａ）～図９（ａ）は、半導体基板１０上のプレーナ型ＭＯＳＦＥＴ領域（すなわち第２の領域）２０にプレーナ型ＭＯＳＦＥＴを形成する場合を示し、図１（ｂ）～図９（ｂ）は、半導体基板１０上のＦｉｎＦＥＴ領域（すなわち第１の領域）３０にＦｉｎＦＥＴを形成する場合を示す。 【００１４】 図１（ａ）及び（ｂ）に示すように、半導体基板１０上にシリコン酸化（ＳｉＯ２）膜４０を２ｎｍ程度形成した後、例えばシリコン窒化（ＳｉＮ）膜からなるマスク材５０を１００ｎｍ程度堆積する。なお、マスク材５０としては、シリコン窒化（ＳｉＮ）膜に限らず、例えばシリコン酸化膜などの他の絶縁膜を用いることも可能である。 【００１５】 リソグラフィ及びＲＩＥによって、マスク材５０及びシリコン酸化膜４０に順次パターニングを行う。さらにマスク材５０をマスクとして、半導体基板１０にエッチングを行うことにより、半導体基板１０の表面からの深さが２００ｎｍ程度の素子分離溝６０を形成すると共に、プレーナ型ＭＯＳＦＥＴ領域２０には凸部１０Ａを形成し、ＦｉｎＦＥＴ領域３０にはフィン１０Ｂを形成する。 【００１６】 高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤ法を用いて、素子分離溝６０を埋め込むように、半導体基板１０及びマスク材５０の全面に、例えばシリコン酸化膜からなる素子分離絶縁膜７０を堆積する。マスク材５０をストッパとして、ＣＭＰ法によって素子分離絶縁膜７０を平坦化することにより、マスク材５０の上面を露出させる。 【００１７】 図２（ａ）及び（ｂ）に示すように、マスク材５０及び素子分離絶縁膜７０上にフォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうちＦｉｎＦＥＴ領域３０が開口するパターンを有するレジストマスク８０を形成し、プレーナ型ＭＯＳＦＥＴ領域２０をレジストマスク８０で覆う。 【００１８】 マスク材５０及びレジストマスク８０をマスクとして、ＲＩＥによって、ＦｉｎＦＥＴ領域３０に形成された素子分離絶縁膜７０にエッチングを行うことにより、素子分離絶縁膜７０の膜厚を１００ｎｍ程度にする。なお、ＲＩＥではなく、フッ酸（ＨＦ）を用いたウエットエッチングを行っても良い。 【００１９】 図３（ａ）及び（ｂ）に示すように、レジストマスク８０を除去した後、さらにマスク材５０及び素子分離絶縁膜７０上にフォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうちプレーナ型ＭＯＳＦＥＴ領域２０が開口するパターンを有するレジストマスク９０を形成し、ＦｉｎＦＥＴ領域３０をレジストマスク９０で覆う。 【００２０】 レジストマスク９０をマスクとして、ＲＩＥによって、プレーナ型ＭＯＳＦＥＴ領域２０に形成されたマスク材５０を除去した後、さらにフッ酸（ＨＦ）を用いたウエットエッチングによって、プレーナ型ＭＯＳＦＥＴ２０に形成されたシリコン酸化膜４０を除去する。 【００２１】 その際、素子分離絶縁膜７０の高さが、半導体基板１０のうち、プレーナ型ＭＯＳＦＥＴ領域２０の凸部１０Ａの表面を基準として７０ｎｍ程度になるように、プロセス条件を調整した上でエッチングを行う。これにより、素子分離絶縁膜７０の表面部分にエッチングが行われることを抑制し、素子分離絶縁膜７０及びマスク材５０それぞれの上面の高さを略同一にすることができる。 【００２２】 図４（ａ）及び（ｂ）に示すように、レジストマスク９０を除去した後、半導体基板１０のうち、プレーナ型ＭＯＳＦＥＴ領域２０の凸部１０Ａの表面上に、例えばシリコン酸窒化（ＳｉＯＮ）膜からなるゲート絶縁膜１００Ａを１ｎｍ程度形成する。 【００２３】 これと共に、ＦｉｎＦＥＴ領域３０のフィン１０Ｂの対向する一組の両側面に、それぞれ例えばシリコン酸窒化（ＳｉＯＮ）膜からなるゲート絶縁膜１００Ｂ及び１００Ｃを１ｎｍ程度形成する。」 イ　「【００５５】 （４）第４の実施の形態 図１４～図１５に、本発明の第４の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１～図４における工程は、第４の実施の形態と同一であるため、説明を省略する。 【００５６】 但し、本実施の形態の場合、図１４（ａ）及び（ｂ）に示すように、ＦｉｎＦＥＴ領域３０の周辺に位置する素子分離領域１９０に、実際にはＦｉｎＦＥＴとして使用しないダミーフィン２００Ａ～２００Ｃが複数形成されており、この点について、第１の実施の形態と相違する。なお、ダミーフィン２００Ａ～２００Ｃの形状や寸法は、高さを除き、ＦｉｎＦＥＴ領域３０に形成されるフィン１０Ｂと同一である必要はない。 【００５７】 この場合、ＣＶＤ法などによって、例えばポリシリコンからなるゲート電極材１１０を３００ｎｍ程度堆積する。図１５（ａ）及び（ｂ）に示すように、プレーナ型ＭＯＳＦＥＴ領域２０の素子分離絶縁膜７０と、ＦｉｎＦＥＴ領域３０のマスク材５０と、素子分離領域１９０のマスク材２１０Ａ～２１０Ｃとをストッパとして、ＣＭＰ法によって、ゲート電極材１１０を平坦化する。 【００５８】 このように、複数のダミーフィン２００Ａ～２００Ｃをストッパとして別途設けることにより、ＣＭＰ法による平坦化処理を容易に行うことができる。」 ウ　図１４（ｂ）には、ＦｉｎＦＥＴ領域３０においては、図１（ｂ）と同様に、半導体基板１０に形成されたフィン１０Ｂの両横の素子分離溝６０内に素子分離絶縁膜７０が浅く埋め込まれることで、前記素子分離溝６０の底面で決まる前記フィン１０Ｂの下端が、前記素子分離溝６０内に埋め込まれた前記素子分離絶縁膜７０の底面に一致すること、素子分離領域１９０においても、ダミーフィン２００Ａ～Ｃの下端が素子分離絶縁膜７０の底面に一致することが記載されている。 （５）引用例５の記載事項 本願の原出願の最先の優先権主張の日前に日本国内において頒布され、平成２８年６月２２日付けの当審よりの拒絶理由通知において「文献５」として引用された刊行物である特開２００９－２００１１８号公報（以下「引用例５」という。）には、「半導体装置、および、その製造方法」（発明の名称）に関して、図１～１３とともに、以下の事項が記載されている。 ア　「【０１７８】 ＜第４実施形態＞ 【０１７９】 図１０は、本発明の第４実施形態に係る半導体装置について、要部を示す平面図である。 【０１８０】 本実施形態は、図１０に示すように、第１実施形態と異なり、第１のｆｉｎＦＥＴ１００にダミーフィンＤＦ１１，ＤＦ１２が設けられ、第２のｆｉｎＦＥＴ２００にダミーフィンＤＦ２１，ＤＦ２２が設けられ、第３のｆｉｎＦＥＴ３００にダミーフィンＤＦ３１，ＤＦ３２が設けられている。この点を除き、第１実施形態と同様である。このため、重複する個所については、記載を省略する。 【０１８１】 第１のｆｉｎＦＥＴ１００において、ダミーフィンＤＦ１１，ＤＦ１２は、図１０に示すように、２枚、設けられている。 【０１８２】 この２枚のダミーフィンＤＦ１１，ＤＦ１２は、図１０に示すように、フィンＦ１１と同様に、ライン状であって、基板のｘｙ面においてｙ方向へ互いに平行になるように延在している。そして、この２枚のダミーフィンＤＦ１１，ＤＦ１２は、基板のｘｙ面のｘ方向において、フィンＦ１１を間に介在して並ぶように配置されている。 【０１８３】 ここでは、２枚のダミーフィンＤＦ１１，ＤＦ１２とフィンＦ１１との間のｘ方向における各距離ｄｆ１１，ｄｆ１２が、互いに等しくなるように（ｄｆ１１＝ｄｆ１２）、ダミーフィンＤＦ１１，ＤＦ１２が形成されている。 【０１８４】 このダミーフィンＤＦ１１，ＤＦ１２は、フィンＦ１１と同様に、たとえば、シリコン半導体によって形成されている。 【０１８５】 しかし、ダミーフィンＤＦ１１，ＤＦ１２は、フィンＦ１１と異なり、一対のソース・ドレイン領域Ｓ１，Ｄ１に連結されておらず、その一対のソース・ドレイン領域Ｓ１，Ｄ１から電気的に絶縁されるように、独立して形成されている。 【０１８６】 第２のｆｉｎＦＥＴ２００において、ダミーフィンＤＦ２１，ＤＦ２２は、第１のｆｉｎＦＥＴ１００と同様に、図１０に示すように、２枚、設けられている。 【０１８７】 この２枚のダミーフィンＤＦ２１，ＤＦ２２は、図１０に示すように、フィンＦ２１，Ｆ２２と同様に、ライン状であって、基板のｘｙ面においてｙ方向へ互いに平行になるように延在している。そして、この２枚のダミーフィンＤＦ２１，ＤＦ２２は、基板のｘｙ面のｘ方向において、２枚のフィンＦ２１，Ｆ２２を間に介在して並ぶように配置されている。 【０１８８】 ここでは、２枚のダミーフィンＤＦ２１，ＤＦ２２と、その２枚のダミーフィンＤＦ２１，ＤＦ２２のそれぞれにおいて隣り合うフィンＦ２１，Ｆ２２との間のｘ方向における各距離ｄｆ２１，ｄｆ２２は、２枚のフィンＦ２１，Ｆ２２の間のｘ方向における各距離ｆ２と等しくなるように（ｆ２＝ｄｆ２１＝ｄｆ２２）、ダミーフィンＤＦ２１，ＤＦ２２が形成されている。 【０１８９】 このダミーフィンＤＦ２１，ＤＦ２２は、フィンＦ２１，Ｆ２２と同様に、たとえば、シリコン半導体によって形成されている。 【０１９０】 しかし、ダミーフィンＤＦ２１，ＤＦ２２は、フィンＦ２１，Ｆ２２と異なり、一対のソース・ドレイン領域Ｓ２，Ｄ２に連結されておらず、その一対のソース・ドレイン領域Ｓ２，Ｄ２から電気的に絶縁されるように、独立して形成されている。 【０１９１】 第３のｆｉｎＦＥＴ３００において、ダミーフィンＤＦ３１，ＤＦ３２は、第１のｆｉｎＦＥＴ１００と同様に、図１０に示すように、２枚、設けられている。 【０１９２】 この２枚のダミーフィンＤＦ３１，ＤＦ３２は、図１０に示すように、フィンＦ３１，Ｆ３２，Ｆ３３と同様に、ライン状であって、基板のｘｙ面においてｙ方向へ互いに平行になるように延在している。そして、この２枚のダミーフィンＤＦ２１，ＤＦ２２は、基板のｘｙ面のｘ方向において、３枚のフィンＦ３１，Ｆ３２，Ｆ３３を間に介在して並ぶように配置されている。 【０１９３】 ここでは、２枚のダミーフィンＤＦ３１，ＤＦ３２と、その２枚のダミーフィンＤＦ３１，ＤＦ３２のそれぞれにおいて隣り合うフィンＦ３１，Ｆ３３との間のｘ方向における各距離ｄｆ３１，ｄｆ３２は、３枚のフィンＦ３１，Ｆ３２，Ｆ３３の間のｘ方向における各距離ｆ３と等しくなるように（ｆ３＝ｄｆ３１＝ｄｆ３２）、ダミーフィンＤＦ３１，ＤＦ３２が形成されている。 【０１９４】 このダミーフィンＤＦ３１，ＤＦ３２は、フィンＦ３１，Ｆ３２，Ｆ３３と同様に、たとえば、シリコン半導体によって形成されている。 【０１９５】 しかし、ダミーフィンＤＦ３１，ＤＦ３２は、フィンＦ３１，Ｆ３２，Ｆ３３と異なり、一対のソース・ドレイン領域Ｓ３，Ｄ３に連結されておらず、その一対のソース・ドレイン領域Ｓ３，Ｄ３から電気的に絶縁されるように、独立して形成されている。 【０１９６】 上記の第１のｆｉｎＦＥＴ１００，第２のｆｉｎＦＥＴ２００，第３のｆｉｎＦＥＴ３００を形成する際においては、第１実施形態と同様に、図４（ａ）に示したように、基板１の表面に、埋め込み酸化膜２と半導体層３とを設ける。 【０１９７】 つぎに、半導体層３についてパターン加工をすることで、図１０に示したように、各ｆｉｎＦＥＴ１００，２００，３００を構成する、フィンＦ１１，Ｆ２１，Ｆ２２，Ｆ３１，Ｆ３２，Ｆ３３と、一対のソース・ドレイン領域Ｓ１，Ｄ１，Ｓ２，Ｄ２，Ｓ３，Ｄ３と、ダミーフィンＤＦ１１，ＤＦ１２，ＤＦ２１，ＤＦ２２，ＤＦ３１，ＤＦ３２とを形成する。 【０１９８】 ここでは、第１実施形態と同様に、各ｆｉｎＦＥＴを構成するフィンと一対のソース・ドレイン領域とダミーフィンと平面形状に対応するハードマスク（図示なし）をフォトリソグラフィ技術によって形成した後、そのハードマスクを用いて、半導体層３をエッチング処理することで、パターン加工を実施する。そして、その後、第１実施形態と同様にして、各ｆｉｎＦＥＴを完成させる。 【０１９９】 上記のようにフィンＦ１１，Ｆ２１，Ｆ２２，Ｆ３１，Ｆ３２，Ｆ３３へパターン加工する際においては、そのパターンの粗密に応じて、たとえば、光近接効果などの影響を受ける場合があるために、パターン加工後のパターン寸法に、誤差が生ずる場合がある。たとえば、第３のｆｉｎＦＥＴ３００にてｘ方向に並ぶ３枚のフィンＦ３１，Ｆ３２，Ｆ３３において、中央に位置するフィンＦ３２と、端部に位置するフィンＦ３１，Ｆ３３との間においては、パターンの粗密が異なるので、その各フィンＦ３１，Ｆ３２，Ｆ３３のライン幅が同一の幅に加工されない場合が生ずる。 【０２００】 しかし、本実施形態において上記のパターン加工を実施する際には、各ｆｉｎＦＥＴ１００，２００，３００にダミーフィンＤＦ１１，ＤＦ１２，ＤＦ２１，ＤＦ２２，ＤＦ３１，ＤＦ３２を形成し、パターンの粗密を均一化している。 【０２０１】 このため、本実施形態は、高精度なパターン寸法で、各ｆｉｎＦＥＴ１００，２００，３００について製造することができる。 【０２０２】 したがって、本実施形態は、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、フィンの数に応じた電流比で電流を流す場合に、その電流比の精度を、更に向上することができる。」 イ　図１０には、ダミーフィンＤＦ１１とＤＦ１２、ＤＦ２１とＤＦ２２、及び、ＤＦ３１とＤＦ３２を、それぞれ、ｆｉｎＦＥＴを形成する領域の両側に配置することが記載されている。 ４．対比 （１）本願発明と引用発明との対比 本願発明と、引用発明とを対比する。 ア　引用発明の「少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦｉｎＦＥＴ」とが「構成され」、「Ｓｉ半導体層１０ｃ上に、ＣＶＤ法によりＧｅ濃度が段階的に高くなるように変化させて格子不整合を緩和させながら成長させたバッファ層１０ａを設けた前記半導体基板」は、本願発明の「半導体基板」に相当する。 イ　引用発明の「ｎＦｉｎＦＥＴ領域に設けられ、前記フィン２０を構成する前記ＳｉＧｅ層１０ｂからなる複数のフィン」は互いに物理的に離れているが、それらの下部は、「前記フィン２０」を構成する「バッファ層１０ａ」を介して、「Ｓｉ半導体層１０ｃ」によって接続されている。そして、前記「複数のフィン」は、引用発明の前記「半導体基板」の直上に設けられているといえる。 これに対して、本願明細書には、段落【００１１】に「別の実施例において、フィン124と224は、シリコンゲルマニウムで形成される。」と記載されているから、本願発明の「ゲルマニウムフィン」は、シリコンゲルマニウムで形成されるフィンを包含している。 したがって、引用発明の「ｎＦｉｎＦＥＴ領域に設けられ、前記フィン２０を構成する前記ＳｉＧｅ層１０ｂからなる複数のフィン」は、以下の相違点２を除き、本願発明の「第一ゲルマニウムフィンが互いに物理的に分離し、かつ、互いに電気的に接続する、前記半導体基板の直上の複数の第一ゲルマニウムフィン」に相当する。 また、引用発明の「ｎＦｉｎＦＥＴ領域に設けられ」る「前記複数のフィンの周囲に形成したゲート絶縁膜３１」は、本願発明の「前記第一ゲルマニウムフィンの上面と側壁上の第一ゲート誘電体」に相当する。 そして、引用発明の「ｎＦｉｎＦＥＴ領域に設けられ」る「前記ゲート絶縁膜３１上のポリシリコン７０及び第２のポリシリコン７１を有するゲート３３」は、以下の相違点１を除き、本願発明の「前記第一ゲート誘電体上の第一ゲート電極」に相当する。 以上から、引用発明の「ｎＦｉｎＦＥＴ領域に設けられ、前記フィン２０を構成する前記ＳｉＧｅ層１０ｂからなる複数のフィンと、前記複数のフィンの周囲に形成したゲート絶縁膜３１と、前記ゲート絶縁膜３１上のポリシリコン７０及び第２のポリシリコン７１を有するゲート３３とからなるｎＦｉｎＦＥＴ」は、以下の相違点１、２を除き、本願発明の「第一ゲルマニウムフィンが互いに物理的に分離し、かつ、互いに電気的に接続する、前記半導体基板の直上の複数の第一ゲルマニウムフィン、前記第一ゲルマニウムフィンの上面と側壁上の第一ゲート誘電体、及び、前記第一ゲート誘電体上の第一ゲート電極からなるｎ型フィン電界効果トランジスタ（ＦｉｎＦＥＴ）」に相当する。 ウ　前記イと同様に、引用発明の「ｐＦｉｎＦＥＴ領域に設けられ、前記フィン２０を構成する前記ＳｉＧｅ層１０ｂからなる複数のフィンと、前記複数のフィンの周囲に形成したゲート絶縁膜３１と、前記ゲート絶縁膜３１上のポリシリコン７０及び第２のポリシリコン７１を有するゲート３３とからなるｐＦｉｎＦＥＴ」は、以下の相違点１、２を除き、本願発明の「第二ゲルマニウムフィンが互いに物理的に分離し、かつ、互いに電気的に接続する、前記半導体基板の直上の複数の第二ゲルマニウムフィン、前記第二ゲルマニウムフィンの上面と側壁上の第二ゲート誘電体、及び、前記第二ゲート誘電体上の第二ゲート電極から」なる「ｐ型ＦｉｎＦＥＴ」に相当する。 エ　そして、引用発明の「１枚の半導体基板上に少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦｉｎＦＥＴとで構成された半導体装置」は、集積回路化されるものであることは自明であるので、本願発明の「集積回路構造」に相当する。 （２）一致点及び相違点 以上から、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。 ＜一致点＞ 「半導体基板と、 第一ゲルマニウムフィンが互いに物理的に分離し、かつ、互いに電気的に接続する、前記半導体基板の直上の複数の第一ゲルマニウムフィン、前記第一ゲルマニウムフィンの上面と側壁上の第一ゲート誘電体、及び、前記第一ゲート誘電体上の第一ゲート電極からなるｎ型フィン電界効果トランジスタ（ＦｉｎＦＥＴ）と、 第二ゲルマニウムフィンが互いに物理的に分離し、かつ、互いに電気的に接続する、前記半導体基板の直上の複数の第二ゲルマニウムフィン、前記第二ゲルマニウムフィンの上面と側壁上の第二ゲート誘電体、及び、前記第二ゲート誘電体上の第二ゲート電極からなるｐ型ＦｉｎＦＥＴと、 を備えた集積回路構造。」 ＜相違点＞ <<相違点１>> 本願発明の「前記第一ゲート電極と前記第二ゲート電極とが、４．２５ｅＶと４．４ｅＶとの間の仕事関数を有する同一材料で形成され」るのに対して、引用発明の「ｎＦｉｎＦＥＴ」及び「ｐＦｉｎＦＥＴ」の各「ゲート３３」は「前記フィン２０を含む全体に堆積したポリシリコン７０」及び「第２のポリシリコン７１」からなる点。 <<相違点２>> 本願発明の「前記第一ゲルマニウムフィンと前記第二ゲルマニウムフィンとのゲルマニウム原子百分率が、５０パーセントより大きい」のに対して、引用発明の「ｎＦｉｎＦＥＴ」及び「ｐＦｉｎＦＥＴ」の各「前記ＳｉＧｅ層１０ｂからなる複数のフィン」におけるゲルマニウム原子百分率は不明である点。 <<相違点３>> 本願発明は「前記半導体基板の直上の複数のダミーフィンからなり、ｎ型ＦｉｎＦＥＴ及びｐ型ＦｉｎＦＥＴ以外の領域に配置され、前記複数のダミーフィンが、前記半導体基板の直上のシャロートレンチアイソレーション領域のそれぞれに挟まれ、かつ、前記複数のダミーフィンの下面と前記シャロートレンチアイソレーション領域とが、前記半導体基板の直上で同じレベルにあるダミーフィン構造」を備えるのに対して、引用発明はそのような構造を備えていない点。 ５　当審の判断 （１）相違点１及び相違点２について ア　ゲルマニウムがシリコンよりも格段に優れた電子移動度と正孔移動度を有すること、及び、Ｓｉ１－ｘＧｅｘ層の物性値は概ねｘの線形補間で近似できることは、当業者の技術常識であるところ、引用例１には、第２の３（１）ア（ア）で摘記したように、段落【０００３】に「最近ではデバイス性能、特に電流駆動力を改善するためにＭＯＳＦＥＴのチャネル領域に対して高いキャリア移動度を得るための工夫がなされてきている。」と記載されている。 そして、引用例１には、第２の３（１）ア（ウ）で摘記したように、段落【００４６】に「ＳｉＧｅ層１０ｂのＧｅ濃度は、一定であることが好ましい。」と記載されている。 したがって、引用発明において、「バッファ層１０ａ」の「界面」での「Ｇｅ濃度」を大きくし、これに伴い、「前記バッファ層１０ａとの界面のＧｅ濃度に近似した一定のＧｅ濃度を有する」とともに「ｐＦｉｎＦＥＴ」及び「ｎＦｉｎＦＥＴ」の「フィン」を形成することで活性層となる「ＳｉＧｅ層１０ｂ」により大きな「一定のＧｅ濃度」を持たせることで、より大きな電子移動度と正孔移動度を得ようとすることは、当業者であれば当然に想起したものと認められる。 そうすると、引用発明において、高いキャリア移動度を得るために、「バッファ層１０ａ」の「界面」でのゲルマニウム原子百分率を５０パーセントより大きくして、「ＳｉＧｅ層１０ｂ」の「一定」のゲルマニウム原子百分率を５０パーセントより大きくすることは、引用例１の記載に接した当業者であれば当然に想起したものと認められる。 イ　さて、引用例１には、「第３の実施の形態」における「１枚の半導体基板上に少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦｉｎＦＥＴとで構成された半導体装置」（段落【００４４】）の製造工程を説明して、段落【００５７】に「ゲート絶縁膜３１（ＳｉＯ２等）を熱酸化等により形成した後に、ＭＯＣＶＤ法等によりポリシリコン７０をフィン２０を含む全体に堆積させる。」と記載されている。 そして、前記「第３の実施の形態」においては、段落【００４７】及び【００５１】に記載されるように、「ｐＦｉｎＦＥＴ領域」及び「ｎＦｉｎＦＥＴ領域」に「ＲＩＥ」により「形成」するフィンに対して、同じ「フィン２０」という表現を用いている。 したがって、引用例１には、引用発明における「ｐＦｉｎＦＥＴ」ないし「ｎＦｉｎＦＥＴ」の各「ゲート３３」は、「ｐＦｉｎＦＥＴ領域」及び「ｎＦｉｎＦＥＴ領域」に共通して堆積された同一材料である「ポリシリコン７０」を元に形成されることが、記載され、ないしは、少なくとも示唆されていると認められる。 ウ　一方、第２の３（２）及び（３）のとおり、ＦＥＴのゲート電極として「金属ゲート」が好ましいとされること、ｎＦｉｎＦＥＴとｐＦｉｎＦＥＴの各ゲートを同一材料の「金属ゲート」で形成するのが好ましいこと、当該同一材料の「金属ゲート」の仕事関数を、ＦＥＴを形成する半導体材料の価電子帯と伝導帯の中間値(ミッドギャップ)近傍の値を意味する「ミッドギャップ仕事関数」に設定することは、引用例２の段落【００１４】及び段落【００３３】～【００３８】、並びに引用例３の段落【０００１】及び段落【００４６】～【００４９】にそれぞれ記載され、いずれも周知技術である。 エ　ここで、ゲルマニウムの価電子帯と伝導帯の中間値(ミッドギャップ)が４．３３ｅＶであること、及び、前記アで指摘したように、ＳｉＧｅ材料のバンドギャップの大きさはゲルマニウムの原子百分率に応じて決まることは、当業者の技術常識である。したがって、引用発明において、前記アのように「一定」のゲルマニウム原子百分率を５０パーセントより大きくした「ＳｉＧｅ層１０ｂ」は、ゲルマニウムにより近似したミッドギャップを有すると認められる。 オ　そして、本願明細書の記載を参照しても、本願発明が「ゲート電極」を「４．２５ｅＶと４．４ｅＶとの間の仕事関数を有する」材料で形成した意義は何ら記載されておらず、前記「４．２５ｅＶと４．４ｅＶ」の値に臨界的な意義があるとは認められない。 したがって、前記「４．２５ｅＶと４．４ｅＶ」の値は、「ゲルマニウムフィン」のゲルマニウムの組成に応じて、当業者が適宜設定できるものと認められる。 カ　そうすると、前記アのように、引用発明の「ＳｉＧｅ層１０ｂ」の「一定」のゲルマニウム原子百分率を５０パーセントより大きくしたことで、「ｐＦｉｎＦＥＴ」及び「ｎＦｉｎＦＥＴ」における「前記ＳｉＧｅ層１０ｂからなる複数のフィン」のゲルマニウム原子百分率を５０パーセントより大きくすることに伴い、前記「ｎＦｉｎＦＥＴ」及び前記「ｐＦｉｎＦＥＴ」の各「ゲート３３」を、「前記フィン２０を含む全体に堆積」した「ポリシリコン７０」と「第２のポリシリコン７１」とから形成することに代えて、ゲルマニウムのミッドギャップに近似する４．２５ｅＶと４．４ｅＶとの間の仕事関数を有する同一の金属材料で形成することは、引用例２及び３に見られる周知技術を勘案すれば、当業者が容易に想到し得たものと認められる。 （２）相違点３について ア　まず、本願発明において「前記複数のダミーフィンの下面と前記シャロートレンチアイソレーション領域とが、前記半導体基板の直上で同じレベルにあるダミーフィン構造」という記載は、「面」と「領域」という本質的に異なるものが「同じレベルにある」という点で、一義的に理解することが困難である。 この点について、平成２８年１１月２８日付けで提出された意見書には、「本願請求項１および７に係る発明に「複数のダミーフィンが、前記半導体基板の直上のシャロートレンチアイソレーション領域のそれぞれに挟まれ、かつ、前記複数のダミーフィンの下面と前記シャロートレンチアイソレーション領域とが、前記半導体基板の直上で同じレベルにあるダミーフィン構造」という特徴を追加しました。 この補正は、本願の図１０とこれに関連する明細書の記載を根拠としております。」と述べている。 イ　そこで、本願発明の上記記載について、本願明細書及び図面の記載を参酌する。 （ア）本願明細書には、段落【００１１】に「シャロートレンチアイソレーション（浅溝）（shallow trench isolation、STI)領域22は、基板の20の中か上方に形成される。ゲルマニウムフィン124と224が、STI領域22の上面の上に形成される。……その後、STI領域22の上部分は除去してもよいが、STI領域22の下部分は除去されず、隣接するSTI領域22間の再成長ゲルマニウムの上部分がゲルマニウムフィンになる。」と、段落【００２８】に「22 ～ シャロートレンチアイソレーション(STI)」と記載されている。したがって、本願明細書においては、「シャロートレンチアイソレーション領域」と「シャロートレンチアイソレーション」を同一視しているか、「シャロートレンチアイソレーション」を構成する材料が配置される領域を「シャロートレンチアイソレーション領域」と呼んでいると認められる。 （イ）一方、図１０には、 ａ　複数のダミーフィン324の下端と、シャロートレンチアイソレーション22の下面とが、基板320の上面と接していること、 ｂ　複数のダミーフィン324の下側部分は、シャロートレンチアイソレーション22内に埋もれていること、 ｃ　シャロートレンチアイソレーション22の上面から露出する複数のダミーフィン324の上側部分は、NMOS FinFET150及びPMOS FinFET250と同様に、ゲート誘電体層で覆われていること、 が記載されている。 （ウ）そうすると、本願発明の「前記複数のダミーフィンの下面と前記シャロートレンチアイソレーション領域とが、前記半導体基板の直上で同じレベルにある」とは、本願明細書及び図面の記載を参酌すると、複数のダミーフィンの下端とシャロートレンチアイソレーション領域の下面とが、半導体基板の上面と接することで、前記半導体基板の直上で同じレベルにあるという図１０の上記ａの記載を意味すると認められる。 さらに、本願発明の「ダミーフィン」とは、上記（ア）及び（イ）で指摘した本願明細書及び図面の記載から、ゲート誘電体層で覆われている部分と覆われていない部分とを含むと解される。 ウ　さて、高精度なパターン寸法でＦｉｎＦＥＴを形成するために、ＦｉｎＦＥＴを形成する部位以外の領域にダミーフィンを配置することは、第２の３（４）ア～ウ、及び、第２の３（５）ア～イで摘記したように、引用例４及び引用例５に記載され、フィン型ＦＥＴの技術分野において周知技術である。 してみれば、引用発明において、高精度なパターン寸法で「ｐＦｉｎＦＥＴ」と「ｐＦｉｎＦＥＴ」をそれぞれ形成するために、「ｐＦｉｎＦＥＴ領域」及び「ｎＦｉｎＦＥＴ領域」以外の領域にダミーフィンを配置することは、上記周知技術に基づいて当業者が容易になし得たものと認められる。 そして、引用例４には、第２の３（４）イで摘記したように、段落【００５５】に「第１の実施の形態の図１～図４における工程は、第４の実施の形態と同一である」と記載され、ＦｉｎＦＥＴのフィンとダミーフィンを同一の工程で形成することが記載され、当該記載に照らせば、引用発明において、上記周知技術に基づいてダミーフィンを「ｐＦｉｎＦＥＴ領域」及び「ｎＦｉｎＦＥＴ領域」以外の領域に形成するときに、前記「ｐＦｉｎＦＥＴ領域」及び前記「ｎＦｉｎＦＥＴ領域」以外の領域において、「前記バッファ層１０ａ及び前記ＳｉＧｅ層１０ｂをＲＩＥによりパターニング」して「複数のフィン２０」を形成した後、「素子分離膜６０」を「前記バッファ層１０ａが埋め込まれるよう堆積、充填」することは、当業者が普通に行い得るものと認められる。 このとき、「前記ｐＦｉｎＦＥＴ領域及び前記ｎＦｉｎＦＥＴ領域」以外の領域に設けられる「複数のフィン２０」のそれぞれは、隣接する「フィン２０」との間の溝状部に「堆積、充填され」た「素子分離膜６０」で挟まれ、かつ、当該「複数のフィン２０」のそれぞれを構成する「バッファ層１０ａ」の下面と、前記「素子分離膜６０」の下面は、引用発明の「半導体基板」を構成する「Ｓｉ半導体層１０ｃ」の上面と接し、両者は「Ｓｉ半導体層１０ｃ」の直上で同じレベルにある構成となるとともに、前記「フィン２０」のうち「ＳｉＧｅ層１０ｂ」の周囲にだけ「ゲート絶縁膜３１」が形成されると認められる。 そうすると、引用発明において、上記周知技術に基づいて、「前記ｐＦｉｎＦＥＴ領域及び前記ｎＦｉｎＦＥＴ領域」以外の領域に設けられる「複数のフィン２０」は、本願発明の相違点３に係る構成を備える「ダミーフィン構造」に相当すると認められる。 エ　以上から、引用発明に引用例４及び５にみられる周知技術を適用して、相違点３に係る構成とすることは、当業者が容易に想到し得たものと認められる。 （３）意見書の主張について ア　なお、審判請求人は、平成２８年１１月２８日に提出した意見書において、 （ア）「審判官殿は、引用文献４に「ダミーフィン２００Ａ～２００Ｃ」を半導体基板の直上に形成することが記載されると指摘されています。 しかしながら、引用文献４の段落[００５５]～[００５８]の記載及び図１４～１５によると、引用文献４には、「複数のダミーフィンが半導体基板の直上のシャロートレンチアイソレーション領域のそれぞれに挟まれ、かつ、複数のダミーフィンの下面とシャロートレンチアイソレーション領域とが半導体基板の直上で同じレベルにあること」が開示または示唆されていません。 特に、審判官殿が指摘するように、「ダミーフィン２００Ａ～２００Ｃ」が半導体基板の直上に形成されていますが、シャロートレンチアイソレーション領域（７０）は、半導体基板（１０）に埋め込まれています。」 （イ）「引用文献４および５に基づく限り、当業者であっても、「ダミーフィン構造がｎ型ＦｉｎＦＥＴおよびｐ型ＦｉｎＦＥＴ以外に構成されており、複数のダミーフィンが半導体基板の直上のシャロートレンチアイソレーション領域のそれぞれに挟まれ、かつ、複数のダミーフィンの下面とシャロートレンチアイソレーション領域とが半導体基板の直上で同じレベルにあること」を想到することは不可能です。」 （ウ）「さらに、当業者であっても本願発明が提供する効果を予想できるものではありません。」 と主張している。 イ　上記（ア）及び（イ）の主張については、引用発明と引用例４及び引用例５にみられる周知技術に基づいて、本願発明の「ダミーフィン」に相当する「前記ｐＦｉｎＦＥＴ領域及び前記ｎＦｉｎＦＥＴ領域」以外の領域に設けられる「複数のフィン２０」を形成することは、当業者が容易に想到し得たものであることは、第２の５（２）ア～エで指摘したとおりである。 なお、本願明細書には、段落【００１１】に「シャロートレンチアイソレーション（浅溝）（shallow trench isolation、STI）領域22は、基板の20の中か上方に形成される。」と記載され、「シャロートレンチアイソレーション」領域22を「基板の20の中」に形成することで、「前記複数のダミーフィンの下面と前記シャロートレンチアイソレーション領域とが、前記半導体基板の直上で同じレベルにあるダミーフィン構造」を形成することは、本願明細書にも記載されている。 したがって、上記（ア）及び（イ）の主張は採用できない。 ウ　本願明細書には、段落【００２２】に「ダミーフィンは又、いかなるFinFETの形成にも用いられないが、ゲルマニウムフィン124と224の形成において、パターンローディング効果を減少させるために形成される。」と記載されている。 しかしながら、第２の３（５）アで摘記したように、「フィンＦ１１，Ｆ２１，Ｆ２２，Ｆ３１，Ｆ３２，Ｆ３３へパターン加工する際においては、そのパターンの粗密に応じて、たとえば、光近接効果などの影響を受ける場合があるために、パターン加工後のパターン寸法に、誤差が生ずる場合がある」ところ「パターン加工を実施する際には、各ｆｉｎＦＥＴ１００，２００，３００にダミーフィンＤＦ１１，ＤＦ１２，ＤＦ２１，ＤＦ２２，ＤＦ３１，ＤＦ３２を形成し、パターンの粗密を均一化」することが、引用例５の段落【０１９９】～【０２００】に記載されている。 したがって、ダミーフィンを設けることで、集積回路を形成するための回路パターンの粗密に伴う寸法変動という「パターンローディング効果」を減少できることは、引用例４及び引用例５の記載に基づいて、当業者が予期し得たものと認められる。 また、本願発明の他の効果も、引用発明及び引用例２ないし５に記載された技術に基づいて、当業者が予期し得たものと認められる。 よって、上記（ウ）の主張は採用できない。 ６　小括 以上のとおりであるから、相違点１～３は、引用例２ないし５にみられる周知技術及び技術常識を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。 そして、本願発明の効果も、引用発明、引用例２ないし５にみられる周知技術及び技術常識から、当業者が予期し得たものである。 したがって、本願発明は、引用発明、引用例２ないし５にみられる周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものと認められる。 第３．結言 以上のとおり、本願発明は、引用例１に記載された発明、引用例２ないし５にみられる周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。 したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。 よって、結論のとおり審決する。