2021-009474

第２ 本願発明

本願の請求項１～１６に係る発明は、令和４年 ４月２５日にされた手続補正後の特許請求の範囲の請求項１～１６に記載された事項により特定されるものと認められるところ、その請求項８に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。

「【請求項８】

絶縁材料により互いに分離された複数の導電線であって、前記複数の導電線の各導電線は、第１の副平面と第２の副平面とに分割される、前記複数の導電線と、

複数の垂直スタックであって、前記複数の垂直スタックの各垂直スタックは、

前記複数の導電線に対し略垂直に延びるように配置された導電延長体と、

前記導電延長体の周りに形成された導電筒体の周りに形成され、前記複数の導電線の各導電線との２つの異なる接点を有する記憶素子材料であって、各導電線との前記接点の内の一方は、前記各導電線の前記第１の副平面との接点であり、各導電線との前記接点の内の他方は、前記各導電線の前記第２の副平面との接点であり、前記２つの異なる接点は、前記複数の導電線の各導電線との前記２つの異なる接点の各々が前記記憶素子材料に接するメモリセルを形成し、前記記憶素子材料は自己選択型記憶素子材料である、前記記憶素子材料と、

前記複数の導電線に対して略垂直方向に延びるように配置された追加の絶縁材料であって、前記追加の絶縁材料は、前記複数の導電線の内の各個別の１つを有する前記２つの異なる接点を相互に分離する、前記追加の絶縁材料と

を備える、前記複数の垂直スタックと

を備える、

３次元メモリアレイ。」

第３ 当審拒絶理由の概要

令和４年 １月１９日付けで当審が通知した拒絶理由の概要は、本願の請求項１～１４に係る発明は引用例１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない、そうでないとしても、本願の請求項１～１４に係る発明は、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。

第４ 引用例の記載及び引用発明

１ 引用例１について

本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開２０１３－１１５４３６号公報（平成２５年 ６月１０日出願公開、以下、「引用例１」という。）には、次の記載がある（当審注：下線は当審が付与した。以下、同様である。）。

「【発明が解決しようとする課題】

【０００５】

本発明の目的は増加された集積度を有する３次元半導体メモリ装置を提供することにある。」

「【００２７】

図１の３次元半導体装置は、次に説明する本発明の実施形態を利用して具現され得る。

［第１実施形態］

【００２８】

続きを表示（全38行）

図２、４、６、８、１０、１２、１４、１６、乃至図１８は、本発明の一実施形態による３次元半導体装置の、製造段階を順次示す斜視図であり、図３、５、７、９、１１、１３、１５、１７、乃至図１９は、各々、図２、４、６、８、１０、１２、１４、１６、乃至図１８の一点鎖線Ｉ－Ｉ’及びＩＩ－ＩＩ’線に沿って切断した断面を示す断面図である。

図２０は、本発明の一実施形態による３次元半導体装置の斜視図であり、図２１は、図２０の一点鎖線Ｉ－Ｉ’及びＩＩ－ＩＩ’線に沿って切断した断面を示す断面図である。

・・・

【００３５】

図６及び図７を参照すれば、ゲート絶縁膜２１０が、不純物領域１３０が形成された結果物の上に形成され、薄膜構造体２００がゲート絶縁膜２１０の上に形成される。薄膜構造体２００は、交互に積層された、複数の犠牲膜２２０及び複数の鋳型膜２３０を含む。

・・・

【００３７】

犠牲膜２２０は鋳型膜２３０に対して蝕刻選択性（ｅｔｃｈ ｓｅｌｅｃｔｉｖｉｔｙ）を有しながら蝕刻され得る物質で形成される。即ち、所定の蝕刻レシピーを使用して犠牲膜２２０を蝕刻する工程で、犠牲膜２２０は鋳型膜２３０の蝕刻を制限しながら（及び／又は、防止しながら）蝕刻され得る物質で形成される。公知のように、このような蝕刻選択性は鋳型膜２３０の蝕刻速度に対する犠牲膜２２０の蝕刻速度の比率として定量的に表現される。一実施形態によれば、犠牲膜２２０は鋳型膜２３０に対して１：１０乃至１：２００（さらに限定的には、１：３０乃至１：１００）の蝕刻選択比を有する物質の１つである。例えば、鋳型膜２３０はシリコン酸化膜及びシリコン窒化膜の中の少なくとも１つであり、犠牲膜２２０はシリコン膜、シリコン酸化膜、シリコンカーバイド、及びシリコン窒化膜の中から選択される鋳型膜２３０と異なる物質である。以下では、本発明の技術的思想に対する理解を容易にするために、鋳型膜２３０はシリコン酸化膜であり、犠牲膜２２０はシリコン窒化膜である実施形態を例示的に説明する。

【００３８】

図８及び図９を参照すれば、薄膜構造体２００をパターニングして第１トレンチ２４０を形成した後、第１埋め込み膜２５０を形成して第１トレンチ２４０を満たす。

・・・

【００４０】

第１埋め込み膜２５０は絶縁性物質を少なくとも１つを含む。例えば、第１埋め込み膜２５０はＳＯＧ物質及びシリコン酸化物の中の少なくとも１つを含む。一実施形態で、第１埋め込み膜２５０は犠牲膜２２０及び鋳型膜２３０に対して蝕刻選択性を有する物質で形成される。

【００４１】

図１０及び図１１を参照すれば、第１トレンチ２４０の下に位置する第１不純物領域１３１を露出する複数の垂直ホール２６０を形成する。以後、垂直ホール２６０の内側壁を覆うメモリパターン２７０及び垂直ホール２６０の残りの空間を満たす第１プラグ２８０を形成する。

・・・

【００４３】

メモリパターン２７０は情報を格納できるようにする物性を有する物質を少なくとも１つ含む。例えば、メモリパターン２７０はそれを通過する電流によってその抵抗が選択的に変化する物質（即ち、可変抵抗特性を有する物質）を少なくとも１つ含む。

【００４４】

一実施形態によれば、メモリパターン２７０はそれに印加される熱によってその電気的抵抗が変化する物質（例えば、カルコゲン化合物（ｃｈａｌｃｏｇｅｎｉｄｅ））を少なくとも１つ含む。カルコゲン化合物はアンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）、及びセレン（ｓｅｌｅｎｉｕｍ、Ｓｅ）の中の少なくとも１つを含む。例えば、メモリパターン２７０は、テルルＴｅは約２０原子％乃至約８０原子％の濃度を有し、アンチモンＳｂは約５原子％乃至約５０原子％の濃度を有し、残りはゲルマニウムＧｅであるカルコゲン化合物を含む。これに加えて、メモリパターン２７０のためのカルコゲン化合物は、不純物として、Ｎ、Ｏ、Ｃ、Ｂｉ、Ｉｎ、Ｂ、Ｓｎ、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｆｅ、Ｄｙ、及びＬａの中の少なくとも１つを含むことができる。又は、メモリパターン２７０はＧｅＢｉＴｅ、ＩｎＳｂ、ＧｅＳｂ、及びＧａＳｂの中の１つで形成されることもあり得る。

・・・

【００４７】

この実施形態によれば、メモリパターン２７０の各々は図１を参照して説明されたメモリ要素ＭＥとして使用され、第１プラグ２８０の各々は図１を参照して説明された垂直電極ＶＥとして使用される。

・・・

【００５１】

図１４及び図１５を参照すれば、犠牲膜２２０を選択的に除去して鋳型膜２３０の間にリセス領域３２０を形成する。リセス領域３２０を形成する段階は第２トレンチ３１０によって露出される犠牲膜２２０を側方向に蝕刻（例えば、等方的に蝕刻）する段階を含む。

・・・

【００５３】

リセス領域３２０は第１トレンチ２４０の境界まで拡張される。例えば、リセス領域３２０は第１埋め込み膜２５０及びメモリパターン２７０の外側壁を露出するように形成される。

【００５４】

図１６及び図１７を参照すれば、リセス領域３２０を満たす水平電極３３０を形成する。水平電極３３０の各々はリセス領域３２０の中の対応する１つを満たすように形成される。この実施形態によれば、水平電極３３０は図１を参照して説明したワードラインＷＬ及び選択ラインＳＬとして使用される。

・・・

【００５６】

水平電極３３０は導電性物質を少なくとも１つ含む。例えば、水平電極３３０はドーピングされた半導体、金属物質又は金属窒化物の中の少なくとも１つで形成される。水平電極３３０が金属物質又は金属窒化物で形成される場合、本発明による半導体メモリ装置の動作速度特性は改善できる。」

「【００８４】

図３３乃至図３５は本発明の例示的実施形態による３次元半導体装置のセルアレイ領域の配線構造を概略的に説明するための図面である。より具体的に、図３３はワードラインＷＬの連結構造を示し、図３４は選択ラインＳＬの連結構造を示し、図３５はセルアレイ領域の配線の相対的配置を３次元的に示す。説明を簡単にするために、図１及び図２８を参照して説明した例示的実施形態と実質的に同一又は類似の構成要素に対する説明は省略する。

・・・

【００８６】

図３３を参照すると、ワードラインＷＬ１乃至ＷＬ１６がビットラインＢＬを横切るように配置される。ワードラインＷＬ１乃至ＷＬ１６の各々はビットラインプラグＢＬＰの１列及び垂直電極ＶＥの１列の間に配置される。また、ワードラインＷＬ１乃至ＷＬ１６の各々は第１又は第２ワードラインドライバーＷＬＤ１又はＷＬＤ２の中の１つに連結される。例えば、ワードラインＷＬ１乃至ＷＬ１６の中の奇数番目のものは第１ワードラインドライバーＷＬＤ１に連結され、ワードラインＷＬ１乃至ＷＬ１６の中の偶数番目のものは第２ワードラインドライバーＷＬＤ２に連結される。ビットラインＢＬを含むセルアレイ領域は第１ワードラインドライバーＷＬＤ１と第２ワードラインドライバーＷＬＤ２との間に配置され得る。これによって、図３３に示したように、第１及び第２ワードラインドライバーＷＬＤ１、ＷＬＤ２の各々に連結されるワードラインＷＬ１乃至ＷＬ１６はフィンガー構造を形成する。

・・・

【００９０】

一方、図３３では、特定の高さ、即ち薄膜構造体２００の特定の層に配列されたワードラインの配置構造を示したが、本実施形態による３次元半導体装置は複数の層の各々で図３３の配置構造を有するように配列されたワードラインを含む場合もある。例えば、図３５に示したように、ワードラインドライバーＷＬＤ１１乃至ＷＬＤ１４、ＷＬＤ２１乃至２４は各々の層に配列されるワードラインを独立的に制御するように構成され、これらの中の一部ＷＬＤ１１乃至ＷＬＤ１４はワードラインの中で偶数番目のものを制御し、他の一部ＷＬＤ２１乃至２４はワードラインの中で奇数番目のものを制御するように構成される。」

「【００９４】

図３７乃至図４５は各々、本発明の第５乃至第１３実施形態に従う３次元半導体装置を示す断面図である。上述した実施形態による３次元半導体装置は以下で説明する本発明の技術的特徴の中の少なくとも１つを有するように構成される。

・・・

【００９９】

第５、第８乃至第１１実施形態によれば、図３７、図４０乃至図４３に示したように、メモリパターン２７０はパイプ形態の側壁部及び側壁部の底から内側に延長される底部を含む場合がある。この時、垂直電極ＶＥはパイプ形態を有しながら、メモリパターン２７０の底部の上に配置されるスペーサー電極２８１及びスペーサー電極２８１を貫通する連結電極２８２を含む。連結電極２８２は図３７、図４２及び図４３に示したように、第１不純物領域１３１に接続されるか、図４０に示したように、第１不純物領域１３１とメモリパターン２７０との間に介在する導電パターン９９に連結される。」

「【図１０】

［図：0001391472000001.jpg］

」

「【図１１】

［図：0001391472000002.jpg］

」

「【図２０】

［図：0001391472000003.jpg］

」

「【図２１】

［図：0001391472000004.jpg］

」

「【図３３】

［図：0001391472000005.jpg］

」

「【図３７】

［図：0001391472000006.jpg］

」

３ 引用例１に記載された発明

前記２の記載事項から、引用例１には、次の発明（以下、「引用発明１」という。）が記載されていると認められる。

「複数の垂直電極ＶＥと、

シリコン酸化膜である複数の鋳型膜２３０と、

前記複数の鋳型膜２３０と交互に積層される導電性物質を含む複数の水平電極３３０であって、前記複数の水平電極３３０の各々の層にワードラインＷＬ１乃至ＷＬ１６が形成される、前記複数の水平電極と、

第１トレンチ２４０を満たす絶縁性物質を含む第１埋め込み膜２５０と、

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メモリパターン２７０と、

を含み、

前記各々の層の前記水平電極３３０は、前記第１埋め込み膜２５０によって水平方向に二つに分割されており、当該二つに分割された前記水平電極３３０によって、前記メモリパターン２７０が前記水平方向に挟まれており、前記メモリパターン２７０は、当該メモリパターン２７０を前記水平方向に挟むように配置された、前記二つに分割された水平電極３３０の一方及び他方とそれぞれ接しており、

前記第１埋め込み膜２５０が、前記複数の水平電極３３０に対して垂直方向に伸びるように配置されており、

前記メモリパターン２７０は、前記複数の垂直電極ＶＥの周囲にそれぞれ配置されており、

第１埋め込み膜２５０は、前記メモリパターン２７０の周囲にそれぞれ配置されており、

前記メモリパターン２７０は、パイプ形態であり、前記垂直電極ＶＥは、パイプ形態を有するスペーサー電極２８１と、スペーサー電極２８１を貫通する連結電極２８２を含んでおり、

前記メモリパターン２７０は、前記垂直電極ＶＥと水平電極３３０の間に配置され、

前記垂直電極ＶＥは、前記水平電極３３０に対し垂直方向に伸びるように配置され、

前記メモリパターン２７０は、情報を格納できるようにする物性を有する物質である、テルルＴｅは約２０原子％乃至約８０原子％の濃度を有し、アンチモンＳｂは約５原子％乃至約５０原子％の濃度を有し、残りはゲルマニウムＧｅであるカルコゲン化合物を含んでいる、

３次元半導体メモリ装置。」

第５ 対比

本願発明と引用発明１とを対比する。

１ 引用発明１の「複数の水平電極３３０」は、「前記複数の鋳型膜２３０と交互に積層される導電性物質を含む」ものである。

ここで、引用発明１の「前記複数の鋳型膜２３０」は「シリコン酸化膜であ」り、技術常識からすれば、シリコン酸化膜は絶縁膜である。また、引用発明１の「前記複数の水平電極３３０」の「各々の層」には「ワードラインＷＬ１乃至ＷＬ１６が形成され」ている。

そうすると、引用発明１の「前記複数の鋳型膜２３０と交互に積層される導電性物質を含」み、「各々の層にワードラインＷＬ１乃至ＷＬ１６が形成され」ている「複数の水平電極３３０」は、絶縁膜である複数の鋳型膜２３０と交互に積層されることによって互いに分離されている導電線であるといえる。

以上によれば、引用発明１の「シリコン酸化膜である複数の鋳型膜２３０」は、本願発明の「絶縁材料」に相当し、引用発明１の「前記複数の鋳型膜２３０と交互に積層される導電性物質を含」み、「各々の層にワードラインＷＬ１乃至ＷＬ１６が形成され」ている「複数の水平電極３３０」は、本願発明の「絶縁材料により互いに分離された複数の導電線」に相当する。

２ 引用発明１において、「前記複数の鋳型膜２３０と交互に積層される導電性物質を含む複数の水平電極３３０」の「各々の層」の「水平電極３３０」は、「第１埋め込み膜２５０によって水平方向に二つに分割されており」、当該「各々の層」の「水平電極３３０」は、それぞれ水平な平面を有しているといえるから、「各々の層」の「水平電極３３０」は、第１副平面と第２副平面とに分割されるものである。

以上によれば、引用発明１の「第１埋め込み膜２５０によって水平方向」に「二つに分割された」、「複数の水平電極３３０」の「各々の層」の「水平電極３３０」は、本願発明の「第１の副平面と第２の副平面とに分割される」「前記複数の導電線の各導電線」に相当する。

３ 引用発明１の「垂直電極ＶＥ」は、「前記水平電極３３０に対し垂直方向に伸びるように配置され」るものである。

そして、引用発明１の「垂直電極ＶＥ」は、「パイプ形態を有するスペーサー電極２８１と、前記スペーサー電極２８１を貫通する連結電極２８２とを含」むものであるから、「垂直電極ＶＥ」に含まれる「連結電極２８２」も、「前記水平電極３３０に対し垂直方向に伸びるように配置され」るものである。

また、技術常識からすれば、電極は、導電性を有するものである。

そして、前記１によれば、引用発明１の「複数の水平電極３３０」は、本願発明の「複数の導電線」に相当するものである。

以上によれば、引用発明１の「連結電極２８２」は、本願発明の「前記複数の導電線に対し略垂直に延びるように配置された導電延長体」に相当する。

４ 引用発明１の「メモリパターン２７０」は、「情報を格納できるようにする物性を有する物質である、テルルＴｅは約２０原子％乃至約８０原子％の濃度を有し、アンチモンＳｂは約５原子％乃至約５０原子％の濃度を有し、残りはゲルマニウムＧｅであるカルコゲン化合物を含」むものである。

一方、本願発明における「自己選択型記憶素子材料」について、本願の明細書の【００３５】には「自己選択型記憶素子材料として機能し得る・・・カルコゲナイド合金」と記載されており、同【００３６】には、「記憶素子材料５１２として機能し得るカルコゲナイド材料の例には、・・・ゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料、例えばＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７などが挙げられる」と記載されていることからすれば、引用発明１の「情報を格納できるようにする物性を有する物質である、テルルＴｅは約２０原子％乃至約８０原子％の濃度を有し、アンチモンＳｂは約５原子％乃至約５０原子％の濃度を有し、残りはゲルマニウムＧｅであるカルコゲン化合物」は、前記「記憶素子材料５１２として機能し得るカルコゲナイド材料」と同じ材料であるといえる。

したがって、引用発明１の「情報を格納できるようにする物性を有する物質である、テルルＴｅは約２０原子％乃至約８０原子％の濃度を有し、アンチモンＳｂは約５原子％乃至約５０原子％の濃度を有し、残りはゲルマニウムＧｅであるカルコゲン化合物を含」む「メモリパターン２７０」は、本願発明の「自己選択型記憶素子材料」に相当する。

５ 引用発明１の「メモリパターン２７０」は、「パイプ形態」であり、かつ、「パイプ形態を有するスペーサー電極２８１」を含む「垂直電極ＶＥと、水平電極３３０との間に配置され」ているものであることからすれば、引用発明１の「メモリパターン２７０」は、「スペーサー電極２８１」の周りに形成されているものといえる。

ここで、前記「スペーサー電極２８１」は、「パイプ形態を有し」、かつ、「連結電極２８２」が「貫通」しているものであり、かつ、技術常識からすれば、電極は、導電性を有するものであることから、「スペーサー電極２８１」は、「連結電極２８２」の周りに形成された「導電筒体」であるといえる。

そして、前記３によれば、引用発明１の「連結電極２８２」は、本願発明の「前記複数の導電線に対し略垂直に延びるように配置された導電延長体」に相当するから、本願発明の「記憶素子材料」と、引用発明１の「メモリパターン２７０」とは、「前記導電延長体の周りに形成された導電筒体の周りに形成され」ている点で共通する。

また、引用発明１の「メモリパターン２７０」は、「当該メモリパターン２７０を前記水平方向に挟むように配置された、前記二つに分割された水平電極３３０の一方及び他方とそれぞれ接し」ているものであるから、「メモリパターン２７０」は、「二つに分割された水平電極３３０」と２つの異なる接点を有しているといえる。

さらに、前記２によれば、「複数の水平電極３３０」の「各々の層」の「水平電極３３０」は、第１副平面と第２副平面とに分割されるものである。

そうすると、引用発明１の「各々の層」の「水平電極３３０」の第１副平面と第２副平面のそれぞれも、「メモリパターン２７０」に接しているといえるから、「メモリパターン２７０」が「各々の層」の「水平電極３３０」の第１副平面に接している点、「メモリパターン２７０」が「各々の層」の「水平電極３３０」の第２副平面に接している点が、それぞれ、本願発明の本願発明の「各導電線との前記第１の副平面との接点」及び「各導電線との前記第２の副平面との接点」に相当する。

さらに、前記４によれば、引用発明１の「メモリパターン２７０」は、本願発明の「自己選択型記憶素子材料」に相当するものである。

以上によれば、引用発明１の「メモリパターン２７０」は、本願発明の「前記導電延長体の周りに形成された導電筒体の周りに形成され、前記複数の導電線の各導電線との２つの異なる接点を有する記憶素子材料であって、各導電線との前記接点の内の一方は、前記各導電線の前記第１の副平面との接点であり、各導電線との前記接点の内の他方は、前記各導電線の前記第２の副平面との接点であり、前記２つの異なる接点は、前記複数の導電線の各導電線との前記２つの異なる接点の各々が前記記憶素子材料に接するメモリセルを形成し、前記記憶素子材料は自己選択型記憶素子材料である、前記記憶素子材料」に相当する。

６ 引用発明１の「前記複数の水平電極３３０に対して垂直方向に延びるように配置され」「絶縁物質を含む第１埋め込み膜２５０」は、「複数の水平電極３３０と交互に積層される」「シリコン酸化膜である複数の鋳型膜２３０」に対して、別の追加の絶縁材料であるといえる。

また、前記５によれば、「メモリパターン２７０」は、「二つに分割された水平電極３３０」と２つの異なる接点を有しているといえる。

そして、引用発明１の「第１埋め込み膜２５０」は、「前記各々の層の前記水平電極３３０は、前記第１埋め込み膜２５０によって水平方向に二つに分割されており」というように、複数の水平電極３３０を水平方向に分割する機能を有するものである。

そうすると、引用発明１の「第１埋め込み膜２５０」は、「複数の水平電極３３０」のうちの各個別の１つを有する前記２つの異なる接点を相互に分離するものといえる。

以上によれば、引用発明１の「第１埋め込み膜２５０」は、本願発明の「前記複数の導電線に対して略垂直方向に延びるように配置された追加の絶縁材料であって、前記追加の絶縁材料は、前記複数の導電線の内の各個別の１つを有する前記２つの異なる接点を相互に分離する、前記追加の絶縁材料」に相当する。

７ 前記３、５、６によれば、引用発明１の１つの垂直電極ＶＥが含む「連結電極２８２」、当該垂直電極ＶＥの周囲に配置された「メモリパターン２７０」、及び、当該垂直電極ＶＥの周囲に配置されたメモリパターン２７０の更に周囲に配置された「第１埋め込み膜２５０」は、本願発明の各垂直スタックを構成する「前記複数の導電線に対し略垂直に延びるように配置された導電延長体」、「前記導電延長体の周りに形成された導電筒体の周りに形成され、前記複数の導電線の各導電線との２つの異なる接点を有する記憶素子材料であって、各導電線との前記接点の内の一方は、前記各導電線の前記第１の副平面との接点であり、各導電線との前記接点の内の他方は、前記各導電線の前記第２の副平面との接点であり、前記２つの異なる接点は、前記複数の導電線の各導電線との前記２つの異なる接点の各々が前記記憶素子材料に接するメモリセルを形成し、前記記憶素子材料は自己選択型記憶素子材料である、前記記憶素子材料」、及び、「前記複数の導電線に対して略垂直方向に延びるように配置された追加の絶縁材料であって、前記追加の絶縁材料は、前記複数の導電線の内の各個別の１つを有する前記２つの異なる接点を相互に分離する、前記追加の絶縁材料」にそれぞれ相当する。

そして、引用発明１は複数の垂直電極ＶＥを含むから、引用発明１は、

「複数の垂直スタックであって、前記複数の垂直スタックの各垂直スタックは、

前記複数の導電線に対し略垂直に延びるように配置された導電延長体と、

前記導電延長体の周りに形成された導電筒体の周りに形成され、前記複数の導電線の各導電線との２つの異なる接点を有する記憶素子材料であって、各導電線との前記接点の内の一方は、前記各導電線の前記第１の副平面との接点であり、各導電線との前記接点の内の他方は、前記各導電線の前記第２の副平面との接点であり、前記２つの異なる接点は、前記複数の導電線の各導電線との前記２つの異なる接点の各々が前記記憶素子材料に接するメモリセルを形成し、前記記憶素子材料は自己選択型記憶素子材料である、前記記憶素子材料と、

前記複数の導電線に対して略垂直方向に延びるように配置された追加の絶縁材料であって、前記追加の絶縁材料は、前記複数の導電線の内の各個別の１つを有する前記２つの異なる接点を相互に分離する、前記追加の絶縁材料と

を備える、前記複数の垂直スタックと

を備える、」といえる点で本願発明と一致する。

８ 引用発明１の「３次元半導体メモリ装置」は、本願発明の「３次元メモリアレイ」に相当する。

９ 以上の１～８によれば、本願発明と引用発明１は、

「絶縁材料により互いに分離された複数の導電線であって、前記複数の導電線の各導電線は、第１の副平面と第２の副平面とに分割される、前記複数の導電線と、

複数の垂直スタックであって、前記複数の垂直スタックの各垂直スタックは、

前記複数の導電線に対し略垂直に延びるように配置された導電延長体と、

前記導電延長体の周りに形成された導電筒体の周りに形成され、前記複数の導電線の各導電線との２つの異なる接点を有する記憶素子材料であって、各導電線との前記接点の内の一方は、前記各導電線の前記第１の副平面との接点であり、各導電線との前記接点の内の他方は、前記各導電線の前記第２の副平面との接点であり、前記２つの異なる接点は、前記複数の導電線の各導電線との前記２つの異なる接点の各々が前記記憶素子材料に接するメモリセルを形成し、前記記憶素子材料は自己選択型記憶素子材料である、前記記憶素子材料と、

前記複数の導電線に対して略垂直方向に延びるように配置された追加の絶縁材料であって、前記追加の絶縁材料は、前記複数の導電線の内の各個別の１つを有する前記２つの異なる接点を相互に分離する、前記追加の絶縁材料と

を備える、前記複数の垂直スタックと

を備える、

３次元メモリアレイ。」

の点で一致し、相違する点はない。

第６ 判断

前記第５ ９のとおり、本願発明と引用発明１との間に相違点はないから、本願発明は、引用発明１である。

仮に、本願発明と引用発明１との間に相違点があるとしても、当該相違点は格別のものではなく、本願発明は、引用発明１に基づいて当業者が容易に発明をすることができたものである。

第７ むすび

以上のとおり、本願発明は、特許法第２９条第１項第３号に該当し、そうでないとしても特許法第２９条第２項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、前記第３の当審拒絶理由を解消せず、本願は拒絶されるべきものである。

よって、結論のとおり審決する。