2020-700317

特許第６６０５８８７号発明「直流電源装置及びこれを搭載した空気調和機」の特許異議申立事件について、次のとおり決定する。

【結　論】 特許第６６０５８８７号の請求項１ないし５に係る特許を維持する。

【理　由】 １　手続の経緯 特許第６６０５８８７号の請求項１～５に係る特許についての出願は，平成２７年９月７日に出願され，令和１年１０月２５日にその特許権の設定登録がされ，同年１１月１３日に特許掲載公報が発行された。その後，その特許に対し，令和２年４月３０日に特許異議申立人角田朗が，同年５月１日に特許異議申立人井澤幹が，それぞれ特許異議の申立てを行った。 ２　本件発明 特許第６６０５８８７号の請求項１～５の特許に係る発明（以下，それぞれ「本件発明１」～「本件発明５」という。）は，それぞれ，その特許請求の範囲の請求項１～５に記載された事項により特定される次のとおりのものである。 「【請求項１】 直流出力電源の正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された第１、第２のダイオードを有するブリッジ整流回路と、 交流電源の一端と前記第１、第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトルと、 前記直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサと、 前記交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１、第２のＭＯＳＦＥＴをオン／オフさせる制御回路と、 を備え、 前記交流電源の他端が前記第１、第２のダイオードの直列接続点に接続され、 各前記第１、第２のＭＯＳＦＥＴは、半導体のドリフト領域においてｐ型半導体層とｎ型半導体層とを交互に配置したスーパージャンクション構造を有し、かつ、前記ｐ型半導体層に重金属を拡散させるか、または、重粒子の粒子線を照射されており、 前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す、 ことを特徴とする直流電源装置。 【請求項２】 請求項１において、 前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号のパルス幅は、前記リアクトルに流れる電流と電圧との力率が８５％以上となるように変調される、 ことを特徴とする直流電源装置。 【請求項３】 請求項１において、 前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号は、３ショット以上である、 ことを特徴とする直流電源装置。 【請求項４】 請求項１乃至請求項３のいずれか一項において、 前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長い、 ことを特徴とする直流電源装置。 【請求項５】 請求項１乃至請求項４のいずれか一項に記載の直流電源装置を備えることを特徴とする 空気調和機。」 ３　申立理由の概要 特許異議申立人角田朗は，主たる証拠として特開２０１１－２４２８５号公報（以下「文献１」という。），並びに従たる証拠として特開２０１１－１５１９８４号公報（以下「文献２」という。），国際公開第２０１０／０２４４３３号（以下「文献３」という。），特開２０１３－１０２１１１号公報（以下「文献４」という。），特開２０１４－１６５３０６号公報（以下「文献５」という。），及び特開２０１５－６１３２２号公報（以下「文献６」という。）を提出し，請求項１～５に係る特許は特許法第２９条第２項の規定に違反してされたものであるから，請求項１～５に係る特許を取り消すべきものである旨主張する。さらに，特許異議申立人角田朗は，請求項４に係る特許は特許法第３６条第６項第２号に規定する要件を満たしていないから，請求項４に係る特許を取り消すべきものである旨主張する。 また，特許異議申立人井澤幹は，主たる証拠として文献６，並びに従たる証拠として特開２００９－４６６８号公報（以下「文献７」という。），特開２０１１－１６６０５２号公報（以下「文献８」という。），特開２０１５－１３５９８７号公報（以下「文献９」という。），特開２０１２－７０４９０号公報（以下「文献１０」という。），特許第４９３５２５１号公報（以下「文献１１」という。），及び国際公開第２００８／０９０９１７号（以下「文献１２」という。）を提出し，請求項１～５に係る特許は同法第２９条第２項の規定に違反してされたものであるから，請求項１～５に係る特許を取り消すべきものである旨主張する。 ４　文献の記載，引用発明等 （１）文献１について ア　文献１（特開２０１１－２４２８５号公報）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ａ１「【０００１】 この発明は、スイッチ素子のオンオフ動作によって交流入力から直流出力を得る電力変換装置に関する。」 Ａ２「【０００７】 なお、ＭＯＳＦＥＴのボディダイオードは、ＭＯＳＦＥＴチップの製造工程において電子線等の照射処理をすることによってそのキャリアライフタイムを短縮することが可能であり、このキャリアライフタイムの短縮はＭＯＳＦＥＴの逆回復時間の短縮をもたらす。そこで、このような手法によって逆回復時間を短縮したＭＯＳＦＥＴが製品化されているが、逆回復時間の短縮と相反してオン抵抗が増加するため、このようなＭＯＳＦＥＴを図１０に示す電力変換装置のＭＯＳＦＥＴ３，４として使用しても、結果的に高効率化が困難になる。」 Ａ３「【００１６】 この実施形態に係る電力変換装置は、ＭＯＳＦＥＴ３，４とダイオード５，６で構成されるブリッジ回路１７と、平滑キャパシタ８と、これらの間に介在させたダイオード９とを備えている。すなわち、ダイオード９を設けた点において図１０に示す従来の電力変換装置と構成が異なる。ダイオード９は、ブリッジ回路１７の正側出力にアノードが接続され、出力端２ａ側に位置する平滑キャパシタ８の一端にカソードが接続されている。 なお、インダクタ７は、交流入力端１ａとＭＯＳＦＥＴ３，４の共通接続点との間に介在させてあるが、これに代えて、交流入力端１ｂとダイオード５，６の共通接続点との間に介在させてもよい。 また、交流入力端１ａとＭＯＳＦＥＴ３，４の共通接続点との間にインダクタ７を介在させることに加えて、交流入力端１ｂとダイオード５，６の共通接続点との間に別の同等のインダクタ介在させることも可能である。そして、この場合、双方のインダクタを磁気結合させてもよい。」 Ａ４「【００１９】 （ｂ）時刻Ｔ１から時刻Ｔ２まで 時刻Ｔ１でＭＯＳＦＥＴ４のゲート電圧ＶＧＳ４がＬ（ロー）レベルとなるので、ＭＯＳＦＥＴ３，４の双方がオフするデッドタイム期間となる。すなわち、時刻Ｔ１から時刻Ｔ２に至る時間Ｔｄが、ＭＯＳＦＥＴ４がオフしてからＭＯＳＦＥＴ３をオンさせるゲート電圧ＶＧＳ３が印加されるまでのオンディレイ時間として設定される。ＭＯＳＦＥＴ３は、上記デッドタイム期間を規定するこのオンディレイ時間Ｔｄが経過する間においてオフ状態を継続し、その結果、ＭＯＳＦＥＴ３とＭＯＳＦＥＴ４が同時にオンして短絡電流（貫通電流）が流れるという不都合が回避される。ＭＯＳＦＥＴ３のゲート電圧ＶＧＳ３は、上記デッドタイム期間の終了時点Ｔ２においてＨ（ハイ）レベルになる。 一方、時刻Ｔ１では、ＭＯＳＦＥＴ４のボディダイオード４ａが導通して、それまでＭＯＳＦＥＴ４が流していた電流を肩代わりして流す。従って、このときのＭＯＳＦＥＴ４のドレイン－ソース間電圧ＶＤＳ４は、ボディダイオード４ａの順方向降下電圧である０．７～１Ｖ程度となる。なお、このボディダイオード４ａの順方向降下電圧は回路動作上ほぼ零と見做せるので、図２には明示していない。 ＭＯＳＦＥＴ４のボディダイオード４ａが導通すると、後でその逆回復に要する時間が問題となる。上記デッドタイムがなければボディダイオード４ａの逆回復時間を短縮するという本発明の課題は生じないことになるが、短絡電流防止のためにデッドタイムは絶対に必要である。」 Ａ５「【００２４】 以上においては、交流入力端１ａの電圧が交流入力端１ｂの電圧よりも高い第１の状態下での動作を説明した。交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態下では、ＭＯＳＦＥＴ３とＭＯＳＦＥＴ４の動作が第１の状態下におけるそれらの動作と逆になる。したがって、第２の状態下では、第１の状態下でＭＯＳＦＥＴ４の逆回復損失の発生が防止されるのと同様に、ＭＯＳＦＥＴ３の逆回復損失の発生が防止されることになる。なお、図５は、上記第２の状態下でＭＯＳＦＥＴ３がオンかつＭＯＳＦＥＴ４がオフの場合の電流経路を示し、また図６は、同状態下でＭＯＳＦＥＴ３がオフかつＭＯＳＦＥＴ４がオンの場合の電流経路を示している。 【００２５】 以上の説明から明らかなように、この実施形態に係る電力変換装置は、直流出力端２ａ，２ｂからの逆流を、ＭＯＳＦＥＴ３，４のボディダイオード３ａ，４ａではなくてダイオード９で防止するようにしている。この構成によれば、前述したように、ＭＯＳＦＥＴ３，４のボディダイオード３ａ，４ａの逆回復時間が長くても、先にダイオード９が逆回復する。従って、ボディダイオード３ａ，４ａに逆回復損失がほとんど発生せず、またＭＯＳＦＥＴのターンオン損失も低減される。」 Ａ６「【００２９】 図８は、図７の回路におけるＭＯＳＦＥＴ３，４を制御するための制御回路の構成例を示す。なお、この制御回路は、力率改善を行うものであり、図１の回路におけるＭＯＳＦＥＴ３，４の制御にも当然適用することができる。 この制御回路１００は、電圧誤差増幅器１０１、乗算器１０２、電流誤差増幅器１０３、ＰＷＭコンパレータ１０４、ＰＷＭキャリア信号発生回路１０５、パルス分配回路１０６、過電流基準信号１０７、過電流検出コンパレータ１０８、絶対値回路１０９を備えている。」 Ａ７「【００３３】 パルス分配回路１０６は、ＭＯＳＦＥＴ３，４にゲート信号Ｇ１，Ｇ２を出力する。ゲート信号Ｇ１，Ｇ２はそれぞれオンディレイ（デッドタイム）を設けてＭＯＳＦＥＴ３，４を交互にオンオフさせる。なお、ゲート信号Ｇ１，Ｇ２は図２に示すゲート電圧ＶＧＳ３，ＶＧＳ４と同じものである。また、パルス分配回路１０６は、過電流検出コンパレータ１０８から過電流検出信号が入力された場合に、ゲート信号Ｇ１，Ｇ２のいずれか一方または両方をＬ（ロー）レベルとして、ＭＯＳＦＥＴ３，４をオフさせる。これにより、過電流検出に伴ってインダクタ７の電流を制限することができる。 この制御回路１００によれば、交流入力電圧（交流入力端１ａ，２ｂ間の電圧）および入力電流を加味しながら、この入力電流が正弦波状になるように、かつ、出力電圧（平滑キャパシタ８の両端電圧）が目標電圧Ｖｒｅｆ（に相当する電圧）を維持するようにＭＯＳＦＥＴ３，４をオンオフ制御することができる。」 Ａ８「図１ 」 図１から，“ＭＯＳＦＥＴ３，４は，直流出力端２ａと直流出力端２ｂとの間に直列接続される”態様，“ダイオード５，６は，直流出力端２ａと直流出力端２ｂとの間に直列接続される”態様，“平滑キャパシタ８は，直流出力端２ａと直流出力端２ｂとの間に接続される”態様，“ダイオード５，６の共通接続点が交流入力端１ｂに接続される”態様が読み取れる。 Ａ９「図５ 」 図５及び上記Ａ５の段落【００２４】における「交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態・・・（中略）・・・図５は、上記第２の状態下でＭＯＳＦＥＴ３がオンかつＭＯＳＦＥＴ４がオフの場合の電流経路を示し」との記載から，“交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態下でＭＯＳＦＥＴ３がオンかつＭＯＳＦＥＴ４がオフの場合の電流経路は，交流入力端１ｂからダイオード６，ダイオード９，平滑キャパシタ８，ＭＯＳＦＥＴ３，インダクタ７を通流して交流入力端１ａに至るものである”態様が読み取れる。 Ａ１０「図６ 」 図６及び上記Ａ５の段落【００２４】における「交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態・・・（中略）・・・図６は、同状態下でＭＯＳＦＥＴ３がオフかつＭＯＳＦＥＴ４がオンの場合の電流経路を示し」との記載から，“交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態下でＭＯＳＦＥＴ３がオフかつＭＯＳＦＥＴ４がオンの場合の電流経路は，交流入力端１ｂからダイオード６，ＭＯＳＦＥＴ４，インダクタ７を通流して交流入力端１ａに至るものである”態様が読み取れる。 イ　上記Ａ１，Ａ３～Ａ１０の記載内容からすると，文献１には，次のとおりの発明（以下，「引用発明１」という。）が記載されているものと認められる。 「交流入力から直流出力を得る電力変換装置であって， 電力変換装置は，ＭＯＳＦＥＴ３，４とダイオード５，６で構成されるブリッジ回路を備え，ダイオード９は，ブリッジ回路の正側出力にアノードが接続され，出力端２ａ側に位置する平滑キャパシタの一端にカソードが接続され，インダクタは，交流入力端１ａとＭＯＳＦＥＴ３，４の共通接続点との間に介在させてあるものであり， 時刻Ｔ１でＭＯＳＦＥＴ４のゲート電圧がＬ（ロー）レベルとなるので，ＭＯＳＦＥＴ３，４の双方がオフするデッドタイム期間となり，ＭＯＳＦＥＴ３のゲート電圧は，上記デッドタイム期間の終了時点Ｔ２においてＨ（ハイ）レベルになるものであり， 交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態下では，ＭＯＳＦＥＴ３とＭＯＳＦＥＴ４の動作が逆になるものであり， 直流出力端２ａ，２ｂからの逆流を，ＭＯＳＦＥＴ３，４のボディダイオードではなくてダイオード９で防止するようにしており，ＭＯＳＦＥＴ３，４のボディダイオード３ａ，４ａの逆回復時間が長くても，先にダイオード９が逆回復し，ボディダイオード３ａ，４ａに逆回復損失がほとんど発生せず，ＭＯＳＦＥＴのターンオン損失も低減されるものであり， 制御回路は，パルス分配回路を備えているものであり， パルス分配回路は，ＭＯＳＦＥＴ３，４にゲート信号を出力し，ゲート信号はそれぞれオンディレイ（デッドタイム）を設けてＭＯＳＦＥＴ３，４を交互にオンオフさせるものであり， ＭＯＳＦＥＴ３，４は，直流出力端２ａと直流出力端２ｂとの間に直列接続されるものであり，ダイオード５，６は，直流出力端２ａと直流出力端２ｂとの間に直列接続されるものであり，平滑キャパシタ８は，直流出力端２ａと直流出力端２ｂとの間に接続されるものであり，ダイオード５，６の共通接続点が交流入力端１ｂに接続されており， 交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態下でＭＯＳＦＥＴ３がオンかつＭＯＳＦＥＴ４がオフの場合の電流経路は，交流入力端１ｂからダイオード６，ダイオード９，平滑キャパシタ８，ＭＯＳＦＥＴ３，インダクタ７を通流して交流入力端１ａに至るものであり， 交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態下でＭＯＳＦＥＴ３がオフかつＭＯＳＦＥＴ４がオンの場合の電流経路は，交流入力端１ｂからダイオード６，ＭＯＳＦＥＴ４，インダクタ７を通流して交流入力端１ａに至るものである， 電力変換装置。」 （２）文献２について ア　文献２（特開２０１１－１５１９８４号公報）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｂ１「【００１５】 実施の形態１． （直流電源装置の構成） 図１は、本発明の実施の形態１に係る直流電源装置の回路ブロック図である。 図１で示されるように、本実施の形態に係る直流電源装置は、少なくとも、交流電源１、後述する整流器２１の一方の入力端と交流電源１との間に挿入されたリアクター２、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４並びにダイオード５及びダイオード６によって構成された整流器２１、この整流器２１の出力端間に接続された平滑コンデンサー７、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４のＯＮ／ＯＦＦ動作をさせる制御手段１１、平滑コンデンサー７の両端電圧を検出する直流電圧検出手段１２、並びに、交流電源１の電源電圧を検出する電源電圧検出手段１３を備えている。また、平滑コンデンサー７の両端には負荷８が接続されている。」 Ｂ２「【００５０】 また、上記のＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４は、スーパージャンクション構造のＭＯＳＦＥＴを用いるものとしてもよい。これによって、さらに低損失化を実現することができ、高効率な直流電源装置を得ることができる。ここで、スーパージャンクション構造とは、通常のＭＯＳＦＥＴよりも深いＰ層を持つ構造であり、深いＰ層がＮ層と広く接することによって低オン抵抗でありながら高い耐電圧を有することが知られている。」 （３）文献３について ア　文献３（国際公開第２０１０／０２４４３３号）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｃ１「[0022]　第１の実施の形態に係る半導体装置は、図１～図２に示すように、高抵抗でｎ型不純物をドープされた第１ベース層１２と、第１ベース層１２の裏面に設けられ、ｎ型不純物をドープされたドレイン層１０と、第１ベース層１２の表面に形成され、ｐ型不純物をドープされた第２ベース層１６と、第２ベース層１６の表面に形成され、ｎ型不純物をドープされたソース層１８と、ソース層１８および第２ベース層１６の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置されたゲート電極２２と、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して形成され、ｐ型不純物をドープされたコラム層１４と、ドレイン層１０に設けられたドレイン電極２８と、ソース層１８および第２ベース層１６に設けられたソース電極２６とを備える。ゲート電極２２上には、層間絶縁膜２４が配置されている。図１に示される破線は、ドレイン・ソース間に導通する電流を表す。」 Ｃ２「[0042]（製造方法） 第１の実施の形態に係る半導体装置の製造方法は、図１～図２に示すように、高抵抗で第１導電型の第１ベース層１２を形成する工程と、第１ベース層１２の裏面に第１導電型のドレイン層１０を形成する工程と、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成する工程と、第２ベース層１６の表面に第１導電型のソース層１８を形成する工程と、ソース層１８および第２ベース層１６の表面上にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０上にゲート電極２２を形成する工程と、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して第２導電型のコラム層１４を形成する工程と、ドレイン層１０にドレイン電極２８を形成する工程と、 前記ソース層および前記第２ベース層にソース電極を形成する工程と、コラム層１４に対して重粒子照射を行い、トラップレベルを局所的に形成する工程とを有する。」 Ｃ３「[0045]　第１の実施の形態によれば、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することができる。」 （４）文献４について ア　文献４（特開２０１３－１０２１１１号公報）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｄ１「【０００１】 本発明は、スーパージャンクション構造を有する半導体装置およびその製造方法に関する。」 Ｄ２「【００５２】 トラップレベル領域３２は、逆回復時間の短縮に寄与する。また、空乏層緩和領域３０は、ハードリカバリの緩和に寄与する。 トラップレベル領域３２は、ｎ－型ベース層２の裏面２ａ側から重粒子を照射することによって形成された領域である。トラップレベル領域３２には、キャリヤをトラップして再結合させることにより消失させる再結合中心が多く存在している。これにより、寄生ダイオード１４がターンオフするときにキャリヤを速やかに消失させることができるから、逆回復時間および逆回復電流を低減できる。」 Ｄ３「【００５４】 トラップレベル領域３２の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子の照射を適用することができる。なかでも、質量の大きなヘリウム原子核（３Ｈｅ＋＋、または４Ｈｅ＋＋）は、再結合中心の厚さ方向の分布域を狭くすることができ、厚さ方向に関して狭い範囲に再結合中心を局所的に分布させることができるので、好ましい。 空乏層緩和領域３０は、ｎ－型ベース層２の裏面２ａ側から重粒子を照射し、さらに熱処理によってその重粒子をドナー化して形成された領域である。ドナー化した重粒子は、寄生ダイオード１４がターンオフするときにそのｐｎ接合部から広がる空乏層の広がりを抑制する。これにより、空乏層が広がる速さが緩和されるので、逆回復電流の変化速度を抑制でき、それによって、ハードリカバリを緩和できる。 【００５５】 空乏層緩和領域３０は、ｎ－型ベース層２内において、ｎ－型ベース層２の裏面２ａから設定された深さ位置に厚く（トラップレベル領域３２よりも厚く。たとえば５μｍ～１０μｍ程度の厚さで）広がるように形成されている。空乏層緩和領域３０は、ｐ型コラム層３に接していてもよいし、ｐ型コラム層３に接していなくてもよい。また、空乏層緩和領域３０は、ｐ型コラム層３との重複領域を有していてもよいし、ｐ型コラム層３との重複領域を有しておらず、ｐ型コラム層３の底面３ａとｐ＋型コレクタ層１０との間に全体が位置していてもよい。空乏層緩和領域３０はドナーを含む領域であるので、ｐ型コラム層３の機能を損なわないように、ｐ型コラム層３と重複する領域は、可能な限り少ないことが好ましい。また、空乏層緩和領域３０は、空乏層の広がりを緩和する目的からは、ｐ型コラム層３に近いことが好ましい。そこで、図１に示すように、空乏層緩和領域３０の上側縁がｐ型コラム層３の底面３ａとほぼ一致するように、空乏層緩和領域３０の配置を選択するのが最も好ましい。 【００５６】 空乏層緩和領域３０の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子照射を適用することができる。なかでも、質量の小さなプロトンは、厚さ方向に広く分布するように導入できるので、厚い空乏層緩和領域３０の形成に適している。また、プロトンは、比較的低温（たとえば、３５０℃～４５０℃）の熱処理でドナー化を行える。そのため、たとえば、ドレイン電極１１等の形成前でも形成後でも、プロトンの照射およびそのドナー化（熱処理）を行うことができる。したがって、プロトンを用いることにすれば、プロセスの自由度が増す。」 （５）文献５について ア　文献５（特開２０１４－１６５３０６号公報）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｅ１「【０００１】 この発明は、ＭＯＳＦＥＴなどのパワー半導体装置に関し、特に、ドリフト層として半導体基板の主面と垂直方向に伸び、主面に平行な方向にｎ型カラムおよびｐ型カラムを交互に隣接配置させる超接合構造（並列ｐｎカラム構造：スーパージャンクションとも言う）を有する超接合半導体装置の製造方法に関する。」 Ｅ２「【００３９】 この素子表面構造２９はプレーナゲート構造であるが図１５に示すようなトレンチゲート構造の素子表面構造２９ａであっても構わない。 この素子表面構造２９ａは、並列ｐｎ層の表面層に形成されたｐベース領域１１ａと、ｐベース領域１１ａの表面層に形成されたｐ＋コンタクト領域１２ａおよびｎ＋ソース領域１３ａを備える。また、ｐベース領域１１ａの表面からｎ型カラムに達するトレンチ１４ｂと、そのトレンチ１４ｂ内にゲート酸化膜１４ａを介して形成されたゲート電極１５ａを備えている。さらに、ゲート電極を覆うように形成された層間絶縁膜１６ａと、層間絶縁膜１６ａの開口部にｐ＋コンタクト領域１２ａおよびｎ＋ソース領域１３ａに接するソース電極１７ａを備える。並列ｐｎ層３０ａのうちトレンチ１４ｂ（素子表面構造２９ａ）より下に位置する個所が並列ｐｎ層３０となる。 （７）図７に示すように、ｎ型半導体基板１の裏面を研削・研磨により減らし全体を６０μｍ～８０μｍ程度にする（この厚さは半導体装置の耐圧によって変わる）。研削・研磨後の裏面１ａ側からプロトン照射１８を行いｐベース領域１１下（素子表面構造２９下）に位置する並列ｐｎ層３０に、例えば、０．５ＭｅＶ程度の照射エネルギーでプロトン１９を打ち込み、プロトン照射層２０を形成する。照射されたプロトン１９が分布する箇所の前面には結晶欠陥２１による欠陥層２２が広がっている。」 （６）文献６について ア　文献６（特開２０１５－６１３２２号公報）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｆ１「【０００１】 本発明は、電力変換装置に関する。」 Ｆ２「【００１２】 ＜構成＞ 図１を参照すると、本発明の一実施形態としての電力変換装置１０は、インバータ回路であって、交流電源１１から入力された交流電力を直流電力に変換して、変換後の電力を直流負荷１２に出力するように構成されている。この電力変換装置１０は、電力変換回路１３と制御部１４とを備えている。」 Ｆ３「【００１６】 電力変換回路１３における出力側、すなわち一対の直流出力端子３０ｃ，３０ｄ側には、平滑コンデンサ３２、及びスイッチング素子３３～３６が設けられている。平滑コンデンサ３２は、一対の直流出力端子３０ｃ，３０ｄの間に設けられている。すなわち、平滑コンデンサ３２は、直流出力端子３０ｃに接続された電力ラインと、直流出力端子３０ｄに接続された電力ラインと、を接続（短絡）するように設けられた電力ラインに介装されている。 【００１７】 スイッチング素子３３～３６は、ＭＯＳゲート構造を有する半導体スイッチング素子であって、フィルタ回路３１と平滑コンデンサ３２との間に設けられている。本実施形態においては、スイッチング素子３３～３６は、いわゆる「パワーＭＯＳＦＥＴ」であって、その内部に寄生ダイオード成分を有している。以下、スイッチング素子３３，３４，３５及び３６における、トランジスタ動作部分をそれぞれスイッチング部分Ｑ１，Ｑ２，Ｑ３及びＱ４と称し、寄生ダイオード成分をそれぞれダイオード部分Ｄ１，Ｄ２，Ｄ３及びＤ４と称することがある。 【００１８】 本発明の「第一スイッチング素子」に相当するスイッチング素子３３は、Ｎチャンネル型のＭＯＳＦＥＴであって、ドレインが直流出力端子３０ｃに接続されている。本発明の「第二スイッチング素子」に相当するスイッチング素子３４は、Ｎチャンネル型のＭＯＳＦＥＴであって、ソースが直流出力端子３０ｄに接続されている。スイッチング素子３３のソースは、スイッチング素子３４のドレインに接続されている。このようにして、スイッチング素子３３及び３４は、一対の直流出力端子３０ｃ，３０ｄ間にて直列接続されている。 【００１９】 本発明の「第三スイッチング素子」に相当するスイッチング素子３５は、Ｎチャンネル型のＭＯＳＦＥＴであって、ドレインが直流出力端子３０ｃに接続されている。本発明の「第四スイッチング素子」に相当するスイッチング素子３６は、Ｎチャンネル型のＭＯＳＦＥＴであって、ソースが直流出力端子３０ｄに接続されている。スイッチング素子３５のソースは、スイッチング素子３６のドレインに接続されている。このようにして、スイッチング素子３５及び３６は、一対の直流出力端子３０ｃ，３０ｄ間にて直列接続されている。また、スイッチング素子３３及び３４の直列接続体と、スイッチング素子３５及び３６の直列接続体とが、並列に設けられている。 【００２０】 スイッチング素子３３とスイッチング素子３４との接続部は、フィルタ回路３１におけるリアクトル３１ａを介して、交流入力端子３０ａに接続されている。同様に、スイッチング素子３５とスイッチング素子３６との接続部は、フィルタ回路３１におけるリアクトル３１ｂを介して、交流入力端子３０ｂに接続されている。 【００２１】 本実施形態においては、「メインスイッチング素子」に相当する、下アーム側のスイッチング素子３４及び３６は、スーパージャンクション構造を有するＭＯＳＦＥＴである。これらスイッチング素子３４及び３６は、一対の直流出力端子３０ｃ，３０ｄ間の出力電圧である直流電圧が所望値となるようなオンデューティ比でＰＷＭ制御されるように設けられている。一方、「サブスイッチング素子」に相当する、上アーム側のスイッチング素子３３及び３５は、スーパージャンクション構造を有さない通常型（シリコン型あるいはシリコンカーバイド型）のＭＯＳＦＥＴである。これらスイッチング素子３３及び３５は、スイッチング素子３４及び３６と相補的にオンオフされることで、電力変換回路１３にて同期整流動作を実現可能に設けられている。」 Ｆ４「【００２６】 制御部１４は、入出力電力に対応する特性値が所定値を超える（あるいは所定値以上である）場合にスイッチング素子３３及び３５とスイッチング素子３４及び３６とを相補的にオンオフさせることで、電力変換回路１３にて同期整流動作を実現するようになっている。また、本実施形態においては、制御部１４は、上述の特性値が所定値以下（あるいは未満）である場合に、スイッチング素子３３及び３５をオフに保持することで、同期整流動作を停止させるようになっている。」 Ｆ５「【００３９】 ＜動作＞ 本実施形態の構成は、上述のように、スーパージャンクション構造を有するＭＯＳＦＥＴ（スイッチング素子３４，３６）と通常型（シリコン型あるいはシリコンカーバイド型）のＭＯＳＦＥＴ（スイッチング素子３３，３５）とによる「ハイブリッド構成」を有している。スーパージャンクション構造を有するＭＯＳＦＥＴは、シリコンカーバイド型よりも安価であるとともに、シリコン型（Ｄ－ＭＯＳＦＥＴ）よりもオン抵抗が低い等のために低損失化に有効である。したがって、本実施形態のような「ハイブリッド構成」によれば、高効率化と低損失化とが良好に達成可能である。」 Ｆ６「【００４７】 次に、スイッチング素子３３（スイッチング部分Ｑ１）及びスイッチング素子３５（スイッチング部分Ｑ３）のゲート信号について説明する。入力電圧Ｖａｃ（交流入力電圧センサ４７による検出値）の絶対値が所定値Ｖｒｅｆを超える場合には、同期整流停止判定部４１７から、同期整流動作を許可する信号「１」（同期整流許可信号）が出力される。一方、入力電圧Ｖａｃの絶対値が所定値Ｖｒｅｆ以下である場合には、同期整流停止判定部４１７から、同期整流動作を停止する信号「０」（同期整流停止信号）が出力される。」 Ｆ７「【００４９】 同期整流許可信号すなわち「１」が入力された場合、アンドゲート４２６は、オアゲート４２１の出力がノットゲート４２４によって反転されたものに対応する信号を、スイッチング素子３３（スイッチング部分Ｑ１）のゲート信号として出力する。この場合、上アーム側のスイッチング素子３３は、これと直列に接続された下アーム側のスイッチング素子３４と相補的にオンオフされる。これにより、同期整流動作が実現される。」 Ｆ８「【００６３】 また、本発明は、図１１に示されているような回路構成にも良好に適用され得る。この図１１の構成においては、フィルタ回路３１と、スイッチング素子３３～３６からなるブリッジ回路と、の間に、スイッチング素子３７，３８が設けられている。」 Ｆ９「図５ 」 図５から，“Ｑ１がＯＦＦかつＱ２がＯＮのｍｏｄｅ１の場合にリアクトル３１ａから流入する電流の経路は，リアクトル３１ａ，ＭＯＳＦＥＴ３４（Ｑ２），ＭＯＳＦＥＴ３６，を通流してリアクトル３１ｂに至るものである”態様，“Ｑ１がＯＮかつＱ２がＯＦＦのｍｏｄｅ３の場合にリアクトル３１ａから流入する電流の経路は，リアクトル３１ａ，ＭＯＳＦＥＴ３３（Ｑ１），平滑コンデンサ３２，ＭＯＳＦＥＴ３６，を通流してリアクトル３１ｂに至るものである”態様，“Ｑ２をＯＦＦし，所定時間経過後に，Ｑ１をＯＮし，Ｑ２をＯＮする所定時間前にＱ１をＯＦＦする”態様が読み取れる。 イ　上記Ｆ１～Ｆ４，Ｆ６～Ｆ７，Ｆ９の記載内容からすると，文献６には，次のとおりの発明（以下，「引用発明６」という。）が記載されているものと認められる。 「電力変換装置であって， 電力変換装置は，交流電源から入力された交流電力を直流電力に変換して，変換後の電力を直流負荷に出力するように構成され， 平滑コンデンサは，一対の直流出力端子３０ｃ，３０ｄの間に設けられており， スイッチング素子は，その内部に寄生ダイオード成分を有し，スイッチング素子３５及び３６における寄生ダイオード成分をそれぞれダイオード部分Ｄ３及びＤ４と称し， スイッチング素子３３及び３４は，一対の直流出力端子３０ｃ，３０ｄ間にて直列接続され， スイッチング素子３５及び３６は，一対の直流出力端子３０ｃ，３０ｄ間にて直列接続され， スイッチング素子３３とスイッチング素子３４との接続部は，リアクトル３１ａを介して，交流入力端子３０ａに接続され，スイッチング素子３５とスイッチング素子３６との接続部は，交流入力端子３０ｂに接続され， スイッチング素子３４は，スーパージャンクション構造を有するＭＯＳＦＥＴであり，スイッチング素子３３は，スーパージャンクション構造を有さないＭＯＳＦＥＴであり， 制御部は，スイッチング素子３３とスイッチング素子３４とを相補的にオンオフさせ， 入力電圧Ｖａｃの絶対値が所定値Ｖｒｅｆを超える場合には，同期整流許可信号が出力され， 同期整流許可信号が入力された場合，スイッチング素子３３は，スイッチング素子３４と相補的にオンオフされるものであり， Ｑ１がＯＦＦかつＱ２がＯＮのｍｏｄｅ１の場合にリアクトル３１ａから流入する電流の経路は，リアクトル３１ａ，ＭＯＳＦＥＴ３４（Ｑ２），ＭＯＳＦＥＴ３６，を通流してリアクトル３１ｂに至るものであり，Ｑ１がＯＮかつＱ２がＯＦＦのｍｏｄｅ３の場合にリアクトル３１ａから流入する電流の経路は，リアクトル３１ａ，ＭＯＳＦＥＴ３３（Ｑ１），平滑コンデンサ３２，ＭＯＳＦＥＴ３６，を通流してリアクトル３１ｂに至るものであり，Ｑ２をＯＦＦし，所定時間経過後に，Ｑ１をＯＮし，Ｑ２をＯＮする所定時間前にＱ１をＯＦＦするものである， 電力変換装置。」 （７）文献７について ア　文献７（特開２００９－４６６８号公報）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｇ１「【００１４】 素子領域１において形成されるトランジスタは、Ｎ型ドリフト層１１と、このＮ型ドリフト層１１中に形成される複数のＰ型ピラー層１２から構成されるスーパージャンクション構造を有している。Ｎ型ドリフト層１１の一方の表面（図１において、下側の表面）に、Ｎ型ドリフト層１１よりも不純物濃度の高いＮ＋型ドレイン層１３が形成され、Ｎ＋型ドレイン層１３の表面には、不図示のドレイン電極が形成されている。尚、本実施の形態では、ドリフト層１４は、Ｎ型ドリフト層１１とＰ型ピラー層１２からなり、また、ドリフト層１４は、素子領域１に形成されるドリフト層１４Ａと、終端領域２に形成されるドリフト層１４Ｂからなる。また、Ｎ型ドリフト層１１とＮ＋型ドレイン層１３の形成方法は、Ｎ型ドリフト層１１の片面に不純物を拡散する方法や、Ｎ＋型ドレイン層１３を基板としてＮ型ドリフト層１１を結晶成長させる方法により形成される。」 Ｇ２「【００２４】 具体的には、本実施の形態における半導体装置を製造するプロセスの途中において、終端領域２のドリフト層１４Ｂに、電子線照射、プロトン照射、ヘリウム照射或いはＰｔ等の重金属を表面に付着させた後、熱拡散を行なう。これにより、終端領域２のドリフト層１４Ｂにおけるキャリアライフタイムの値を素子領域１のドリフト層１４Ａにおけるキャリアライフタイムの値よりも低くしているのである。このように、終端領域２のドリフト層１４Ｂにおけるキャリアライフタイムの値を低くすることにより、逆バイアス時における漏れ電流を増大させることなく、この終端領域２におけるアバランシェ耐量を高めるとともに、トランジスタの内蔵ダイオードの逆回復時における逆回復特性を改善することができ、半導体装置における全体の耐圧を高めることができる。 【００２５】 なお、本実施の形態では、終端領域２におけるキャリアライフタイムは、１〔μｓ〕以下であることが好ましい。 【００２６】 また、本実施の形態を別の側面から捉えるならば、本実施の形態における半導体装置を製造するプロセスの途中において、終端領域２のドリフト層１４Ｂに、電子線照射、プロトン照射、ヘリウム照射或いはＰｔ等の重金属を表面に付着させた後、熱拡散を行なうことにより、終端領域２のドリフト層１４Ｂにおける抵抗の値を素子領域１における抵抗の値よりも高くなるように構成されている。このように、終端領域２のドリフト層１４Ｂにおける抵抗値を高くすることにより、半導体装置における全体の耐圧を高めることができる。」 （８）文献８について ア　文献８（特開２０１１－１６６０５２号公報）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｈ１「【００２６】 図２に、インバータ回路に用いられている半導体素子１４ａの素子部と終端部の境界近傍の断面図を模式的に示す。なお、他の半導体素子１４ｂ，１６ａ，１６ｂも、半導体素子１４ａと共通の形態を備えている。図２に示されるように、半導体素子１４ａは、縦型のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であり、半導体基板５０と、半導体基板５０の裏面のうちの素子部と終端部の双方に亘って設けられているドレイン電極３０と、半導体基板５０の表面のうちの素子部に設けられているソース電極３７と、半導体基板５０の表層部に設けられている複数の絶縁トレンチゲート３６を備えている。」 Ｈ２「【００３０】 半導体素子１４ａはさらに、ライフタイムが短縮化された欠陥領域４３を備えていることを特徴としている。欠陥領域４３は、終端部のみに選択的に形成されており、素子部に形成されていないことを特徴としている。欠陥領域４３は、意図的に欠陥４２が形成された領域である。このライフタイム用の欠陥領域４３は、従来既知の様々な技術を用いて形成することができる。一例では、プロトン（Ｈ）又はヘリウム（Ｈｅ）等を終端部に選択的にイオン照射し、欠陥領域４３を形成してもよい。なお、ソース電極３７を形成した後にイオン照射を実施すれば、そのイオン照射に対してソース電極３７をマスクとして機能させることができる。このため、欠陥領域４３を形成するための専用のマスクを用意しなくても、終端部に欠陥領域４３を選択的に形成することができる。なお、半導体素子１４ａは、ドリフト領域３２がｐ型コラムとｎ型コラムで構成されるスーパージャンクション構造であってもよい。また、半導体素子１４ａは、ドレイン領域３１がｐ＋型の部分領域とｎ＋型の部分領域で構成されていてもよい。この半導体素子１４ａは、いわゆる縦型のコレクタショート型ＩＧＢＴ(Insulated Gate Bipolar Transistor)である。」 （９）文献９について ア　文献９（特開２０１５－１３５９８７号公報）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｊ「【００４４】 （製造方法） 第１の実施の形態に係る半導体装置の製造方法は、図１～図２に示すように、高抵抗で第１導電型の第１ベース層１２を形成する工程と、第１ベース層１２の裏面に第１導電型のドレイン層１０を形成する工程と、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成する工程と、第２ベース層１６の表面に第１導電型のソース層１８を形成する工程と、ソース層１８および第２ベース層１６の表面上にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０上にゲート電極２２を形成する工程と、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して第２導電型のコラム層１４を形成する工程と、ドレイン層１０にドレイン電極２８を形成する工程と、 前記ソース層および前記第２ベース層にソース電極を形成する工程と、コラム層１４に対して重粒子照射を行い、トラップレベルを局所的に形成する工程とを有する。 【００４５】 トラップレベルを局所的に形成する工程は、図９に示すように、コラム層１４の底面を基準とし、コラム層１４の底面からの距離と逆回復時間ｔｒｒとの関係より第１の位置ＰＢを決定する工程と、コラム層１４の底面からの距離とドレイン・ソース間飽和電流ＩDSSとの関係より求めた第２の位置ＰＡを決定する工程と、第１の位置ＰＢと第２の位置ＰＡとの間に減衰ピーク位置が含まれるように重粒子照射を実施する工程とを有する。 【００４６】 第１の実施の形態によれば、ドレイン・ソース間飽和電流ＩDSSおよびゲート・ソース間しきい値電圧の劣化を抑制しつつ、内蔵ダイオードの逆回復特性の向上を実現することができる。これによって、スイッチングロスの低減と、ダイオード逆回復損失の低減が可能となった。」 （１０）文献１０について ア　文献１０（特開２０１２－７０４９０号公報）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｋ１「【００６７】 図６に示したように、ソフトスタート制御部１１ｂは、デューティサイクルのスタート段階において、オン時比率（Ｄ）が０から徐々に増加するように制御する（同図の６１ａおよび６２ａ参照）。これにより、駆動信号生成部１１ｃによって生成されるＰＷＭ信号の各パルス幅は、デューティサイクルのスタート段階において、徐々に広くなるように調整される（同図の６１ｂおよび６２ｂ参照）。」 Ｋ２「【００９５】 図１１の（Ａ）には、ソフトスタート制御を行った場合における、入力電圧（Ｖｉｎ）、インダクタＬ電流（ｉＬ）および入力電流（ｉｉｎ）の波形を示している。図１１の（Ａ）に示すように、ソフトスタート制御を行った場合には、入力電圧（Ｖｉｎ）の極性が負から正へ切り替わるゼロクロスポイント直後において、入力電圧（Ｖｉｎ）、インダクタＬ電流（ｉＬ）および入力電流（ｉｉｎ）に大きな乱れはみられない（図１１の１１１ａ、１１１ｂおよび１１１ｃ参照）。」 （１１）文献１１について ア　文献１１（特許第４９３５２５１号公報）には，図面とともに次の事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｌ「【００１６】 第５の発明は、上記第１乃至第３の何れか１の発明において、上記インバータ回路（5）で変換した交流電力によって圧縮機を駆動するものである。 【００１７】 上記の発明では、例えば、空調機や冷蔵庫等に設けられる圧縮機の電動機が駆動され、この圧縮機の高効率化および低ノイズ化が図られる。 【００１８】 第６の発明は、第５の発明において、上記圧縮機は、空調機の冷媒回路に設けられるものである。」 （１２）文献１２について ア　文献１２（国際公開第２００８／０９０９１７号）には，図面とともに次の事項が記載されている。 Ｍ「[0097]　本発明は、直流電源装置とそれを備えた空気調和機に利用できる。」 ５　当審の判断 ５－１　特許法第２９条第２項について （１）　本件発明１について ア　本件発明１と引用発明１とを対比すると，次のことがいえる。 （ア）　引用発明１の「電力変換装置」は，「交流入力から直流出力を得る」ものであり，直流出力のための電源装置であるといえるから，本件発明１の「直流電源装置」に相当する。 （イ）　引用発明１の「直流出力端２ａ，２ｂ」は，一方の出力端が正側のものであり，他方の出力端が負側のものであるといえ，引用発明１は，「ブリッジ回路の正側出力に」「ダイオード９」を介して「出力端２ａ」が設けられていることから，引用発明１の「直流出力端２ａ」と「直流出力端２ｂ」は，それぞれ，本件発明１の「直流出力電源の正極端子」と「直流出力電源の」「負極端子」に相当する。また，引用発明１は，「ＭＯＳＦＥＴ３，４は，直流出力端２ａと直流出力端２ｂとの間に直列接続されるものであり」，「ダイオード５，６は，直流出力端２ａと直流出力端２ｂとの間に直列接続されるものであ」るから，引用発明１の「ＭＯＳＦＥＴ３，４」と「ダイオード５，６」は，それぞれ，本件発明１の「正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴ」と「正極端子と負極端子の間に直列接続された第１、第２のダイオード」に相当する。さらに，引用発明１は，「電力変換装置は，ＭＯＳＦＥＴ３，４とダイオード５，６で構成されるブリッジ回路を備え」ており，引用発明１の「ブリッジ回路」は，交流入力を直流出力に整流するための回路であるといえるから，引用発明１の「ＭＯＳＦＥＴ３，４とダイオード５，６で構成されるブリッジ回路」は，本件発明１の「第１、第２のＭＯＳＦＥＴおよび」「第１、第２のダイオードを有するブリッジ整流回路」に相当する。 してみると，引用発明１の「電力変換装置」と本件発明１の「直流電源装置」とは，“直流出力電源の正極端子と負極端子との間に直列接続された第１，第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された第１，第２のダイオードを有するブリッジ整流回路を備える”ものである点で一致する。 （ウ）　引用発明１は，「インダクタは，交流入力端１ａとＭＯＳＦＥＴ３，４の共通接続点との間に介在させてある」ことから，引用発明１の「インダクタ」は，交流電源の一端とＭＯＳＦＥＴ３，４の直列接続点との間に接続されているといえる。また，「インダクタ」とはインダクタンスを実現するための素子であって，パワーエレクトロニクスの技術分野においては「リアクトル」とも呼ばれるものであるから，引用発明１の「インダクタ」は，本件発明１の「リアクトル」に相当する。 してみると，上記（イ）の検討内容も踏まえると，引用発明１の「電力変換装置」と本件発明１の「直流電源装置」とは，“交流電源の一端と前記第１，第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトルを備える”ものである点で一致する。 （エ）　引用発明１の「平滑キャパシタ」は，「直流出力端２ａと直流出力端２ｂとの間に接続されるもの」である。また，「キャパシタ」とは電荷を蓄積するための素子であって，コンデンサとも呼ばれるものであるから，引用発明１の「平滑キャパシタ」は，本件発明１の「平滑コンデンサ」に相当する。 してみると，引用発明１の「電力変換装置」と本件発明１の「直流電源装置」とは，“直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサを備える”ものである点で一致する。 （オ）　引用発明１の「制御回路」は，「パルス分配回路を備えている」ものであり，引用発明１の「パルス分配回路」は，「ＭＯＳＦＥＴ３，４にゲート信号を出力し，ゲート信号はそれぞれオンディレイ（デッドタイム）を設けてＭＯＳＦＥＴ３，４を交互にオンオフさせる」ものであり，「ＭＯＳＦＥＴ３，４を交互にオンオフさせる」とは，ＭＯＳＦＥＴ３，４，３，４・・・との順序で，そのオン／オフを繰り返すことを意味しているといえるから，引用発明１の「制御回路」は，ＭＯＳＦＥＴ３，４をオン／オフさせる動作を，複数回繰り返すものであるといえる。また，引用発明１は，「交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態下でＭＯＳＦＥＴ３がオンかつＭＯＳＦＥＴ４がオフの場合の電流経路は」「ＭＯＳＦＥＴ３，インダクタ７を通流し」，「交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態下でＭＯＳＦＥＴ３がオフかつＭＯＳＦＥＴ４がオンの場合の電流経路は」「ＭＯＳＦＥＴ４，インダクタ７を通流」するのであるから，引用発明１の「制御回路」は，ＭＯＳＦＥＴ３，４を交互にオンオフさせることで，インダクタに流れる電流をＭＯＳＦＥＴ３，４のどちらか一方に通電するものであるといえる。 してみると，上記（イ）及び（ウ）の検討内容も踏まえると，引用発明１の「電力変換装置」と本件発明１の「直流電源装置」とは，“前記リアクトルに流れる電流を前記第１，第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１，第２のＭＯＳＦＥＴをオン／オフさせる制御回路を備える”ものである点で一致する。 （カ）　引用発明１は，「ダイオード５，６の共通接続点が交流入力端１ｂに接続されている」ことから，引用発明１の「電力変換装置」と本件発明１の「直流電源装置」とは，“交流電源の他端が第１，第２のダイオードの直列接続点に接続され”るものである点で一致する。 （キ）　引用発明１は，「時刻Ｔ１でＭＯＳＦＥＴ４のゲート電圧がＬ（ロー）レベルとなるので，ＭＯＳＦＥＴ３，４の双方がオフするデッドタイム期間となり，ＭＯＳＦＥＴ３のゲート電圧は，上記デッドタイム期間の終了時点Ｔ２においてＨ（ハイ）レベルにな」り，「交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態下では，ＭＯＳＦＥＴ３とＭＯＳＦＥＴ４の動作が逆になる」のであるから，ＭＯＳＦＥＴ４をオンする所定時間前にＭＯＳＦＥＴ３をオフする動作を，交流入力端１ｂの電圧が交流入力端１ａの電圧よりも高い第２の状態下で行うものであるといえる。また，引用発明１は，「第２の状態下で」「ＭＯＳＦＥＴ４がオンの場合の電流経路は，交流入力端１ｂからダイオード６，ＭＯＳＦＥＴ４，インダクタ７を通流して交流入力端１ａに至るものである」から，引用発明１の「ＭＯＳＦＥＴ４」は，第２の状態下でオンとなることで，インダクタがダイオード６を介して交流電源を短絡する側のものであるといえる。さらに，引用発明１は，「第２の状態下で」「ＭＯＳＦＥＴ３がオン」「の場合の電流経路は，交流入力端１ｂからダイオード６，ダイオード９，平滑キャパシタ８，ＭＯＳＦＥＴ３，インダクタ７を通流して交流入力端１ａに至るものである」から，引用発明１の「ＭＯＳＦＥＴ３」は，第２の状態下でオンとなることで，平滑キャパシタに通流する側のものであるといえる。 してみると，上記（イ），（ウ），及び（オ）の検討も踏まえると，引用発明１の「制御回路」と本件発明１の「制御回路」とは，“第１，第２のＭＯＳＦＥＴのうち，リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を，前記交流電源の半周期内に行う”ものである点で一致する。 したがって，本件発明１と引用発明１との間には，次の一致点，相違点があるといえる。 （一致点） 「直流出力電源の正極端子と負極端子との間に直列接続された第１，第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された第１，第２のダイオードを有するブリッジ整流回路と， 交流電源の一端と前記第１，第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトルと， 前記直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサと， 前記リアクトルに流れる電流を前記第１，第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１，第２のＭＯＳＦＥＴをオン／オフさせる制御回路と， を備え， 前記交流電源の他端が前記第１，第２のダイオードの直列接続点に接続され， 前記制御回路は，前記第１，第２のＭＯＳＦＥＴのうち，前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を，前記交流電源の半周期内に行う， ことを特徴とする直流電源装置。」 （相違点） （相違点１） 本件発明１は，「制御回路」が，「交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１、第２のＭＯＳＦＥＴをオン／オフさせる」のに対し，引用発明１の「制御回路」は，通電する動作を複数回繰り返すことを，「交流電源の半周期内に」行うことについて特定されていない点。 （相違点２） 本件発明１は，「各前記第１、第２のＭＯＳＦＥＴは、半導体のドリフト領域においてｐ型半導体層とｎ型半導体層とを交互に配置したスーパージャンクション構造を有し、かつ、前記ｐ型半導体層に重金属を拡散させるか、または、重粒子の粒子線を照射されて」いるのに対し，引用発明１のＭＯＳＦＥＴ３，４は，このような構成を有することについて特定されていない点。 （相違点３） 本件発明１は，「制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す」のに対し，引用発明１の制御回路は，「交流電源の半周期内に」「前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオン」することについて特定されておらず，交流電源を短絡する側のＭＯＳＦＥＴをオフし，平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし，交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を，「交流電源の半周期内に複数回繰返す」ことについても特定されていない点。 （相違点についての判断） 事案に鑑みて，上記相違点２について先に検討する。引用発明１は，「ＭＯＳＦＥＴ３，４のボディダイオード３ａ，４ａの逆回復時間が長くても、先にダイオード９が逆回復し，ボディダイオード３ａ，４ａに逆回復損失がほとんど発生せず，ＭＯＳＦＥＴのターンオン損失も低減される」ものであり，また，上記文献１の上記Ａ２の段落【０００７】に，発明が解決しようとする課題として，「ＭＯＳＦＥＴのボディダイオードは、ＭＯＳＦＥＴチップの製造工程において電子線等の照射処理をすることによってそのキャリアライフタイムを短縮することが可能であり」，「このような手法によって逆回復時間を短縮したＭＯＳＦＥＴが製品化されているが、逆回復時間の短縮と相反してオン抵抗が増加するため、このようなＭＯＳＦＥＴを」「使用しても、結果的に高効率化が困難になる」ことが記載されていることを踏まえると，電子線等の照射処理をすることによってそのキャリアライフタイムを短縮したＭＯＳＦＥＴは，引用発明１がその適用を排斥しているものであるといえる。 さらに，上記文献７の「トランジスタは、Ｎ型ドリフト層」「と、このＮ型ドリフト層」「中に形成される複数のＰ型ピラー層」「から構成されるスーパージャンクション構造を有している。」「ドリフト層」「は、Ｎ型ドリフト層」「とＰ型ピラー層」「からなり、」「ドリフト層」「に、」「ヘリウム照射或いは」「重金属を表面に付着させた後、熱拡散を行なう。」「ドリフト層」「におけるキャリアライフタイムの値を低くすることにより」「内蔵ダイオードの逆回復時における逆回復特性を改善することができ」「ドリフト層」「における抵抗値を高くする」との記載から，ドリフト領域においてｐ型半導体層とｎ型半導体層とを交互に配置したスーパージャンクション構造を有し，かつ，前記ｐ型半導体層に重金属を拡散させるか，または，重粒子の粒子線を照射されている半導体が，キャリアライフタイムを短縮するものであることは，技術常識であり，引用発明１のＭＯＳＦＥＴ３，４として，ドリフト領域においてｐ型半導体層とｎ型半導体層とを交互に配置したスーパージャンクション構造を有し，かつ，前記ｐ型半導体層に重金属を拡散させるか，または，重粒子の粒子線を照射されている構成を適用することには，阻害要因が存在する。 してみると，引用発明１に基づいて，相違点２に係る本件発明１の構成とすることは，当業者が容易になし得ることであるとはいえない。 したがって，本件発明１は，他の相違点を検討するまでもなく，当業者であっても引用発明１，文献２～６に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。 イ　次に，本件発明１と引用発明６とを対比すると，次のことがいえる。 (ア)　引用発明６の「電力変換装置」は，「交流電源から入力された交流電力を直流電力に変換して，変換後の電力を直流負荷に出力するように構成されている」ものであり，直流出力のための電源装置であるといえるから，本件発明１の「直流電源装置」に相当する。 (イ)　引用発明６の「一対の直流出力端子３０ｃ，３０ｄ」は，直流出力のための一対の端子であり，直流出力のための一対の端子が，正極端子と負極端子とからなるものであることは技術常識であるから，引用発明６の「直流出力端子３０ｃ，３０ｄ」は，本件発明１の「直流出力電源の正極端子」と「直流出力電源の」「負極端子」に相当する。また，引用発明６は，「スイッチング素子３３及び３４は，一対の直流出力端子３０ｃ，３０ｄ間にて直列接続されている」ものであり，「スイッチング素子３３は」「ＭＯＳＦＥＴであり」，「スイッチング素子３４は」「ＭＯＳＦＥＴであ」ることから，引用発明６の「スイッチング素子３３及び３４」は，本件発明１の「正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴ」に相当する。さらに，引用発明６は，「スイッチング素子３５及び３６は，一対の直流出力端子３０ｃ，３０ｄ間にて直列接続されている」ものであり，「スイッチング素子は，その内部に寄生ダイオード成分を有し」ており，「スイッチング素子３５及び３６における寄生ダイオード成分をそれぞれダイオード部分Ｄ３及びＤ４と称する」ものであることから，引用発明６の「ダイオード部分Ｄ３及びＤ４」と本件発明１の「第１、第２のダイオード」とは，正極端子と負極端子との間に直列接続された２つの素子のそれぞれにおける第１及び第２のダイオード部分である点で一致する。加えて，上記文献６の上記Ｆ８の段落【００６３】における「スイッチング素子３３～３６からなるブリッジ回路」との記載から，引用発明６の「スイッチング素子３３及び３４」並びに「スイッチング素子３５及び３６」が，「ブリッジ回路」を構成するものであるのは明らかであり，ブリッジ回路を構成するこれらのスイッチング素子は，全体として交流電力を直流電力に整流するためのものであるといえるから，引用発明６の「スイッチング素子３３及び３４」並びに「スイッチング素子３５及び３６」からなる回路は，本件発明１の「ブリッジ整流回路」に相当する。 してみると，引用発明６の「電力変換装置」と本件発明１の「直流電源装置」とは，“直流出力電源の正極端子と負極端子との間に直列接続された第１，第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された内部に第１のダイオード部分を有する素子と内部に第２のダイオード部分を有する素子，を有するブリッジ整流回路を備える”ものである点で一致する。 (ウ)　引用発明６は，「スイッチング素子３３とスイッチング素子３４との接続部は，リアクトル３１ａを介して，交流入力端子３０ａに接続され」ているものであるから，引用発明６の「リアクトル３１ａ」は，交流電源の一端とスイッチング素子３３及びスイッチング素子３４の直列接続点との間に接続されているといえる。 してみると，上記（イ）の検討内容も踏まえると，引用発明６の「電力変換装置」と本件発明１の「直流電源装置」とは，“交流電源の一端と前記第１，第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトルを備える”ものである点で一致する。 (エ)　引用発明６は，「平滑コンデンサは，一対の直流出力端子３０ｃ，３０ｄの間に設けられている」ものであるから，引用発明６の「電力変換装置」と本件発明１の「直流電源装置」とは，“直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサを備える”ものである点で一致する。 (オ)　引用発明６は，「制御部は，スイッチング素子３３とスイッチング素子３４とを相補的にオンオフさせ」，「入力電圧Ｖａｃの絶対値が所定値Ｖｒｅｆを超える場合には，同期整流許可信号が出力され」，「同期整流許可信号が入力された場合，スイッチング素子３３は，スイッチング素子３４と相補的にオンオフされる」ものであり，「スイッチング素子３３とスイッチング素子３４とを相補的にオンオフさせ」るとは，スイッチング素子３３，スイッチング素子３４，スイッチング素子３３，スイッチング素子３４・・・との順序で，そのオン／オフを繰り返すことを意味しているといえるから，引用発明６の「制御部」は，交流電源の半周期内のうち入力電圧の絶対値が所定値を超える期間において，スイッチング素子３３，３４をオン／オフさせる動作を複数回繰り返すものであるといえる。また，引用発明６は，「Ｑ１がＯＦＦかつＱ２がＯＮのｍｏｄｅ１の場合にリアクトル３１ａから流入する電流の経路は，リアクトル３１ａ，ＭＯＳＦＥＴ３４（Ｑ２）を通流し」，「Ｑ１がＯＮかつＱ２がＯＦＦのｍｏｄｅ３の場合にリアクトル３１ａから流入する電流の経路は，リアクトル３１ａ，ＭＯＳＦＥＴ３３（Ｑ１）を通流」するのであるから，引用発明６の「制御部」は，スイッチング素子３３，３４をオンオフさせることで，リアクトル３１ａに流れる電流をスイッチング素子３３，３４のどちらか一方に通電するものであるといえる。 してみると，上記（イ）及び（ウ）の検討内容も踏まえると，引用発明６の「電力変換装置」と本件発明１の「直流電源装置」とは，“前記交流電源の半周期内に，前記リアクトルに流れる電流を前記第１，第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１，第２のＭＯＳＦＥＴをオン／オフさせる制御回路を備える”ものである点で一致する。 (カ)　引用発明６は，「スイッチング素子３５とスイッチング素子３６との接続部は，交流入力端子３０ｂに接続されている」ことから，引用発明６の「電力変換装置」と本件発明１の「直流電源装置」とは，“交流電源の他端が内部に第１のダイオード部分を有する素子と前記内部に第２のダイオード部分を有する素子との直列接続点に接続され”るものである点で一致する。 (キ)　引用発明６は，「スイッチング素子３４は，スーパージャンクション構造を有するＭＯＳＦＥＴであり，スイッチング素子３３は，スーパージャンクション構造を有さないＭＯＳＦＥＴであ」ることから，上記（イ）の検討内容も踏まえると，引用発明６の「電力変換装置」と本件発明１の「直流電源装置」とは，“前記第２のＭＯＳＦＥＴは，スーパージャンクション構造を有する”ものである点で一致する。 (ク)　引用発明６は，「Ｑ２がＯＮのｍｏｄｅ１の場合にリアクトル３１ａから流入する電流の経路は，リアクトル３１ａ，ＭＯＳＦＥＴ３４（Ｑ２），ＭＯＳＦＥＴ３６，を通流してリアクトル３１ｂに至るものである」から，引用発明６の「ＭＯＳＦＥＴ３４」は，リアクトル３１ａがダイオード部分Ｄ４を有するＭＯＳＦＥＴ３６とともに交流電源を短絡する側のものであるといえる。また，引用発明６は，「Ｑ１がＯＮ」「のｍｏｄｅ３の場合にリアクトル３１ａから流入する電流の経路は，リアクトル３１ａ，ＭＯＳＦＥＴ３３（Ｑ１），平滑コンデンサ３２，ＭＯＳＦＥＴ３６，を通流してリアクトル３１ｂに至るものである」から，引用発明６の「ＭＯＳＦＥＴ３３」は，平滑コンデンサ３２に通流する側のものであるといえる。さらに，引用発明６は，「Ｑ２をＯＦＦし，所定時間経過後に，Ｑ１をＯＮし，Ｑ２をＯＮする所定時間前にＱ１をＯＦＦする」ものであるから，引用発明６は，リアクトル３１ａとダイオード部分Ｄ４を有するＭＯＳＦＥＴ３６とを通して交流電源を短絡する側のＭＯＳＦＥＴ３４をオフし，さらに所定時間経過後に，前記平滑コンデンサ３２に通流する側のＭＯＳＦＥＴ３３をオンし，前記リアクトル３１ａがダイオード部分Ｄ４を有するＭＯＳＦＥＴ３６を通して交流電源を短絡する側のＭＯＳＦＥＴ３４をオンする所定時間前に前記平滑コンデンサ３２に通流する側のＭＯＳＦＥＴ３３をオフするものであるといえる。 してみると，上記（イ），（ウ），及び（オ）の検討も踏まえると，引用発明６の「制御回路」と本件発明１の「制御回路」とは，“前記制御回路は，前記第１，第２のＭＯＳＦＥＴのうち，前記リアクトルと内部にダイオード部分を有する素子とを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし，さらに所定時間経過後に，前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし，前記リアクトルが内部にダイオード部分を有する素子を通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を，前記交流電源の半周期内に複数回繰返す”ものである点で一致する。 したがって，本件発明１と引用発明６との間には，次の一致点，相違点があるといえる。 （一致点） 「直流出力電源の正極端子と負極端子との間に直列接続された第１，第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された内部に第１のダイオード部分を有する素子と内部に第２のダイオード部分を有する素子，を有するブリッジ整流回路と， 交流電源の一端と前記第１，第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトルと， 前記直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサと， 前記交流電源の半周期内に，前記リアクトルに流れる電流を前記第１，第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１，第２のＭＯＳＦＥＴをオン／オフさせる制御回路と， を備え， 前記交流電源の他端が前記内部に第１のダイオード部分を有する素子と前記内部に第２のダイオード部分を有する素子との直列接続点に接続され， 前記第２のＭＯＳＦＥＴは，スーパージャンクション構造を有し， 前記制御回路は，前記第１，第２のＭＯＳＦＥＴのうち，前記リアクトルと内部にダイオード部分を有する素子とを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に，前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし，前記リアクトルが内部にダイオード部分を有する素子を通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を，前記交流電源の半周期内に複数回繰返す， ことを特徴とする直流電源装置。」 （相違点） （相違点４） 本件発明１は，「正極端子と負極端子の間に」「第１、第２のダイオード」が「直列接続された」ものであるのに対し，引用発明６は，正極端子と負極端子の間に直列接続されるものが，「第１、第２のダイオード」であることについて特定されていない点。 （相違点５） 本件発明１は，「第１」「のＭＯＳＦＥＴは」「スーパージャンクション構造を有し」ているのに対し，引用発明６は，「スイッチング素子３３は，スーパージャンクション構造を有さない」ことが特定されている点。 （相違点６） 本件発明１は，「各前記第１、第２のＭＯＳＦＥＴは、半導体のドリフト領域においてｐ型半導体層とｎ型半導体層とを交互に配置し」，「かつ、前記ｐ型半導体層に重金属を拡散させるか、または、重粒子の粒子線を照射されて」いるのに対し，引用発明６のスイッチング素子３３及び３４は，このような構成を有することについて特定されていない点。 （相違点７） 本件発明１は，「ダイオード」「を通して」「交流電源を短絡する」ものであるのに対し，引用発明６は，ダイオード部分Ｄ４を有するＭＯＳＦＥＴ３６を通して交流電源を短絡するものではあるものの，「ダイオードを通して」交流電源を短絡することについては特定されていない点。 （相違点についての判断） 事案に鑑みて，上記相違点５について先に検討する。上記文献６の上記Ｆ５の段落【００３９】に，「スーパージャンクション構造を有する」「ＭＯＳＦＥＴ」「と通常型のＭＯＳＦＥＴとによる」「ハイブリッド構成」「によれば，高効率化と低損失化とが良好に達成可能である」ことが記載されていることを踏まえると，引用発明６は，「スイッチング素子３３は，スーパージャンクション構造を有さないＭＯＳＦＥＴであ」ることを前提とするものであって，このようなハイブリッド構成に反して，スイッチング素子３３をスーパージャンクション構造を有するものとするべきであるとする課題について何ら言及されておらず，この点において引用発明６に対して上記相違点５に係る構成を採用する動機付けを認めることはできない。 してみると，引用発明６に基づいて，相違点５に係る本件発明１の構成とすることは，当業者が容易になし得ることであるとはいえない。 したがって，本件発明１は，他の相違点を検討するまでもなく，当業者であっても引用発明６，文献７～１２に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。 （２）　本件発明２～５について 本件発明２～５は，直接・間接に本件発明１を引用するものであり，本件発明１を減縮したものである。よって，上記（１）に示した理由と同様の理由により，本件発明２～５は，引用発明１及び文献２～６に記載された技術的事項，又は引用発明６及び文献７～１２に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。 （３）　小括 以上のとおり，請求項１～５に係る発明は，文献１に記載された発明及び文献２～６に記載された技術的事項，又は文献６に記載された発明及び文献７～１２に記載された技術的事項に基いて当業者が容易に発明をすることができたものではない。 ５－２　特許法第３６条第６項第２号について 特許異議申立人角田朗は，特許異議申立書において，請求項４に，「前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長い」と記載されているが，「印加電圧が逆方向電圧から順方向電圧に切替わる際に」ゲート信号をオン信号からオフ信号に切替えたときの逆回復時間と第１，第２のダイオードの逆回復時間を比較しているのかどうか不明であるから，特許を受けようとする発明が不明確である旨を主張している。 しかしながら，特許第６６０５８８７号の発明の詳細な説明（以下，「本件特許明細書」という。）の段落【００１６】に「ＭＯＳＦＥＴ（Ｑ１，Ｑ２）には」「ソース・ドレイン間に寄生ダイオードＤｐが」「必然的に構成され」「この寄生ダイオードＤｐのｐｎ接合面に形成される空乏層に蓄積される電荷によって」「逆回復電流が生じることになる」と記載されているように，ＭＯＳＦＥＴの逆回復は寄生ダイオードによって生じるものである。また，ダイオードの逆回復が，ｐｎ接合のｐ側を高電位とする電圧を印加して電流が通流している状態でｐｎ接合のｐ側を低電位とする電圧を印加することにより生じる現象であることは，技術常識である。さらに，本件特許明細書の段落【００３０】に 「ＭＯＳＦＥＴにおいて、ソース電位を基準にドレイン電位が高い場合を順方向電圧と呼称し、逆にソース電位がドレイン電位より高い場合を逆方向電圧と呼称する。」「ＭＯＳＦＥＴは」「ソースからドレイン方向にｐｎ接合（寄生ダイオードＤｐ）を備えており」との記載を踏まえると，ＭＯＳＦＥＴの「順方向電圧」は寄生ダイオードのｐｎ接合におけるｐ側を低電位とする電圧を意味し，ＭＯＳＦＥＴの「逆方向電圧」は寄生ダイオードのｐｎ接合におけるｐ側を高電位とする電圧を意味しているといえる。以上のことから，請求項４の「第１、第２のＭＯＳＦＥＴの」「逆回復時間」が，寄生ダイオードのｐｎ接合のｐ側を高電位とする電圧からｐ側を低電位とする電圧に切替わる際，すなわち，印加電圧が逆方向電圧から順方向電圧に切替わる際の逆回復時間であることは明らかであり，請求項４に係る発明において，「印加電圧が逆方向電圧から順方向電圧に切替わる際に」ゲート信号をオン信号からオフ信号に切替えたときの逆回復時間と第１，第２のダイオードの逆回復時間を比較していることも明らかであるから，特許を受けようとする発明は明確であり，特許請求の範囲の記載は，特許法第３６条第６項第２号の要件を満たすものである。 したがって，特許異議申立人角田朗のかかる主張は，採用することができない。 ６　むすび したがって，特許異議の申立ての理由及び証拠によっては，請求項１～５に係る特許を取り消すことはできない。 また，他に請求項１～５に係る特許を取り消すべき理由を発見しない。 よって，結論のとおり決定する。