2021-700835

特許第６８７３２０７号発明「直流電源装置及びこれを搭載した空気調和機」の特許異議申立事件について、次のとおり決定する。

結 論 特許第６８７３２０７号の特許請求の範囲を訂正請求書に添付された特許請求の範囲のとおり、訂正後の請求項〔２－５〕について訂正することを認める。 特許第６８７３２０７号の請求項１ないし５に係る特許を維持する。

理 由 第１ 手続の経緯 特許第６８７３２０７号の請求項１ないし５に係る特許についての出願は、平成２７年９月７日に出願された特願２０１５－１７５３０８号の一部を、新たな特許出願として令和１年１０月１６日に特許出願され、令和３年４月２２日にその特許権の設定登録がなされ、同年５月１９日に特許掲載公報が発行された。その後、本件特許に対して２件の特許異議の申立てがなされたものであり、以後の本件に係る手続の概要は以下のとおりである。 令和 ３年 ８月２７日付け 特許異議申立人 角田 朗による請求項 １ないし５に係る特許に対する特許異議 の申立て 令和 ３年 ９月１５日付け 特許異議申立人 井澤 幹による請求項 １ないし５に係る特許に対する特許異議 の申立て 令和 ４年 １月２１日付け 取消理由通知 令和 ４年 ３月２４日 特許権者による訂正請求書の提出 令和 ４年 ５月１９日 特許異議申立人 角田 朗による意見書 の提出 第２ 訂正の適否についての判断 １ 訂正の内容 令和４年３月２４日にされた訂正請求（以下、「本件訂正請求」という。）は、特許第６８７３２０７号の特許請求の範囲を、訂正請求書に添付した訂正特許請求の範囲のとおり、訂正後の請求項２ないし５について訂正することを求めるものであり、その訂正の内容は、以下の訂正事項のとおりである（なお、下線は訂正部分を示す。）。 （１）訂正事項１ 特許請求の範囲の請求項２に 「前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長く、 前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号のパルス幅は、前記リアクトルに流れる電流と電圧との力率が８５％以上となるように変調される、」 と記載されているのを、 「前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長く、 前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返し、 前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号のパルス幅は、前記リアクトルに流れる電流と電圧との力率が８５％以上となるように変調される、」に訂正する。 請求項２を引用する請求項４、５についても同様に訂正する。 （２）訂正事項２ 特許請求の範囲の請求項３に 「前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長く、 前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号は、３ショット以上である、」 と記載されているのを、 「前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長く、 前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返し、 前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号は、３ショット以上である、」に訂正する。 請求項３を引用する請求項４、５についても同様に訂正する。 ２ 訂正要件についての判断 （１）一群の請求項について 訂正前の請求項２、４、５について、請求項４、５は、請求項２を直接又は間接的に引用しているものであって、訂正される請求項２に連動して請求項４、５も訂正されるものであるから、本件訂正前の請求項２、４、５は、一群の請求項である。また、訂正前の請求項３、４、５について、請求項４、５は、請求項３を直接又は間接的に引用しているものであって、訂正される請求項３に連動して請求項４、５も訂正されるものであるから、本件訂正前の請求項３、４、５は、一群の請求項である。そうすると、共通する請求項４、５を有することから、一群の請求項が組み合わされて、訂正前の請求項２ないし５に対応する訂正後の請求項２ないし５は、特許法第１２０条の５第４項に規定する一群の請求項である。 （２）訂正の目的の適否、新規事項の有無、及び特許請求の範囲の拡張・変更の存否 （ア）訂正事項１について 訂正事項１は、訂正前の請求項２の「制御回路」の具体的な制御の内容に関して、「前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返し」と限定するものであるから、特許法第１２０条の５第２項ただし書第１号に掲げる「特許請求の範囲の減縮」を目的とするものである。 そして、本件特許の願書に添付した明細書（以下、単に「本件特許明細書」という。）の段落【００５３】には、「前記に述べた制御を制御回路１６に備えれば、２つのＭＯＳＦＥＴ（Ｑ１、Ｑ２）のうち、リアクトル１２と、ダイオードＤ１またはダイオードＤ２とを通して交流電源１１０を短絡する側のＭＯＳＦＥＴ（Ｑ１、Ｑ２）がオフしてから所定時間経過後に直流出力電源の平滑コンデンサ１３に流れる側のＭＯＳＦＥＴ（Ｑ１、Ｑ２）をオンし、リアクトル１２がダイオードＤ１またはダイオードＤ２を通して交流電源を短絡する側のＭＯＳＦＥＴ（Ｑ１、Ｑ２）をオンする所定時間前に平滑コンデンサ１３に流れる側のＭＯＳＦＥＴ（Ｑ１、Ｑ２）を、オフする動作を交流電源１１０の半周期の期間内に複数回繰返すことができる。」と記載されている。 したがって、訂正事項１は、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内のものであり、特許法第１２０条の５第９項で準用する同法第１２６条第５項に適合するものである。 さらに、訂正事項１は、実質上特許請求の範囲を拡張し、又は変更するものに該当せず、特許法第１２０条の５第９項で準用する同法第１２６条第６項に適合するものである。 （イ）訂正事項２について 訂正事項２は、訂正前の請求項３の「制御回路」の具体的な制御の内容に関して、「前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返し」と限定するものであるから、特許法第１２０条の５第２項ただし書第１号に掲げる「特許請求の範囲の減縮」を目的とするものである。 そして、本件特許明細書の段落【００５３】には、「前記に述べた制御を制御回路１６に備えれば、２つのＭＯＳＦＥＴ（Ｑ１、Ｑ２）のうち、リアクトル１２と、ダイオードＤ１またはダイオードＤ２とを通して交流電源１１０を短絡する側のＭＯＳＦＥＴ（Ｑ１、Ｑ２）がオフしてから所定時間経過後に直流出力電源の平滑コンデンサ１３に流れる側のＭＯＳＦＥＴ（Ｑ１、Ｑ２）をオンし、リアクトル１２がダイオードＤ１またはダイオードＤ２を通して交流電源を短絡する側のＭＯＳＦＥＴ（Ｑ１、Ｑ２）をオンする所定時間前に平滑コンデンサ１３に流れる側のＭＯＳＦＥＴ（Ｑ１、Ｑ２）を、オフする動作を交流電源１１０の半周期の期間内に複数回繰返すことができる。」と記載されている。 したがって、訂正事項２は、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内のものであり、特許法第１２０条の５第９項で準用する同法第１２６条第５項に適合するものである。 さらに、訂正事項２は、実質上特許請求の範囲を拡張し、又は変更するものに該当せず、特許法第１２０条の５第９項で準用する同法第１２６条第６項に適合するものである。 ３ むすび 以上のとおりであるから、本件訂正請求による訂正は、特許法第１２０条の５第２項ただし書第１号、及び第３号に掲げる事項を目的とするものであり、かつ、同条第４項、及び同条第９項において準用する同法第１２６条第４項ないし第６項の規定に適合するから、訂正後の請求項〔２－５〕について訂正することを認める。 第３ 特許異議の申立について １ 本件発明 本件訂正請求により訂正された請求項１ないし５に係る発明（以下、それぞれ「本件発明１」ないし「本件発明５」という。）は、令和４年３月２４日付け訂正請求書に添付の訂正特許請求の範囲の請求項１ないし５に記載された事項により特定される次のとおりのものである。 「【請求項１】 直流出力電源の正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された第１、第２のダイオードを有するブリッジ整流回路と、 交流電源の一端と前記第１、第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトルと、 前記直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサと、 前記交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１、第２のＭＯＳＦＥＴをオン／オフさせる制御回路と、 を備え、 前記交流電源の他端が前記第１、第２のダイオードの直列接続点に接続され、 各前記第１、第２のＭＯＳＦＥＴは、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間に比べて、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間が短く、 前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長く、 前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す、 ことを特徴とする直流電源装置。 【請求項２】 直流出力電源の正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された第１、第２のダイオードを有するブリッジ整流回路と、 交流電源の一端と前記第１、第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトルと、 前記直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサと、 前記交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１、第２のＭＯＳＦＥＴをオン／オフさせる制御回路と、 を備え、 前記交流電源の他端が前記第１、第２のダイオードの直列接続点に接続され、 各前記第１、第２のＭＯＳＦＥＴは、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間に比べて、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間が短く、 前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長く、 前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返し、 前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号のパルス幅は、前記リアクトルに流れる電流と電圧との力率が８５％以上となるように変調される、 ことを特徴とする直流電源装置。 【請求項３】 直流出力電源の正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された第１、第２のダイオードを有するブリッジ整流回路と、 交流電源の一端と前記第１、第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトルと、 前記直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサと、 前記交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１、第２のＭＯＳＦＥＴをオン／オフさせる制御回路と、 を備え、 前記交流電源の他端が前記第１、第２のダイオードの直列接続点に接続され、 各前記第１、第２のＭＯＳＦＥＴは、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間に比べて、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間が短く、 前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長く、 前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返し、 前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号は、３ショット以上である、 ことを特徴とする直流電源装置。 【請求項４】 請求項１乃至請求項３のいずれか一項において、 前記第１、第２のＭＯＳＦＥＴは、スーパージャンクション構造を有し、該スーパージャンクション構造におけるｐ型半導体層に、重金属が拡散されているか、または重粒子の粒子線が照射されている、 ことを特徴とする直流電源装置。 【請求項５】 請求項１乃至請求項４のいずれか一項に記載の直流電源装置を備えることを特徴とする空気調和機。」 ２ 取消理由通知に記載した取消理由について （１）取消理由の概要 訂正前の請求項１ないし５係る発明についての特許に対して、令和４年１月２１日付けで通知した取消理由の概要は、次のとおりである。 ア 理由１（特許法第２９条第２項） 本件特許の請求項１ないし５に係る発明は、下記の引用文献１ないし３に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、請求項１ないし５に係る特許は、特許法第２９条第２項の規定に違反してされたものである。 記 引用文献１：米国特許出願公開第２０１５／０１８０３３０号明細書（異議申立人（角田 朗）の甲第１号証） 引用文献２：国際公開第２０１０／０２４４３３号（異議申立人（角田 朗）の甲第３号証） 引用文献３：特開２００９－４６６８号公報 イ 理由２（特許法第３６条第６項第１号） 本件特許は、特許請求の範囲の記載が下記の点で不備のため、特許法第３６条第６項第１号に規定する要件を満たしていない特許出願に対してされたものである。 記 請求項２、３には「前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す」ことが記載されておらず、発明の課題を解決するための手段が反映されていないため、発明の詳細な説明に記載した範囲を超えて特許を請求するものである。 （２）引用文献の記載事項、引用発明 ア 引用文献１ （ア）引用文献１には、図面とともに、次の事項が記載されている（下線は、当審で付与した。また、当審訳は特許異議申立人（角田 朗）による翻訳文を参考にした。以下、同様。）。 Ａ 「[0021] Referring initially to FIGS. 1-6, FIG. 1 shows a bridgeless totem pole power factor correction (PFC) converter or conversion system 2 receiving single-phase AC input power from an AC source 4 and providing a DC output Vo to power a load 6. The system 2 includes a controller 8 implementing adaptive zero voltage switching control using selective freewheeling switch on-time adjustment in providing first and second switching control signals 10 and 12 to operate an upper first switch circuit SW1 including transistor Q1 with a body diode D1 and a drain-source capacitance C1, and a second switching circuit SW2 including transistor Q2, body diode D2 and capacitor C2. The transistors Q1 and Q2 are connected in a totem pole circuit with Q1 coupled between a positive DC output terminal or node 5a (VDC+) and a first internal node 3 (VDSHL), and with the second transistor Q2 coupled between the node 3 and a second (negative) DC output node 5b. An inductor L is coupled between a first AC input node 4a and the internal node 3, and a return circuit is provided including a first diode D3 with an anode coupled with a second AC input node 4b and a cathode coupled with the first DC output node 5a, along with a second diode D4 having an anode coupled with the lower DC output node 5b (VDC-) and a cathode coupled with the second AC input node 4b. （当審訳：まず図１-６を参照すると、図１は、ブリッジレストーテムポール力率改善(ＰＦＣ)コンバータ又は変換システム２を示し、システム２は、ＡＣ電源４からの単相ＡＣ入力電力を受け取り、負荷６に電力供給するためのＤＣ出力Ｖｏを提供する。システム２はコントローラ８を含み、コントローラ８は、ボディダイオードＤ１及びドレイン－ソース静電容量Ｃ１と共にトランジスタＱ１を含む上部第１のスイッチ回路ＳＷ１と、トランジスタＱ２、ボディダイオードＤ２、及びコンデンサＣ２を含む第２のスイッチ回路ＳＷ２とを動作させるために、第１及び第２のスイッチング制御信号１０及び１２を提供する際に、選択的なフリーホイーリングスイッチ・オン時間調整を用いるアダプティブゼロ電圧スイッチング制御を実装する。トランジスタＱ１及びトランジスタＱ２は、Ｑ１が、正のＤＣ出力端子又はノード５ａ（ＶＤＣ＋）と第１の内部ノード３（ＶＤＳＨＬ）との間に結合され、及び、第２のトランジスタＱ２が、ノード３と第２の（負の）ＤＣ出力ノード５ｂとの間に結合された状態で、トーテムポール回路において接続される。インダクタＬが、第１のＡＣ入力ノード４ａと内部ノード３との間に結合され、リターン回路が、第２のＡＣ入力ノード４ｂに結合されるアノードと第１のＤＣ出力ノード５ａに結合されるカソードを備える第１のダイオードＤ３、及び下部ＤＣ出力ノード（ＶＤＣ－）に結合されるアノードと第２のＡＣ入力ノード４ｂに結合されるカソードとを有する第２のダイオードＤ４を含んで提供される。） [0022] FIG. 2 illustrates another embodiment of the bridgeless totem pole PFC converter system 2 in which the return circuit includes transistors QAC1 and QAC2 replacing the diodes D3 and D4 of FIG. 1, respectively, where the return circuit transistor components QAC1 and QAC2 are operated according to switching control signals 14 and 16, respectively, from the controller 8 in the embodiment of FIG. 2. In this regard, the totem pole switches Q1 and Q2 are operated according to higher frequency switching control signals 10 and 12, with the return circuit transistors QAC1 and QAC2 in the embodiment of FIG. 2 operated by switching control signals 12 and 14 alternating every half cycle of the AC input power. Any suitable form of totem pole switches Q1 and Q2 can be used in various embodiments. In one non-limiting example, gallium nitride (GaN) N-channel MOSFET transistors are used, although other embodiments are possible using silicon-based MOSFET transistors for the totem pole switches Q1 and Q2. In addition, where provided, the return circuit switches QAC1 and QAC2 can be any suitable form of semiconductor switches, such as silicon-based N-channel MOSFETs as shown in FIG. 2. In this example, moreover, the controller 8 provides an active high gate control signal 10 (Vg1) to the gate of Q1 and a gate control signal 12 (Vg2) to the gate of Q2, and provides alternating gate control signals 14 and 16 (Vg_ac1 and Vg_ac2) to operate the switches QAC1 and QAC2 of the return circuit in FIG. 2. （当審訳：図２は、ブリッジレスのトーテムポールＰＦＣコンバータシステム２の別の実施形態を示し、この実施形態では、リターン回路が、図１のダイオードＤ３及びＤ４の代わりにトランジスタＱＡＣ１及びＱＡＣ２を含むものであって、リターン回路トランジスタ構成要素ＱＡＣ１及びＱＡＣ２は、それぞれ、図２の実施形態におけるコントローラ８からの、スイッチング制御信号１４及び１６に従って動作される。少なくとも１つの例において、トーテムポールスイッチＱ１及びＱ２は、高周波数スイッチング制御信号１０及び１２に従って動作され、図２の実施形態におけるリターン回路トランジスタＱＡＣ１及びＱＡＣ２は、ＡＣ入力電力の半サイクル毎に交互となるスイッチング制御信号１４及び１６により動作される。少なくとも１つの例において、窒化ガリウム（ＧａＮ）ＮチャネルＭＯＳＦＥＴトランジスタが用いられるが、トーテムポールスイッチＱ１及びＱ２にシリコンベースのＭＯＳＦＥＴトランジスタを用いるその他の実施形態が可能である。また、提供される場合には、リターン回路スイッチＱＡＣ１及びＱＡＣ２は、図２に示すようなシリコンベースのＮチャネルＭＯＳＦＥＴなど、任意の適切な形態の半導体スイッチであり得る。また、コントローラ８は、アクティブハイゲート制御信号１０（Ｖｇ１）をＱ１のゲートに、及び、ゲート制御信号１２（Ｖｇ２）をＱ２のゲートに提供し、並びに、図２におけるリターン回路のスイッチＱＡＣ１及びＱＡＣ２を動作させるために、交互にゲート制御信号１４及び１６（Ｖｇ＿ａｃ１及びＶｇ＿ａｃ２）を提供する。） [0023] As seen in FIGS. 1 and 2, the controller 8 receives various measurement or feedback signals including the voltage VDSHL at the intermediate node 3 joining the totem pole switches Q1 and Q2, along with positive and negative voltage signals VDC+ and VDC- representing the voltages at the nodes 5a and 5b, as well as one or more feedback signals indicating the AC voltage provided by the source 4 across the nodes or terminals 4a and 4b. In this manner, the controller 8 can regulate the DC output voltage Vo across an output capacitance CO at the output nodes 5a and 5b by the switching operation of Q1 and Q2, and can also ascertain the drain-source voltages across Q1 and Q2 for intelligent switching control to facilitate zero voltage switching as described further below. Moreover, the controller 8 uses the AC input voltage feedback to determine the input polarity for selective switching of any included return circuit transistors QAC1 and QAC2 (e.g., FIG. 2 and FIG. 14 below) and for designating a given one of the totem pole switches Q1 and Q2 as an active or main switch and the other as a freewheeling or synchronous switch in each AC input half cycle according to the input voltage polarity. （当審訳：図１及び図２に示すように、コントローラ８は、ＡＣ電源４を介して又は端子４ａ、４ｂによって提供されたＡＣ電圧を表す１つ又は複数のフィードバック信号と同様に、ノード５ａ及び５ｂの電圧を表す正及び負電圧信号ＶＤＣ＋及びＶＤＣ－に加えて、トーテムポールスイッチＱ１及びＱ２が結合する中間ノード３における電圧ＶＤＳＨＬLの測定又はフィードバック信号を受信する。このようにして、以下でさらに説明するように、コントローラ８は、Ｑ１及びＱ２のスイッチング動作により、出力ノード５ａ及び５ｂにおける出力容量ＣＯの両端のＤＣ出力電圧Ｖｏを調整することができ、また、インテリジェント・スイッチング制御ためのＱ１及びＱ２のドレイン－ソース電圧が、以下に詳述するゼロ電圧スイッチングを容易にすることを確かめることができる。さらに、コントローラ８は、ＡＣ入力電圧のフィードバックを使用して、リターン回路に含まれているトランジスタＱＡＣ１及びＱＡＣ２(例えば、以下の図２及び図１４)いずれかの選択的スイッチングための入力極性を決定する、また、入力電圧の極性に応じた各交流半サイクルで、トーテムポールスイッチＱ１及びＱ２のうちの一方をアクティブあるいはメインのスイッチとして、他方をフリーホイーリング又は同期スイッチとして決定する。） [0024] Referring also to FIGS. 3-6, the controller 8 designates the lower totem pole switch Q2 as the active switch and the upper totem pole switch Q1 as the freewheeling switch for positive AC input cycles (e.g., when the voltage across input nodes 4a and 4b is positive), and designates the upper switch Q1 as the active switch and the lower switch Q2 as the freewheeling switch for negative AC input polarities. FIGS. 3-6 illustrate different totem pole switching conditions and corresponding current flow paths for positive and negative AC input cycles for the case shown in FIG. 1 in which the return circuit includes diodes D3 and D4. It will be appreciated that similar switching conditions and flow paths will be found for embodiments using transistors in the return circuit (e.g., FIGS. 2 and 14). （当審訳：図３－６も参照すると、コントローラ８は、正のＡＣ入力サイクル(例えば、入力ノード４ａ、４ｂ間の電圧が正である場合)において、下のトーテムポールスイッチＱ２をアクティブスイッチとして、上のトーテムポールスイッチＱ１をフリーホイーリングスイッチとして指定し、また、負のＡＣ入力サイクルにおいては、上のスイッチＱ１をアクティブスイッチとして、下のスイッチＱ２をフリーホイーリングスイッチとして指定する。図３－６、リターン回路がダイオードＤ３及びＤ４を含む図１に示される場合の、正と負のＡＣ入力サイクルに応じた、トーテムポールのスイッチング状態と対応する電流経路を示している。同様のスイッチング状態及び電流経路は、リターン回路がトランジスタを用いて実施形態で見出されることが理解される(例えば、図２及び図１４)。） [0025] FIG. 3 shows an example current path 18 (shown in dotted line in the figure) with the totem pole switch Q1 off and Q2 on for a positive polarity half cycle of the AC input source 4, where Q2 is designated as the active switch and Q1 is the freewheeling switch. In this case, the inductor current IL flows through the inductor L from the first AC input node 4a to the first internal node 3 (e.g.,left to right in the figure) and then through the actuated active transistor Q2 to the second DC output node 5b. The current continues to flow along the illustrated path 18 through the lower return circuit diode D4 and then to the second AC input node or terminal 4b. The operation with the active switch Q2 in the on or conductive state of FIG. 3 increases the current IL through the inductor L. This is followed by the switching state shown in FIG. 4, also for a positive AC input voltage. In FIG. 4, the freewheeling totem pole switch Q1 is turned on and the lower active switch Q2 is turned off, with the current in this case flowing from the inductor L to the internal node 3 and then through the freewheeling switch Q1 to the upper or first DC output node 5a. This current flow charges the output capacitor CO and returns from the lower or second DC output node 5b through the return circuit diode D4 to the negative AC input terminal 4b as shown in FIG. 4. （当審訳：図３は、ＡＣ入力電源４の正極半サイクルの間、トーテムポールスイッチＱ１がオフ及びＱ２がオンである状態の、（図において実線により示される）例示的な電流経路１８を示し、Ｑ２はアクティブスイッチとして指定され、Ｑ１はフリーホイーリングスイッチとして指定されている。この場合、インダクタ電流ＩＬが、インダクタＬを介して第１のＡＣ入力ノード４ａから第１の内部ノード３へ（例えば、図において左から右へ）、その後、作動されたアクティブトランジスタＱ２を介して第２のＤＣ出力ノード５ｂへ流れる。電流は、図示した経路１８に沿って下部リターン回路ダイオードＤ４を介し、その後、第２のＡＣ入力ノード又は端子４ｂへ流れ続ける。図３のオン又は導通状態におけるアクティブスイッチＱ２を用いる動作は、インダクタＬを介する電流ＩＬを増加させる。この後、正のＡＣ入力電圧の間の、図４に示すスイッチング状態が後に続く。図４において、フリーホイーリングトーテムポールスイッチＱ１がオンにされ、下部のアクティブスイッチＱ２がオフにされ、この場合の電流は、インダクタＬから内部ノード３へ、その後、フリーホイーリングトーテムポールスイッチＱ１を介して上部又は第１のＤＣ出力ノード５ａへ流れる。この電流フローは、出力コンデンサＣＯを充電し、及び、図４に示すように、下部又は第２のＤＣ出力ノード５ｂからリターン回路ダイオードＤ４を介して負のＡＣ入力端子４ｂへ戻る。） Ｂ 「[0038] Referring also to FIGS. 8-10, FIG. 8 provides a waveform diagram 50 illustrating transition mode operation of the PFC converter 2 with constant active switch on-time control for a positive AC input half cycle. In this example, the absolute AC input voltage waveform 52 (|Vac|*K) is generally sinusoidal through the illustrated positive half cycle as is the corresponding AC input current 54, with the inductor current IL shown as curve 56. FIG. 8 further illustrates selective actuation of the active switch (e.g., Q2 in FIG. 1 is active for positive AC input half cycles), with the gate-source switching signal curve 57 representing the gate-source voltage Vgs of the active switch Q2 for a constant on-time of Ta, as well as selective actuation of the freewheeling switch (Q1 in this example) via gate-source voltage waveform 58. As seen in FIG. 8, moreover, the freewheeling switch on-time Tb changes over the course of the AC input positive half cycle, generally in proportion to the absolute value of the AC input voltage 52 based on the Volt×Second relationship in the above equation (1), whereas the active switch on-time Ta is generally constant in this example. （当審訳：図８－１０も参照すると、図8は、正のＡＣ入力半サイクルの間の一定のアクティブスイッチ・オン時間制御でのＰＦＣコンバータ２の遷移モード動作の波形図５０を示す。少なくとも１つの例において、絶対値ＡＣ入力電圧波形５２（｜Ｖａｃ｜＊Ｋ）は、対応するＡＣ入力電流５４と同様に、図示する正の半サイクルを通して概ね正弦波であり、インダクタ電流ＩＬが曲線５６として示されている。図８はさらに、アクティブスイッチ（正のＡＣ入力半サイクルの間アクティブである、図１におけるＱ２など）の選択的な作動と、ゲート－ソース電圧波形５８による、フリーホイーリングスイッチ（この実施例におけるＱ１）の選択的な作動とを示し、ゲート－ソーススイッチング信号曲線５７が、Ｔａの一定のオン時間の間のアクティブスイッチＱ２のゲート－ソース電圧Ｖｇｓを表す。また、図８に示すように、フリーホイーリングスイッチ・オン時間Ｔｂは、次式Ｔｂ＿ｎ＝（｜Ｖａｃ｜×Ｔａ）／（Ｖｏ－｜Ｖａｃ｜）において、ボルト×秒関係に基づいてＡＣ入力電圧５２の絶対値に概ね比例して、ＡＣ入力正の半サイクルの間にわたって変化し、アクティブスイッチ・オン時間Ｔａはこの実施例において概ね一定である。）」 Ｃ 「[0042] As seen at 59e in FIG. 10, this causes the sampled drain-source voltage of the active switch to be closer to zero in the subsequent cycle “n+1”. For this cycle, the controller 8 again determines that the active switch drain-source voltage is negative, and accordingly reduces the nominal freewheeling switch on-time by subtracting Δt2 for the next cycle “n+2”, thereby driving the active switch drain-source voltage to approximately zero as seen at 59f in FIG. 10. Moreover, the illustrated embodiment of the controller 8 advantageously delays turning the active switch on until the active switch drain-source voltage is greater than or equal to zero (e.g., at 44 in FIG. 7), as illustrated by the positive or zero switch Vds voltage starting of the new cycles indicated in FIG. 10 for switching cycles “n+1” and “n+2”. This operation provides the additional benefit of facilitating zero current switching in addition to zero voltage switching, which in turn facilitates reduction of electromagnetic interference (EMI) and minimizes active FET's conduction loss. Thus, the control method 20 of FIG. 7 and operation of the controller 8 advantageously regulate the switching operation so as to move operation from either direction toward the optimal zero voltage switching condition. In this manner, both conduction losses and switching losses are mitigated in a dynamic manner independent of system component parameters and other operating conditions, thereby facilitating high efficiency operation, with the Volt×Second nominal freewheeling switch on-time determination (32 in FIG. 7) facilitating unity power factor operation of the system 2. （当審訳：図１０における５９ｅに示すように、これにより、アクティブスイッチのサンプリングされたドレイン－ソース電圧が、後続のサイクル「ｎ＋１」において一層ゼロに近くなる。このサイクルの間、コントローラ８は再び、アクティブスイッチドレイン－ソース電圧が負であると判定し、従って、次のサイクル「ｎ＋２」のためにΔｔ２を減算することにより公称フリーホイーリングスイッチ・オン時間を減少させ、これにより、図１０における５９ｆに示すように、アクティブスイッチドレイン－ソース電圧がほぼゼロになる。また、コントローラ８のこの例示的な実施形態は、スイッチングサイクル「ｎ＋１」及び「ｎ＋２」に対して図１０に示される新たなサイクルの正又はゼロスイッチＶｄｓ電圧起動により示すように、アクティブスイッチドレイン－ソース電圧がゼロよりも大きく又はゼロと等しくなるまで（図７における４４など）、アクティブスイッチをオンにするのを有利に遅延させる。この動作は、ゼロ動作スイッチングに加えてゼロ電流スイッチングを促進させる付加的な利点を提供し、これは、電磁干渉（ＥＭＩ）の低減を促進し、また、アクティブＦＥＴの伝導損失を最小化する。従って、図７の制御方法２０及びコントローラ８の動作は、いずれの方向からも最適なゼロ電圧スイッチング条件に向かって動作が移るように、スイッチング動作を有利に調整する。このように、伝導損失とスイッチング損失との両方が、システム構成要素パラメータ及びその他の動作条件とは無関係に、動的に軽減され、これにより、システム２の力率１動作を促進するボルト×秒公称フリーホイーリングスイッチ・オン時間決定（図７における３２）を用いて、高効率動作が促進される。）」 Ｄ 「ＦＩＧ．1 ［図：0001388378000001.jpg］ 」 Ｅ 「ＦＩＧ．３ ［図：0001388378000002.jpg］ 」 Ｆ 「ＦＩＧ．４ ［図：0001388378000003.jpg］ 」 Ｇ 「ＦＩＧ．７ ［図：0001388378000004.jpg］ 」 Ｈ 「ＦＩＧ．８ ［図：0001388378000005.jpg］ 」 Ｉ 「ＦＩＧ．９ ［図：0001388378000006.jpg］ 」 Ｊ 「ＦＩＧ．１０ ［図：0001388378000007.jpg］ 」 Ｋ 上記Ａの段落[0021]には、“ＡＣ電源４からの単相ＡＣ入力電力を受け取り、負荷６に電力供給するためのＤＣ出力Ｖｏを提供するシステム２”が記載されている。 Ｌ 上記Ａの段落[0021]及びＦＩＧ．1（上記Ｄ）には、“システム２には、正の出力ノード５ａと負の出力ノード５ｂとの間に直列接続されたトランジスタＱ１とトランジスタＱ２、及び正の出力ノード５ａと負の出力ノード５ｂの間に直列接続されたダイオードＤ３とダイオードＤ４を有する回路と、ＡＣ電源４の一端であるＡＣ入力ノード４ａとトランジスタＱ１及びトランジスタＱ２の接続点である内部ノード３との間に接続されたインダクタＬと、正の出力ノード５ａと負の出力ノード５ｂの間に接続された出力コンデンサＣＯと、コントローラ８、を含”むことが記載されている。 Ｍ ＦＩＧ．1（上記Ｄ）より、“ＡＣ電源４の他端であるＡＣ入力ノード４ｂがダイオードＤ３とＤ４の直列接続点に接続され”ることが看取できる。 Ｎ 上記Ｂの段落[0024]、[0025] 、ＦＩＧ．３（上記Ｅ）、及びＦＩＧ．４（上記Ｆ）には、“コントローラ８が、ＡＣ電源４の正のＡＣ入力電圧の間で、トランジスタＱ１をオフ及びトランジスタＱ２をオンとすることで、インダクタ電流ＩＬが、インダクタＬを介してＡＣ電源４の一端であるＡＣ入力ノード４ａから内部ノード３へ、その後、作動されたトランジスタＱ２を介して負のＤＣ出力ノード５ｂへ流れ、さらに、ダイオードＤ４を介し、その後、ＡＣ電源４の他端であるＡＣ入力ノード４ｂへ流れ、インダクタＬを介する電流ＩＬを増加させ、さらに、この後、正のＡＣ入力電圧の間に、トランジスタＱ１をオンにし、トランジスタＱ２をオフにすることで、電流が、インダクタＬから内部ノード３へ、その後、トランジスタＱ１を介して正のＤＣ出力ノード５ａへ流れ、出力コンデンサＣＯを充電し、負のＤＣ出力ノード５ｂからダイオードＤ４を介してＡＣ電源４の他端であるＡＣ入力ノード４ｂへ戻るものであ”ることが記載されている。 Ｏ また、上記Ｂの段落[0038]には、“図８（ＦＩＧ．８）のトランジスタＱ１のゲート－ソース電圧波形５８のＴｂがオン時間を表し、トランジスタＱ２に関するゲート－ソーススイッチング信号曲線５７のＴａがオン時間を表す”ことが記載されている。 してみると、ＦＩＧ．８（上記Ｈ）より、“正のＡＣ入力電圧の間に、トランジスタＱ１をオフ及びトランジスタＱ２をオンとすることと、トランジスタＱ１をオン及びトランジスタＱ２をオフにすることとを、交互に複数回繰り返”すことが看取できる。 Ｐ 同様に、ＦＩＧ．８（上記Ｈ）―ＦＩＧ．１０（上記Ｊ）によれば、“トランジスタＱ１のオン／オフを表すゲート－ソース電圧波形５８、及びトランジスタＱ２のオン／オフを表すゲート－ソーススイッチング信号曲線５７においては、ゲート－ソーススイッチング信号曲線５７がオフし、さらに所定時間経過後に、ゲート－ソース電圧波形５８がオンし、ゲート－ソーススイッチング信号曲線５７をオンする所定時間前にゲート－ソース電圧波形５８がオフする動作を、正のＡＣ入力電圧の間に複数回繰り返す”ことが看取できる。 （イ）上記ＡないしＰの記載内容（特に、下線部を参照）からすると、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。 「ＡＣ電源４からの単相ＡＣ入力電力を受け取り、負荷６に電力供給するためのＤＣ出力Ｖｏを提供するシステム２であって、 正の出力ノード５ａと負の出力ノード５ｂとの間に直列接続されたトランジスタＱ１とトランジスタＱ２、及び正の出力ノード５ａと負の出力ノード５ｂの間に直列接続されたダイオードＤ３とダイオードＤ４を有する回路と、 ＡＣ電源４の一端であるＡＣ入力ノード４ａとトランジスタＱ１及びトランジスタＱ２の接続点である内部ノード３との間に接続されたインダクタＬと、 正の出力ノード５ａと負の出力ノード５ｂの間に接続された出力コンデンサＣＯと、 コントローラ８、 を含み、 ＡＣ電源４の他端であるＡＣ入力ノード４ｂがダイオードＤ３とＤ４の直列接続点に接続され、 コントローラ８が、ＡＣ電源４の正のＡＣ入力電圧の間で、トランジスタＱ１をオフ及びトランジスタＱ２をオンとすることで、インダクタ電流ＩＬが、インダクタＬを介してＡＣ電源４の一端であるＡＣ入力ノード４ａから内部ノード３へ、その後、作動されたトランジスタＱ２を介して負のＤＣ出力ノード５ｂへ流れ、さらに、ダイオードＤ４を介し、その後、ＡＣ電源４の他端であるＡＣ入力ノード４ｂへ流れ、インダクタＬを介する電流ＩＬを増加させ、さらに、この後、正のＡＣ入力電圧の間に、トランジスタＱ１をオンにし、トランジスタＱ２をオフにすることで、電流が、インダクタＬから内部ノード３へ、その後、トランジスタＱ１を介して正のＤＣ出力ノード５ａへ流れ、出力コンデンサ容量ＣＯを充電し、負のＤＣ出力ノード５ｂからダイオードＤ４を介してＡＣ電源４の他端であるＡＣ入力ノード４ｂへ戻るものであり、 正のＡＣ入力電圧の間に、トランジスタＱ１をオフ及びトランジスタＱ２をオンとすることと、トランジスタＱ１をオン及びトランジスタＱ２をオフにすることとを、交互に複数回繰り返し、 トランジスタＱ１のオン／オフを表すゲート－ソース電圧波形５８、及びトランジスタＱ２のオン／オフを表すゲート－ソーススイッチング信号曲線５７においては、ゲート－ソーススイッチング信号曲線５７がオフし、さらに所定時間経過後に、ゲート－ソース電圧波形５８がオンし、ゲート－ソーススイッチング信号曲線５７をオンする所定時間前にゲート－ソース電圧波形５８がオフする動作を、正のＡＣ入力電圧の間に複数回繰り返す、 システム２」 イ 引用文献２ 引用文献２には、次の事項が記載されている Ａ 「[0021] [第１の実施の形態] （素子構造） 本発明の第１の実施の形態に係る半導体装置の模式的断面構造は、図１に示すように表される。また、第１の実施の形態に係る半導体装置の模式的鳥瞰構造は、図２に示すように表される。 [0022] 第１の実施の形態に係る半導体装置は、図１～図２に示すように、高抵抗でｎ型不純物をドープされた第１ベース層１２と、第１ベース層１２の裏面に設けられ、ｎ型不純物をドープされたドレイン層１０と、第１ベース層１２の表面に形成され、ｐ型不純物をドープされた第２ベース層１６と、第２ベース層１６の表面に形成され、ｎ型不純物をドープされたソース層１８と、ソース層１８および第２ベース層１６の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置されたゲート電極２２と、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して形成され、ｐ型不純物をドープされたコラム層１４と、ドレイン層１０に設けられたドレイン電極２８と、ソース層１８および第２ベース層１６に設けられたソース電極２６とを備える。ゲート電極２２上には、層間絶縁膜２４が配置されている。図１に示される破線は、ドレイン・ソース間に導通する電流を表す。 [0023] 第１の実施の形態に係る半導体装置においては、コラム層１４に対して重粒子照射を行い、トラップレベルを局所的に形成している。」 Ｂ 「[0044] 第１の実施の形態によれば、ドレイン・ソース間飽和電流ＩDSSおよびゲート・ソース間しきい値電圧の劣化を抑制しつつ、内蔵ダイオードの逆回復特性の向上を実現することができる。これによって、スイッチングロスの低減と、ダイオード逆回復損失の低減が可能となった。 [0045] 第１の実施の形態によれば、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することができる。」 ウ 引用文献３ 引用文献３には、次の事項が記載されている Ａ 「【００１４】 素子領域１において形成されるトランジスタは、Ｎ型ドリフト層１１と、このＮ型ドリフト層１１中に形成される複数のＰ型ピラー層１２から構成されるスーパージャンクション構造を有している。Ｎ型ドリフト層１１の一方の表面（図１において、下側の表面）に、Ｎ型ドリフト層１１よりも不純物濃度の高いＮ＋型ドレイン層１３が形成され、Ｎ＋型ドレイン層１３の表面には、不図示のドレイン電極が形成されている。尚、本実施の形態では、ドリフト層１４は、Ｎ型ドリフト層１１とＰ型ピラー層１２からなり、また、ドリフト層１４は、素子領域１に形成されるドリフト層１４Ａと、終端領域２に形成されるドリフト層１４Ｂからなる。また、Ｎ型ドリフト層１１とＮ＋型ドレイン層１３の形成方法は、Ｎ型ドリフト層１１の片面に不純物を拡散する方法や、Ｎ＋型ドレイン層１３を基板としてＮ型ドリフト層１１を結晶成長させる方法により形成される。」 Ｂ 「【００２４】 具体的には、本実施の形態における半導体装置を製造するプロセスの途中において、終端領域２のドリフト層１４Ｂに、電子線照射、プロトン照射、ヘリウム照射或いはＰｔ等の重金属を表面に付着させた後、熱拡散を行なう。これにより、終端領域２のドリフト層１４Ｂにおけるキャリアライフタイムの値を素子領域１のドリフト層１４Ａにおけるキャリアライフタイムの値よりも低くしているのである。このように、終端領域２のドリフト層１４Ｂにおけるキャリアライフタイムの値を低くすることにより、逆バイアス時における漏れ電流を増大させることなく、この終端領域２におけるアバランシェ耐量を高めるとともに、トランジスタの内蔵ダイオードの逆回復時における逆回復特性を改善することができ、半導体装置における全体の耐圧を高めることができる。 【００２５】 なお、本実施の形態では、終端領域２におけるキャリアライフタイムは、１〔μｓ〕以下であることが好ましい。 【００２６】 また、本実施の形態を別の側面から捉えるならば、本実施の形態における半導体装置を製造するプロセスの途中において、終端領域２のドリフト層１４Ｂに、電子線照射、プロトン照射、ヘリウム照射或いはＰｔ等の重金属を表面に付着させた後、熱拡散を行なうことにより、終端領域２のドリフト層１４Ｂにおける抵抗の値を素子領域１における抵抗の値よりも高くなるように構成されている。このように、終端領域２のドリフト層１４Ｂにおける抵抗値を高くすることにより、半導体装置における全体の耐圧を高めることができる。」 （３）取消理由通知についての当審の判断 ア 理由１（特許法第２９条第２項）について （ア）本件発明１について 本件発明１と引用発明とを対比すると以下のとおりである。 Ａ 引用発明の「システム２」は、「ＤＣ出力Ｖｏ」を出力するものであって、引用発明の「正の出力ノード５ａ」と「負の出力ノード５ｂ」から該「ＤＣ出力Ｖｏ」を出力するものと認められる。 してみると、引用発明の「正の出力ノード５ａ」及び「負の出力ノード５ｂ」は、各々、本件発明１の「直流出力電源の正極端子」及び「直流出力電源の負極端子」に相当する。 そして、引用発明の「トランジスタＱ１とトランジスタＱ２」は、「正の出力ノード５ａと負の出力ノード５ｂとの間に直列接続され」るものであるから、本件発明１の「直流出力電源の正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴ」に相当する。 さらに、引用発明の「ダイオードＤ３とダイオードＤ４」は、「正の出力ノード５ａと負の出力ノード５ｂの間に直列接続され」るものであるから、本件発明１の「前記正極端子と負極端子の間に直列接続された第１、第２のダイオード」に相当する。 そして、引用発明の「回路」は、「ＤＣ出力Ｖｏ」を出力する「正の出力ノード５ａと負の出力ノード５ｂとの間に直列接続されたトランジスタＱ１とトランジスタＱ２、及び正の出力ノード５ａと負の出力ノード５ｂの間に直列接続されたダイオードＤ３とダイオードＤ４を有する」ものであって、さらに、「トランジスタＱ１及びトランジスタＱ２の接続点である内部ノード３」に「ＡＣ電源４の一端であるＡＣ入力ノード４ａ」が「接続」され、「ダイオードＤ３とＤ４の直列接続点に」「ＡＣ電源４の他端であるＡＣ入力ノード４ｂ」が接続されるものであるから、いわゆるブリッジ整流回路といえる。 したがって、引用発明の「回路」は、本件発明１の「直流出力電源の正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された第１、第２のダイオードを有するブリッジ整流回路」に相当する。 Ｂ 引用発明の「ＡＣ電源４」は、本件発明１の「交流電源」に相当する。 そして、引用発明の「インダクタＬ」は、「ＡＣ電源４の一端であるＡＣ入力ノード４ａとトランジスタＱ１及びトランジスタＱ２の接続点である内部ノード３との間に接続され」るものである。 してみると、本件発明１の「ＡＣ電源４の一端であるＡＣ入力ノード４ａ」は、本件発明１の「交流電源の一端」に相当し、引用発明の「インダクタＬ」は、本件発明１の「交流電源の一端と前記第１、第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトル」に相当する。 Ｃ 引用発明の「出力コンデンサＣＯ」は、「正の出力ノード５ａと負の出力ノード５ｂの間に接続され」るものであるから、本件発明１の「前記直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサ」に相当する。 Ｄ 引用発明の「コントローラ８」は、「ＡＣ電源４の正のＡＣ入力電圧の間で、トランジスタＱ１をオフ及びトランジスタＱ２をオンとすることで、インダクタ電流ＩＬが、インダクタＬを介してＡＣ電源４の一端であるＡＣ入力ノード４ａから内部ノード３へ、その後、作動されたトランジスタＱ２を介して負のＤＣ出力ノード５ｂへ流れ、さらに、ダイオードＤ４を介し、その後、ＡＣ電源４の他端であるＡＣ入力ノード４ｂへ流れ、インダクタＬを介する電流ＩＬを増加させ、さらに、この後、正のＡＣ入力電圧の間に、トランジスタＱ１をオンにし、トランジスタＱ２をオフにすることで、電流が、インダクタＬから内部ノード３へ、その後、トランジスタＱ１を介して正のＤＣ出力ノード５ａへ流れ、出力コンデンサＣＯを充電し、負のＤＣ出力ノード５ｂからダイオードＤ４を介してＡＣ電源４の他端であるＡＣ入力ノード４ｂへ戻るものであ」るから、ＡＣ電源４の正のＡＣ入力電圧の間に、インダクタＬに流れる電流をトランジスタＱ１及びトランジスタＱ２のどちらか一方に通電するようにトランジスタＱ１及びトランジスタＱ２をオン／オフさせているといえる。 さらに、引用発明は、「正のＡＣ入力電圧の間に、トランジスタＱ１をオフ及びトランジスタＱ２をオンとすることと、トランジスタＱ１をオン及びトランジスタＱ２をオフにすることとを、交互に複数回繰り返」すものであって、このオン／オフを「コントローラ８」が行うことは明らかである。 したがって、引用発明の「コントローラ８」は、本件発明１の「前記交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１、第２のＭＯＳＦＥＴをオン／オフさせる制御回路」に相当する。 Ｅ 引用発明の「ＡＣ電源４の他端であるＡＣ入力ノード４ｂ」は、本件発明１の「交流電源の他端」に相当し、引用発明の「ＡＣ電源４の他端であるＡＣ入力ノード４ｂがダイオードＤ３とＤ４の直列接続点に接続され」ることは、本件発明１の「前記交流電源の他端が前記第１、第２のダイオードの直列接続点に接続され」ることに相当する。 Ｆ 引用発明は、「トランジスタＱ１のオン／オフを表すゲート－ソース電圧波形５８、及びトランジスタＱ２のオン／オフを表すゲート－ソーススイッチング信号曲線５７においては、ゲート－ソーススイッチング信号曲線５７がオフし、さらに所定時間経過後に、ゲート－ソース電圧波形５８がオンし、ゲート－ソーススイッチング信号曲線５７をオンする所定時間前にゲート－ソース電圧波形５８がオフする動作を、正のＡＣ入力電圧の間に複数回繰返す」ものであって、そのように「トランジスタＱ１」及び「トランジスタＱ２」が制御されるものと認められ、さらに、この制御を「コントローラ８」が行っていることは明らかである。 ここで、引用発明の「ゲート－ソース電圧波形５８」は、「トランジスタＱ１のオン／オフを表す」ものであり、「ゲート－ソーススイッチング信号曲線５７」は、「トランジスタＱ２のオン／オフを表す」ものであり、さらに、引用発明は「ＡＣ電源４の正のＡＣ入力電圧の間で、トランジスタＱ１をオフ及びトランジスタＱ２をオンとすることで、インダクタ電流ＩＬが、インダクタＬを介してＡＣ電源４の一端であるＡＣ入力ノード４ａから内部ノード３へ、その後、作動されたトランジスタＱ２を介して負のＤＣ出力ノード５ｂへ流れ、さらに、ダイオードＤ４を介し、その後、ＡＣ電源４の他端であるＡＣ入力ノード４ｂへ流れ」、また、「トランジスタＱ１をオンにし、トランジスタＱ２をオフにすることで、電流が、インダクタＬから内部ノード３へ、その後、トランジスタＱ１を介して正のＤＣ出力ノード５ａへ流れ、出力コンデンサＣＯを充電し、負のＤＣ出力ノード５ｂからダイオードＤ４を介してＡＣ電源４の他端であるＡＣ入力ノード４ｂへ戻るものであ」る。 してみると、引用発明の「トランジスタＱ２」は、インダクタＬとダイオードＤ４ダイオードとを通してＡＣ電源４を短絡する側のトランジスタといえ、さらに、引用発明の「トランジスタＱ１」は、出力コンデンサＣＯに通流する側のトランジスタといえる。 したがって、引用発明の「コンローラ８」が「トランジスタＱ１」及び「トランジスタＱ２」を「トランジスタＱ１のオン／オフを表すゲート－ソース電圧波形５８、及びトランジスタＱ２のオン／オフを表すゲート－ソーススイッチング信号曲線５７においては、ゲート－ソーススイッチング信号曲線５７がオフし、さらに所定時間経過後に、ゲート－ソース電圧波形５８がオンし、ゲート－ソーススイッチング信号曲線５７をオンする所定時間前にゲート－ソース電圧波形５８がオフする動作を、正のＡＣ入力電圧の間に複数回繰り返す」ように制御することは、本件発明１の「前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す」ことに相当する。 Ｇ 引用発明の「システム２」は、「負荷６に電力供給するためのＤＣ出力Ｖｏを提供する」ものであって、「トランジスタＱ１とトランジスタＱ２、・・・ダイオードＤ３とダイオードＤ４を有する回路」、「インダクタＬ」、「出力コンデンサＣＯ」、「コントローラ８」を備えるものであるから、後記の点で相違するものの、本件発明１の「直流電源装置」に対応するものである。 そうすると、本件発明１と引用発明は、以下の点で一致ないし相違する。 （一致点） 「直流出力電源の正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された第１、第２のダイオードを有するブリッジ整流回路と、 交流電源の一端と前記第１、第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトルと、 前記直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサと、 前記交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１、第２のＭＯＳＦＥＴをオン／オフさせる制御回路と、 を備え、 前記交流電源の他端が前記第１、第２のダイオードの直列接続点に接続され、 前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す、 ことを特徴とする直流電源装置。」 （相違点１） 本件発明１では、「各前記第１、第２のＭＯＳＦＥＴは、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間に比べて、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間が短」いものであるのに対して、引用発明では、「トランジスタＱ１」及び「トランジスタＱ１」の逆回復時間がどのようなものであるか特定されていない点。 （相違点２） 本件発明１では、「前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長」いものであるのに対して、引用発明では、「ダイオードＤ３」及び「ダイオードＤ４」の逆回復時間がどのようなものであるか特定されていない点。 事案に鑑み、まず、相違点１について検討する。 引用文献２、３に記載されるように、内蔵ダイオードの逆回復時間を短くするために不純物を拡散させ、又は、粒子線を照射したスーパージャンクション構造のＭＯＳＦＥＴは周知の技術である。 しかしながら、この周知の技術のものは、スーパージャンクション構造のＭＯＳＦＥＴの内蔵ダイオードの逆回復時間が、不純物や粒子線を照射しないものに比べ、不純物や粒子線を照射したものが短くなるものであって、ＭＯＳＦＥＴのゲート信号をオン／オフとの関係は規定されておらず、「ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間」を、「ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間」より短くするものではないから、「ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間に比べて、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間が短」くすることが周知の技術であったとはいえない。 よって、上記相違点１に係る本件発明１の構成は、引用発明及び引用文献２、３に記載された周知の技術に基づいて、当業者が容易に採用し得たものではない。 したがって、他の相違点について検討するまでもなく、本件発明１は、当業者が引用発明及び引用文献２、３に記載された周知の技術に基づいて容易に発明することができたものではない。 なお、特許異議申立人（角田 朗）は、令和４年５月１９日提出の意見書において、 「しかし、スーパージャンクション構造のＭＯＳＦＥＴの逆回復時間の長さがスイッチングの切替えのタイミングに応じて異なることは、例えば甲第４号証（600W CoolMOS7 Design Guide）にも記載されているように周知技術である。甲第４号証は、スーパージャンクション構造のＭＯＳＦＥＴの素子を提供する製造メーカからの設計に関する資料である。 具体的には、甲第４号証の項目１．２にスーパージャンクションＭＯＳＦＥＴであることが記載されている。甲第４号証の項目３．７のFigure16にＭＯＳＦＥＴを直列接続した回路が記載されている。甲第４号証の項目３．７．１のFigure19にはスイッチングのオンとオフの切り替えタイミングによって電流値ＩＤＳ．Ｌが変化することが記載されている。 ［図：0001388378000008.jpg］ 甲第４号証のFigure19の右側に示されたデッドタイムが小さい場合、電流値ＩＤＳ．Ｌのピークが発生する。このピークの時間幅が本件特許発明１の「ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間」に該当する。デッドタイムが大きくなるほど、この電流値ＩＤＳ．Ｌのピークの幅が狭くなる。そして、甲第４号証のFigure19の左側に示されたデッドタイムが十分に大きい場合に、電流値ＩＤＳ．Ｌのピークが無くなるが、これが本件特許発明１の「ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間」が０もなったことに該当する。 従って、甲第４号証には、本件特許発明１の第７段落の「各前記第１、第２のＭＯＳＦＥＴは、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間に比べて、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間が短く」を開示している。」、 と主張している（令和４年５月１９日提出の意見書４頁下から１０行－５頁１５行）。 しかしながら、特許異議申立人（角田 朗）の甲第４号証のFigure19の右側に示されたデッドタイムにおいては、デッドタイムの始まり部分で「ＶＧＳ．Ｌ」は下がっておりＭＯＳＦＥＴはオフになっており（このことは、Figure19の下部のこの時点に対応するＦＥＴの記号の図においても、「ＭＯＳＦＥＴ ＯＦＦ」と記載されている）、そして、その後、デッドタイムの終わりで「ＶＧＳ．Ｈ」が立ち上がり（この時点で、印加電圧が逆方向電圧から順方向電圧に切替わったものと考えられる）電流値ＩＤＳ．Ｌのピークが発生しており、この電流が逆回復電流と認められるが、この時点でも、「ＶＧＳ．Ｌ」は立ち下がったままであり、ＭＯＳＦＥＴはオフのままである（Figure19の下部のこの時点に対応するＦＥＴの記号の図においても、「ＭＯＳＦＥＴ ＯＦＦ」と記載されている）。したがって、デッドタイム直後の逆回復電流は、デッドタイムの長さに関係なく、本件発明１の「ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間」に相当するものであって、「ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間」に該当するものではない。 したがって、上記主張を採用することはできない。 （イ）本件発明２ 本件発明２は、本件発明１の「前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す」という構成に代えて、「前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号のパルス幅は、前記リアクトルに流れる電流と電圧との力率が８５％以上となるように変調される」としたものであるから、引用発明と、少なくとも上記相違点１及び相違点２で相違する。 してみると、本件発明２は、上記本件発明１についての判断と同様の理由により、当業者が引用発明及び引用文献２、３に記載された周知の技術に基づいて容易に発明することができたものではない。 （ウ）本件発明３ 本件発明３は、本件発明１の「前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す」という構成に代えて、「前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号は、３ショット以上である」としたものであるから、引用発明と、少なくとも上記相違点１及び相違点２で相違する。 してみると、本件発明３は、上記本件発明１についての判断と同様の理由により、当業者が引用発明及び引用文献２、３に記載された周知の技術に基づいて容易に発明することができたものではない。 （エ）本件発明４、５ 本件発明４、５は、本件発明１ない３を直接又は間接的に引用するものである。したがって、本件発明４、５は、本件発明１ないし３の発明特定事項をすべて含みさらに他の発明特定事項を追加して限定したものであるから、上記本件発明１についての判断と同様の理由により、当業者が引用発明及び引用文献２、３に記載された周知の技術に基づいて容易に発明することができたものではない。 イ 理由２（特許法第３６条第６項第１号）について （ア）請求項２（本件発明２）について 本件訂正請求による訂正により、本件発明２は、「前記制御回路は、前記第１、第２のＭＯＳ ＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す」と訂正され、発明の課題を解決するための手段が反映された。 したがって、本件の請求項２に係る特許は、特許法第３６条第６項第１号に規定する要件を満たしていない特許出願に対してなされたものであるということはできない。 （イ）請求項３（本件発明３）について 本件訂正請求による訂正により、本件発明３は、「前記制御回路は、前記第１、第２のＭＯＳ ＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す」と訂正され、発明の課題を解決するための手段が反映された。 したがって、本件の請求項３に係る特許は、特許法第３６条第６項第１号に規定する要件を満たしていない特許出願に対してなされたものであるということはできない。 ３ 取消理由通知において採用しなかった特許異議申立理由等について （１）申立理由の概要（特許異議申立人 井澤 幹による） ア 理由１（特許法第２９条第２項） 請求項１、３、５に係る発明は、下記の甲第１号証に記載された発明及び甲第２号証に記載の技術事項に基いて、本件特許出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであり、 請求項２に係る発明は、下記の甲第１号証に記載された発明、甲第２号証及び甲第３号証にそれぞれ記載の技術事項に基いて、本件特許出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであり、 請求項４に係る発明は、下記の甲第１号証に記載された発明、甲第２号証及び甲第４号証にそれぞれ記載の技術事項に基いて、本件特許出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものである。 よって、請求項１ないし５に係る特許は、特許法第２９条第２項の規定に違反してされたものである。 記 甲第１号証：特開２０１１－１５１９８４号公報 甲第２号証：特許２００８－６１４１４号公報 甲第３号証：特許平３－６５０５６号公報 甲第４号証：国際公開第２０１０－０２４４３３号（引用文献２） イ 理由２（特許法第３６条第４項第１号） 請求項２、３について、経済産業省令で定めるところにより、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載したものでないから、本件特許の請求項２－３に係る特許は、特許法第３６条第４項第１号に規定する要件を満たしていない特許出願に対してなされたものである。 （２）各甲号証の記載事項 ア 甲第１号証 （ア）甲第１号証には、図面とともに、次の事項が記載されている。 Ａ 「【００１５】 実施の形態１． （直流電源装置の構成） 図１は、本発明の実施の形態１に係る直流電源装置の回路ブロック図である。 図１で示されるように、本実施の形態に係る直流電源装置は、少なくとも、交流電源１、後述する整流器２１の一方の入力端と交流電源１との間に挿入されたリアクター２、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４並びにダイオード５及びダイオード６によって構成された整流器２１、この整流器２１の出力端間に接続された平滑コンデンサー７、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４のＯＮ／ＯＦＦ動作をさせる制御手段１１、平滑コンデンサー７の両端電圧を検出する直流電圧検出手段１２、並びに、交流電源１の電源電圧を検出する電源電圧検出手段１３を備えている。また、平滑コンデンサー７の両端には負荷８が接続されている。 【００１６】 整流器２１は、ＭＯＳＦＥＴ３のソース側とＭＯＳＦＥＴ４のドレイン側とが接続されたＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との直列回路と、ダイオード５のアノード側とダイオード６のカソード側とが接続されたダイオード５とダイオード６との直列回路とが並列に接続されて構成されている。このとき、ＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との接続点、及び、ダイオード５とダイオード６との接続点を整流器２１の入力端とし、ダイオード５とダイオード６との直列回路の両端が整流器２１の出力端となる。また、図１で示されるように、寄生ダイオード３ａ及び寄生ダイオード４ａは、それぞれＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４において構造的に形成される内蔵ダイオードである。また、一般的に、ＭＯＳＦＥＴはそのゲートに電荷が供給されると、単方向通流素子としてではなく、逆方向にも電流を流す性質がある。ここでいう逆方向とは、ＭＯＳＦＥＴの内部に形成される寄生ダイオードに電流が流れた場合の方向とする。交流電源１から供給される交流電圧は、この整流器２１によって全波整流され直流電圧に変換される。 【００１７】 平滑コンデンサー７は、整流器２１によって出力される直流電圧を平滑する。 【００１８】 制御手段１１は、後述するように直流電圧検出手段１２及び電源電圧検出手段１３から受信した電圧情報に基づいて、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４のＯＮ／ＯＦＦ動作をさせる。」 Ｂ 「【００５０】 また、上記のＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４は、スーパージャンクション構造のＭＯＳＦＥＴを用いるものとしてもよい。これによって、さらに低損失化を実現することができ、高効率な直流電源装置を得ることができる。ここで、スーパージャンクション構造とは、通常のＭＯＳＦＥＴよりも深いＰ層を持つ構造であり、深いＰ層がＮ層と広く接することによって低オン抵抗でありながら高い耐電圧を有することが知られている。」 Ｃ 「【００５３】 実施の形態２． 本実施の形態に係る直流電源装置について、実施の形態１に係る直流電源装置の動作と相違する点を中心に説明する。なお、本実施の形態に係る直流電源装置の回路構成は、図１で示される実施の形態１に係る直流電源装置の回路構成と同様である。 【００５４】 （直流電源装置の同期整流動作） 図６は、本発明の実施の形態２に係る直流電源装置におけるＭＯＳＦＥＴのＯＮ／ＯＦＦ動作を示す図である。 図６（ａ）は、交流電源１の電源電圧Ｖｓの波形を示し、図１で示される電源電圧Ｖｓの矢印の方向を正極とする。また、図６（ｂ）は、交流電源１を流れる入力電流Ｉｓの波形を示し、図１で示される入力電流Ｉｓの矢印の方向を正方向とする。このとき、制御手段１１は、図６（ｂ）で示される入力電流Ｉｓに同期させて、ＭＯＳＦＥＴ３を図６（ｃ）で示されるような駆動信号によってＯＮ／ＯＦＦ動作させ、ＭＯＳＦＥＴ４を図６（ｄ）で示されるような駆動信号によってＯＮ／ＯＦＦ動作させる。 【００５５】 すなわち、まず、制御手段１１は、電源電圧検出手段１３によって検出される電源電圧Ｖｓの極性が変化するタイミングを検出する。そして、制御手段１１は、このタイミングにおいて、変化した極性において整流のためにゲートオン状態にさせるＭＯＳＦＥＴとは異なる方のＭＯＳＦＥＴをパルス状にゲートオン状態にさせる。このようにすることで、そのＭＯＳＦＥＴがパルス状にゲートオン状態となっている間、交流電源１が短絡状態となり、短絡電流が強制的に流れる。このとき、制御手段１１は、そのＭＯＳＦＥＴがパルス状にゲートオン状態になっている間、他方のＭＯＳＦＥＴはゲートオフ状態にしておく。これは、双方のＭＯＳＦＥＴがゲートオン状態になっていると、平滑コンデンサー７が短絡状態となり破損する危険性があるからである。そして、制御手段１１は、パルス状のゲートオン状態となっているＭＯＳＦＥＴをゲートオフ状態にするのとほぼ同時に、他方のＭＯＳＦＥＴをゲートオン状態にさせる。なお、制御手段１１は、前述の理由により、双方のＭＯＳＦＥＴがゲートオン状態となってしまう状態を回避するため、パルス状にゲートオン状態になっているＭＯＳＦＥＴをゲートオフ状態としてから、双方のＭＯＳＦＥＴがゲートオフ状態となっている状態（以下、「デッドオフ状態」という）の期間を経てから他方のＭＯＳＦＥＴをゲートオン状態にさせる動作としてもよい。 【００５６】 具体的には、制御手段１１は、電源電圧検出手段１３によって検出される電源電圧Ｖｓが負極から正極に変化することを検出した場合、電源電圧Ｖｓが正極側である場合に整流するためにゲートオン状態にさせるＭＯＳＦＥＴ３ではなく、ＭＯＳＦＥＴ４をパルス状にゲートオン状態にさせる。これによって、ＭＯＳＦＥＴ４がパルス状にゲートオン状態となっている間、交流電源１が短絡状態となり、交流電源１、リアクター２、ＭＯＳＦＥＴ４、ダイオード６、そして交流電源１の順で短絡電流が流れる。そして、制御手段１１は、ＭＯＳＦＥＴ４をゲートオフ状態にさせるのとほぼ同時に、ＭＯＳＦＥＴ３をゲートオン状態にさせる。なお、前述のように、ＭＯＳＦＥＴ３をゲートオン状態にさせる前に、デッドオフ状態を設けてもよい。その後、短絡電流と同方向の入力電流Ｉｓが流れ続け、制御手段１１は、この入力電流Ｉｓが０となるタイミングでＭＯＳＦＥＴ３をゲートオフ状態にさせる。 【００５７】 また、制御手段１１は、電源電圧検出手段１３によって検出される電源電圧Ｖｓが正極から負極に変化することを検出した場合、電源電圧Ｖｓが負極側である場合に整流するためにゲートオン状態にさせるＭＯＳＦＥＴ４ではなく、ＭＯＳＦＥＴ３をパルス状にゲートオン状態にさせる。これによって、ＭＯＳＦＥＴ３がパルス状にゲートオン状態となっている間、交流電源１が短絡状態となり、交流電源１、ダイオード５、ＭＯＳＦＥＴ３、リアクター２、そして、交流電源１の順で短絡電流が流れる。そして、制御手段１１は、ＭＯＳＦＥＴ３をゲートオフ状態にさせるのとほぼ同時に、ＭＯＳＦＥＴ４をゲートオン状態にさせる。なお、前述のように、ＭＯＳＦＥＴ４をゲートオン状態にさせる前に、デッドオフ状態を設けてもよい。その後、短絡電流と同方向の入力電流Ｉｓが流れ続け、制御手段１１は、この入力電流Ｉｓが０となるタイミングでＭＯＳＦＥＴ４をゲートオフ状態にさせる。」 Ｄ 「【００５８】 以上のような動作のように、交流電源１の短絡のためのパルス状にＭＯＳＦＥＴ３又はＭＯＳＦＥＴ４をゲートオン状態にさせることによって、力率改善及び高調波電流低減用の新たなスイッチング素子等を追加することなく、安価に力率改善及び高調波電流低減を実現できる。」 Ｅ 「【００６３】 （Ｓ２４） 制御手段１１は、ＭＯＳＦＥＴ３をゲートオフ状態のままとし、ＭＯＳＦＥＴ４をパルス状にＯＮ動作及びＯＦＦ動作させる。 【００６４】 （Ｓ２５） 制御手段１１は、ステップＳ２４において、ＭＯＳＦＥＴ４をゲートオフ状態にさせたのとほぼ同時に、ＭＯＳＦＥＴ３をゲートオン状態にさせる。 なお、ＭＯＳＦＥＴ４をゲートオフ状態にさせてから、デッドオフ状態を設け、その経過後、ＭＯＳＦＥＴ３をゲートオン状態にさせるものとしてもよい。 【００６５】 （Ｓ２６） 制御手段１１は、ＭＯＳＦＥＴ４をゲートオフ状態のままとし、ＭＯＳＦＥＴ３をパルス状にＯＮ動作及びＯＦＦ動作させる。 【００６７】 （Ｓ２７） 制御手段１１は、ステップＳ２６において、ＭＯＳＦＥＴ３をゲートオフ状態にさせたのとほぼ同時に、ＭＯＳＦＥＴ４をゲートオン状態にさせる。 なお、ＭＯＳＦＥＴ３をゲートオフ状態にさせてから、デッドオフ状態を設け、その経過後、ＭＯＳＦＥＴ４をゲートオン状態にさせるものとしてもよい。」 Ｆ 「【図１】 ［図：0001388378000009.jpg］ 」 Ｇ 「【図６】 ［図：0001388378000010.jpg］ 」 Ｈ 「【図７】 ［図：0001388378000011.jpg］ 」 Ｉ 上記Ｃの段落【００５３】には、“実施の形態２に係る直流電源装置の回路構成は、図１で示される実施の形態１に係る直流電源装置の回路構成と同様である”ことが、さらに、上記Ａの段落【００１５】には、実施の形態１に係る直流電源装置の回路構成として、“交流電源１、整流器２１の一方の入力端と交流電源１との間に挿入されたリアクター２、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４並びにダイオード５及びダイオード６によって構成された整流器２１、この整流器２１の出力端間に接続された平滑コンデンサー７、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４のＯＮ／ＯＦＦ動作をさせる制御手段１１、平滑コンデンサー７の両端電圧を検出する直流電圧検出手段１２、並びに、交流電源１の電源電圧を検出する電源電圧検出手段１３を備え、平滑コンデンサー７の両端には負荷８が接続されている直流電源装置”が記載されている。 してみると、甲第１号証には実施の形態２として、“交流電源１、整流器２１の一方の入力端と交流電源１との間に挿入されたリアクター２、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４並びにダイオード５及びダイオード６によって構成された整流器２１、この整流器２１の出力端間に接続された平滑コンデンサー７、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４のＯＮ／ＯＦＦ動作をさせる制御手段１１、平滑コンデンサー７の両端電圧を検出する直流電圧検出手段１２、並びに、交流電源１の電源電圧を検出する電源電圧検出手段１３を備え、平滑コンデンサー７の両端には負荷８が接続されている直流電源装置”が記載されているといえる。 Ｊ 上記Ａの段落【００１６】には、“整流器２１は、ＭＯＳＦＥＴ３のソース側とＭＯＳＦＥＴ４のドレイン側とが接続されたＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との直列回路と、ダイオード５のアノード側とダイオード６のカソード側とが接続されたダイオード５とダイオード６との直列回路とが並列に接続されて構成され、ＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との接続点、及び、ダイオード５とダイオード６との接続点を整流器２１の入力端とし、ダイオード５とダイオード６との直列回路の両端が整流器２１の出力端とな”ることが記載され、さらに、図１によれば、“ＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との接続点にリアクター２が接続され、ダイオード５とダイオード６との接続点に交流電源１が接続されている”ことが看取できる。 してみると、甲第１号証には、“整流器２１は、ＭＯＳＦＥＴ３のソース側とＭＯＳＦＥＴ４のドレイン側とが接続されたＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との直列回路と、ダイオード５のアノード側とダイオード６のカソード側とが接続されたダイオード５とダイオード６との直列回路とが並列に接続されて構成され、リアクター２が接続されるＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との接続点、及び、交流電源１が接続されるダイオード５とダイオード６との接続点を整流器２１の入力端とし、ダイオード５とダイオード６との直列回路の両端が整流器２１の出力端となって”いることが記載されているといえる。 Ｋ 上記Ｂには、「上記のＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４は、スーパージャンクション構造のＭＯＳＦＥＴを用いるものとしてもよい」ことが記載されている。 Ｌ 上記Ｃの段落【００５６】には、“制御手段１１は、電源電圧検出手段１３によって検出される電源電圧Ｖｓが負極から正極に変化することを検出した場合、電源電圧Ｖｓが正極側である場合に整流するためにゲートオン状態にさせるＭＯＳＦＥＴ３ではなく、ＭＯＳＦＥＴ４をパルス状にゲートオン状態にさせ、ＭＯＳＦＥＴ４がパルス状にゲートオン状態となっている間、交流電源１が短絡状態とし、交流電源１、リアクター２、ＭＯＳＦＥＴ４、ダイオード６、そして交流電源１の順で短絡電流が流し、そして、制御手段１１は、ＭＯＳＦＥＴ４をゲートオフ状態にさせ、デッドオフ状態の後に、ＭＯＳＦＥＴ３をゲートオン状態にさせる”ことが記載されている。 （イ）上記ＡないしＬの記載内容（特に、下線部を参照）からすると、甲第１号証には、次の発明（以下、「甲１発明」という。）が記載されている。 「交流電源１、整流器２１の一方の入力端と交流電源１との間に挿入されたリアクター２、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４並びにダイオード５及びダイオード６によって構成された整流器２１、この整流器２１の出力端間に接続された平滑コンデンサー７、ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４のＯＮ／ＯＦＦ動作をさせる制御手段１１、平滑コンデンサー７の両端電圧を検出する直流電圧検出手段１２、並びに、交流電源１の電源電圧を検出する電源電圧検出手段１３を備え、平滑コンデンサー７の両端には負荷８が接続されている直流電源装置において、 整流器２１は、ＭＯＳＦＥＴ３のソース側とＭＯＳＦＥＴ４のドレイン側とが接続されたＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との直列回路と、ダイオード５のアノード側とダイオード６のカソード側とが接続されたダイオード５とダイオード６との直列回路とが並列に接続されて構成され、リアクター２が接続されるＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との接続点、及び、交流電源１が接続されるダイオード５とダイオード６との接続点を整流器２１の入力端とし、ダイオード５とダイオード６との直列回路の両端が整流器２１の出力端となっており、 ＭＯＳＦＥＴ３及びＭＯＳＦＥＴ４は、スーパージャンクション構造のＭＯＳＦＥＴを用いてもよく、 制御手段１１は、電源電圧検出手段１３によって検出される電源電圧Ｖｓが負極から正極に変化することを検出した場合、電源電圧Ｖｓが正極側である場合に整流するためにゲートオン状態にさせるＭＯＳＦＥＴ３ではなく、ＭＯＳＦＥＴ４をパルス状にゲートオン状態にさせ、ＭＯＳＦＥＴ４がパルス状にゲートオン状態となっている間、交流電源１が短絡状態とし、交流電源１、リアクター２、ＭＯＳＦＥＴ４、ダイオード６、そして交流電源１の順で短絡電流が流し、そして、制御手段１１は、ＭＯＳＦＥＴ４をゲートオフ状態にさせ、デッドオフ状態の後に、ＭＯＳＦＥＴ３をゲートオン状態にさせる、 直流電源装置。」 イ 甲第２号証 甲第２号証には、次の事項が記載されている。 Ａ 「【００３７】 制御回路（8）は、商用電源（10）の電源半周期の間に、整流回路（2）を一回または複数回短絡させ（以下、短絡制御という。）、それ以外の期間は上述した同期整流の制御を行うようにする。ここでは、電源極性が正の半周期における制御について説明する。 【００３８】 この場合、電源極性が正に切り換わると同時に、上アーム側のスイッチング素子（2a）をオンし、同期整流の制御を行う。そして、オンしてから所定時間が経過すると、オン状態のスイッチング素子（2a）をオフすると共に、下アーム側のスイッチング素子（2b）をオンし、短絡制御を行う。この短絡制御では、正の交流電流がリアクトル（L）、スイッチング素子（2b）、コンデンサ回路（3）の下側のコンデンサ（3b）へ順に流れる。そうすると、電源電圧が短絡し、リアクトル（L）を流れる電流の通電幅が大きくなる。これにより、電源力率が向上する。スイッチング素子（2b）がオンされてから所定時間が経過すると、オン状態のスイッチング素子（2b）をオフすると共に、上アーム側のスイッチング素子（2a）をオンし、再び同期整流の制御を行う。つまり、この制御では、電源極性が正の半周期の間に、同期整流の制御と短絡制御とが交互に行われる。なお、電源極性が負の半周期についても同様の制御が行われる。したがって、このような制御を行うことにより、整流回路（2）の低損失化を図りつつ、電源力率をも向上させることができる。」 ウ 甲第３号証 甲第３号証には、図面とともに、次の事項が記載されている。 Ａ 「２．特許請求の範囲 交流電源を直流電源に変換してこれを電気機器に供給する整流装置において、スイッチング素子により上記交流電源を直流電源に変換すると共に上記直流電源を所定電圧以上に昇圧しかつ上記交流電源の力率をほぼ１００％にする高力率コンバータ回路と、上記直流電源を上記所定電圧以上に昇圧する昇圧回路と、上記負荷に対応する負荷電流を検出する電源検出器と、この電流検出器の出力により上記電源力率を判断して上記高力率コンバータ回路と上記昇圧回路とを切り換える切換回路とを備えたことを特徴とする整流装置。」（公報１頁左欄４－１４行） Ｂ 「第２図は、上記倍電圧回路だけで運転したときの負荷電流と電源力率の関係を示す。すなわち、電流検出器（８）から検出された負荷電流がＢよりも小さいときは、切換回路（１４）によりリレー接点（１３）は開放し、高力率コンバータ回路（４）は、従来装置と同様に電源の高力率化と直流電圧の昇圧を行う。 負荷電流がＢ－Ｃ間にあると、切換回路（１４）はリレー接点（１３）を閉成させると共に、制御回路（９）に停止信号（１４ａ）を発し、高力率コンバータ回路（４）のＦＥＴ（４Ａ）（４Ｂ）のスイッチングを停止させることにより、上記倍電圧回路として動作させる。 また、負荷電流がＣよりも大きいときは、切換回路（１４）によりリレー接点（１３）は開放し、上述のように電源の高力率化と直流電圧の昇圧を行う。 更に、圧縮機モータ（７）が停止しているような場合は、リレー接点（１３）は開放、高力率コンバータ回路（４）のＦＥＴ（４Ａ）（４Ｂ）は停止し、通常の単電圧整流回路として動作する。 このようにして、電源力率は第２図のＡよりも下がることはなく、負荷電流がＢ－Ｃ間のときは、高力率コンバータ回路（４）を停止して整流回路の効率の向上を図ることができ、ＦＥＴ （４Ａ）（４Ｂ）の負担を軽減し、回路素子の信頼性を高くすることができる。また、圧縮機モータ（７）の停止中も、ＦＥＴ（４Ａ）（４Ｂ）の負担は軽減される。」（公報３頁左上欄６行－右上欄１１行） Ｃ 「 ［図：0001388378000012.jpg］ 」 エ 甲第４号証 甲第４号証の記載事項に関しては、上記「２．（２）イ 引用文献２の記載事項」に記載のとおりである。 （３）対比・判断 ア 理由１（特許法第２９条第２項）について （ア）本件発明１について 本件発明１と甲１発明とを対比すると以下のとおりである。 Ａ 甲１発明の「整流器２１」は、「ＭＯＳＦＥＴ３のソース側とＭＯＳＦＥＴ４のドレイン側とが接続されたＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との直列回路と、ダイオード５のアノード側とダイオード６のカソード側とが接続されたダイオード５とダイオード６との直列回路とが並列に接続されて構成され、リアクター２が接続されるＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との接続点、及び、交流電源１が接続されるダイオード５とダイオード６との接続点を整流器２１の入力端とし、ダイオード５とダイオード６との直列回路の両端が整流器２１の出力端とな」るものである。また、甲１発明は「整流器２１の出力端間」に「平滑コンデンサー７」が接続され、「平滑コンデンサー７の両端には負荷８が接続され」るものであるから、「整流器２１の出力端」は、甲１発明の「直流電源装置」の正極端子及び負極端子と認められる。 したがって、甲１発明の「整流器２１の出力端」は、本件発明１の「直流出力電源の正極端子」及び「直流出力電源の負極端子」に相当し、甲１発明の「ＭＯＳＦＥＴ３とＭＯＳＦＥＴ４」は、本件発明１の「直流出力電源の正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴ」に相当し、甲１発明の「ダイオード５とダイオード６」は、本件発明１の「正極端子と負極端子の間に直列接続された第１、第２のダイオード」に相当する。 そして、甲１発明の「整流器２１」は、本件発明１の「直流出力電源の正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された第１、第２のダイオードを有するブリッジ整流回路」に相当する。 Ｂ 甲１発明の「リアクター２」は、「整流器２１の一方の入力端と交流電源１との間に挿入され」るものであり、さらに、「整流器２１」の「入力端」のうち「ＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との接続点」に接続されるものである。 したがって、甲１発明の「交流電源１」は、本件発明１の「交流電源」に相当し、そして、甲１発明の「リアクター２」は、本件発明１の「交流電源の一端と前記第１、第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトル」に相当する。 Ｃ 甲１発明の「平滑コンデンサー７」は、「両端には負荷８が接続され」るものであって、また、上記Ａの検討も踏まえると、甲１発明の「平滑コンデンサー７」は、本件発明１の「前記直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサ」に相当する。 Ｄ 甲１発明の「制御手段１１」は、「電源電圧検出手段１３によって検出される電源電圧Ｖｓが負極から正極に変化することを検出した場合、電源電圧Ｖｓが正極側である場合に整流するためにゲートオン状態にさせるＭＯＳＦＥＴ３ではなく、ＭＯＳＦＥＴ４をパルス状にゲートオン状態にさせ、ＭＯＳＦＥＴ４がパルス状にゲートオン状態となっている間、交流電源１が短絡状態とし、交流電源１、リアクター２、ＭＯＳＦＥＴ４、ダイオード６、そして交流電源１の順で短絡電流が流し、そして、制御手段１１は、ＭＯＳＦＥＴ４をゲートオフ状態にさせ、デッドオフ状態の後に、ＭＯＳＦＥＴ３をゲートオン状態にさせる」ものであって、また、「電源電圧検出手段１３」は、「交流電源１の電源電圧を検出する」ものである。 してみると、甲１発明の「制御手段１１」は、交流電源１の正の半周期内に、リアクター２に流れる電流をＭＯＳＦＥＴ３とＭＯＳＦＥＴ４のどちらか一方に通電する動作を１回繰り返すようにＭＯＳＦＥＴ３とＭＯＳＦＥＴ４をオン／オフさせているといえる。 したがって、甲１発明の「制御手段１１」と、本件発明１の「前記交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返すように前記第１、第２のＭＯＳＦＥＴをオン／オフさせる制御回路」とは、後記の点で相違するものの、“前記交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を繰り返すように前記第１、第２のＭＯＳＦＥＴをオン／オフさせる制御回路”の点では共通する。 Ｅ 甲１発明の「交流電源１」は、「リアクター２」と「ダイオード５とダイオード６との接続点」に接続されるものである。 したがって、甲１発明の「交流電源１」が「ダイオード５とダイオード６との接続点」に接続されることは、本件発明１の「前記交流電源の他端が前記第１、第２のダイオードの直列接続点に接続され」ることに相当する。 Ｆ 甲１発明の「制御手段１１」は、「電源電圧検出手段１３によって検出される電源電圧Ｖｓが負極から正極に変化することを検出した場合、電源電圧Ｖｓが正極側である場合に整流するためにゲートオン状態にさせるＭＯＳＦＥＴ３ではなく、ＭＯＳＦＥＴ４をパルス状にゲートオン状態にさせ、ＭＯＳＦＥＴ４がパルス状にゲートオン状態となっている間、交流電源１が短絡状態とし、交流電源１、リアクター２、ＭＯＳＦＥＴ４、ダイオード６、そして交流電源１の順で短絡電流が流し、そして、制御手段１１は、ＭＯＳＦＥＴ４をゲートオフ状態にさせ、デッドオフ状態の後に、ＭＯＳＦＥＴ３をゲートオン状態にさせる」ものであって、また、「電源電圧検出手段１３」は、「交流電源１の電源電圧を検出する」ものである。 したがって、引用発明の「制御手段１１」は、交流電源１の正の半周期内において、リアクター２とダイオード６とを通して交流電源１を短絡する側のＭＯＳＦＥＴ４をオフし、さらにデッドオフ時間後に、平滑コンデンサー７に通流する側のＭＯＳＦＥＴ４をオンとしているといえる。 してみると、甲１発明の「制御手段１１は、電源電圧検出手段１３によって検出される電源電圧Ｖｓが負極から正極に変化することを検出した場合、電源電圧Ｖｓが正極側である場合に整流するためにゲートオン状態にさせるＭＯＳＦＥＴ３ではなく、ＭＯＳＦＥＴ４をパルス状にゲートオン状態にさせ、ＭＯＳＦＥＴ４がパルス状にゲートオン状態となっている間、交流電源１が短絡状態とし、交流電源１、リアクター２、ＭＯＳＦＥＴ４、ダイオード６、そして交流電源１の順で短絡電流が流し、そして、制御手段１１は、ＭＯＳＦＥＴ４をゲートオフ状態にさせ、デッドオフ状態の後に、ＭＯＳＦＥＴ３をゲートオン状態にさせる」ことと、本件発明１の「前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンし、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す」こととは、後記の点で相違するものの、“前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンする動作を、前記交流電源の半周期内に行う”点では共通する。 Ｇ 甲１発明の「直流電源装置」は、「整流器２１」、「リアクター２」、「平滑コンデンサー７」、「制御手段１１」を備えるものであるから、後記の点で相違するものの、本件発明１の「直流電源装置」に対応するものである。 なお、特許異議申立人（井澤 幹）は、特許異議申立書において、甲1発明の「ＭＯＳＦＥＴ３」及び「ＭＯＳＦＥＴ４」は、スーパージャンクション構造のものであるから、本件発明１の「各前記第１、第２のＭＯＳＦＥＴは、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間に比べて、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間が短」い構成に相当する旨を主張する。（特許異議申立書１８頁１８―２２行） しかしながら、通常、スーパージャンクション構造のものは、逆回復時間が長くなるものであって、ゲート信号をオン／オフと逆回復時間との関係も周知の事項とは認められないことから、上記主張を採用することはできない。 そうすると、本件発明１と甲１発明とは、以下の点で一致ないし相違する。 （一致点） 「直流出力電源の正極端子と負極端子との間に直列接続された第１、第２のＭＯＳＦＥＴおよび前記正極端子と負極端子の間に直列接続された第１、第２のダイオードを有するブリッジ整流回路と、 交流電源の一端と前記第１、第２のＭＯＳＦＥＴの直列接続点との間に接続されたリアクトルと、 前記直流出力電源の正極端子と負極端子の間に接続された平滑コンデンサと、 前記交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を繰り返すように前記第１、第２のＭＯＳＦＥＴをオン／オフさせる制御回路と、 を備え、 前記交流電源の他端が前記第１、第２のダイオードの直列接続点に接続され、 前記制御回路は、前記第１、第２のＭＯＳＦＥＴのうち、前記リアクトルとダイオードとを通して前記交流電源を短絡する側のＭＯＳＦＥＴをオフし、さらに所定時間経過後に、前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオンする動作を、前記交流電源の半周期内に行う、 ことを特徴とする直流電源装置。」 （相違点３） 「制御回路」が、本件発明１では、「前記交流電源の半周期内に、前記リアクトルに流れる電流を前記第１、第２のＭＯＳＦＥＴのどちらか一方に通電する動作を複数回繰り返す」のに対して、甲１発明では、リアクター２に流れる電流をＭＯＳＦＥＴ３とＭＯＳＦＥＴ４のどちらか一方に通電する動作を１回繰り返すものである点。 （相違点４） 本件発明１では、「各前記第１、第２のＭＯＳＦＥＴは、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間に比べて、ＭＯＳＦＥＴへの印加電圧が逆方向電圧から順方向電圧に切替わる際にＭＯＳＦＥＴのゲート信号をオフ信号に保ち続けているときの逆回復時間が短」いものであるのに対して、甲１発明では、「トランジスタＱ１」と「トランジスタＱ１」の逆回復時間がどのようなものであるか特定されていない点。 （相違点５） 本件発明１では、「前記第１、第２のダイオードの逆回復時間が、前記第１、第２のＭＯＳＦＥＴのゲート信号をオン信号からオフ信号に切替えたときの逆回復時間よりも長」いものであるのに対して、甲１発明では、ダイオードＤ３及びＤ４の逆回復時間がどのようなものであるか特定されていない点。 （相違点６） 本件発明１では、「前記制御回路は、・・・、前記リアクトルがダイオードを通して交流電源を短絡する側のＭＯＳＦＥＴをオンする所定時間前に前記平滑コンデンサに通流する側のＭＯＳＦＥＴをオフする動作を、前記交流電源の半周期内に複数回繰返す」ものであるのに対して、甲１発明では、「制御手段１１」は、リアクター２とダイオード６とを通して交流電源１を短絡する側のＭＯＳＦＥＴ４をオフし、さらにデッドオフ時間後に、平滑コンデンサー７に通流する側のＭＯＳＦＥＴ４をオンとする動作を、交流電源１の正の半周期内において１回行うものである点。 事案に鑑み、まず、相違点４について検討する。 相違点４は、上記「２．（３）ア（ア）本件発明１について」で検討した相違点１であって、同様の理由で、甲第４号証に記載される周知の技術とはいえず、また、甲第２号証、甲第３号証には、逆回復時間に関する記載はされていない。 したがって、本件発明１は、当業者が甲１発明、甲第２号証ないし甲第４号証に記載された技術に基づいて容易に発明することができたものものとはいえない。 （イ）本件発明２ 本件発明２は、本件発明１の構成に、さらに、「前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号のパルス幅は、前記リアクトルに流れる電流と電圧との力率が８５％以上となるように変調される」という構成を加えたものであるから、甲１発明と、少なくとも上記相違点４ないし相違点６で相違する。 してみると、本件発明２は、上記本件発明１についての判断と同様の理由により、当業者が甲１発明、甲第２号証ないし甲第４号証に記載された技術に基づいて容易に発明することができものとはいえない。 （ウ）本件発明３ 本件発明３は、本件発明１の構成に、さらに、「前記リアクトルとダイオードを通して前記交流電源を短絡する側のＭＯＳＦＥＴの駆動信号は、３ショット以上である」という構成を加えたものであるから、甲１発明と、少なくとも上記相違点４ないし相違点５で相違する。 してみると、本件発明３は、上記本件発明１についての判断と同様の理由により、当業者が甲１発明、甲第２号証ないし甲第４号証に記載された技術に基づいて容易に発明することができたものといえない。 （エ）本件発明４、５ 本件発明４、５は、本件発明１ない３を直接又は間接的に引用するものである。したがって、本件発明４、５は、本件発明１ないし３の発明特定事項をすべて含みさらに他の発明特定事項を追加して限定したものであるから、上記本件発明１ないし３についての判断と同様の理由により、当業者が甲１発明、甲第２号証ないし甲第４号証に記載された技術に基づいて容易に発明することができたものとはいえない。 イ 理由イについて（特許法第３６条第４項第１号） 本件特許明細書の段落【００４１】ないし段落【００５２】には、本件発明２、３を実施することができる程度に明確かつ十分に記載されている。 したがって、本件特許の請求項２－３に係る特許は、特許法第３６条第４項第１号に規定する要件を満たしていない特許出願に対してなされたものとはいえない。 第４ むすび 以上のとおりであるから、取消理由通知に記載した取消理由及び特許異議申立書に記載した異議申立ての理由によっては、本件請求項１ないし５に係る特許を取り消すことはできない。また、他に取り消すべき理由を発見しない。 よって、結論のとおり決定する。