2017-011933

特願２０１２－２６０１３５「積層半導体装置の製造方法」拒絶査定不服審判事件〔平成２６年　６月　９日出願公開，特開２０１４－１０７４４８〕について，次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は，平成２４年１１月２８日の出願であって，その手続の経緯は以下のとおりである。 平成２７年１１月２７日　　　手続補正書の提出 平成２８年１０月１２日付け　拒絶理由通知書 平成２８年１２月１４日　　　意見書，手続補正書の提出 平成２９年　５月１０日付け　拒絶査定（以下，「原査定」という。） 平成２９年　８月　９日　　　審判請求書，手続補正書 （以下，「本件補正」という。）の提出 第２　平成２９年８月９日になされた手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 平成２９年８月９日になされた手続補正を却下する。 ［理由］ １　本件補正について （１）本件補正により，特許請求の範囲の請求項１の記載は，次のとおり補正された。（下線部は補正箇所である。以下，本件補正後の請求項１に係る発明を「本件補正発明１」という。）。 「受光素子を含む受光回路を有する受光基板と、前記受光回路から受けた信号を処理する処理回路を有する処理基板とを積層して積層半導体装置を製造する製造方法であって、 前記受光基板の表面および前記処理基板の表面を研磨する研磨段階と、 前記研磨段階で研磨された前記受光基板の前記表面および前記処理基板の前記表面を常温接合することにより、前記受光基板および前記処理基板を積層する積層段階と、 前記積層段階より前に、前記処理回路に接続される他の処理回路を有する他の処理基板を前記処理基板に積層する処理基板積層段階と、 前記処理基板積層段階よりも後であって前記積層段階よりも前に、前記処理基板を薄化する処理基板薄化段階と、 前記積層段階より後に、前記受光基板を薄化する受光基板薄化段階と、 前記積層段階より後であって前記受光基板薄化段階より前に、前記他の処理基板を薄化する他の処理基板薄化段階と、 を備える積層半導体装置製造方法。」 （２）本件補正前の特許請求の範囲 本件補正前の，平成２８年１２月１４日の手続補正により補正された特許請求の範囲の請求項１の記載は次のとおりである。 「受光素子を含む受光回路を有する受光基板と、前記受光回路から受けた信号を処理する処理回路を有する処理基板とを積層して積層半導体装置を製造する製造方法であって、 前記受光基板の表面および前記処理基板の表面を研磨する研磨段階と、 前記研磨段階で研磨された前記受光基板の前記表面および前記処理基板の前記表面を常温接合することにより、前記受光基板および前記処理基板を積層する積層段階と、 前記積層段階より後に、前記受光基板を薄化する受光基板薄化段階と、 前記積層段階より後であって前記受光基板薄化段階より前に、前記処理基板を薄化する処理基板薄化段階と、 を備える積層半導体装置製造方法。」 （３）本件補正により補正された補正箇所のうち「前記処理基板積層段階よりも後であって前記積層段階よりも前に，前記処理基板を薄化する処理基板薄化段階」について検討すると，願書に最初に添附した明細書の発明の詳細な説明には以下の記載がある。 「【００２７】 次に、図４に示すように、積層基板３００において、処理基板２００の支持基板２１０を、例えば５００μｍ程度まで薄化する。支持基板２１０は、例えば、化学機械研磨により薄化できる。これにより、支持基板２１０の図中下面には、貫通電極２５６の端部が露出する。」 「【００５７】 図２０は、更に他の積層基板３０３の断面図である。積層基板３０３は、図５に示した状態の積層基板３００に、複数の処理基板２０１を１枚ずつ順次積層して形成される。即ち、支持基板１１０を残した状態の積層基板３００に対して、支持基板２１０を薄化する前の処理基板２０１を接合し、支持基板２１０を薄化し、バンプ２２０を形成する段階を繰り返すことにより、多層の積層基板３０３を形成できる。」 すなわち，願書に最初に添付された明細書，特許請求の範囲又は図面（以下，「当初明細書等」という。）には，「処理基板」の薄化について，「前記積層段階」，すなわち，「前記研磨段階で研磨された前記受光基板の前記表面および前記処理基板の前記表面を常温接合することにより、前記受光基板および前記処理基板を積層する積層段階」の後に行うことは記載されているが，「前記受光基板および前記処理基板を積層する積層段階」より前に行うことは記載されていない。 （４）また，「前記処理基板積層段階よりも後」であって，「前記受光基板および前記処理基板を積層する積層段階」より前に「処理基板」の薄化処理を行った際には，「前記処理基板積層段階」において「処理基板」の他の処理基板に対向する面は，当該他の処理基板に積層されることから，前記薄化処理は，「処理基板」の「受光基板」に対向する面に対して行われることとなる。そうすると，「処理基板」の「受光基板」に対向する面は，当該薄化処理によって貫通電極の端部が露出した状態となり，「前記受光基板および前記処理基板を積層する積層段階」のためには，薄化処理した「処理基板」の「受光基板」に対向する面に，バンプを形成した上で，この面を常温接合することができるように研磨する必要があると認められるが，当初明細書等には対応する記載が認められない。 （５）しかも，本願補正発明１は，他の発明特定事項を備えると同時に，前記「前記処理基板積層段階よりも後であって前記積層段階よりも前に、前記処理基板を薄化する処理基板薄化段階」を備えることによって，審判請求書の請求の理由において，審判請求人が，「本願発明の有利な効果」として主張する，「本願の請求項１に記載の発明によると、受光基板を複層の処理基板と積層して積層半導体装置を製造する場合に、まず、処理基板同士を積層して積層処理基板とした後、積層処理基板を受光基板と積層する。また、受光基板は、積層処理基板に積層した後に薄化される。更に、積層処理基板および受光基板を積層する前に、処理基板を薄化する。このような方法により、基板の薄化により生じる機械的負荷を受光基板が受ける回数を、積層半導体装置が形成された場合に最外層に露出する処理基板を薄化するための１回と、受光基板自体を薄化するための１回とを合わせた２回だけにすることができる。このような、薄化により受光基板が機械的負荷を受ける回数は、積層半導体装置を形成する処理基板の枚数が増加した場合でも変わらない。よって、本願発明によると、イメージセンサ等のように集積度が高い受光基板を用いて積層半導体装置を製造する場合に、薄化加工の機械的負荷による品質低下を抑制できる。」という，当初明細書等には記載されていない効果を奏するものであり，また，当該効果，すなわち，「受光基板を複層の処理基板と積層して積層半導体装置を製造する場合に、」「基板の薄化により生じる機械的負荷を受光基板が受ける回数を、積層半導体装置が形成された場合に最外層に露出する処理基板を薄化するための１回と、受光基板自体を薄化するための１回とを合わせた２回だけにすることができる。このような、薄化により受光基板が機械的負荷を受ける回数は、積層半導体装置を形成する処理基板の枚数が増加した場合でも変わらない。」という効果は，当初明細書等に記載されているに等しい事項であるとも認められない。 すなわち，本件補正により付加された事項は，発明の課題解決に寄与する技術的な意義を有する事項に該当するから，明細書，特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入するものである。 （６）そうすると，上記補正の「前記処理基板積層段階よりも後であって前記積層段階よりも前に、前記処理基板を薄化する処理基板薄化段階」は，願書に最初に添附した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてしたものであるとは認められない。 （７）審判請求人は，平成２９年８月９日提出の審判請求書において，補正の根拠について， 「３．補正の内容 （１）出願人は、本審判請求書と同日に提出した手続補正書により、特許請求の範囲を補正した。補正後の特許請求の範囲に記載の発明は下記の通りである。 なお、補正により変更された箇所を下線で示す。また、補正により変更された箇所の右に、出願当初の明細書等における記載箇所を示す。下記の通り、当該補正は、請求項１を補正前請求項５の特徴により限定的に減縮した補正である。 ［請求項１］ 受光素子を含む受光回路を有する受光基板と、前記受光回路から受けた信号を処理する処理回路を有する処理基板とを積層して積層半導体装置を製造する製造方法であって、 前記受光基板の表面および前記処理基板の表面を研磨する研磨段階と、 前記研磨段階で研磨された前記受光基板の前記表面および前記処理基板の前記表面を常温接合することにより、前記受光基板および前記処理基板を積層する積層段階と、 前記積層段階より前に、前記処理回路に接続される他の処理回路を有する他の処理基板を前記処理基板に積層する処理基板積層段階と、（補正前請求項５） 前記処理基板積層段階よりも後であって前記積層段階よりも前に、前記処理基板を薄化する処理基板薄化段階と、（段落００６１） 前記積層段階より後に、前記受光基板を薄化する受光基板薄化段階と、 前記積層段階より後であって前記受光基板薄化段階より前に、前記他の処理基板を薄化する他の処理基板薄化段階と、 を備える積層半導体装置製造方法。」 旨主張している。 しかしながら，補正前請求項５には，「前記積層段階より前に、前記処理回路に接続される他の処理回路を有する他の処理基板を前記処理基板に積層する処理基板積層段階を含む請求項１から４のいずれか一項に記載の積層半導体装置製造方法。」と記載されているのみで，上記補正の「前記処理基板積層段階よりも後であって前記積層段階よりも前に、前記処理基板を薄化する処理基板薄化段階」について記載されていない。 また，出願当初の明細書の詳細な説明には， 「【００６１】 なお、上記のような積層基板３０３を作製する場合も、個々の積層段階ではアニール処理なしに低温で接合し、全ての基板が積層された後に一括してアニール処理してもよい。これにより、初期に積層された基板が繰り返しアニール処理の熱にさらされることが防止される。」 と記載されているのみであって，上記補正の「前記処理基板積層段階よりも後であって前記積層段階よりも前に、前記処理基板を薄化する処理基板薄化段階」について記載されていない。 （８）したがって，この補正は，願書に最初に添附した明細書，特許請求の範囲又は図面の記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものであり，願書に最初に添附した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてなされたものとはいえず，特許法第１７条の２第３項に規定する要件を満たしていない。 （９）以上のとおり，本件補正は，特許法第１７条の２第３項の規定に違反するものであり，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 よって，上記補正の却下の決定の結論のとおり決定する。 第３　本願発明について １　本願発明 平成２９年８月９日にされた手続補正は，上記のとおり却下されたので，本願の請求項に係る発明は，平成２８年１２月１４日にされた手続補正により補正された特許請求の範囲の請求項１ないし９に記載された事項により特定されるものであるところ，その請求項１に記載された事項により特定される発明（以下，「本願発明」という。）は以下のとおりである。 「受光素子を含む受光回路を有する受光基板と、前記受光回路から受けた信号を処理する処理回路を有する処理基板とを積層して積層半導体装置を製造する製造方法であって、 前記受光基板の表面および前記処理基板の表面を研磨する研磨段階と、 前記研磨段階で研磨された前記受光基板の前記表面および前記処理基板の前記表面を常温接合することにより、前記受光基板および前記処理基板を積層する積層段階と、 前記積層段階より後に、前記受光基板を薄化する受光基板薄化段階と、 前記積層段階より後であって前記受光基板薄化段階より前に、前記処理基板を薄化する処理基板薄化段階と、 を備える積層半導体装置製造方法。」 ２　原査定の拒絶の理由 原査定の拒絶の理由は，この出願の請求項１ないし９に係る発明は，その出願日前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて，その出願日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。 引用文献１：特開２００６－１９１０８１号公報 引用文献２：特開平０４－２８７３６５号公報 引用文献３：特開２００１－３３９０５７号公報 引用文献４：特開２００５－３５３９９６号公報 引用文献６：特開２００９－０４９０８１号公報 引用文献７：特表２０１１－５２３７７９号公報 ３　引用文献 （１）引用文献１ ア　原査定の拒絶の理由で引用された引用文献１には，図面とともに以下の事項が記載されている。 「【技術分野】 【０００１】 本発明は、イメージセンサに関し、特に、３次元集積構造の高性能ＣＭＯＳイメージセンサ及びその製造方法に関する。」 「【００３４】 以下では、上記した構成を有するイメージセンサの製造方法を説明する。 【００３５】 図４Ａ～図４Ｃは、本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法の各工程を示す断面図である。 【００３６】 図４Ａに示しているように、第１基板４００がＳＯＩ構造を有するように第１基板４００内部に第１絶縁膜４０１を形成する。第１絶縁膜４０１は、酸化膜系を用いて０．３μｍ～１０μｍの厚さに形成する。 【００３７】 エピタキシャル成長（Epitaxial growth）工程を実施し、第１絶縁膜４０１上の第１基板４００にエピタキシャル層４０２を形成する。エピタキシャル層４０２は、０．３μｍ～１０μｍの厚さに形成する。 【００３８】 以下では、エピタキシャル層４０２が、Ｐ型の導電型である場合を一例として説明する。 【００３９】 エピタキシャル層４０２に、Ｐ型及びＮ型の導電領域４０３、４０４が積層された構造のフォトダイオードＰＤを形成する。Ｐ型及びＮ型のフォトダイオード用の不純物領域４０３、４０４は、イオン注入、または蒸着及び成長などの方法を利用して形成できる。 【００４０】 Ｐ型導電領域４０３は、５０Å～１０００Åの厚さに形成することが好ましい。 【００４１】 エピタキシャル層４０２上にゲート電極４０７を形成し、その両側のエピタキシャル層４０２の上部にソース／ドレインの不純物領域４０５、４０６を形成する。 【００４２】 フォトダイオードＰＤから、生成された光電荷を移動させるために、Ｎ型導電領域４０４と不純物領域４０５との一部が重畳するように形成する。 【００４３】 ゲート電極４０７と不純物領域４０５、４０６とは、フォトダイオードＰＤから、生成された光電荷を、フローティング拡散領域の役割を果す不純物領域４０６に伝達する役割を果たすトランスファトランジスタＴｘを構成する。 【００４４】 トランスファトランジスタＴｘ上に第２絶縁膜４０８を形成する。第２絶縁膜４０８は、酸化膜系の絶縁性物質の膜である。 【００４５】 第２絶縁膜４０８を選択的にエッチングし、不純物領域４０６を露出させた後、不純物領域４０６に電気的に接続した接続部４０９を形成する。 【００４６】 接続部４０９は、フローティング拡散領域の役割をする不純物領域４０６に蓄積された光電荷を周辺回路側に伝達する役割をする。 【００４７】 接続部４０９は、Ｔｉ、ＴｉＮ、ＴｉＷ、タングステンプラグなどを、単独で、またはこれらを積層して用い、１００Å～１０００Åの厚さに形成する。 【００４８】 接続部４０９上に接続部４０９と電気的に接続し、周辺回路部と接続されるＣｕボンディングパッド４１１Ａ～４１１Ｃを、第３絶縁膜４１０に囲まれるように形成する。 【００４９】 Ｃｕボンディングパッド４１１Ａ～４１１Ｃは、０．３μｍ～２．０μｍの厚さに形成する。 【００５０】 Ｃｕボンディングパッド４１１Ａ～４１１Ｃは、ダマシン処理により形成することもでき、通常のリソグラフィにより形成することができる。 【００５１】 以上、図４Ａに示した構造を形成して、３次元集積以前の受光素子を形成する工程は完了する。 【００５２】 次いで、図４Ｂに示すような３次元集積以前の周辺回路を形成する工程を実施する。 ・・・　中　略　・・・ 【００６６】 次に、図４Ｃに示しているように、受光素子が形成された第１基板４００と周辺回路が形成された第２基板５００とが互いに対向するようにボンディング（接合）される。 【００６７】 この時、それぞれのＣｕボンディングパッド４１１Ａ～４１１Ｃと５０６Ａ～５０６Ｃとが対応するようにした後、３００℃～６００℃の温度で熱処理を実施することによって、２つの基板４００、５００の間の接合がなされる。 【００６８】 ２つの基板４００、５００を接合する時、第１基板４００の背面が上部に位置するようにする。これは、第１基板４００の背面部分にフォトダイオードＰＤが形成され、この上にマイクロレンズが形成されるためである。 【００６９】 次に、図４Ｄに示しているように、第２基板５００の背面を一部除去して、第２接続部５０４Ｂが露出するようにする。この時、エッチングされる第２基板５００の背面の厚さは、残存する第２基板５００の厚さが５μｍ～５０μｍ程度残るようにすることによって決まる。 【００７０】 この時、機械的研磨（Mechanical grinding）とＣＭＰを用いることができる。 【００７１】 露出した第２接続部５０４Ｂに接続するように、入出力パッド５０７を形成した後、入出力パッド５０７の上部だけをオープンさせ、他の部分は覆う保護膜５０８を形成する。 【００７２】 次に、第１基板４００のを全て除去して第１絶縁膜４０１が露出するようにする。この時、物理的研磨またはウェットエッチングを用いる。」 イ　上記「ア」より，引用文献１には，以下の発明が記載されている。（以下，「引用発明」という。） 「３次元集積構造の高性能ＣＭＯＳイメージセンサの製造方法であって， 受光素子が形成された第１基板４００と周辺回路が形成された第２基板５００とが，それぞれのＣｕボンディングパッド４１１Ａ～４１１Ｃと５０６Ａ～５０６Ｃとが対応するようにした後，３００℃～６００℃の温度で熱処理を実施することによって互いに対向するようにボンディング（接合）し， 次に，機械的研磨（Mechanical grinding）とＣＭＰを用い，第２基板５００の背面を一部除去して、第２接続部５０４Ｂが露出するようにし， 次に，物理的研磨を用い，第１基板４００を全て除去して第１絶縁膜４０１が露出するようにする， ３次元集積構造の高性能ＣＭＯＳイメージセンサの製造方法。」 （２）引用文献６ ア　原査定の拒絶の理由で引用された引用文献６には，図面とともに以下の事項が記載されている。 「【技術分野】 【０００１】 本発明は、電極が形成された２体のウェハを常温に近い温度にて電極を介して接合する接合装置に関する。 【背景技術】 【０００２】 携帯電話、ノートパソコン、ディジタルカメラ等の携帯電子機器の製造にとって、メモリやＭＰＵ等の電子部品を高密度に実装する技術は最重要技術である。このための技術としてフリップチップ実装技術の開発が従来から行われており、最近ではこの技術を利用して半導体チップを積層して更なる高密度電子装置を得るための開発が盛んに行われている。このフリップチップ技術による実装では半導体装置（半導体チップ）を配線基板に接合する際や半導体チップを半導体チップ上に重ね接合する際に、接合電極としてバンプを形成することが行われている。このバンプ形成にあたっては、電極材として金、銅、アルミニウム等が使用されているが、導電性や酸化されにくいという点、さらに価格の点から銅が一般的に使用されている。 【０００３】 このような電極接合を行う一般的な方法として加圧と加熱による拡散接合方式がとられている。しかしながら、電極接合をチップレベルで行う場合には問題ないが、ウェハレベルで接合を行う場合には接合物間の熱膨張率の違いによる電極位置ずれの問題が発生する。この問題点を解消する方法として、加熱により生じる熱膨張を伴わない常温接合方式が検討されている。この方式は物質が本来有している原子間結合力を利用するもので、接合面を清浄にして接合面どうしを数ｎｍ以下の間隔にすることにより実現される。従って、この接合方法を用いる場合の条件は、（１）接合面が平坦面であること、（２）接合面には酸化層や異物の付着がないこと、である。このような条件を満足させた接合装置が提案されている（例えば、特許文献１参照）。」 「【００２６】 平坦化装置１０： 図２に実施の形態に使用される平坦化装置１０の概略構成を示す。 【００２７】 図２において、平坦化装置１０は、ＣＭＰ装置１１と、洗浄装置１２と、乾燥装置１３とから構成されている。 【００２８】 ＣＭＰ装置１１は、接合用の電極が形成されたウェハをＣＭＰにより研磨を行う装置である。研磨液としては、電極材が銅である場合、一般的にはスラリーが使用される。この研磨により、接合すべき電極表面は平坦化され、且つそれ以前に形成された酸化層が除去される。研磨処理が終了すると、研磨材等を取り除くために洗浄装置１２を用いて表面から研磨材等を除去する処理が行われる。表面が清浄化されると、ウェハは乾燥装置１３による乾燥処理にかけられる。この一連の処理は、通常の半導体装置製造方法における研磨工程→乾燥工程の周知の方法が適用される。乾燥処理が完了すると、ウェハはロードロック５１に搬送される。」 「【００３６】 アライメント装置及び重ね合わせ装置３０： 図４に実施の形態に使用されるアライメント装置及び重ね合わせ装置３０の概略構成を示す。 【００３７】 図４において、アライメント装置３０Ａは２視野顕微鏡３０ａ，ＸＹステージ３０ｂ、ティルトステージ３０ｃより構成されている。ウェハの搬送手順を基にして、その他の関連装置の説明を行う。ＣＭＰにより表面が平坦化され、活性化処理が終了したウェハ２は図１のロードロック５２の搬送装置５０により開かれたゲートバルブ５４（図１（ｂ）参照）を通って搬送台３０ｄ上にセットされる。ウェハ２受け渡しの際には搬送台３０ｄに設けられたリフトピン３０ｅを介して受け渡される。ウェハ２が搬送台３０ｄにセットされると、ゲートバルブ５４が閉じられ、真空装置３０ｆが稼働を始めてチャンバ内を真空雰囲気にする。所定の真空度に達するとゲートバルブ５５が開かれ、ウェハ２は搬送装置５０により搬送台３０ｄから下保持板３０ｇに搬送される。 【００３８】 次に同様な操作を経て、接合されるべき電極を有する他方のウェハ２が上保持板３０ｈに保持される。上下の保持板にはウェハ２、２を静電的に吸着する静電吸着機構が設けられている。接合すべき電極を有するウェハ２、２がそれぞれ保持板に保持されると、近接したウェハ２，２間に２視野顕微鏡３０ａを挿入してウェハ２，２間の位置合わせ情報を得る。位置あわせ情報が得られると、ＸＹステージ３０ｂ，ティルトステージ３０ｃを駆動させてウェハ２，２上の電極間の位置合わせを行う。位置合わせが完了すると、重ね合わせ装置３０Ｂを動作させる。 【００３９】 重ね合わせ装置３０Ｂは、上下の保持板３０ｈ、３０ｇ、上部固定梁３０ｉ，基盤３０ｊ上のＺステージ（高さ方向）３０ｋである。位置あわせ情報により、Ｚステージ３０ｋが動作し、２枚のウェハ２，２は重ね合わされる。重ね合わせ時には仮固定用の樹脂が塗布されていて、次工程である加圧工程まで搬送可能になされている。 【００４０】 このアライメント装置及び重ね合わせ装置３０が置かれる雰囲気は電極表面の再酸化を防止するために真空雰囲気又は不活性ガス雰囲気である。従って、このチャンバには真空装置３０ｍが取りつけられていたり、不図示の不活性ガス供給路と制御バルブが取りつけられている。」 イ　上記「ア」より，引用文献６には，以下の事項が記載されている。（以下，「技術的事項６－１」及び「技術的事項６－２」という。） 「電極材として銅を使用することが一般的な電極接合を行う際には，一般的な方法として知られている加圧と加熱による拡散接合方式では， ウェハレベルで接合を行う場合には， 接合物間の熱膨張率の違いによる電極位置ずれの問題が発生することが知られていること。」 「加圧と加熱による拡散接合方式に換えて， 接合用の電極が形成されたウェハをＣＭＰにより研磨し表面を平坦化し， 接合されるべき電極を有する他方のウェハを同様に処理し， ２枚のウェハを重ね合わす， 加熱により生じる熱膨張を伴わない常温接合方式， を採用することで，上記の問題が解消されること。」 （３）引用文献７ ア　原査定の拒絶の理由で引用された引用文献７には，図面とともに以下の事項が記載されている。 「【技術分野および背景技術】 【０００１】 本発明は、少なくとも１つの層を支持体に転写することによって作られる多層半導体構造または基板（多層半導体ウェハとも呼ばれる）の製造分野に関する。転写層は、第１のウェハを第２のウェハすなわち支持体に分子結合することによって形成され、この第１のウェハは、一般に、接合後に薄化される。第１のウェハはまた、マイクロコンポーネントの１つ以上の層を最終支持体へ転写することを必要とするコンポーネントの三次元（３Ｄ）集積化の場合や、例えば、バックライト付きイメージングデバイスの作製のような回路転写の場合のように、コンポーネントまたは複数のマイクロコンポーネントのすべてまたは一部を含んでもよい。」 「【００２４】 図１Ａから分かるように、第１のウェハ１０１と第２のウェハ１０２、例えば、シリコンウェハとを組み立てることによって、トリミングされる構造１００が形成される。本明細書に示す第１および第２のウェハ１０１および１０２の直径は同じである。しかしながら、ウェハの直径は異なるものであってもよい。本明細書に記載する実施形態において、分子結合、当業者に既知の技術によって組み立てが実行される。分子結合の原理は、２つの表面を直接接触した状態にすること、すなわち、特定の結合材料（接着剤、ワックス、はんだなど）を用いずに接触状態にすることに基づくことを想起されたい。このような動作に必要なのは、接合される表面が十分に滑らかであること、粒子や汚染がないこと、そして典型的に、接触が開始されるように数ナノメートル未満の距離まで十分に近接した状態にされることである。このような条件下では、２つの表面間の誘引力が、分子結合（接合される２つの表面の原子または分子間で相互作用する電子による一群の誘引力（ファンデルワールス力）によって誘発される結合）を引き起こすのに十分な強さである。 【００２５】 ２つのウェハ間の接着は、コンポーネントおよび／または第１のウェハにダメージを与えないように低温で実行される。より正確には、ウェハを周囲温度で接触状態にした後、接合強化アニールが、４５０℃未満の温度で実行されてもよく、この温度を超えると、アルミニウムや銅などのある種の金属はクリープし始める。」 イ　上記「ア」より，引用文献７には，以下の事項が記載されている。（以下，「技術的事項７」という。） 「多層半導体構造または基板（多層半導体ウェハとも呼ばれる）の製造分野において ２つのウェハを接着するために，接合される表面が十分に滑らかである２つのウェハを周囲温度で接触状態にすること。」 ４　対比 本願発明と引用発明を対比すると，以下のとおりとなる。 （１）引用文献１の段落【００３６】－【００５２】から「受光素子が形成された第１基板４００」が「受光回路」を有していることは明らかである。 したがって，引用発明の「受光素子が形成された第１基板４００」および「周辺回路が形成された第２基板５００」は，それぞれ本願発明の「受光素子を含む受光回路を有する受光基板」および「前記受光回路から受けた信号を処理する処理回路を有する処理基板」に相当する。 （２）引用発明は「受光素子が形成された第１基板４００と周辺回路が形成された第２基板５００とが，それぞれのＣｕボンディングパッド４１１Ａ～４１１Ｃと５０６Ａ～５０６Ｃとが対応するようにした後，３００℃～６００℃の温度で熱処理を実施することによって互いに対向するようにボンディング（接合）し」ているから，このことと，本願発明の「前記受光基板の表面および前記処理基板の表面を研磨する研磨段階と、前記研磨段階で研磨された前記受光基板の前記表面および前記処理基板の前記表面を常温接合することにより、前記受光基板および前記処理基板を積層する積層段階」は，「前記受光基板の前記表面および前記処理基板の前記表面を接合する段階」である点で共通する。 （３）引用発明の「次に，物理的研磨を用い，第１基板４００を全て除去して第１絶縁膜４０１が露出するようにする」ことは，本願発明の「前記積層段階より後に、前記受光基板を薄化する受光基板薄化段階」に相当する。 （４）引用発明の「次に，機械的研磨（Mechanical grinding）とＣＭＰを用い，第２基板５００の背面を一部除去して、第２接続部５０４Ｂが露出するように」することは，本願発明の「前記積層段階より後であって前記受光基板薄化段階より前に、前記処理基板を薄化する処理基板薄化段階」に相当する。 （５）引用発明は，「受光素子が形成された第１基板４００」と「周辺回路が形成された第２基板５００」を接合し，「３次元集積構造の高性能ＣＭＯＳイメージセンサ」としているから，引用発明の「３次元集積構造の高性能ＣＭＯＳイメージセンサ」は，本願発明の『受光素子を含む受光回路を有する受光基板と、前記受光回路から受けた信号を処理する処理回路を有する処理基板とを積層して』製造した『積層半導体装置』に相当する。 そうすると，引用発明の「３次元集積構造の高性能ＣＭＯＳイメージセンサの製造方法」は，以下の相違点を除いて，本願発明の「受光素子を含む受光回路を有する受光基板と、前記受光回路から受けた信号を処理する処理回路を有する処理基板とを積層して積層半導体装置を製造する製造方法」に相当する。 （６）上記（１）ないし（５）で検討したように，本願発明と引用発明は，以下の点で一致し，また相違する。 ［一致点］ 「受光素子を含む受光回路を有する受光基板と、前記受光回路から受けた信号を処理する処理回路を有する処理基板とを積層して積層半導体装置を製造する製造方法であって、 前記受光基板の前記表面および前記処理基板の前記表面を接合する段階と、 前記積層段階より後に、前記受光基板を薄化する受光基板薄化段階と、 前記積層段階より後であって前記受光基板薄化段階より前に、前記処理基板を薄化する処理基板薄化段階と、 を備える積層半導体装置製造方法。」 ［相違点］ 本願発明は「前記受光基板の表面および前記処理基板の表面を研磨する研磨段階と、前記研磨段階で研磨された前記受光基板の前記表面および前記処理基板の前記表面を常温接合することにより、前記受光基板および前記処理基板を積層する積層段階」を有しているのに対して，引用発明は「受光素子が形成された第１基板４００と周辺回路が形成された第２基板５００とが，それぞれのＣｕボンディングパッド４１１Ａ～４１１Ｃと５０６Ａ～５０６Ｃとが対応するようにした後，３００℃～６００℃の温度で熱処理を実施することによって互いに対向するようにボンディング（接合）」するものである点。 ５　判断 上記［相違点］について検討する。 技術的事項６－１から，３００℃～６００℃の温度で第１基板と第２基板を接合する引用発明には，接合物間の熱膨張率の違いによる電極位置ずれの問題が発生することが，当業者であれば懸念されるところ，技術的事項６－２から，当該問題を解決するための手段として，加圧と加熱による拡散接合方式に換えて，加熱による熱膨張を伴わない常温接合方式を用いることが周知であったといえる。 また，技術的事項７の記載からも，基板と基板を接合する際に，常温での接合を行うことは，周知の技術といえる。 すなわち，引用発明において，引用発明の３００℃～６００℃の温度で接合することに換えて，常温での接合を採用することは，当業者が容易に想到することである。 また，その際に，技術的事項６－２および７にあるように，接合用の電極が形成された基板の表面を平坦化（滑らかに）するために，技術的事項６－２および７にあるように，表面の研磨処理を行うことは当業者が適宜為し得る事項である。 そうすると，引用発明において，上記「相違点」に係る各段階を採用することに格別の困難性は認められない。 第４　むすび 以上のとおり，本願発明は，その出願前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献１に記載された発明及び引用文献６および７に記載された事項に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 したがって，他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。 よって，結論のとおり審決する。