2017-008807

特願２０１５－１９４５７９「半導体装置」拒絶査定不服審判事件〔平成２８年　２月　４日出願公開，特開２０１６－　２１５９４〕について，次のとおり審決する。

【結　論】 本件審判の請求は，成り立たない。

【理　由】 第１　手続の経緯 本願は，平成２６年３月３日を国際出願日とする特願２０１５－５２０４４５号の一部を，平成２７年９月３０日に新たな特許出願としたものであって，その手続の経緯は以下のとおりである。 平成２７年　９月３０日　審査請求 平成２８年　１月２２日　上申書 平成２８年１０月　５日　拒絶理由通知 平成２９年　１月１２日　意見書 平成２９年　４月２４日　拒絶査定 平成２９年　６月１６日　審判請求 平成２９年１１月２１日　拒絶理由通知（以下，「当審拒絶理由通知」という。） 平成３０年　２月１９日　意見書 第２　本願発明について 本願の請求項に係る発明は，出願当初の特許請求の範囲の請求項１ないし１８に記載された事項により特定されるものと認められるところ，その請求項１に係る発明（以下，「本願発明」という。）は，以下のとおりである。 。 「【請求項１】 ｍは２以上の偶数であって， ｍ＋２本の柱状半導体層と， １番目の柱状半導体層は第１の柱状半導体層であって， ２番目の柱状半導体層は第２の柱状半導体層であって， ｍ＋２番目の柱状半導体層は第４の柱状半導体層であって， ｍ＋１番目の柱状半導体層は第３の柱状半導体層であって， ｎは２以上ｍ＋１以下の整数であって， ｎが偶数のときｎ番目の柱状半導体層の上部はｎ＋１番目の柱状半導体層の上部と接続し， ｎが偶数のときｎ番目の柱状半導体層の下部はｎ－１番目の柱状半導体層の下部と接続し， ｎが奇数のときｎ番目の柱状半導体層の上部はｎ－１番目の柱状半導体層の上部と接続し， ｎが奇数のときｎ番目の柱状半導体層の下部はｎ＋１番目の柱状半導体層の下部と接続するのであって， 前記第１の柱状半導体層と， 前記第１の柱状半導体層を取り囲む第１の選択ゲート絶縁膜と， 前記第１の選択ゲート絶縁膜を取り囲む第１の選択ゲートと， 前記第１の柱状半導体層上部に接続された第１のビット線と， 前記第２の柱状半導体層と， 前記第２の柱状半導体層を取り囲む第１の電荷蓄積層を有する層と， 前記第１の電荷蓄積層を有する層を取り囲む第１の制御ゲートと， 前記第１の制御ゲートの上方に形成された前記第２の柱状半導体層を取り囲む第２の電荷蓄積層を有する層と， 前記第２の電荷蓄積層を有する層を取り囲む第２の制御ゲートと， 前記第１の柱状半導体層の下部と前記第２の柱状半導体層の下部を接続する第１の下部内部配線と， 前記第３の柱状半導体層と， 前記第３の柱状半導体層を取り囲む第３の電荷蓄積層を有する層と， 前記第３の電荷蓄積層を有する層を取り囲む第３の制御ゲートと， 前記第３の制御ゲートの上方に形成された前記第３の柱状半導体層を取り囲む第４の電荷蓄積層を有する層と， 前記第４の電荷蓄積層を有する層を取り囲む第４の制御ゲートと， 前記第４の柱状半導体層と， 前記第４の柱状半導体層を取り囲む第２の選択ゲート絶縁膜と， 前記第２の選択ゲート絶縁膜を取り囲む第２の選択ゲートと， 前記第４の柱状半導体層上部に接続された第１のソース線と， 前記第３の柱状半導体層の下部と前記第４の柱状半導体層の下部を接続する第２の下部内部配線と， を有することを特徴とする半導体装置。」 第３　当審拒絶理由通知の概要 当審拒絶理由通知の概要は以下のとおりである。 （進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 記　　　（引用文献等については引用文献等一覧参照） ・理由　（進歩性） ・請求項　１，２，１８ ・引用文献　１，２ ・備考 引用文献１の，特に【００１７】－【００３６】及び図３，４には，ビット線ＢＬ６２（請求項１における「第１のビット線」に相当）に接続し連結半導体層４４Ｂに接続する（図３において前面左から１番目の）柱状半導体層４４Ａ（以下，「第１柱状半導体層」とし，請求項１における「第１の柱状半導体層」に相当），連結半導体層４４Ｂ（請求項１における「第１の下部の内部配線層」に相当）に接続しソース線ＳＬ６１に接続する（図３において前面左から２番目の）柱状半導体（以下，「第２柱状半導体層」とし，請求項１における「第２の柱状半導体層」に相当），ソース線ＳＬ６１に接続し（図３において右側の）連結半導体層（請求項１における「第２の下部内部配線層」に相当）に接続する（図３において前面左から３番目の）柱状半導体（以下，「第３柱状半導体層」とし，請求項１における「第３の柱状半導体層」に相当），（図３において右側の）連結半導体層とビット線６１に接続する（図３において前面左から４番目の）柱状半導体層（以下，「第４柱状半導体層」とし，請求項１における「第４の柱状半導体層」に相当）を備えたＮＡＮＤフラッシュメモリにおいて， 第１柱状半導体層には，当該第１柱状半導体層を取り囲むように形成されたメモリゲート絶縁膜４３，当該メモリゲート絶縁膜４３を取り囲むドレイン側選択ゲートＳＤＴｒのゲートとして機能するドレイン側導電層５１ｂ（請求項１において「第１の選択ゲート」に相当）を備え， 第２柱状半導体層には，当該第２柱状半導体層を取り囲むように形成された窒化シリコンからなる電荷蓄積層４３ｂ（請求項１及び１８において「第１の電荷蓄積層を有する層」，請求項１において「第２の電荷蓄積層を有する層」に相当）を含むメモリゲート絶縁膜４３と，当該メモリゲート絶縁膜４３を取り囲むメモリトランジスタＭＴｒ３，４のゲートとして機能するワード線導電層４１ａ，４１ｂ（請求項１において，「第１の制御ゲート」，「第２の制御ゲート」に相当）を含む垂直方向に配列した複数のゲートを有し（請求項２）， 第３柱状半導体層，第４柱状半導体層について，図３には，番号を付した図面の説明は明記されていないものの，図面左側の第１柱状半導体層，第２柱状半導体層と同様な積層構造であることから， 第３柱状半導体層には，当該第３柱状半導体層を取り囲むように形成された電荷蓄積層４３ｂ（請求項１において「第３の電荷蓄積層を有する層」，「第４の電荷蓄積層を有する層に相当）を含むメモリゲート絶縁膜４３と，当該メモリゲート絶縁膜４３を取り囲むメモリトランジスタＭＴｒ３，４のゲートとして機能するワード線導電層４１ａ，４１ｂ（請求項１において，「第３の制御ゲート」，「第４の制御ゲート」に相当）を含む垂直方向に配列された複数のゲート（請求項２）を有し， 第４柱状半導体層には，当該第４柱状半導体層を取り囲むように形成されたメモリゲート絶縁膜４３，当該メモリゲート絶縁膜４３を取り囲むドレイン側選択ゲートＳＤＴｒのゲートとして機能するドレイン側導電層５１ｂ（請求項１において「第２の選択ゲート」に相当）を備えたＮＡＮＤフラッシュメモリの発明（（以下，「引用発明１」という。）が開示されている。 ここで，請求項１に係る発明と，引用発明１を対比すると，以下の点で相違する。 （相違点） 請求項１に係る発明では，第４の柱状半導体層上部に接続されるのは第１のソース線であるのに対して，引用発明１では，第４柱状半導体層上部に接続されるのはビット線である点。 以下，前記相違点について検討する。 引用文献２の，特に【００１０】－【００１６】及び図２には，引用発明１と同様に並列に接続されたＮＡＮＤフラッシュメモリの２本のメモリブロックにおいて，チップサイズを減少させるために，ソース選択トランジスタを共有し，２つのメモリブロックを当該ソース選択トランジスタを介して直列に接続したＮＡＮＤフラッシュメモリの回路技術が開示され，特に【００１６】には，「ビットラインを共通ソースラインとして動作するように実現する事」が可能であることが記載されている。 したがって，引用発明１において，ＮＡＮＤフラッシュメモリのような高密度メモリにおいて通常考慮すべきチップサイズの減少という技術的課題に配慮して，引用文献２に開示された回路技術を採用することは，当業者が容易に想到し得た事項であり，その結果，第４の柱状半導体層上部に，ソース線が接続される構造となる。 ・理由　（進歩性） ・請求項　１１－１４ ・引用文献　１－３ ・備考 引用文献３の，特に【００１２】－【００１４】及び図２には，ＮＡＮＤフラッシュメモリにおけるメモリセルユニットにおいて第２の選択ゲートＧ２を第１ゲートトランジスタＳ１，第２のゲートトランジスタＳ２（請求項１１において，「第１の制御ゲート」と「第３の制御ゲート」，請求項１２において「第２の制御ゲート」と「第４の制御ゲート」，請求項１３において「第１の制御ゲート」と「第１３の制御ゲート」，請求項１４において「第２の制御ゲート」と「第１４の制御ゲート」に相当）で構成する回路技術が開示されており，引用発明１において，チップサイズ減少に配慮して引用文献２に開示された回路技術を採用し，かつ選択トランジスタの具体的構成として引用文献３に開示された回路技術を採用することは当業者が容易に想到し得た事項であり，その際，柱状半導体構造において２つの選択トランジスタを上下に配置することは通常取り得る配置に過ぎない。 ・理由　(進歩性) ・請求項　７，１０，１５ ・引用文献　１，２，４ ・備考 引用文献４の，特に，【００３３】及び図４，５には，三次元の柱状半導体構造において，当該半導体柱状構造を相互に層間膜（請求項１０において「素子分離膜」に相当）によって分離し，柱状半導体構造の下部にフィン状をした下部拡散層１０２（請求項７において「第１のフィン状半導体層」，「第２のフィン状半導体層」に相当）を形成し，当該下部拡散層１０２は配線層であるｎ＋層１０２層(請求項７，１５において「下部内部配線」に相当）として利用する三次元の柱状半導体構造の内部配線構造に関する技術が開示されており，引用文献１において，チップサイズ減少に配慮して引用文献２に開示され回路技術を採用し，かつ，具体的な内部配線構造として，引用文献４に開示された技術を採用することは当業者が容易に想到し得た事項である。 引　用　文　献　等　一　覧 １．特開２０１３－４６９０号公報 ２．特開２００６－１９６１５０号公報 ３．特開２００８－８５２４９号公報 ４．国際公開第２００９／０９６４６８号 第４　引用文献，引用発明等 １　引用文献１ （１）引用文献１の記載事項 当審拒絶理由通知で引用された特開２０１３－４６９０号公報（以下，「引用文献１」という。）には，図面とともに次の記載がある。（下線は当審において付加した。以下同じ。） ア「【００１４】 次に，図２を参照して，メモリブロックＭＢの具体的構成について説明する。メモリブロックＭＢは，複数のビット線ＢＬ，複数のソース線ＳＬ，及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。 【００１５】 メモリユニットＭＵは，ＮＡＮＤ型フラッシュメモリを構成し，直列接続されたメモリトランジスタＭＴｒ１～ＭＴｒ８，及びバックゲートトランジスタＢＴｒからなるメモリストリングＭＳの両端にソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒをそれぞれ接続して構成されている。メモリトランジスタＭＴｒ１～ＭＴｒ８は，その電荷蓄積層に電荷を蓄積することによって，その閾値電圧を変化させ，この閾値電圧に応じたデータを保持する。 【００１６】 カラム方向に並ぶ複数のメモリユニットＭＵのドレイン側選択トランジスタＳＤＴｒのドレインは，共通のビット線ＢＬに接続されている。カラム方向に並ぶ複数のメモリユニットＭＵのソース側選択トランジスタＳＳＴｒのソースは，共通のソース線ＳＬに接続されている。各メモリトランジスタＭＴｒ１～ＭＴｒ８のゲートには，ワード線ＷＬ１～８がそれぞれ接続されている。バックゲートトランジスタＢＴｒのゲートには，バックゲート線ＢＧが共通接続されている。ソース側選択トランジスタＳＳＴｒのゲートには，ソース側選択ゲート線ＳＧＳが接続され，ドレイン側選択トランジスタＳＤＴｒのゲートには，ドレイン側選択ゲート線ＳＧＤが接続されている。」 【００１７】 次に，図３及び図４を参照して，第１の実施の形態に係るメモリセルアレイの構造について説明する。図３は，１つのメモリブロックＭＢの一部を図示している。このようなメモリブロックＭＢが，ビット線ＢＬを共有して，カラム方向に繰り返して形成される。図４は，メモリブロックＭＢ，及びそのメモリブロックＭＢの周辺に位置するワード線コンタクト部７０を示している。なお，図４において，左側がメモリブロックＭＢのロウ方向から見た断面を示し，右側がワード線コンタクト部７０のカラム方向から見た断面を示す。 【００１８】 １つのメモリブロックＭＢは，図３及び図４に示すように，基板２０上に順次積層されたバックゲート層３０，メモリ層４０，選択トランジスタ層５０，及び配線層６０を有する。バックゲート層３０は，バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は，メモリトランジスタＭＴｒ１～ＭＴｒ８として機能する。選択トランジスタ層５０は，ドレイン側選択トランジスタＳＤＴｒ，及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は，ソース線ＳＬ，及びビット線ＢＬとして機能する。 （中略） 【００２１】 メモリ層４０は，図３及び図４に示すように，バックゲート層３０の上層に形成されている。メモリ層４０は，４層のワード線導電層４１ａ～４１ｄを有する。ワード線導電層４１ａは，ワード線ＷＬ４，及びメモリトランジスタＭＴｒ４のゲートとして機能する。また，ワード線導電層４１ａは，ワード線ＷＬ５，及びメモリトランジスタＭＴｒ５のゲートとして機能する。同様に，ワード線導電層４１ｂ～４１ｄは，各々，ワード線ＷＬ２～ＷＬ８，及びメモリトランジスタＭＴｒ２～ＭＴｒ８のゲートとして機能する。 【００２２】 ワード線導電層４１ａ～４１ｄは，その上下間に層間絶縁層４５を挟んで積層されている。ワード線導電層４１ａ～４１ｄは，カラム方向に所定ピッチをもってロウ方向（図４の紙面垂直方向）を長手方向として延びるように形成されている。ワード線導電層４１ａ～４１ｄは，例えば，ポリシリコン（ｐｏｌｙ－Ｓｉ）により形成されている。 【００２３】 メモリ層４０は，図４に示すように，メモリホール４２を有する。メモリホール４２は，ワード線導電層４１ａ～４１ｄ，及び層間絶縁層４５を貫通するように形成されている。メモリホール４２は，バックゲートホール３２のカラム方向の端部近傍に整合するように形成されている。 【００２４】 また，バックゲート層３０，及びメモリ層４０は，図４に示すように，メモリゲート絶縁層４３，及びメモリ半導体層４４を有する。メモリ半導体層４４は，メモリストリングＭＳ（メモリトランジスタＭＴｒ１～ＭＴｒ８），バックゲートトランジスタＢＴｒ）のボディ（チャネル）として機能する。 【００２５】 メモリゲート絶縁層４３は，メモリホール４２の側面側からメモリ半導体層４４側へと，ブロック絶縁層４３ａ，電荷蓄積層４３ｂ，及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは，電荷を蓄積可能に構成されている。 【００２６】 ブロック絶縁層４３ａは，メモリホール４２の側壁に所定の厚みをもって形成されている。電荷蓄積層４３ｂは，ブロック絶縁層４３ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層４３ｃは，電荷蓄積層４３ｂの側壁に所定の厚みをもって形成されている。ブロック絶縁層４３ａ，及びトンネル絶縁層４３ｃは，酸化シリコン（ＳｉＯ２）等により形成され，電荷蓄積層４３ｂは，窒化シリコン（ＳｉＮ）等により形成されている。 【００２７】 メモリ半導体層４４は，バックゲートホール３２，及びメモリホール４２を埋めるように形成されている。メモリ半導体層４４は，基板２０に対して垂直方向に延びる一対の柱状半導体層４４Ａ，及び一対の柱状半導体層４４Ａの下端を連結する連結半導体層４４Ｂを有し，ロウ方向からみてＵ字状に形成されている。メモリ半導体層４４は，例えば，ポリシリコン（ｐｏｌｙ－Ｓｉ）により形成されている。 【００２８】 上記バックゲート層３０は，メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面を取り囲むように形成されている。また，ワード線導電層４１ａ～４１ｄは，メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成されている。 【００２９】 選択トランジスタ層５０は，図３及び図４に示すように，ソース側導電層５１ａ，及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは，ソース側選択ゲート線ＳＧＳ，及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは，ドレイン側選択ゲート線ＳＧＤ，及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。 【００３０】 ソース側導電層５１ａは，メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成されている。ドレイン側導電層５１ｂは，ソース側導電層５１ａと同層であって，メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成されている。ソース側導電層５１ａ，及びドレイン側導電層５１ｂは，カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。ソース側導電層５１ａ，及びドレイン側導電層５１ｂは，例えば，ポリシリコン（ｐｏｌｙ－Ｓｉ）により形成されている。 【００３１】 選択トランジスタ層５０は，図４に示すように，ソース側ホール５２ａ，及びドレイン側ホール５２ｂを有する。ソース側ホール５２ａは，ソース側導電層５１ａを貫通するように形成されている。ドレイン側ホール５２ｂは，ドレイン側導電層５１ｂを貫通するように形成されている。ソース側ホール５２ａ及びドレイン側ホール５２ｂは，各々，メモリホール４２と整合する位置に形成されている。 【００３２】 選択トランジスタ層５０は，図４に示すように，ソース側ゲート絶縁層５３ａ，ソース側柱状半導体層５４ａ，ドレイン側ゲート絶縁層５３ｂ，及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは，ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは，ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。 【００３３】 ソース側ゲート絶縁層５３ａは，ソース側ホール５２ａの側面に所定の厚みをもって形成されている。ソース側柱状半導体層５４ａは，ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接し，基板２０に対して垂直方向に延びるように柱状に形成されている。ソース側柱状半導体層５４ａは，例えば，ポリシリコン（ｐｏｌｙ－Ｓｉ）により形成されている。 【００３４】 ドレイン側ゲート絶縁層５３ｂは，ドレイン側ホール５２ｂの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層５４ｂは，ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの一方の上面に接し，基板２０に対して垂直方向に延びるように柱状に形成されている。ドレイン側柱状半導体層５４ｂは，例えば，ポリシリコン（ｐｏｌｙ－Ｓｉ）により形成されている。 【００３５】 配線層６０は，ソース線層６１，ビット線層６２，及びプラグ層６３を有する。ソース線層６１は，ソース線ＳＬとして機能する。ビット線層６２は，ビット線ＢＬとして機能する。 【００３６】 ソース線層６１は，ソース側柱状半導体層５４ａの上面に接し，ロウ方向に延びるように形成されている。ビット線層６２は，プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し，カラム方向に延びるように形成されている。ソース線層６１，ビット線層６２，及びプラグ層６３は，例えば，タングステン等の金属により形成されている。」 イ　図３及び図４には，以下の事項が記載されていると認められる。 （ア）柱状半導体層４４Ａ，図３の前面左から２番目の柱状半導体層，図３の前面左から３番目の柱状半導体層，図３の図面左から４番目の柱状半導体層について，柱状半導体層４４Ａ以外には図面の指示番号による説明がなされていないので，以下，表記の必要性及び統一性に配慮して，「柱状半導体層４４Ａ」，「図３の前面左から２番目の柱状半導体層」，「図３の前面左から３番目の柱状半導体層」，「図３の図面左から４番目の柱状半導体層」を，各々「第１の柱状半導体層」，「第２の柱状半導体層」，「第３の柱状半導体層」，「第４の柱状半導体層」と表記する。 （イ）連結半導体層４４ｂ，図３の前面右側の連結半導体層について，連結半導体層４４ｂ以外には，図面の指示番号による説明がなされていないので，以下，表記の必要性及び統一性に配慮して，「連結半導体層４４ｂ」，「図３の前面右側の連結半導体層」を各々「第１の連結半導体層」，「第２の連結半導体層」と表記する。 （ウ）前記（ア），（イ）を考慮すると，図３，４には以下の事項が記載されていると認められる。 第１の柱状半導体層，第２の柱状半導体層，第３の柱状半導体層，第４の柱状半導体層であって， 第１の柱状半導体層と第１の柱状半導体層を取り囲むメモリゲート絶縁膜４３の上部部分であるドレイン側ゲート絶縁層５３ｂと，ドレイン側ゲート絶縁層５３ｂを取り囲むドレイン側選択ゲートＳＤＴｒのゲートとして機能するドレイン側導電層５１ｂと，第１の柱状半導体層上部に接続されたビット線層６２と， 第２の柱状半導体層と，第２柱状半導体層を取り囲み，ワード線導電層４１ａに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３を取り囲むワード線導電層４１ａと，その上方に形成されたワード線導電層４１ｂに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３ｂを取り囲むワード線導電層４１ｂと， 第１の柱状半導体層の下部と第２の柱状半導体の下部を接続する第１の連結半導体層と， 第３の柱状半導体層と，第３柱状半導体層を取り囲み，ワード線導電層４１ａに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３を取り囲むワード線導電層４１ａと，その上方に形成されたワード線導電層４１ｂに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３ｂを取り囲むワード線導電層４１ｂと， 第４の柱状半導体層と，第４の柱状半導体層を取り囲むメモリゲート絶縁膜４３の上部部分であるソース側ゲート絶縁層５３ａと，ソース側ゲート絶縁層５３ａを取り囲むソース側選択ゲートＳＳＴｒのゲートとして機能するソース側導電層５１ａと，第４の柱状半導体層上部に，接続されたビット線６２と， 第３の柱状半導体と第４の柱状半導体層の下部を接続する第２の連結半導体層と， を有するＮＡＮＤフラッシュメモリ。 （２）引用発明１ 以上の記載から，引用文献１には，以下の発明（以下，「引用発明１」が記載されていると認められる。 第１の柱状半導体層，第２の柱状半導体層，第３の柱状半導体層，第４の柱状半導体層であって， 第１の柱状半導体層と第１の柱状半導体層を取り囲むメモリゲート絶縁膜４３の上部部分であるドレイン側ゲート絶縁層５３ｂと，ドレイン側ゲート絶縁層５３ｂを取り囲むドレイン側選択ゲートＳＤＴｒのゲートとして機能するドレイン側導電層５１ｂと，第１の柱状半導体層上部に接続されたビット線層６２と， 第２の柱状半導体層と，第２柱状半導体層を取り囲み，ワード線導電層４１ａに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３を取り囲むワード線導電層４１ａと，その上方に形成されたワード線導電層４１ｂに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３ｂを取り囲むワード線導電層４１ｂと， 第１の柱状半導体層の下部と第２の柱状半導体の下部を接続する第１の連結半導体層と， 第３の柱状半導体層と，第３柱状半導体層を取り囲み，ワード線導電層４１ａに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３を取り囲むワード線導電層４１ａと，その上方に形成されたワード線導電層４１ｂに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３ｂを取り囲むワード線導電層４１ｂと， 第４の柱状半導体層と，第４の柱状半導体層を取り囲むメモリゲート絶縁膜４３の上部部分であるソース側ゲート絶縁層５３ａと，ソース側ゲート絶縁層５３ａを取り囲むソース側選択ゲートＳＳＴｒのゲートとして機能するソース側導電層５１ａと，第４の柱状半導体層上部に，接続されたビット線６２と， 第３の柱状半導体と第４の柱状半導体層の下部を接続する第２の連結半導体層と， を有するＮＡＮＤフラッシュメモリ。 ２　引用文献２ （１）引用文献２の記載事項 当審拒絶理由通知で引用された特開２００６－１９６１５０号公報（以下，「引用文献２」という。）には，図面とともに次の記載がある。 ア「【０００１】 この発明は，不揮発性メモリ装置に関し，特に，２つのメモリブロックがソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを互いに共有するＮＡＮＤ型フラッシュメモリ装置に関する。」 イ「【発明が解決しようとする課題】 【００１０】 この発明は，共通ソースラインを除去し，２本のメモリブロックがソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有してチップサイズを減らした不揮発性メモリ装置およびそのプログラム／読取り方法を提供することを目的とする。 【課題を解決するための手段】 【００１１】 上記目的を達成するために，この発明の好適な実施例に係る不揮発性メモリ装置は，複数のメモリブロックを含むが，前記複数のメモリブロックは，２つのメモリブロックごとに，ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有する。 【００１２】 また，上記目的を達成するために，この発明の好適な他の実施例に係る複数のメモリブロックを含む不揮発性メモリ装置のプログラム／読取り方法は，前記複数のメモリブロックが，２つのメモリブロックごとに，ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有する段階と，前記２つのメモリブロックのうち，第１メモリブロックを第１ビットラインに，第２メモリブロックを第２ビットラインに連結させる段階と，前記第２メモリブロックの前記第２ビットラインを共通ソースラインとして用いて前記第１メモリブロックのプログラム／読取りを行い，あるいは前記第１メモリブロックの前記第１ビットラインを共通ソースラインとして用いて前記第２メモリブロックのプログラム／読取りを行う段階とを含む。 【００１３】 また，上記目的を達成するために，この発明の好適な別の実施例に係る不揮発性メモリ装置は，複数のメモリブロックを含み，前記複数のメモリブロックは，２つのメモリブロックごとに，ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有し，前記２つのメモリブロックのうち，第１メモリブロックは第１ビットラインおよび第２ビットラインに，第２メモリブロックは第３ビットラインおよび第４ビットラインにそれぞれ接続され，前記第１ビットラインおよび第２ビットラインは第１金属で，前記第３および第４ビットラインは第２金属でそれぞれ形成される。 【００１４】 また，この発明は，第１メモリブロックと第２メモリブロックのビットラインを分離し，第１メモリブロックのプログラム／読取り動作の際には第２メモリブロックのビットラインを共通ソースラインとして用い，第２メモリブロックのプログラム／読取り動作の際には第１メモリブロックのビットラインを共通ソースラインとして用いて，従来の共通ソースラインを除去し，ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを２つのメモリブロックが互いに共有する不揮発性メモリ装置を提供する。 【発明の効果】 【００１５】 上述したように，この発明によれば，従来の共通ソースラインＣＳＬが不要であり，かつソース選択トランジスタを２つのメモリブロックが共有することにより，チップサイズを減らすことができる。これにより，ネットダイ(netdie)数が増加して製品コストを減らすことができるという利点がある。 【００１６】 また，従来の同種メモリ装置では，共通ソースラインをポリシリコンで実現したが，この発明では，共通ソースラインをなくし，その代わりにビットラインを共通ソースラインとして動作するように実現することにより，抵抗による読取り動作のノイズが減少して，従来より一層安定的に読取り動作を行うことができるという利点もある。」 ウ　図２には以下の事項が記載されていると認められる。 ＢＬｎ_０から，メモリブロック２ｎを構成するドレイン選択トランジスタＤＳＴ１，複数の直列に接続されたＭＣ１，メモリブロック間で共有するソース選択トランジスタＳＳＴ，メモリブロック２ｎ＋１を構成する複数の直列に接続されたＭＣ１，ドレイン選択トランジスタＤＳＴ２，ＢＬｎ_１に至るまで直列に接続されたＮＡＮＤフラッシュメモリメモリ装置。 （２）引用発明２ 以上の記載から，引用文献２には，以下の発明（以下「引用発明２」という。）が記載されていると認められる。 ＢＬｎ_０から，メモリブロック２ｎを構成するドレイン選択トランジスタＤＳＴ１，複数の直列に接続されたメモリセルＭＣ１，メモリブロック間で共有するソース選択トランジスタＳＳＴ，メモリブロック２ｎ＋１を構成する複数の直列に接続されたメモリセルＭＣ２，ドレイン選択トランジスタＤＳＴ２，ＢＬｎ_１に至るまで直列に接続され，ＢＬｎ_１は共通ソースラインとして利用可能なＮＡＮＤフラッシュメモリメモリ装置。 第５　対比・判断 １　本願発明と引用発明１の対比 （１）引用発明１の「第１の柱状半導体層」，「第２の柱状半導体層」，「第３の柱状半導体層」，「第４の柱状半導体層」は，各々，本願発明のｍ＝２の場合である「第１の柱状半導体層」，「第２の柱状半導体層」，「第３の柱状半導体層」，「第４の柱状半導体層」に相当する。 （２）引用発明１の「第１の柱状半導体層と第２の柱状半導体層は，連結半導体層４４ｂで接続され，第２の柱状半導体層と第３の柱状半導体層は，ソース線６１で接続され」ていることは，本願発明１において，ｎ＝２の場合に，「ｎが偶数のときｎ番目の柱状半導体層の上部はｎ＋１番目の柱状半導体層の上部と接続し，ｎが偶数のときｎ番目の柱状半導体層の下部はｎ－１番目の柱状半導体層の下部と接続」するという点で共通する。 （３）引用発明１の「第２の柱状半導体層と第３の柱状半導体層は，ソース線６１で接続され，第３の柱状半導体層と第４の柱状半導体層は，図３の前面右側の連結半導体層で接続され」ていることは，ｎ＝３の場合に，「ｎが奇数のときｎ番目の柱状半導体層の上部はｎ－１番目の柱状半導体層の上部と接続し，ｎが奇数のときｎ番目の柱状半導体層の下部はｎ＋１番目の柱状半導体層の下部と接続する」という点で共通する。 （４）引用発明１の「第１の柱状半導体層と第１の柱状半導体層を取り囲むメモリゲート絶縁膜４３の上部部分であるドレイン側ゲート絶縁層５３ｂ，ドレイン側ゲート絶縁層５３ｂを取り囲むドレイン側選択ゲートＳＤＴｒのゲートとして機能するドレイン側導電層５１ｂと，第１の柱状半導体層上部に接続されたビット線層６２」は，引用発明１の「メモリゲート絶縁膜４３の上部部分であるドレイン側ゲート絶縁層５３ｂ」，「ドレイン側選択ゲートＳＤＴｒのゲートとして機能するドレイン側導電層５１」，「ビット線層６２」が，本願発明の各々「第１の選択ゲート絶縁膜」，「第１の選択ゲート」，「第１のビット線」に相当するので，本願発明１の，「前記第１の柱状半導体層と，前記第１の柱状半導体層を取り囲む第１の選択ゲート絶縁膜と，前記第１の選択ゲート絶縁膜を取り囲む第１の選択ゲートと，前記第１の柱状半導体層上部に接続された第１のビット線」を満たす。 （５）引用発明１の「第２の柱状半導体層と，第２柱状半導体層を取り囲みワード線導電層４１ａに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３を取り囲むワード線導電層４１ａと，その上方に形成されたワード線導電層４１ｂに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３ｂを取り囲むワード線導電層４１ｂ」は，引用発明１の「第２柱状半導体層を取り囲みワード線導電層４１ａに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂ」，「当該電荷蓄積層４３を取り囲むワード線導電層４１ａ」，「その上方に形成されたワード線導電層４１ｂに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂ」，「当該電荷蓄積層４３ｂを取り囲むワード線導電層４１ｂ」が，本願発明の各々「第１の電荷蓄積層を有する層」，「第１の制御ゲート」，「第２の電荷蓄積層」，「第２の制御ゲート」に相当するので，本願発明１の「前記第２の柱状半導体層と，前記第２の柱状半導体層を取り囲む第１の電荷蓄積層を有する層と，前記第１の電荷蓄積層を有する層を取り囲む第１の制御ゲートと，前記第１の制御ゲートの上方に形成された前記第２の柱状半導体層を取り囲む第２の電荷蓄積層を有する層と，前記第２の電荷蓄積層を有する層を取り囲む第２の制御ゲート」の点を満たす。 （６）引用発明１の「第１の柱状半導体層の下部と第２の柱状半導体の下部を接続する第１の連結半導体層」は，本願発明１の「前記第１の柱状半導体層の下部と前記第２の柱状半導体層の下部を接続する第１の下部内部配線」に相当する。 （７）引用発明１の「第３の柱状半導体層と，第３柱状半導体層を取り囲み，ワード線導電層４１ａに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３を取り囲むワード線導電層４１ａと，その上方に形成されたワード線導電層４１ｂに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂと，当該電荷蓄積層４３ｂを取り囲むワード線導電層４１ｂ」は，引用発明１の「第３柱状半導体層を取り囲み，ワード線導電層４１ａに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂ」，「当該電荷蓄積層４３を取り囲むワード線導電層４１ａ」，「その上方に形成されたワード線導電層４１ｂに対応した部分の窒化シリコンからなる電荷蓄積層４３ｂ」，「当該電荷蓄積層４３ｂを取り囲むワード線導電層４１ｂ」が，本願発明の「第３の蓄積電荷層を有する層」，「第３の制御ゲート」，「第４の電荷蓄積層を有する層」，「第４の制御ゲート」に相当するので，本願発明の「前記第３の柱状半導体層と，前記第３の柱状半導体層を取り囲む第３の電荷蓄積層を有する層と，前記第３の電荷蓄積層を有する層を取り囲む第３の制御ゲートと，前記第３の制御ゲートの上方に形成された前記第３の柱状半導体層を取り囲む第４の電荷蓄積層を有する層と，前記第４の電荷蓄積層を有する層を取り囲む第４の制御ゲート」の点を満たす。 （８）引用発明１の「第４の柱状半導体層と，第４の柱状半導体層を取り囲むメモリゲート絶縁膜４３の上部部分であるソース側ゲート絶縁層５３ｂと，ソース側ゲート絶縁膜５３ｂを取り囲むソース側選択トランジスタＳＳＴｒのゲートとして機能するソース側導電層５１ａ」は，引用発明１の「第４の柱状半導体層を取り囲むメモリゲート絶縁膜４３の上部のソース側ゲート絶縁層５３ｂ」，「ソース側ゲート絶縁膜５３ｂを取り囲むソース側選択トランジスタＳＳＴｒのゲートとして機能するソース側導電層５１ａ」が，本願発明の「第２の選択ゲート絶縁層」，「第２の選択ゲート」に相当するので，本願発明の「前記第４の柱状半導体層と，前記第４の柱状半導体層を取り囲む第２の選択ゲート絶縁膜と，前記第２の選択ゲート絶縁膜を取り囲む第２の選択ゲート」の点を満たす。 （９）引用発明１の「図３の前面右側の第３の柱状半導体と第４の柱状半導体層の下部を接続する連結半導体層」は，本願発明１の「前記第３の柱状半導体層の下部と前記第４の柱状半導体層の下部を接続する第２の下部内部配線」に相当する。 （１０）引用発明１の「ＮＡＮＤフラッシュメモリ」は，本願発明の「半導体装置」に相当する。 そうすると，本願発明と引用発明１は，下記（１１）の点で一致し，下記（１２）の点で相違する。 （１１）一致点 ｍは２以上の偶数であって， ｍ＋２本の柱状半導体層と， １番目の柱状半導体層は第１の柱状半導体層であって， ２番目の柱状半導体層は第２の柱状半導体層であって， ｍ＋２番目の柱状半導体層は第４の柱状半導体層であって， ｍ＋１番目の柱状半導体層は第３の柱状半導体層であって， ｎは２以上ｍ＋１以下の整数であって， ｎが偶数のときｎ番目の柱状半導体層の上部はｎ＋１番目の柱状半導体層の上部と接続し， ｎが偶数のときｎ番目の柱状半導体層の下部はｎ－１番目の柱状半導体層の下部と接続し， ｎが奇数のときｎ番目の柱状半導体層の上部はｎ－１番目の柱状半導体層の上部と接続し， ｎが奇数のときｎ番目の柱状半導体層の下部はｎ＋１番目の柱状半導体層の下部と接続するのであって， 前記第１の柱状半導体層と， 前記第１の柱状半導体層を取り囲む第１の選択ゲート絶縁膜と， 前記第１の選択ゲート絶縁膜を取り囲む第１の選択ゲートと， 前記第１の柱状半導体層上部に接続された第１のビット線と， 前記第２の柱状半導体層と， 前記第２の柱状半導体層を取り囲む第１の電荷蓄積層を有する層と， 前記第１の電荷蓄積層を有する層を取り囲む第１の制御ゲートと， 前記第１の制御ゲートの上方に形成された前記第２の柱状半導体層を取り囲む第２の電荷蓄積層を有する層と， 前記第２の電荷蓄積層を有する層を取り囲む第２の制御ゲートと， 前記第１の柱状半導体層の下部と前記第２の柱状半導体層の下部を接続する第１の下部内部配線と， 前記第３の柱状半導体層と， 前記第３の柱状半導体層を取り囲む第３の電荷蓄積層を有する層と， 前記第３の電荷蓄積層を有する層を取り囲む第３の制御ゲートと， 前記第３の制御ゲートの上方に形成された前記第３の柱状半導体層を取り囲む第４の電荷蓄積層を有する層と， 前記第４の電荷蓄積層を有する層を取り囲む第４の制御ゲートと， 前記第４の柱状半導体層と， 前記第４の柱状半導体層を取り囲む第２の選択ゲート絶縁膜と， 前記第２の選択ゲート絶縁膜を取り囲む第２の選択ゲートと， 前記第３の柱状半導体層の下部と前記第４の柱状半導体層の下部を接続する第２の下部内部配線と， を有することを特徴とする半導体装置 （１２）相違点 本願発明は，「第４の柱状半導体層上部に接続された第１のソース線」を有するのに，引用発明１では，第４の柱状半導体層上部には，ビット線が接続している点。 ２　相違点に対する判断 引用文献１は，ＮＡＮＤフラッシュメモリに関する発明であり，チップサイズの減少を図るという課題は当然配慮される技術的課題の一つである。　 そうすると，引用文献１において前記課題に考慮して，その具体的手段として並列に接続されている２つのメモリブロックに引用発明２を採用する事は，当業者が容易に想到し得た事項である。また，その結果，引用文献１における第４の柱状半導体層に接続されるビット線はソース線として機能し，ビット線から第１の柱状半導体層ないし第４の柱状半導体層のメモリセル及びソース線までが直列に接続されることになるから、引用文献１におけるソース線６１は、必然的に第３柱状半導体層と第４柱状半導体層のメモリセルを直列に接続する構造へ置換することは、当業者にとって技術の適用にあたって通常配慮する設計的変更である。 ３　まとめ したがって，本願発明は，引用文献１及び引用文献２に記載された発明に基づいて，当業者が容易に発明をすることができたものと認められる。 第６　結言 以上のとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，他の請求項について検討するまでもなく，本願は拒絶されるべきものである。 よって，結論のとおり審決する。