2016-018282

特願２０１３－５１６６６３「パンチスルー抑制トランジスタ」拒絶査定不服審判事件〔平成２３年１２月２９日国際公開、ＷＯ２０１１／１６３１６９、平成２５年　８月２２日国内公表、特表２０１３－５３３６２４〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 理　由 第１　手続の経緯 本願は，平成２３年６月２１日を国際出願日（パリ条約による優先権主張外国庁受理　２０１０年９月３０日及び２０１０年６月２２日，米国）とする出願であって，その手続の経緯は以下のとおりである。 平成２６年　６月　５日　審査請求 平成２７年　４月１５日　拒絶理由通知 平成２７年　７月１５日　意見書・手続補正 平成２８年　２月１８日　拒絶理由通知 平成２８年　４月２０日　意見書・手続補正 平成２８年　８月３１日　拒絶査定（以下，「原査定」という。） 平成２８年１２月　６日　審判請求 第２　原査定の概要 １．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 記　　　（引用文献等については引用文献等一覧参照） ●理由１（特許法第２９条第２項）について ・請求項　１－１６ ・引用文献等　１－３ （請求項１－４、８－１２、１４、１５について） 出願人は、平成２８年４月２０日付けの意見書において、 「しかも、第２のパンチスルー・ストッパ層１４２の不純物濃度を高くすると、チャネル層へ拡散する不純物量が多くなり、引用文献１の目的であるチャネル領域の低濃度化（段落［００３５］－［００３６］）に反し、チャネル領域が高濃度化へ向かいます。 （中略） むしろ、第２のパンチスルー・ストッパ層１４２の不純物濃度を第１のパンチスルー・ストッパ層１４１の濃度より大きくすることは、引用文献１に記載された発明の目的に反します。」 と、主張している。 出願人の主張について検討する。 出願人の主張は、「第２のパンチスルー・ストッパ層１４２」の絶対的な濃度に対するもので、「第１のパンチスルー・ストッパ層１４１」との相対的な濃度に対するものではない。 引用文献１には、前記拒絶理由通知において記載したように「第２のパンチルー・ストッパ層１４２」と「第１のパンチスルー・ストッパ層１４１」との濃度の関係は記載されていないが、その濃度は当業者が適宜設定できることに過ぎない。 ここで、ＭＯＳトランジスタにおいてパンチスルー・ストッパを２層設けた場合に、上部のパンチスルー・ストッパを高濃度とすることは、引用文献２（図１７）、引用文献３（図３）に記載されているように周知技術に過ぎないため、引用文献１の「第２のパンチスルー・ストッパ層１４２」の濃度を「第１のパンチスルー・ストッパ層１４１」の濃度よりも高濃度とすることに、当業者にとって特別な困難性は生じない。 よって、出願人の主張は採用できない。 その余の点は、前記拒絶理由通知書に記載のとおりである。 （請求項５について） パンチスルー・ストッパの濃度は所望の特性に応じて当業者が適宜選択できるものに過ぎないため、引用文献１において「第２のパンチスルー・ストッパ層１４２」の濃度を５×１０１８ドーパント原子／ｃｍ３より高い濃度とすることに、当業者にとって特別な困難性は生じない。 （請求項６について） パンチスルー・ストッパ層は、当然空乏層の深さを設定するものと認められる。 （請求項７、１３、１６について） 引用文献１のしきい値調整のためのイオン注入は必要に応じて行われるものであり（段落［００４２］）、また、引用文献１はパンチスルー・ストッパからの不純物の再拡散を考慮するものであるため（段落［００４９］）、不純物の再拡散も考慮に入れてしきい値を設定することは、当業者であれば当然行えることである。 よって、請求項１－１６に係る発明は、引用文献１に記載された発明、引用文献２、３に記載された周知技術に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。 ＜引用文献等一覧＞ １.特開２０００－２４３９５８号公報 ２.特開平０８－１７２１８７号公報（新たに引用された文献：周知技術を示す文献） ３.特開昭６３－３０５５６６号公報（新たに引用された文献：周知技術を示す文献） 第３　本願発明 本願の請求項１に係る発明は，平成２８年４月２０日付け手続補正書によって補正された特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである（以下「本願発明」という。）。 「【請求項１】 第１濃度のドーパントを有するようにドープされたウェルと、 前記ウェルの上方に形成され、前記第１濃度より高い第２濃度のドーパントを有するスクリーン領域と、 前記第１濃度と前記第２濃度との間の第３濃度のドーパントを有する少なくとも１つのパンチスルー抑制領域であり、ゲートの下方且つ前記スクリーン領域と前記ウェルとの間に位置する少なくとも１つのパンチスルー抑制領域と、 前記スクリーン領域の上方に形成された前記第２濃度より低い第４濃度のドーパントを有する閾値電圧設定領域と、 前記閾値電圧設定領域の上方に形成されたアンドープエピタキシャル層を含むチャネル領域と、 を有する電界効果トランジスタ構造。」 第４　引用文献、引用発明等 １　引用文献１について （１）引用文献１の記載事項 原査定の拒絶の理由に引用された特開２０００－２４３９５８号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は、当審で付加した。以下同じ。） ア　「【０００１】 【発明の属する技術分野】本発明は、パンチスルー・ストッパ層を主に半導体基板中に形成し、チャネル領域の不純物濃度を低濃度化するためのトランジスタ構造を有する半導体装置及びその製造方法に関する。」 イ　「【００４０】（第１実施形態）図１は本発明の第１実施形態に係る半導体装置（単体トランジスタ）の全体構成を示す図であり、（ａ）は上面図、（ｂ）はチャネル長方向で切断したＡ－Ａ’断面図、（ｃ）はチャネル幅方向で切断したＢ－Ｂ’断面図である。以下、ｎチャネルトランジスタの場合について説明する。 【００４１】不純物濃度５×１０15ｃｍ-3程度のｐ型シリコン基板１０１のトランジスタ領域にｐウェル（図示せず）が形成され、このｐウェルの中のトランジスタ・チャネル形成領域に２×１０18ｃｍ-3程度の濃度の高濃度不純物が導入されたパンチスルー・ストッパ層１０２が形成される。パンチスルー・ストッパ層１０２の上層には、不純物のドープされていないエピタキシャルＳｉ層１０３が例えば２０ｎｍ程度の膜厚で形成される。また、これらシリコン基板１０１及びエピタキシャルＳｉ層１０３が掘り込まれた領域であってトランジスタの形成されない領域はＳＴＩ(Shallow Trench Iso1ation)素子分離領域であり、この素子分離領域には、酸化膜１０４を介して絶縁膜１０５が埋め込み形成される。 【００４２】エピタキシャルＳｉ層１０３の一部はチャネル領域として動作する。トランジスタのしきい値（Ｖth）をコントロールする為、必要に応じて不純物濃度５×１０16ｃｍ-3程度のｐ型チャネル不純物層（図示せず）が主にエピタキシャルＳｉ層１０３のチャネル領域にのみ選択形成される。なお、不純物濃度が大きくなると、不純物散乱によるチャネル電流の低下が問題となるため、チャネル領域の不純物濃度は１×１０17ｃｍ-3程度を超えないものとする。また、チャネル領域全体としての不純物濃度はシリコン基板１０１よりも高くなっているが、ゲート絶縁膜１０６との界面近傍における不純物濃度はシリコン基板１０１よりも低い程度に形成される。 －－－中略－－－ 【００４５】以上説明した構造のトランジスタの製造工程を図２～図８の工程断面図を用いて説明する。図２～図８における（ａ）は図１（ａ）の平面図、（ｂ）は図１（ｂ）のＡ－Ａ’断面図に対応する製造工程図である。 【００４６】まず、図２に示すように、不純物濃度５×１０-5ｃｍ-3程度の（１００）ｐ型シリコン基板１０１のトランジスタ・チャネル領域に例えばピーク不純物濃度で４×１０17ｃｍ-3程度のｐウェル（図示せず）を、例えばボロンを２６０ＫｅＶ，２×１０13ｃｍ-2程度イオン注入することにより形成する。 【００４７】次に、ｐウェル中のトランジスタ・チャネル形成領域に高濃度不純物が導入されたパンチスルー・ストッパ層１０２をレジスト膜（図示せず）をマスクに例えばボロン等をイオン注入法を用いてピーク濃度で２×１０18ｃｍ-3程度の不純物分布になるように形成する。この時、Ｓｉ基板１０１表面に８ｍｍ程度の膜厚のＳｉＯ2等の酸化膜１２１を形成しておき、レジストからのＳｉ基板１０１への汚染を防止する。この時のイオン注入層の活性化には、例えば９００℃、５分、Ｎ2中でＲＴＡ(Rapid Thermal Anneal)を用いて急峻なプロファイルを持つｐ型の不純物層を形成するようにする。 【００４８】次に、図３に示すように、まず酸化膜１２１を除去し、さらに自然酸化膜を除去し、Ｓｉ基板１０１表面を露出させた後、全面にエピタキシャルＳｉ層１０３を成長させる。成膜温度は例えば７００℃程度とし、エピタキシャルＳｉ層１０３の膜厚は例えば２０ｎｍ程度とする。自然酸化膜の除去には、エピタキシャル膜成長装置の炉の中で水素ラジカル（Ｈ*）等を用いて７００℃程度で処理する方法を用いても良い。 【００４９】このエピタキシャルＳｉ成長過程及び後の熱工程により、先にＳｉ基板１０１表面に形成したパンチスルー・ストッパ層１０２からのエピタキシャルＳｉ層１０３への不純物の再拡散が起こる。このため、低不純物のチャネル領域を形成するためには、エピタキシャルＳｉ層１０３の形成やその後の熱工程をできるだけ低温化する。」 ウ　「【００６７】以上の工程に示したように、パンチスルー・ストッパ層１０２形成後の工程にいて、ＳＴＩのＳｉ側壁の酸化やＣＶＤ酸化膜１０４のデンシファイ等にラジカル酸化を用いて工程を低温化したり、犠牲酸化・ゲート酸化等低温酸化膜形成法を導入することで実現される完全な低温工程で実現したトランジスタ構成により、シリコン基板１０１中に形成した高濃度不純物のパンチスルー・ストッパ層１０２からエピタキシャルＳｉ層１０３中のチャネル領域への不純物拡散を抑制することができ、ゲート絶縁膜との界面近傍におけるチャネル領域の低不純物濃度化が実現できる。これにより、ショートチャネル効果を抑えながらドレイン電流の低下を防止できる。これには、ラジカル酸化法を用いて高品質酸化膜の形成を低温化できたこととイオン注入法にクライオ・イオン注入法を用いて低温活性化を達成できた事が大きく貢献している。また、トランジスタ形成プロセスの低温化が実現できているので、例えば高誘電体膜などをゲート絶縁膜１０６に適用することが容易になる。これによりゲート絶縁膜１０６の薄膜化がさらに実現し易くなる。 【００６８】また、このように低温化プロセスを用いることにより、ソース・ドレイン拡散層１０８の深さの拡張を防ぐことができるため、ショートチャネル効果を抑制したトランジスタ構造を実現することができる。 【００６９】また、低温化プロセスにより形成可能なシリサイド膜１１０をソース・ドレイン拡散層１０８上に形成することにより、コンタクト抵抗が低減でき、ソース・ドレイン拡散層１０８の寄生抵抗の小さなＭＯＳトランジスタが実現できる。」 エ　「【００７６】（第３実施形態）図１１は本発明の第３実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２～図８とほぼ同じでありその詳細な説明は省略し、図７のＡ－Ａ’断面図に対応する図を（ａ）に、チャネル幅方向で切断した断面図（図１におけるＢ－Ｂ’断面図に対応する図）を（ｂ）に示す。 【００７７】本実施形態では、ソース・ドレイン拡散層１０８の底部の大部分とパンチスルー・ストッパ層１０２の間に距離ｄを設ける構造に関する。例えば距離ｄは０．０１μｍ程度である。この構造を実現するには例えばシリコン基板１０１に第１のパンチスルー・ストッパ層１４１（第１実施形態のパンチスルー・ストッパ層１０２に対応）のピーク不純物濃度位置（Ｒp）を第１実施形態の場合に比べて０．０１μｍ程度下方に形成する事で対応できる。 【００７８】また、第１のパンチスルー・ストッパ層１４１のピーク不純物濃度位置（Ｒp）を第１実施形態のパンチスルー・ストッパ層１０２よりも下方に形成したことによりショートチャネル効果を抑制する能力が低下した場合には、図１１に示すように第２のパンチスルー・ストッパ層１４２をゲート電極１０７の直下のチャネル領域に選択的に形成する事で対応しても良い。 【００７９】本実施形態に係る半導体装置の製造工程は第１実施形態と共通するが、本実施形態では、第１のパンチスルー・ストッパ層１４１の形成の直前又は直後に、第２のパンチスルー・ストッパ層１４２の形成を行う点が異なる。この第２のパンチスルー・ストッパ層１４２は、シリコン基板１０１表面にレジスト膜（図示せず）をマスクにして選択的に所望の領域にイオン注入することにより形成される。あるいは、エピタキシャルＳｉ層を形成した後にレジスト膜マスクのイオン注入法で形成しても良い。 【００８０】いずれにしても、チャネル領域のエピタキシャルＳｉ層１０３表面が５×１０16ｃｍ-3以下程度の低濃度領域となり、ショートチャネル効果を低減できるようにチャネル領域の直下に高濃度のパンチスルー・ストッパ層１４２が形成される構造となっていればよい。 【００８１】このようにソース・ドレイン拡散層１０８の底部の大部分とパンチスルー・ストッパ層１４１の間に距離ｄを設ける構造とする理由について以下説明する。 【００８２】第１実施形態では、トランジスタのチャネル領域はエピタキシャルＳｉ層１０３で形成され、シリコン基板１０１に形成したパンチスルー・ストッパ層１０２からエピタキシャルＳｉ層１０３に後の熱工程により高濃度不純物がわずかに再拡散するように設計されている。 【００８３】しかし、シリコン基板１０１中の高濃度パンチスルー・ストッパ層１０２と高濃度ソース・ドレイン拡散層１０８がソース・ドレイン拡散層１０８の底部で接触している構造となっていた。このような構造では高濃度ｐｎ接合が形成され、接合リーク電流が増加することもそれぞれの濃度関係から考えられ、デバイスによっては使用できない事も予想される。 【００８４】そこで本実施形態のようにソース・ドレイン拡散層１０８と第１のパンチスルー・ストッパ層１４１の間に距離ｄを設ける構造とすることにより、高濃度不純物の再拡散も起こりにくく、またｐｎ接合の形成が防止でき、接合リーク電流の低減を図ることができる。また、第２のパンチスルー・ストッパ層１４２がゲート電極１０７の下部の低濃度チャネル領域の下部に形成されるため、ショートチャネル効果も抑制できる。」 オ　図１１には、以下の事項が記載されている。 ｐ型シリコン基板１０１の上方に形成された第１のパンチスルーストッパ層１４１と、 第１のパンチスルーストッパ層１４１上に形成された第２のパンチスルーストッパ層１４２と、 第２のパンチスルーストッパ層上に形成されたエピタキシャル層１０３とを有するＭＯＳトランジスタ。 （２）引用発明１ ア　前記（１）エには，段落【００７６】において，図１１に記載された第３実施形態の半導体装置の製造工程は，第１実施形態が記載された「図２～図８とほぼ同じ」であることが記載されている。 イ　前記（１）イには，第１実施形態の「チャネル領域」について，段落【００４１】に「パンチスルー・ストッパ層１０２の上層には、不純物のドープされていないエピタキシャルＳｉ層１０３が例えば２０ｎｍ程度の膜厚で形成される」こと、段落【００４２】に「チャネル領域全体としての不純物濃度はシリコン基板１０１よりも高くなっているが、ゲート絶縁膜１０６との界面近傍における不純物濃度はシリコン基板１０１よりも低い程度に形成される」ことが記載されている。 ウ　前記（１）イには，第１実施形態の「ｐ型チャネル不純物層」について，段落【００４２】に「エピタキシャルＳｉ層１０３の一部はチャネル領域として動作する。トランジスタのしきい値（Ｖth）をコントロールする為、必要に応じて不純物濃度５×１０１６ｃｍ－３程度のｐ型チャネル不純物層（図示せず）が主にエピタキシャルＳｉ層１０３のチャネル領域にのみ選択形成される」ことが記載されている。 エ　前記（１）イには，第１実施形態の「ｐウェル」及び「パンチスルー・ストッパ層１０２」について，「【００４６】まず，図２に示すように、不純物濃度５×１０－５ｃｍ－３程度の（１００）ｐ型シリコン基板１０１のトランジスタ・チャネル領域に例えばピーク不純物濃度で４×１０１７ｃｍ－３程度のｐウェル（図示せず）を、例えばボロンを２６０ＫｅＶ，２×００１３ｃｍ－２程度イオン注入することにより形成する。【００４７】次に，ｐウェル中のトランジスタ・チャネル形成領域に高濃度不純物が導入されたパンチスルー・ストッパ層１０２をレジスト膜（図示せず）をマスクに例えばボロン等をイオン注入法を用いてピーク濃度で２×１０１８ｃｍ－３程度の不純物分布になるように形成する。」ことが記載されている。 オ　前記（１）エには，第３実施形態の「第１のパンチスルー・ストッパ層１４１」及び「第２のパンチスルー・ストッパ層１４２」について、「【００７７】本実施形態では、ソース・ドレイン拡散層１０８の底部の大部分とパンチスルー・ストッパ層１０２の間に距離ｄを設ける構造に関する。例えば距離ｄは０．０１μｍ程度である。この構造を実現するには例えばシリコン基板１０１に第１のパンチスルー・ストッパ層１４１（第１実施形態のパンチスルー・ストッパ層１０２に対応）のピーク不純物濃度位置（Ｒp）を第１実施形態の場合に比べて０．０１μｍ程度下方に形成する事で対応できる。 【００７８】また、第１のパンチスルー・ストッパ層１４１のピーク不純物濃度位置（Ｒp）を第１実施形態のパンチスルー・ストッパ層１０２よりも下方に形成したことによりショートチャネル効果を抑制する能力が低下した場合には、図１１に示すように第２のパンチスルー・ストッパ層１４２をゲート電極１０７の直下のチャネル領域に選択的に形成する事で対応しても良い。」ことが記載されている。 前記アないしオの記載事項から、引用文献１には、以下の発明（以下、「引用発明１」という。）が記載されていると認められる。 「ピーク不純物濃度で４×１０１７ｃｍ－３程度のｐウェルが形成されているｐ型シリコン基板１０１の上方に形成されたピーク濃度で２×１０１８ｃｍ－３程度の不純物濃度の第１のパンチスルー・ストッパ層１４１と、 第１のパンチスルー・ストッパ層１４１上に形成された第２のパンチスルー・ストッパ層１４２と、 第２のパンチスルー・ストッパ層１４２上であって、不純物のドープされていないエピタキシャルＳｉ層１０３のチャネル領域に、しきい値をコントロールするための不純物濃度５×１０１６ｃｍ－３程度のｐ型チャネル不純物層を形成し、チャネル領域全体としての不純物濃度はシリコン基板１０１よりも高くなっているが、ゲート絶縁膜１０６との界面近傍における不純物濃度はシリコン基板１０１よりも低い程度に形成されるＭＯＳトランジスタ。」 ２　引用文献２について （１）引用文献２の記載事項 原査定の拒絶の理由に引用された特開平８－１７２１８７号（以下，「引用文献２」という。）には，図面とともに，次の記載がある。 ア　「【０００１】 【産業上の利用分野】この発明は、ＭＯＳトランジスタの高性能化に関するものである。 【０００２】 【従来の技術】ＬＳＩの高集積化に伴い、その構成要素であるＭＯＳトランジスタのゲート長が短くなり、０．２５μｍ以下のゲート長のＭＯＳトランジスタが実用されつつある。この程度にまでゲート長が短くなると、ドレイン空乏層がソースに及び、ゲートの制御に関係無くリーク電流が流れるというパンチスルー現象が顕著になる。」 イ　「【００１１】 【発明が解決しょうとする課題】図４０はＮＭＯＳトランジスタ２００の深さ方向（図３９のＴＴ断面の方向）の不純物濃度のプロファイルを示すグラフである。曲線の各部を指示する参照番号は、対応する領域の位置の概略を示している。ドレイン領域４２を構成する不純物のプロファイルと、パンチスルーストッパー層２０を構成する不純物のプロファイルとの交点において、両者の不純物濃度はｌ×１０l8ｃｍ-3を超えている。 【００１２】図４１は図３９のＴＴ断面の方向の電界強度のプロファイルを示すグラフである。ドレイン領域４２とパンチスルーストッパー層２０との接合の近傍で生じる電界強度が１×１０6 Ｖ／ｃｍを超えていることが解る。 【００１３】このように、ＮＭＯＳトランジスタ２００においてはパンチスルーストッパー層２０の濃度が高いので、ドレイン領域４２との間で形成されるＰＮ接合において空乏層は狭い。そのためここで生じる電界が高くなりリーク電流の増大という問題を招来していた。」 ウ　「【００５７】第２実施例：図１６は本発明の第１実施例であるＮＭＯＳトランジスタ１０２の構造を示す断面図である。図１７はＮＭＯＳトランジスタ１０２の深さ方向（図１６のＷＷ断面の方向）の不純物濃度のプロファイルを示すグラフである。 【００５８】ＮＭＯＳトランジスタ１０２では２つのパンチスルーストッパー層２２，２３が設けられている。パンチスルーストッパー層２２はＮＭＯＳトランジスタ１０１の有するパンチスルーストッパー層２１と同様にその不純物濃度のピークはドレイン領域１０の不純物濃度の分布の中に存在する。一方、パンチスルーストッパー層２３はそれよりも深く（半導体層１に向かう方向に）位置し、かつパンチスルーストッパー層２２とドレイン領域１０との境界（これらの有する不純物濃度が図１７において等しくなる位置）における不純物濃度よりも低い不純物濃度を有している。 【００５９】このようにソース領域９、ドレイン領域１０の深い位置にもパンチスルーストッパー層２３を形成することにより、ＮＭＯＳトランジスタ１０２は一層パンチスルーに強くなる。」 エ　図１６，１７には、以下の事項が記載されている。 「Ｐ型の半導体層（ウェル）１の不純物濃度より相対的に高い不純物濃度である下側のパンチスルーストッパ層２３と、当該下側のパンチスルーストッパ層２３上に位置し、相対的に高い不純物濃度である上側のパンチスルーストッパ層２２の２層構造のパンチスルースットパ層を備えたＭＯＳトランジスタ。」 （２）引用発明２ 前記（１）アないしエから、引用文献２には以下の発明（以下、「引用発明２」という。）が記載されている。 「ＭＯＳトランジスタにおいて、ウエルの不純物濃度より相対的に高い不純物濃度である下側のパンチスルーストッパ層と、当該下側のパンチスルーストッパ層上に位置し、相対的に高い不純物濃度である上側のパンチスルーストッパ層の２層構造のパンチスルースットパ層を備えたパンチスルー抑制技術。」 ２　引用文献３について （１）引用文献３の記載事項 原査定の拒絶の理由に引用された特開昭６３－３０５５６６号（以下，「引用文献３」という。）には，図面とともに，次の記載がある。 ア　「３．発明の詳細な説明 〔産業上の利用分野〕 本発明は、微細化を容易に可能にすると共に高速度・低消費電力・高信頼性の半導体装置およびその製造方法に関するものである。」（第２頁右上欄４～８行） イ　「〔発明が解決しようとする問題点〕 ゲート長Ｌの微細化には上記の手法は極めて有効であるが、０．５μｍ以下の寸法になると５Ｖ程度のドレイン耐圧は困難となり、ホットエレクトロン効果に対する電気特性の信頼性を確保し、更にはショートチャネル効果の１つであるしきい値低下を抑制することができなくなってくる。 〔問題点を解決するための手段〕 このような問題点を解決するために本発明は、チャネル上の側壁に堆積させた絶縁膜を利用して形成した複数のパンチスルーカット領域とバッファ領域をチャネル領域に付加し、かつ上記絶縁膜の間隔を隔ててゲート領域をセルフアライン法で形成するものである。」（第２頁右下欄１～１４行） ウ　「〔実施例〕 第１図は本発明による半導体装置の一実施例を説明するための電界トランジスタの断面構造図であり、前述の第６図および第７図と同一部分又は相当部分には同一符号が付してある。同図において、第１の導電形の半導体基板１に対し、基本電極群は、第２の導電形不純物を高濃度にドープしたポリシリコン薄膜９と接続されたソース電極２およびドレイン電極３と、ゲートメタル薄膜１０に接続されたゲート電極６とから構成されている。薄膜１１は各電極間相互を絶縁する第１の絶縁膜であり、またショットキ接合領域８は、熱酸化膜１２と例えばＣＶＤ絶縁膜から成る第２の絶縁膜１３および例えばノンドープポリシリコン薄膜から成る第３の絶縁膜１４のそれぞれの膜厚の総和ｌの２倍だけをフォトマスクで定めたチャネル長Ｌ１から差し引いた寸法Ｌ１－２ｌで定められる。 基板と垂直方向のチャネル不純物分布は、表面側から、第２の導電形の低濃度領域７，第１の導電形のパンチスルーカット領域１７および１８，そして第１の導電形の基板１の領域の順に変化しており、これらの領域をイオン注入で形成した例を第３図（ａ）に示す。同図は、第２の導電形不純物イオンとしてＡｓ＋イオンを加速電圧６５ｋｅＶ，ドーズ量１×１０１２ｃｍ－２の条件で、また第１の導電形不純物イオンとしてＢ＋イオンを加速電圧１００ｋｅＶおよび３５０ｋｅＶ，それぞれのドーズ量４×１０１２ｃｍ－２の条件で注入したシミュレーション結果である。 一方、基板の深さ方向にパンチスルーカット領域が打ち込まれていない領域１９は第３図（ｂ）のような不純物分布となっており、第３図（ａ）の場合に比べ低抵抗となり、バッファ領域として機能する。チャネル領域直下に２種類のパンチスルーカット領域１７と１８を設けることにより、ショートチャネル効果を抑制するチャネルの薄層化と、ドレイン電界を緩和するのに効果的な構造（第１図ではドレイン，ソースから見たパンチスルーカット領域１７，１８の階段状構造）が実現できる。」（第３頁左上欄１行～同頁右上欄１９行） エ　図３（ａ）には、以下の事項が記載されている。 「基板表面から相対的に浅い領域に形成されるパンチスルーカット領域１７に対応する第１のボロンの不純物濃度より、相対的に深い領域に形成されるパンチスルーカット領域１８に対応するボロンの不純物濃度が低い２層構造で形成されるパンチスルーカット構造の不純物濃度。」 （２）引用発明３ 前記アないしエから、引用文献３には次の発明（以下，「引用発明３」という。）が記載されている。 「ショートチャンネル効果に対応して、基板から相対的に浅い領域に形成されるパンチスルーカット領域に対応する第１のボロンの不純物濃度が、相対的に深い領域に形成されるパンチスルーカット領域に対応するボロンの不純物濃度よりも低い２層構造からなるパンチスルーカット領域で形成されるパンチスルーカット抑制技術。」 第５　対比・判断 １　本願発明と引用発明１との対比 （１）引用発明１の「ピーク不純物濃度で４×１０17ｃｍ-3程度のｐウェル」は、「不純物濃度」と「ドーパント濃度」は技術的に同義であることを考慮すると、本願発明の「第１濃度のドーパントを有するようにドープされたウェル」に相当する。 （２）引用発明１の「第１のパンチスルーストッパ層１４１」は、ゲートの下方且つ「第２のパンチスルーストッパ層１４２」と「ｐウェル」との間に位置し、パンチスルーストッパ層として２×１０18ｃｍ-3程度のドーパント濃度（本願発明の「第３濃度」に対応）を有し、ｐウェルのドーパント濃度４×１０17ｃｍ-3程度（本願発明の「第１の濃度」に対応）より高い。 したがって、前記（１）、後記（３）を考慮とすると、引用発明１の「第１のパンチスルーストッパ層１４１」は、本願発明の「パンチスルー領域」に対応し、本願発明と引用発明１とは、「第１濃度より高い第３濃度のドーパントを有するゲートの下方且つスクリーン領域とウェルとの間に位置するパンチスルー抑制領域」を有する点で共通している。 （３）引用発明１の「第２のパンチスルーストッパ層１４２」は、前記ウェルの上方に形成されているので、本願発明と引用発明１とは、「ウェルの上方に形成された第２濃度のドーパントを有するスクリーン領域」を有する点で共通している。 （４）引用発明１の「しきい値をコントロールするためのドーパント濃度５×１０16ｃｍ-3程度の不純物濃度を有するｐ型チャネル不純物層」は、５×１０16ｃｍ-3程度のドーパント濃度（本願発明の「第４濃度」に対応）であり、「第２のパンチスルーストッパ層１４２」上に位置するから、前記（３）を考慮すると、本願発明と引用発明１とは、「スクリーン領域の上方に形成され第４濃度のドーパントを有する閾値電圧設定領域」を有する点で共通している。 （５）引用発明１の「不純物がドープされていないエピタキシャルＳｉ層１０３のチャネル領域」は、「チャネル領域全体としての不純物濃度はシリコン基板１０１よりも高くなっているが、ゲート絶縁膜１０６との界面近傍における不純物濃度はシリコン基板１０１よりも低い程度に形成され、ドーパント濃度が５×１０16ｃｍ-3 であるシリコン基板１０１よりも低い程度に形成される」ことが、ドーパント濃度が本願発明の「アンドープエピタキシャル層」として記載している５×１０17ｃｍ-3以下の範囲に入っており、当該チャネル領域が形成される位置が、しきい値をコントローするためのｐ型チャネル不純物層（本願発明の「閾値電圧設定領域」に相当）の上方に位置することから、本願発明の「閾値電圧設定領域の上方に形成されたアンドープエピタキシャル層を含むチャネル領域」に相当する。 そうすると、本願発明と引用発明１とは以下のアの点で一致し、以下の イの点で相違する。 ア　一致点 第１濃度のドーパントを有するようにドープされたウェルと、 前記ウェルの上方に形成され、第２濃度のドーパントを有するスクリーン領域と、 第１濃度より高い第３濃度のドーパントを有する少なくとも１つのパンチスルー抑制領域であり、ゲートの下方且つ前記スクリーン領域と前記ウェルとの間に位置する少なくとも１つのパンチスルー抑制領域と、 前記スクリーン領域の上方に形成された第４濃度のドーパントを有する閾値電圧設定領域と、 前記閾値電圧設定領域の上方に形成されたアンドープエピタキシャル層を含むチャネル領域と、 を有する電界効果トランジスタ構造。 イ　相違点 本願発明では、スクリーン領域のドーパントの第２濃度は、ウェルのドーパントの第１濃度より高く、パンチスルー抑制領域のドーパントの第３濃度よりも高く、閾値電圧設定領域のドーパントの第４濃度よりも高いのに対して、引用発明１では、「スクリーン領域」に対応する第２のパンチスルーストッパ層の不純物濃度である第２濃度が明記されていないため、各層のドーパントとの濃度の大小が不明確な点。 ２　相違点についての判断 引用発明２には、本願発明と共通する技術的課題であるＭＯＳトランジスタのショートチャネル化に伴うパンチスルーを抑制するために、ウェルのドーパント濃度（本願発明の「第１濃度」に対応）より相対的に高いドーパント濃度（本願発明の「第３濃度」に対応）である下側のパンチスルーストッパ層と、当該下側パンチスルーストッパ層上に下側パンチスルーストッパ層のドーパント濃度より相対的に高いドーパント濃度（本願発明の「第２濃度」に対応）である上側のパンチスルーストッパ層の２層構造のパンチスルースットパ層を備えたパンチスルー抑制技術が開示されている。また、引用発明３にも同様のパンチスルー抑制技術が開示されている。 したがって、引用発明１において、ＭＯＳトランジスタのショートチャンネル化に伴うパンチスルーの抑制を高めるために引用発明２または引用発明３を採用する事は、当業者であれば容易に想到しえた事項である。この時、 各層のドーパント濃度の大小関係は、前述のとおり上側のパンチスルーストッパ層のドーパント濃度である「第２の濃度」はウェルのドーパント濃度である「第１の濃度」、下側のパンチスルー層のドーパント濃度である「第３の濃度」より高くなる。また「第２のパンチスルーストッパ層上に形成されたｐ型チャネル不純物層」のドーパントの濃度（本願発明の「第４濃度」に対応）が「第１のパンチスル－ストッパ層」のドーパントの濃度（本願発明の「第３の濃度」に対応）よりは低いこと（前記（１）エ参照）を考慮すると、「第２の濃度」は「第４の濃度」よりも高くなる。したがって、前記相違点に対応する各層の不純物濃度の大小関係は全て満足することとなる。 ３　審判請求人の主張に対する検討 平成２８年１２月６日付け審判請求書の「３．本願発明が特許されるべき理由」では、パンチスルーストッパ層の２層構造について、引用発明１の第１のパンチスルーストッパ層及び第２のパンチスルーストッパ層が同じ不純物濃度であることを前提に、どちらか一方のパンチスルーストッパ層の不純物濃度を増減することは困難であることを審判請求人は主張しているので、この点について検討する。 まず、第１のパンチスルーストッパ層及び第２のパンチスルーストッパ層が同じ不純物濃度であることについては、引用文献１には各層の不純物濃度は明記されておらず、また、同じ不純物濃度でなければならない技術的な制約は見当たらない。 次に、第２のパンチスルーストッパ層の不純物濃度を相対的に高めることによって、第１のパンチスルーストッパ層の不純物濃度を第２のパンチスルーストッパ層の不純物濃度より低くする点については、（１）チャネル層への拡散が生じる点、（２）ソース・ドレイン拡散層との接合リーク電流が増大する点で阻害要因があると主張するが、（１）については、第２のパンチスルーストッパ層１４２からの不純物拡散はその後の熱処理プロセスによって当然予見しえる技術的事項であり、これを回避するためにたとえば低温プロセス等に配慮することで対処することが引用文献１には開示されており（前記第４の１（１）ウ段落【００６７】参照）、当該主張が懸案事項としては妥当であるとしても、他に対処する方法と併せて対策が講じられるので阻害要因とまではいえない。また、（２）については、接合リーク電流は、パンチスルーストッパ層の領域の不純物濃度のみで決定する特性ではなく、パンチスルーストッパ層とソース・ドレイン拡散層の接合面積を小さくすることや、両層間を離間する構造を採用する事（前記第４の１（１）エ段落【００８４】参照）等、ソース・ドレイン拡散層に対するパンチスルーストッパ層の形成される位置等で制御可能であり、この点についても、他に対処する方法と併せて対策を講じられるので阻害要因とは認められない。 さらに、第１のパンチスルーストッパ層の不純物濃度を相対的に低くすることによって、第１のパンチスルーストッパ層の不純物濃度を第２のパンチスルーストッパ層の不純物濃度より低くする点については、（３）パンチスルーの抑制という観点から、第１のパンチスルーストッパ層の不純物濃度を低くする動機付けがないと主張をするが、（３）については、第１のパンチスルーストッパ層１４１が、ソース・ドレイン領域の下部のように比較的深い位置に形成される場合には、ソース・ドレイン領域と第１のパンチスルーストッパ層１４１との接合部における高い電界強度により生じるリーク電流を抑制するために不純物濃度を低めに設定する場合も想定され、必ずしも第１のパンチスルーストッパ層１４１の不純物濃度を高くしなければならいという技術的な制約はない。（前記第４の２（１）イ段落【００１３】参照）。 したがって、この点についての主張も認められない。 以上の検討から、引用発明１において引用発明２または引用発明３を組み合わせる事の阻害要因は見当たらないので、上記審判請求人の主張を採用することはできない。 ４　まとめ 本願発明は、引用文献１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 第６　むすび したがって、本願の請求項１に係る発明は、特許法第２９条第２項の規定により、特許を受けることができないから、その余の請求項について検討するまでもなく、本願は拒絶されるべきものである。 よって、結論のとおり審決する。