2015-700038

特許第５６９４１１９号発明「炭化珪素半導体装置」の特許異議申立事件について，次のとおり決定する。

【結　論】 特許第５６９４１１９号の明細書，特許請求の範囲を訂正請求書に添付された訂正明細書，特許請求の範囲のとおり，訂正後の請求項〔１－１１〕について訂正することを認める。 特許第５６９４１１９号の請求項１ないし１１に係る特許を維持する。

【理　由】 １　手続の経緯 特許第５６９４１１９号の請求項１ないし１１に係る特許についての出願は，平成２３年１０月２４日（優先権主張　平成２２年１１月２５日）に特許出願がなされ，平成２７年２月１３日にその特許権の設定登録がなされ，その後，その特許について，特許異議申立人宮口聡により特許異議の申立てがなされ，平成２８年４月１９日付けで取消理由の通知がなされ，同年６月２０日付けで特許権者から意見書の提出及び訂正請求がなされ，その訂正の請求に対して特許異議申立人宮口聡から同年９月２７日付けで意見書の提出がなされ，平成２９年１月６日付けで特許権者に取消理由（決定の予告）の通知がなされ，同年３月１０日付けで特許権者から意見書の提出及び訂正請求（以下「本件訂正請求」という。）がなされ，当審から申立人に対し通知書を送付し期間を指定して意見書を提出する機会を与えたが，申立人からの意見書の提出はなかった。 ２　訂正の適否についての判断 （１）訂正の内容 本件訂正請求による訂正の内容は以下のアないしオのとおりである。 ア　訂正事項１ 特許請求の範囲の請求項１に， 「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在するバリアメタル層とを備えた炭化珪素半導体装置。」 と記載されているのを， 「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層とを備え，周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に－２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である炭化珪素半導体装置。」 に訂正する（請求項１の記載を引用する請求項２，３，５ないし９，１１も同様に訂正する）。 イ　訂正事項２ 特許請求の範囲の請求項２に， 「前記バリアメタル層は，少なくともＴｉを含む金属層である」 と記載されているのを， 「前記バリアメタル層は，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成される」 に訂正する（請求項２の記載を引用する請求項３，５ないし９，１１も同様に訂正する）。 ウ　訂正事項３ 特許請求の範囲の請求項４に， 「前記半導体層上に配設されたｐ型ポリシリコンおよびｎ型ポリシリコンから成る温度センスダイオードと，前記ｐ型ポリシリコンに接続するアノード電極と，前記ｎ型ポリシリコンに接続するカソード電極とをさらに備え，前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設されている請求項１から請求項３のいずれか一項記載の炭化珪素半導体装置。」 と記載されているのを， 「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと，前記ゲート電極上を覆う層間絶縁膜と，前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と，前記ゲート電極に接続するゲートパッドと，前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層とを備え，前記半導体層上に配設されたｐ型ポリシリコンおよびｎ型ポリシリコンから成る温度センスダイオードと，前記ｐ型ポリシリコンに接続するアノード電極と，前記ｎ型ポリシリコンに接続するカソード電極とをさらに備え，前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設されている炭化珪素半導体装置。」 に訂正する（請求項４の記載を引用する請求項５ないし１１も同様に訂正する）。 エ　訂正事項４ 発明の詳細な説明の段落【０００９】に， 「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，アルミニウムの拡散を抑制するバリアメタル層とを備えるものである。」 と記載されているのを， 「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層とを備え，周囲温度が１２５℃で前記ゲート電極と前記ソース電極の間に－２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内であるものである。」 に訂正する。 オ　訂正事項５ 発明の詳細な説明の段落【００１０】に， 「ソース電極と層間絶縁膜との間，並びにゲートパッドとゲート電極との間に，アルミニウムの拡散を抑制するバリアメタル層を介在させることにより，」 と記載されているのを， 「ソース電極と層間絶縁膜との間，並びにゲートパッドとゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層を設け，周囲温度が１２５℃でゲート電極とソース電極の間に－２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，ゲート電極とソース電極の間のしきい値電圧の初期値からの低下量が２Ｖ以内とすることにより，」 に訂正する。 （２）訂正の目的の適否，特許請求の範囲の拡張・変更の存否，新規事項の有無，及び一群の請求項について ア　訂正事項１について 訂正事項１は，請求項１の炭化珪素半導体装置について，「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に－２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である」ことをさらに特定するものであるから，特許請求の範囲の減縮を目的とするものであって，実質上特許請求の範囲を拡張し，又は変更するものではない。また，上記特定された事項は，本件特許の願書に添付した明細書（以下「本件特許明細書」という。）の段落【００１７】及び【００１８】に記載されているから，訂正事項１は新規事項の追加に該当しない。 イ　訂正事項２にいついて 訂正事項２は，請求項２の「バリアメタル層」について，「前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成され」た構成をさらに特定するものであるから，特許請求の範囲の減縮を目的とするものであって，実質上特許請求の範囲を拡張し，又は変更するものではない。また，上記特定された事項は，本件特許明細書の段落【００１５】及び図２（ａ）に記載されているから，訂正事項２は新規事項の追加に該当しない。 ウ　訂正事項３について 訂正事項３は，請求項１を引用する請求項４を独立形式とし，引用しないものとすることを目的とするものであって，実質上特許請求の範囲を拡張し，又は変更するものではなく，また，新規事項の追加にも該当しない。 エ　訂正事項４について 訂正事項１に伴い，発明の詳細な説明の記載を整合させるものであるから，明瞭でない記載の釈明を目的とするものであって，実質上特許請求の範囲を拡張し，又は変更するものではなく，また，新規事項の追加にも該当しない。 オ　訂正事項５について 訂正事項１に伴い，発明の詳細な説明の記載を整合させるものであるから，明瞭でない記載の釈明を目的とするものであって，実質上特許請求の範囲を拡張し，又は変更するものではなく，また，新規事項の追加にも該当しない。 カ　一群の請求項について 本件訂正請求による訂正は，請求項１と，請求項１を直接あるいは間接に引用する全ての請求項である請求項２ないし１１を対象とするものであるから，上記訂正事項１ないし５に係る各訂正は，一群の請求項ごとに請求されたものである。 （３）小括 以上のとおりであるから，本件訂正請求による訂正は，特許法第１２０条の５第２項第１号，第３号及び第４号に掲げる事項を目的とするものであり，かつ，同条第４項，及び，同条第９項において準用する同法第１２６条第４項から第６項までの規定に適合するので，訂正後の請求項〔１－１１〕について訂正を認める。 ３　特許異議の申立てについて （１）本件特許発明 本件訂正請求により訂正された請求項１ないし１１に係る発明（以下「本件特許発明１ないし本件特許発明１１」という。）は，本件訂正請求書に添付された訂正特許請求の範囲の請求項１ないし１１に記載された次の事項により特定されるとおりのものである。 「【請求項１】 炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと， 前記ゲート電極上を覆う層間絶縁膜と， 前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と， 前記ゲート電極に接続するゲートパッドと， 前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層と を備え， 周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に－２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である 炭化珪素半導体装置。 【請求項２】 前記バリアメタル層は，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成される 請求項１記載の炭化珪素半導体装置。 【請求項３】 前記主トランジスタセルと共通のゲート電極および前記主トランジスタセルとは個別のアルミニウムを含むソース電極を有する電流センスセルをさらに備え， 前記バリアメタル層は，前記電流センスセルのソース電極と前記層間絶縁膜との間にも配設されている 請求項１または請求項２記載の炭化珪素半導体装置。 【請求項４】 炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと， 前記ゲート電極上を覆う層間絶縁膜と， 前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と， 前記ゲート電極に接続するゲートパッドと， 前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層と を備え， 前記半導体層上に配設されたｐ型ポリシリコンおよびｎ型ポリシリコンから成る温度センスダイオードと， 前記ｐ型ポリシリコンに接続するアノード電極と， 前記ｎ型ポリシリコンに接続するカソード電極とをさらに備え， 前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設されている 炭化珪素半導体装置。 【請求項５】 前記バリアメタル層は，厚さ４０ｎｍ以上のＴｉ層である 請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。 【請求項６】 前記バリアメタル層は，厚さ９０ｎｍ以上のＴｉＮ層である 請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。 【請求項７】 前記バリアメタル層は，厚さ１３０ｎｍ以上のＴｉＳｉ層である 請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。 【請求項８】 前記バリアメタル層は，ＴｉＳｉ層およびＴｉ層から成る二層構造である 請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。 【請求項９】 前記バリアメタル層は，ＴｉＮ層およびＴｉ層から成る二層構造である 請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。 【請求項１０】 前記バリアメタル層は，ＴｉＳｉ層，ＴｉＮ層，ＴｉＳｉ層とＴｉ層との二層構造，およびＴｉＮ層とＴｉ層との二層構造のいずれかである 請求項４記載の炭化珪素半導体装置。 【請求項１１】 前記ソース領域における前記ソース電極との接続部分に形成された，前記半導体層と金属との化合物層をさらに備える 請求項１から請求項１０のいずれか一項記載の炭化珪素半導体装置。」 （２）取消理由の概要 平成２９年１月６日付けで通知した取消理由（決定の予告）は，本件特許発明１，５及び１１は，刊行物である甲１に記載された発明であるから，本件発明１，５及び１１係る特許は，特許法第２９条第１項の規定に違反して特許されたものであって取り消されるべきものである。 また，本件特許発明１，２，５ないし９及び１１は，刊行物である甲１に記載された発明及び刊行物である甲２ないし甲４の記載事項に基いて当業者が容易に発明をすることができたものであり，本件特許発明３は，刊行物である甲１に記載された発明及び刊行物である甲２ないし甲５の記載事項に基いて当業者が容易に発明をすることができたものであるから，本件特許発明１ないし３，５ないし９及び１１に係る特許は，特許法第２９条第２項の規定に違反して特許されたものであって取り消されるべきものである。 甲１：ＥＣＳＴｒａｎｓａｃｔｉｏｎｓ，Ｖｏｌ．６　Ｎｏ．２ ｐｐ．２１３－２１９（２００７） 甲２：特開２００１－２３７１５９号公報 甲３：特開平６－２４４２８７号公報 甲４：特開平３－３２７０号公報 甲５：特開２０１０－２５８３２８号公報 甲６：特開２００３－６８７５９号公報 （３）甲１ないし甲６の記載及び甲１発明について ア　甲１の記載事項 甲１には，以下の記載がある。 （ア）「Actual ILD Penetration on 4H-SiC DMOS Description and Analysis of Failure Six vertically structured n＋ polycrystalline Si(poly-Si) gate n－channel power MOSFETs(DMOS) fabricated on 4H-SiC were subjected to a storage life test at 500℃ in an Ar ambient. As shown in Fig.1,the devices incorporated a 2-μm-thick Al interconnect with a 50-nm-thick Ti bottom layer and a 1-μm-thick layered SG/PSG ILD grown by APCVD(2). The notations SG and PSG stand for undoped and phosphorusdoped silicate glass, respectively. 」（第２１３頁２８行～３５行） （当審訳：「４Ｈ－ＳｉＣ ＤＭＯＳ上の実際のＩＬＤ挿入 故障の説明及び分析 ４Ｈ－ＳｉＣ で作成される六方晶構造ｎ＋多結晶Ｓｉ（ポリＳｉ）ゲートｎ－チャネルパワーＭＯＳＦＥＴ（ＤＭＯＳ）は，アルゴン雰囲気の５００℃，保管寿命試験を受けた。図１に示すように，デバイスは，厚さ５０ナノメートルのＴｉ最下層と相互接続された厚さ２－μｍのＡｌと，ＡＰＣＶＤ（２）によって成長した厚さ１－μｍの積層されたＳＧ／ＰＳＧ　ＩＬＤとが合体されている。ＳＧとＰＳＧの表記は，それぞれ，ドープされていないかリンでドープされていることを表す。」） （イ）４Ｈ－ＳｉＣ 上のＤＭＯＳデバイスの構造が記載された図１には，図１（ａ）に保管寿命試験前の上面写真，図１（ｂ）に上面写真におけるＡ－Ａ’の断面図，図１（ｃ）に上面写真におけるＢ－Ｂ’の断面図，図１（ｄ）に上面写真におけるＣ－Ｃ’の断面図が記載されている。 （ウ）図１（ａ）のＤＭＯＳデバイスの上面写真には，左側にＤＭＯＳデバイスの略３分の１の面積を占める「Ｓ」と記載された領域が形成され，右側にＤＭＯＳデバイスの略３分の１の面積を占める「Ｇ」と記載された領域が形成された構成が記載されている。 （エ）図１（ｃ）の断面図には，中央部において，ＳｉＣ 上に，Ｇａｔｅ　ｏｘｉｄｅ（４０ｎｍ），Ｐｏｌｙ－Ｓｉ（３５０ｎｍ），ＩＬＤ（１μｍ），Ｔｉ／Ａｌ（５０／２０００ｎｍ）がこの順に積層され，右側部において，ＳｉＣ 上に，Ｇａｔｅ　ｏｘｉｄｅ，Ｐｏｌｙ－Ｓｉ，ＮｉＳｉｘ，Ｔｉ／Ａｌがこの順に積層され，左側部において，ＳｉＣ 上に，Ｆｉｅｌｄ　ｏｘｉｄｅ，ＩＬＤ，Ｔｉ／Ａｌがこの順に積層され，Ｔｉ／Ａｌは左側部と中央部は連続しているが，右側部は中央部から分離している構造が記載されている。 （オ）図１（ｄ）の断面図には，中央部において，ＳｉＣ 上に，ｎ＋領域，ＮｉＳｉｘ，Ｔｉ／Ａｌがこの順に積層され，左側部において，ＳｉＣ 上に，Ｆｉｅｌｄ　ｏｘｉｄｅ，ＩＬＤ，Ｔｉ／Ａｌがこの順に積層され，左側部のＴｉ／Ａｌは，ＩＬＤを上面から右側面にかけて覆い，中央部のＴｉ／Ａｌに連続して形成されているが，右側部のＴｉ／Ａｌとは分離している構造が記載されている。 （カ）図１（ｂ）の断面図には，ＳｉＣ 上に，Ｐｏｌｙ－Ｓｉ，ＩＬＤ，Ｔｉ／Ａｌがこの順に積層され，ＩＬＤの上面から側面にかけてＴｉ／Ａｌが形成された部分を「Ｅ」とした構造が記載され，図３（ａ）には，該「Ｅ」の部分として，ＩＬＤの上面とＩＬＤの側面がなす角は９０度より大きいため，ＩＬＤの側面がＩＬＤの上面に対して垂直面ではなく傾斜面になており，Ｔｉ／ＡｌがＩＬＤの上面からＩＬＤの該傾斜面となっている側面上に実際に積層されている走査電子顕微鏡写真が記載されている。 （キ）ここで，Ｔｉ／Ａｌの接続について検討すると，図１（ｄ）に記載された中央部のＴｉ／Ａｌは，ＮｉＳｉｘを介してＳｉＣ上部に形成されたｎ＋領域に接続され，図１（ｃ）に記載された右側部のＴｉ／Ａｌは，ＮｉＳｉｘを介してＰｏｌｙ－Ｓｉに接続され，図１（ｃ）に記載されたＩＬＤはＰｏｌｙ－Ｓｉを上面から側面にかけて覆う構成が記載されている。 イ　甲１発明 上記アの記載事項から，甲１には，下記の発明（以下「甲１発明」という。）が記載されていると認められる。 「ＳｉＣ上にＧａｔｅ　ｏｘｉｄｅ，Ｐｏｌｙ－Ｓｉが順に形成され，また，前記ＳｉＣ上部にｎ＋領域が形成されたＤＭＯＳデバイスであって， 前記Ｐｏｌｙ－Ｓｉ上面を覆うＩＬＤが形成され， 前記ＩＬＤ上に形成されたＴｉ／ＡｌはＮｉＳｉｘを介して前記ｎ＋領域に接続され， 前記Ｐｏｌｙ－Ｓｉ上に形成されたＴｉ／ＡｌはＮｉＳｉｘを介して前記Ｐｏｌｙ－Ｓｉに接続され， 前記ＩＬＤ上に形成されたＴｉ／Ａｌと前記Ｐｏｌｙ－Ｓｉ上に形成されたＴｉ／Ａｌとは，厚さ５０ｎｍのＴｉ最下層と相互接続された厚さ２μｍのＡｌからなり，両Ｔｉ／Ａｌは分離している， ＤＭＯＳデバイス。」 ウ　甲２の記載事項 甲２には，以下の記載がある。 「【０００３】配線金属層は，主にＡｌを主成分としたアルミ配線層が一般的である。アルミ配線層がトランジスタ素子を形成するＳｉと接続される部分では，下地にバリア層が必要である。このバリア層によりＡｌのスパイク現象やＳｉの析出防止ができる。また，配線金属層の最上面は反射防止膜を形成する必要がある。この反射防止膜によりリソグラフィ工程におけるハレーションの防止ができる。 【０００４】前者のバリア層は，例えばＴｉＮ／Ｔｉ積層であり，後者の反射防止膜は，例えばＴｉＮ層である。このような積層構造の配線金属層をウェハ全面に形成しておき，長期間保管することになると，ＴｉＮ層の応力の集積が進む。」 エ　甲３の記載事項 甲３には，以下の記載がある。 「【００３０】バリアメタル層２３Ａは，アルミニウム合金層２３Ｂ下に形成されている。バリアメタル層２３Ａを形成することで第１の接続孔２４に，単結晶珪素の析出による接触抵抗値の増加が生じないようにすることができる。また，アルミニウム合金層２３ＢとＰ型半導体基板２１とのシリコンが相互拡散して第１の接続孔２４部分にアルミスパイクが発生しないように作用している。バリアメタル層２３Ａは，スパッタ法で堆積したチタン層と反応性スパッタ法で堆積した窒化チタン層の二層で構成している。チタン層の厚さは１０～４０ｎｍ程度で，窒化チタン層の厚さは４０～１５０ｎｍ程度である。」 オ　甲４の記載事項 甲４には，以下の記載がある。 「バリア性を改善して上記問題を解決する手段としてはチタン層３１をチタンシリサイド（ＴｉＳｉ２）に置き換えて，チタンシリサイド（ＴｉＳｉ２）／チタンナイトライド（ＴｉＮ）の積層膜をバリアメタル層として用いるものが知られている。」（第３頁左上欄１４行～１９行） カ　周知技術 上記ウ及びオの記載事項から，下記の事項は周知技術であると認められる。 「半導体デバイスでは，配線金属としてアルミ配線が用いられるが，その際，Ａｌのスパイク現象等を防止するために下地としてバリア層が必要であること，及びバリア層としてＴｉＮ／Ｔｉ積層が利用されること。」 キ　甲５の記載事項 甲５には，以下の記載がある。 （ア）「【０００８】 ＳｉＣやＧａＮを用いたパワーＭＯＳＦＥＴではＭＯＳＦＥＴの移動度がシリコンと比較して低いために，さまざまな工夫をして，それを克服するような検討が重ねられている。 ・・・中略・・・・ 【０００９】 ところが，これらの手段は，そのどの方法においても，上述で議論した負荷短絡耐量において大きな問題が発生する。すなわち，上記のどの手段においてもＭＯＳＦＥＴの抵抗を小さくすることが，短絡電流値の増加を招くという点である。 ・・・中略・・・ 【００１０】 このような状況を回避するためには，上述のように電流制限機能を備えることが必須となる。図１１や図１２はその一例である電流制限の保護機能付ＭＯＳＦＥＴの回路図である。すなわち，図１１に示すように，主トランジスタ３とは別に主電流をモニタするセンストランジスタ４のソース側にセンス抵抗５を挿入する。 ・・・中略・・・ 【００１５】 以下に添付図面を参照して，この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。図１は，本発明にかかる半導体装置の構成の一例を示す断面図である。この実施例では主トランジスタがトレンチＭＯＳＦＥＴの場合で，電流モニタする電流センスＭＯＳ３６が主トランジスタ３５と分離されて，同一半導体基板上に形成されている。」 （イ）図１１には，主トランジスタ３のゲートとセンストランジスタ４のゲートを接続して，共通のゲート電圧が供給される回路図が記載されている。 （ウ）以上の記載から，甲５には以下の事項が記載されていると認められる。 「ＳｉＣを用いたパワーＭＯＳＦＥＴでは，電流制限機能を備えることが必須であり，そのために，主トランジスタの主電流をモニタする電流センストランジスタを主トランジスタと同一半導体基板上に形成し，主トランジスタのゲートと電流センストランジスタのゲートに共通のゲート電圧を印加すること。」 ク　甲６の記載事項 甲６には，以下の記載がある。 「【００３３】感温ダイオード８は，高不純物濃度のｎ型層２８の上に形成された層間膜２２の上において，多結晶シリコンからなるｎ型領域８ａおよびｐ型領域８ｂを接合して形成されたものであり，複数（本実施例では２つ）設けられている。このｎ型層２８は，ソース層１６と同様に第１不純物領域１４の上に形成されたものであるが，ソース層１６とは電気的，空間的に分離されている。複数の感温ダイオード８は，Ａｌ配線２６を介して，温度測定用端子Ｇ２からソース端子Ｓに向けて順方向に，直列に接続されている。」 （４）判断 ア　本件特許発明１と甲１発明の対比 （ア）甲１発明の「ＳｉＣ」，「Ｇａｔｅ　ｏｘｉｄｅ」，「Ｐｏｌｙ－Ｓｉ」，「ｎ＋領域」，「ＩＬＤ」は，本件特許発明４の「炭化珪素半導体である半導体層」，「ゲート絶縁膜」，「ゲート電極」，「半導体層の上部に形成された不純物領域であるソース領域」，「層間絶縁膜」に相当しており，甲１発明の「ＤＭＯＳデバイス」は，ＳｉＣ上に形成されたＤＭＯＳデバイスであるから，「炭化珪素半導体装置」と呼び得るものである。 （イ）上記（ア）の記載事項から，甲１発明は，「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセル」を含むものであることは明らかである。 （ウ）甲１発明の「ＩＬＤ上に形成されたＴｉ／Ａｌ」は，ソース領域である「ｎ＋領域」に接続され，アルミニウムを含むものであるから，本件特許発明１の「前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極」に相当する。 （エ）甲１発明の「Ｐｏｌｙ－Ｓｉ上に形成されたＴｉ／Ａｌ」は，Ｐｏｌｙ－Ｓｉに接続されており，導電膜といえるものでもある。また，本件特許発明１の「ゲートパッド」も導電膜といえるものでもある。よって，本件発明１と甲１発明とは，「前記ゲート電極に接続する導電膜」を有している点で共通している。 （オ）以上の対応関係から，本件特許発明１と甲１発明とは，下記（カ）の点で一致し，下記（キ）ないし（ケ）の点で相違する。 （カ）一致点 「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと， 前記ゲート電極上を覆う層間絶縁膜と， 前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と， 前記ゲート電極に接続する導電膜と を備えた炭化珪素半導体装置。」 （キ）相違点１ 本件特許発明１は，「前記ゲート電極に接続するゲートパッド」を備えているのに対し，甲１発明は，Ｐｏｌｙ－Ｓｉに接続される「Ｐｏｌｙ－Ｓｉ上に形成されたＴｉ／Ａｌ」を備えている点。 （ク）相違点２ 本件特許発明１は，「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層」を備えているのに対し，甲１発明は，「ＩＬＤ上に形成されたＴｉ／Ａｌ」と「ＩＬＤ」の間，「Ｐｏｌｙ－Ｓｉ上に形成されたＴｉ／Ａｌ」と「Ｐｏｌｙ－Ｓｉ」の間にはバリアメタル層を備えていない点。 （ケ）相違点３ 本件特許発明１は，「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に－２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である」のに対し，甲１発明はそのようものであるか定かではない点。 イ　本件特許発明１ないし３，５ないし９，１１についての判断 （ア）本件特許発明１について 相違点３について検討する。 甲１発明の「ＩＬＤ上に形成されたＴｉ／Ａｌ」及び「Ｐｏｌｙ－Ｓｉ上に形成されたＴｉ／Ａｌ」は，「厚さ５０ｎｍのＴｉ最下層と相互接続された厚さ２μｍのＡｌ」からなるものであるから，甲１発明の「ＩＬＤ上に形成されたＴｉ／Ａｌ」では，ＩＬＤとＡｌとの間に厚さ５０ｎｍの「Ｔｉ」の層が介在した積層構造であり，甲１発明の「Ｐｏｌｙ－Ｓｉ上に形成されたＴｉ／Ａｌ」では，Ｐｏｌｙ－ＳｉとＡｌとの間に厚さ５０ｎｍの「Ｔｉ」の層が介在したものといえることから，甲１発明においても，ＩＬＤとＡｌとの間に介在することになる「Ｔｉ」及びＰｏｌｙ－ＳｉとＡｌとの間に介在することになる「Ｔｉ」は，「アルミ（Ａｌ）の拡散を抑制するバリアメタル層」としての機能を有するものであると認められるところ，「ＨＴＧＢマイナス試験」の実施後における「しきい値電圧」の変動については，甲１ないし甲６には，記載も示唆もされていない。 そうすると，相違点３は実質的な相違点であるから，本件特許発明１は，甲１に記載された発明ではない。 そして，甲１発明において，ＩＬＤとＡｌとの間，「Ｔｉ」及びＰｏｌｙ－ＳｉとＡｌとの間に，「アルミ（Ａｌ）の拡散を抑制するバリアメタル層」を介在させていたとしても，甲１発明を「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に－２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である」構成とすることは，当業者であっても甲１発明，甲１ないし甲６に記載された事項に基いて容易に発明できたとはいえない。 （イ）本件特許発明１の構成を全て含む本件特許発明２，３，５ないし９，１１について 本件特許発明５及び１１は，本件特許発明１を更に減縮したものであるから，上記本件特許発明１についての判断と同様の理由により，甲１に記載された発明ではなく，さらに，上記甲１発明，甲１ないし甲６に記載された事項に基いて当業者が容易になし得るものでもない。 また，本件特許発明２，３，６ないし９も，本件特許発明１を更に減縮したものであるから，上記本件特許発明１についての判断と同様の理由により，上記甲１発明，甲１ないし甲６に記載された事項に基いて当業者が容易になし得るものではない。 ウ　本件特許発明４と甲１発明の対比 （ア）甲１発明の「ＳｉＣ」，「Ｇａｔｅ　ｏｘｉｄｅ」，「Ｐｏｌｙ－Ｓｉ」，「ｎ＋領域」，「ＩＬＤ」は，本件特許発明４の「炭化珪素半導体である半導体層」，「ゲート絶縁膜」，「ゲート電極」，「半導体層の上部に形成された不純物領域であるソース領域」，「層間絶縁膜」に相当しており，甲１発明の「ＤＭＯＳデバイス」は，ＳｉＣ上に形成されたＤＭＯＳデバイスであるから，「炭化珪素半導体装置」と呼び得るものである。 （イ）上記（ア）の記載事項から，甲１発明は，「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセル」を含むものであることは明らかである。 （ウ）甲１発明の「ＩＬＤ上に形成されたＴｉ／Ａｌ」は，ソース領域である「ｎ＋領域」に接続され，アルミニウムを含むものであるから，本件特許発明４の「前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極」に相当する。 （エ）甲１発明の「Ｐｏｌｙ－Ｓｉ上に形成されたＴｉ／Ａｌ」は，Ｐｏｌｙ－Ｓｉに接続されており，導電膜といえるものでもある。また，本件特許発明４の「ゲートパッド」も導電膜といえるものでもある。よって，本件発明１と甲１発明とは，「前記ゲート電極に接続する導電膜」を有している点で共通している。 （オ）以上の対応関係から，本件特許発明４と甲１発明とは，下記（カ）の点で一致し，下記（キ）ないし（ケ）の点で相違する。 （カ）一致点 「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと， 前記ゲート電極上を覆う層間絶縁膜と， 前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と， 前記ゲート電極に接続する導電膜と を備えた炭化珪素半導体装置。」 （キ）相違点４ 本件特許発明４は，「前記ゲート電極に接続するゲートパッド」を備えているのに対し，甲１発明は，Ｐｏｌｙ－Ｓｉに接続される「Ｐｏｌｙ－Ｓｉ上に形成されたＴｉ／Ａｌ」を備えている点。 （ク）相違点５ 本件特許発明４は，「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層」を備えているのに対し，甲１発明は，「ＩＬＤ上に形成されたＴｉ／Ａｌ」と「ＩＬＤ」の間，「Ｐｏｌｙ－Ｓｉ上に形成されたＴｉ／Ａｌ」と「Ｐｏｌｙ－Ｓｉ」の間にはバリアメタル層を備えていない点。 （ケ）相違点６ 本件特許発明４は，「前記半導体層上に配設されたｐ型ポリシリコンおよびｎ型ポリシリコンから成る温度センスダイオードと，前記ｐ型ポリシリコンに接続するアノード電極と，前記ｎ型ポリシリコンに接続するカソード電極とをさらに備え，前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設されている」のに対して，甲１発明はそのような構成を備えていない点。 エ　本件特許発明４ないし１１についての判断 （ア）本件特許発明４について 相違点６について検討する。 パワー半導体デバイスにおいて，高温度による破壊から保護するために，ＦＥＴが形成される同一基板上にｎ型領域８ａとｐ型領域８ｂを接合した感温ダイオード８を形成し，Ａｌ配線で接続することは，甲６の段落【００３３】に記載されている。 しかしながら，甲６には，温度ダイオードのｐ型領域８ｂ上及びｎ型領域８ａ上にバリアメタル層を介してアノード電極及びカソード電極を形成することは，記載も示唆もされていない。また，上記相違点６に係る構成が，周知技術であるとも認められない。 そして，本件特許発明４は相違点６の構成により，本件特許明細書の段落【００６０】に記載された，「温度センスダイオード１２０のｐ型ポリシリコン１２３とアノード電極１２１との接続部分，並びに，ｎ型ポリシリコン１２４とカソード電極１２２との接続部分に，バリアメタル層９を介在させることにより，それらの接続部分における電気的コンタクトが改善される。その結果，温度センスダイオード１２０の温度特性が安定し，精度よくＭＯＳＦＥＴチップ１００の温度を検出でき，ＭＯＳＦＥＴの動作の安定化に寄与できる。」という格別の作用効果を奏するものである。 したがって，本件特許発明４は，甲１発明，甲１ないし甲６に記載された事項及び周知技術に基いて，当業者が容易に発明をすることができたものとはいえない。 （イ）本件特許発明４の構成を全て含む本件特許発明５ないし１１について 本件特許発明５ないし１１は，本件特許発明４を更に減縮したものであるから，上記本件特許発明４についての判断と同様の理由により，上記甲１発明，甲１ないし甲６に記載された事項に基いて当業者が容易になし得るものでもない。 オ　取消理由通知において採用しなかった特許異議申立理由 異議申立人の平成２８年９月２８日を受付日とする意見書では，取消理由通知に通知していない異議申立書の証拠方法に提示した「甲第５号証」（特開２０１０－２４４９７７号公報）に，取消理由通知に通知した甲６の感温ダイオードを組み合わせた場合に，「ポリシリコンとアルミ電極との間にもバリア導体層が形成されるのが自然であり，本願発明の構成要件Ｍ：前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設することは容易想到できる」と主張している。 しかしながら，トランジスタでは層間絶縁膜を貫通してＡｌスパイクによる短絡防止のためにバリアメタル層が形成されているところ，ダイオードでは，例えばｐ型ポリシリコンとアノード電極との間には層間絶縁膜は存在しておらず，トランジスタにおいて必要とされるバリアメタル層がダイオードにおいても必要であるとは認められない。また，甲６には「前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設」することは開示も示唆もされていない。同様に，甲１ないし甲５，異議申立人が証拠方法として提示した「甲第４号証」（国際公開第２０１０／１１０２４６号パンフレット）及び「甲第５号証」（特開２０１０－２４４９７７号公報）にも，相違点６に係る構成は記載も示唆もされておらず，相違点６に係る構成が，周知技術であるとも認められない。 そして，本件特許発明４は，相違点６の構成により上記（ア）に記載した格別な作用効果を奏するものであり，この効果は，甲１発明，甲１ないし甲６，異議申立人が証拠方法として提示した「甲第４号証」及び「甲第５号証」に記載された事項から予測し得るものではないので，異議申立人の上記主張を採用することはできない。 なお，上記意見書の参考資料３（特開２０１０－１２９７０７号公報）に基づく異議申立人の主張は，申立理由の要旨を変更するものであるから，これについても採用することはできない。 カ　小括 以上のとおり，本件特許発明１ないし１１は，甲１発明，甲１ないし甲６に記載された事項及び周知技術に基いて，当業者が容易に発明をすることができたものとはいえない。 ５　むすび 以上のとおりであるから，取消理由通知に記載した取消理由及び特許異議申立書に記載した特許異議申立理由によっては，本件請求項１ないし１１に係る特許を取り消すことはできない。 また，他に本件請求項１ないし１１に係る特許を取り消すべき理由を発見しない。 よって，結論のとおり決定する。