2017-019194

特願２０１３－１３６０８３「撮像素子および撮像装置」拒絶査定不服審判事件〔平成２６年　８月　７日出願公開、特開２０１４－１４３６６７〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は、平成２５年６月２８日（優先権主張　平成２４年１２月２８日）の出願であって、その手続の経緯は以下のとおりである。 平成２８年　４月　６日：手続補正書 平成２９年　１月３１日：拒絶理由通知 平成２９年　４月　６日：意見書、手続補正書 平成２９年　９月２７日：拒絶査定 平成２９年１２月２５日：拒絶査定不服審判請求 平成２９年１２月２５日：手続補正書 第２　平成２９年１２月２５日付けの手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 平成２９年１２月２５日付けの手続補正を却下する。 ［理由］ １　本件補正の内容 平成２９年１２月２５日付けの手続補正（以下、「本件補正」という。）は、平成２９年４月６日付けの手続補正により補正された特許請求の範囲の請求項１ないし１０を、本件補正による特許請求の範囲の請求項１ないし８に補正するものであり、本件補正は、請求項１に係る次の補正事項を含むものである（下線は補正箇所を示す。）。 （補正前の請求項１） 【請求項１】 マトリックス状に配列され、光学像に応じた電圧信号を出力する複数の画素と、 前記電圧信号をデジタル画像信号に変換するＡＤ変換部と、 前記デジタル画像信号に基づいてオートフォーカス制御に用いるフォーカス評価値を生成する評価値生成部と、 前記デジタル画像信号を画像表示のための画像表示信号として出力する表示信号出力部と、 前記フォーカス評価値を前記画像表示信号とは独立して出力する評価値出力部と、 を有することを特徴とする撮像素子。 （補正後の請求項１） 【請求項１】 マトリックス状に配列され、光学像に応じた電圧信号を出力する複数の画素と、前記電圧信号をデジタル画像信号に変換するＡＤ変換部と、前記デジタル画像信号に基づいてオートフォーカス制御に用いるフォーカス評価値を生成する評価値生成部と、前記デジタル画像信号を画像表示のための画像表示信号として出力する表示信号出力部と、前記フォーカス評価値を前記画像表示信号とは独立して出力する評価値出力部と、を有し、互いに積層された第１の素子部と第２の素子部からなる撮像素子であって、前記第１の素子部が前記光学像を受光する側に位置するとともに前記複数の画素を備え、前記第２の素子部が前記評価値生成部を備えることを特徴とする撮像素子。 ２　補正の適合性 （１）補正の目的について 請求項１に係る補正は、補正前の「撮像素子」について、「互いに積層された第１の素子部と第２の素子部からなる撮像素子であって、前記第１の素子部が前記光学像を受光する側に位置するとともに前記複数の画素を備え、前記第２の素子部が前記評価値生成部を備える」と限定するものであり、特許請求の範囲の減縮を目的とする補正といえる。 そして、本件補正前の請求項１に記載された発明と本件補正後の請求項１に記載された発明の産業上の利用分野及び解決しようとする課題は変わるものではなく、同一であるといえるから、請求項１に係る補正は、特許法第１７条の２第５項第２号の規定に該当するものである。 （２）補正の範囲及び単一性について 請求項１に係る補正は、願書に最初に添付した明細書、特許請求の範囲又は図面の段落００４７～００５０の記載に基づくものである。 よって、請求項１に係る補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてするものであり、特許法第１７条の２第３項の規定に適合するものである。 また、請求項１に係る補正は、上記のとおり、特許請求の範囲の減縮を目的とする補正であるから、本件補正前の請求項１に記載された発明と、本件補正後の請求項１に記載された発明は、発明の単一性の要件を満たすものといえ、請求項１に係る補正は、特許法第１７条の２第４項の規定に適合するものである。 （３）独立特許要件について 以上のように、請求項１に係る補正は、特許請求の範囲の減縮を目的とする補正であるから、本件補正後の請求項１に記載された発明が、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について以下に検討する。 （３－１）本願補正発明 本件補正後の請求項１に記載された発明（以下、「本願補正発明」という。）は、次のとおりのものである。 なお、本願補正発明の各構成の符号は、説明のために当審において付与したものであり、以下、構成Ａ～構成Ｉと称する。 （本願補正発明） （Ａ）マトリックス状に配列され、光学像に応じた電圧信号を出力する複数の画素と、 （Ｂ）前記電圧信号をデジタル画像信号に変換するＡＤ変換部と、 （Ｃ）前記デジタル画像信号に基づいてオートフォーカス制御に用いるフォーカス評価値を生成する評価値生成部と、 （Ｄ）前記デジタル画像信号を画像表示のための画像表示信号として出力する表示信号出力部と、 （Ｅ）前記フォーカス評価値を前記画像表示信号とは独立して出力する評価値出力部と、 を有し、 （Ｆ）互いに積層された第１の素子部と第２の素子部からなる撮像素子であって、 （Ｇ）前記第１の素子部が前記光学像を受光する側に位置するとともに前記複数の画素を備え、 （Ｈ）前記第２の素子部が前記評価値生成部を備える （Ｉ）ことを特徴とする撮像素子。 （３－２）引用文献の記載事項 ア　引用文献１ 原査定の拒絶の理由に引用された引用文献１である特開２０１０－２８３７８７号公報には、「撮像装置」（発明の名称）に関し、図面とともに次に掲げる事項が記載されている。 なお、下線は、強調のために当審で付したものである。 （ア）「【技術分野】 【０００１】 本発明は、撮像チップとデジタル信号処理部（ＤＳＰ：Digital Signal Processor）を有する撮像装置に関し、特に、高性能で低コストの撮像装置に関する。」 （イ）「【００３８】 （実施の形態１） 本実施の形態では、第１の設計ルールで設計された積層型撮像チップと、第２の設計ルールで設計された第１ＤＳＰチップとを備え、積層型撮像チップは画素回路の上部に光電変換膜を有し、第２の設計ルールが前記第１の設計ルールに比べより微細化された設計ルールである撮像装置について説明する。この撮像装置によれば、ＤＳＰチップには最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。撮像チップは、画素回路の上部に光電変換膜を有する開口率の大きい積層型なので量子効率を劣化させない。しかも、撮像チップには、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。このように、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。 【００３９】 以下、図面を参照しながら本発明の実施の形態１に係る撮像装置について説明する。 図１は、実施の形態１における撮像装置に用いられるチップセットの構成を示すブロック図である。この撮像装置は、同図のように、第１の設計ルールで設計された積層型撮像チップ２１０と、第２の設計ルールで設計されたＤＳＰチップ２１１とを備える。ここで、第２の設計ルールは、第１の設計ルールに比べより微細化された設計ルールである。一般に設計ルールとは、集積回路をウエハに製造するプロセス条件をいい、最小加工寸法を用いて表される。最小加工寸法は、ゲート配線等の配線の幅または配線の間隔である。 【００４０】 撮像チップ２１０は、複数の積層型画素を有するセンサ部３００と、複数の積層型画素を駆動する駆動部とを備える。同図では、駆動部は行選択回路３１１、列選択回路３１２およびＴＧ（タイミング発生回路）３２０に該当する。さらに撮像チップ２１０は、ＧＣＡ（ゲイン制御アンプ）３３０、ＡＤＣ（アナログ－デジタル変換回路）３４０を備える。 【００４１】 ＤＳＰチップ２１１は、撮像チップ２１０の動作を制御する各種の制御信号を供給し、撮像チップ２１０から信号線２１４を介して信号を受け画像処理を行う。各種の制御信号は、例えば、マスタークロックライン２１２を介して供給されるマスタークロック信号、電子シャッタ信号線２１３を介して供給される電子シャッタ信号等を含む。信号線２１４には、画素毎に、リセットトランジスタに起因するリセット雑音のレベルを示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素レベル信号とが、撮像チップ２１０からＤＳＰチップ２１１に出力される。」 （ウ）「【００４２】 図２は、実施の形態１における撮像チップの主要部の構成を示すブロック図である行選択回路３１１と、列選択回路３１２と、４つの積層型画素とを図示している。 【００４３】 行選択回路３１１は、行列状に配置された積層型画素のうち画素行を選択する走査を行う。行選択回路３１１は垂直走査回路とも呼ばれる。 【００４４】 列選択回路３１２は、行選択回路３１１により選択された画素行のうち列を選択する走査を行う。列選択回路３１２は水平走査回路とも呼ばれる。 【００４５】 同図では、便宜上４つの積層型画素のみを図示しているが、実際には数百万～数千万の画素が行列状に配置されている。積層型画素の回路図および断面図の一例を図３Ａおよび図３Ｂに示す。」 （エ）「【００４６】 各積層型画素は、図３Ａの回路図、図３Ｂの断面図に示すように、リセットトランジスタ３０２、アンプトランジスタ３０３、アドレストランジスタ３０４、蓄積ダイオード３０５、画素電極３０６、光電変換膜３０７、透明電極３０８を含む。なお、３０２Ｇ、３０３Ｇ、３０４Ｇは、リセットトランジスタ３０２のゲート電極、アンプトランジスタ３０３のゲート電極、アドレストランジスタ３０４のゲート電極を示す。 【００４７】 光電変換膜３０７は、画素サイズに対して１００パーセントの開口率を有する。画素電極３０６は、画素サイズに対して１００パーセントより小さいが１００パーセントに近い面積を有する。 【００４８】 画素への入射光は透明電極３０８を通過し光電変換膜３０７で信号電荷に変換される。変換された信号電荷は画素電極３０６および蓄積ダイオード３０５に到達する。このとき、光電変換膜３０７から蓄積ダイオード３０５への信号電荷の転送は、透明電極３０８に印加される電圧によって制御される。 【００４９】 蓄積ダイオード３０５の電位は、リセットトランジスタ３０２によりリセットされる。アンプトランジスタ３０３は、リセット時の蓄積ダイオード３０５の信号電荷量を示すリセットレベルと、リセットから蓄積時間を経過した時の蓄積ダイオード３０５に蓄積された信号電荷量を示す画素信号レベルとを垂直信号線３１０に出力する。」 （オ）「【００６３】 （実施の形態２） 本実施の形態では、１ＤＳＰチップが、画素内のリセット雑音を示すリセットレベル信号を一時蓄積するためのフレームメモリを有する構成について説明する。 【００６４】 図５は、実施の形態２における撮像装置に用いられるチップセットの構成を示すブロック図である。同図は、図１と比較して、ＤＳＰチップ２１１の代わりにＤＳＰチップ２１１ａを備える点が異なる。ＤＳＰチップ２１１ａは、ＤＳＰチップ２１１と比べて、フレームメモリ２２、ノイズ抑制部２３、画像処理部２４を備える点が異なっている。以下、図１と同じ点は説明を省略し、異なる点を中心に説明する。 【００６５】 フレームメモリ２２は、１フレーム分のリセットレベルの信号を一時保持するメモリである。 【００６６】 ノイズ抑制部２３は、フレームメモリ２２に一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行い、各画素値を決定する。 【００６７】 画像処理部２４は、決定された画素値からなる画像を用いて、さらに、手ブレ補正、顔検出等の画像処理を行う。 【００６８】 図６は、実施の形態２におけるＤＳＰチップにおける処理の一例を示すフローチャート図である。ＤＳＰチップ２１１ａは、１フレーム中の画素毎に（ループ１）、撮像チップ２１０からリセットレベルを示す信号を取得し（Ｓ６１）、フレームメモリ２２に格納する（Ｓ６２）。さらに、ＤＳＰチップ２１１ａは、１フレーム中の画素毎に（ループ２）、撮像チップ２１０から画素の信号レベルを示す信号を取得し（Ｓ６６）、画素の信号レベルを示す信号に対して、フレームメモリ２２のリセットレベルを示す信号を用いてノイズ抑制処理を行う（Ｓ６７）。ノイズ抑制処理では、例えば、画素の信号レベルを示す信号と、対応するリセットレベルを示す信号との差分を求め、差分を画素値と決定する。ＤＳＰチップ２１１ａは、決定した画素値により画像を生成し、必要に応じて画像処理を施す（Ｓ６９）。 【００６９】 なお、図６では、ループ１の処理の完了後にループ２の処理が開始するが、ループ１の処理が完了する前にループ２の処理が開始してもよい。 【００７０】 最近はセンサの画素数が急激に増大しており、１フレーム分のメモリがあまりに大きくなる場合はＤＳＰ外部にフレームメモリ２２を設ける方が望ましい。リセットレベルの信号と画素信号レベルの信号とを用いるノイズ抑制処理は、高速で行われるため高速のＤＲＡＭをメモリに使うことが望ましいが、速度を少し遅くすれば安価なＥＥＰＲＯＭを使ってもよい。ＥＥＰＲＯＭの場合はＤＳＰの外部に設けることになる。混載が難しいためである。 【００７１】 リセットレベルの信号をＡＤ変換しフレームメモリに一時蓄積し、それに対応する信号が読み出されたときに対応するリセット雑音を読み出しそれを差し引く作業は、高速で行われるため処理自身は単純であるが、ＤＳＰの負荷は非常に重くなる。したがって半導体の最先端の微細高速技術が必要である。ＤＳＰはほかにも信号処理を並列で行っているため、１つのＤＳＰで処理が間に合わない場合は２つのＤＳＰを使う場合もありうる。ほかの信号処理とは、画像のエッジ部分を検出し強調しすっきりした画像にするような処理、レンズの焦点が合っているかを判定するためのデータを作る処理や、最近では顔を認識するような処理である。」 （カ）「【００９６】 （実施の形態６） 本実施の形態では、上記実施の形態１から５のチップセットを用いた撮像装置の具体例について説明する。 【００９７】 上記各実施の形態における撮像装置は、例えば、図１２Ａのようなデジタルスチルカメラ、図１２Ｂのようなデジタルムービーカメラである。 【００９８】 図１３は、図１２Ａ、図１２Ｂのようなカメラに、各実施形態のチップセットを適用した場合のシステム構成を示すブロック図である。 【００９９】 同図のカメラシステムでは、撮像チップ２１０、ＤＳＰチップ２１１の他に、カメラ全体を制御するマイクロコントローラ２３５と、そのプログラムを記憶するＥＥＰＲＯＭ２３６を備える。ＤＳＰチップ２１１は、ＴＶに接続するためのモニタ出力信号、デジタル出力信号を出力する機能をサポートする。」 （キ）「【図１３】 」 イ　引用文献２ 前置報告書で周知技術を示す文献として引用された引用文献２である特開２００４－１４６８１６号公報には、「固体撮像装置およびこれを用いた機器」に関し、図面とともに次に掲げる事項が記載されている。 （ア）「【技術分野】 【０００１】 本発明は、携帯電話等で使用される小型の撮像装置であって、超小型、低コスト、高性能の３要素を高い次元で両立させた固体撮像装置と、この固体撮像装置を用いた小型の機器に関する。」 （イ）「【発明を実施するための最良の形態】 【００１３】 本発明にかかる固体撮像装置は、撮像用半導体チップの全てのトランジスタが同一導電体のトランジスタで構成されている。本固体撮像装置は、さらに、撮像用半導体チップが画像処理用半導体チップの上に積層された構成とすることが好ましい。これにより、撮像用半導体チップと画像処理用半導体チップとを接続する配線の長さを短縮でき、タイミングパルス供給線への雑音の重畳の低減が図れ、さらなる高性能化を実現できる。これらのチップを積層することにより、配線の長さを短縮することができ、撮像用半導体チップから出力される映像信号に重畳するノイズをも低減することができるからである。撮像用半導体チップの全てのトランジスタを同一導電体で構成した場合、増幅率の高いアンプを構成することが難しい。従って、本固体撮像装置においてチップが積層された構成を採用する効果は、従来のＣＭＯＳで構成された撮像用半導体チップを画像処理用半導体チップの上に積層された構成を採用する効果よりもさらに大きいものである。また、実装面積を１チップ構成の場合と同等以下として、超小型化が実現できる。これにより、超小型、低コストかつ高性能の撮像装置を実現でき、撮像機能を備えたさまざまな応用製品の超小型化、低コスト化、高性能化に貢献できる。」 （ウ）「【００２１】 図１および図２に、本発明の撮像装置の一実施形態を示す。図１は、本実施形態にかかる撮像装置の概略構成を示す斜視図であり、図２は、この撮像装置の構成を示す平面図である。本実施形態にかかる撮像装置は、撮像チップ（撮像用半導体チップ）１０１と画像処理チップ（画像処理用半導体チップ）１０６との２チップで構成され、画像処理チップ１０６の上に撮像チップ１０１が積層されている。撮像チップ１０１には、光を電気信号に変換するセンサ部１０２と、センサ部１０２を駆動する垂直走査回路１０３および水平走査回路１０４と、センサ部１０２の信号を増幅するアンプ１０５が形成される。また、撮像チップ１０１は、図２に示すように、タイミングパルス発生回路（TG: Timing Generator）１０７からタイミングパルスが入力されるタイミングパルス入力端子１１２と、撮像された映像信号を出力する映像信号出力端子１１３とを含む複数の端子を有している。なお、図２では、複数の端子の一部のみを示し、他の端子の図示は省略されている。また、図１では、端子の図示は省略されている。」 （３－３）引用文献に記載された発明及び技術 ア　引用文献１に記載された発明 引用文献１に記載された発明を以下に認定する。 （ア）チップセットについて 上記（３－２）ア（ア）によれば、引用文献１には、「撮像チップとデジタル信号処理部（ＤＳＰ：Digital Signal Processor）を有する撮像装置」が記載されている。 また、上記（３－２）ア（カ）によれば、「実施の形態６」として、「上記実施の形態１から５のチップセットを用いた撮像装置の具体例」が記載されている。 以下、引用文献１に記載された発明として、「実施の形態６」における、「実施の形態２」のチップセットを用いた撮像装置の具体例を認定する。 上記（３－２）ア（オ）によれば、「実施の形態２」について、「図５は、実施の形態２における撮像装置に用いられるチップセットの構成を示すブロック図」であり、「同図は、図１と比較して、ＤＳＰチップ２１１の代わりにＤＳＰチップ２１１ａを備える点が異なる」と記載されている。 また、上記（３－２）ア（イ）によれば、「図１は、実施の形態１における撮像装置に用いられるチップセットの構成を示すブロック図である」と記載されている。 よって、「実施の形態２」における撮像装置に用いられるチップセットの認定にあたっては、「実施の形態１」に関する記載も参照する。 上記（３－２）ア（イ）によれば、「実施の形態１における撮像装置に用いられるチップセットの構成」について、「この撮像装置は、同図のように、第１の設計ルールで設計された積層型撮像チップ２１０と、第２の設計ルールで設計されたＤＳＰチップ２１１とを備える」と記載されている。 以上によれば、引用文献１には、『撮像装置に用いられるチップセットであって、積層型撮像チップと、ＤＳＰチップとを備えるチップセット』の発明が記載されている。 （イ）センサ部について 上記（３－２）ア（イ）によれば、「撮像チップ２１０は、複数の積層型画素を有するセンサ部３００」を備えることが記載されている。 また、上記（３－２）ア（ウ）によれば、引用文献１には、「撮像チップ」には、「数百万～数千万の画素が行列状に配置されている」ことが記載されている。 上記（３－２）ア（エ）によれば、「各積層型画素」について、「画素への入射光は透明電極３０８を通過し光電変換膜３０７で信号電荷に変換」され、「変換された信号電荷は画素電極３０６および蓄積ダイオード３０５に到達」し、「リセットから蓄積時間を経過した時の蓄積ダイオード３０５に蓄積された信号電荷量を示す画素信号レベルとを垂直信号線３１０に出力する」ことが記載されている。 以上によれば、引用文献１には、「撮像チップ」が、『複数の積層型画素を有するセンサ部であって、数百万～数千万の画素が行列状に配置され、各積層型画素では、画素への入射光は透明電極を通過し光電変換膜で信号電荷に変換され、変換された信号電荷は画素電極および蓄積ダイオードに到達し、リセットから蓄積時間を経過した時の蓄積ダイオードに蓄積された信号電荷量を示す画素信号レベルとを垂直信号線に出力する、センサ部』を有することが記載されている。 （ウ）ＡＤＣについて 上記（３－２）ア（イ）によれば、「撮像チップ２１０」は、「ＡＤＣ（アナログ－デジタル変換回路）３４０を備える」と記載されている。 以上によれば、引用文献１には、「撮像チップ」が、『ＡＤＣ（アナログ－デジタル変換回路）』を備えることが記載されている。 （エ）ＤＳＰチップについて 上記（３－２）ア（イ）によれば、「ＤＳＰチップ２１１」は、「撮像チップ２１０から信号線２１４を介して信号を受け画像処理」を行い、「信号線２１４には、画素毎に、リセットトランジスタに起因するリセット雑音のレベルを示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素レベル信号とが、撮像チップ２１０からＤＳＰチップ２１１に出力される」と記載されている。 上記（３－２）ア（オ）によれば、「ＤＳＰチップ２１１ａ」は、「フレームメモリ２２、ノイズ抑制部２３、画像処理部２４を備える」と記載されている。 また、上記（３－２）ア（オ）によれば、「フレームメモリ２２は、１フレーム分のリセットレベルの信号を一時保持するメモリである」、「ノイズ抑制部２３は、フレームメモリ２２に一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行い、各画素値を決定する」、「画像処理部２４は、決定された画素値からなる画像を用いて、さらに、手ブレ補正、顔検出等の画像処理を行う。」と載されている。 上記（３－２）ア（オ）によれば、「ＤＳＰはほかにも信号処理を並列で行っている」、「ほかの信号処理とは、画像のエッジ部分を検出し強調しすっきりした画像にするような処理、レンズの焦点が合っているかを判定するためのデータを作る処理や、最近では顔を認識するような処理である」と記載されている。 以上によれば、引用文献１には、『ＤＳＰチップは、撮像チップから信号線を介して信号を受け画像処理を行い、信号線には、画素毎に、リセットトランジスタに起因するリセット雑音のレベルを示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素レベル信号とが、撮像チップからＤＳＰチップに出力され、ＤＳＰチップは、フレームメモリ、ノイズ抑制部、画像処理部を備え、フレームメモリは、１フレーム分のリセットレベルの信号を一時保持するメモリであり、ノイズ抑制部は、フレームメモリに一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行い、各画素値を決定し、画像処理部は、決定された画素値からなる画像を用いて、さらに、手ブレ補正、顔検出等の画像処理を行い、ＤＳＰはほかにも信号処理を並列で行っており、ほかの信号処理とは、画像のエッジ部分を検出し強調しすっきりした画像にするような処理、レンズの焦点が合っているかを判定するためのデータを作る処理や、最近では顔を認識するような処理である』ことが記載されている。 （オ）ＤＳＰチップの出力について 上記（３－２）ア（カ）によれば、図１３のシステム構成について、「同図のカメラシステムでは、撮像チップ２１０、ＤＳＰチップ２１１の他に、カメラ全体を制御するマイクロコントローラ２３５」を備え、「ＤＳＰチップ２１１は、ＴＶに接続するためのモニタ出力信号、デジタル出力信号を出力する機能をサポートする」と記載されている。 また、上記（３－２）ア（キ）によれば、図１３では、ＤＳＰチップ２１１は、モニタ出力とは別の信号線により、マイクロコントローラ２３５と相互に接続されている。 以上によれば、引用文献１には、『ＤＳＰチップは、ＴＶに接続するためのモニタ出力信号、デジタル出力信号を出力する機能をサポートし、ＤＳＰチップは、モニタ出力とは別の信号線により、カメラ全体を制御するマイクロコントローラと相互に接続されている』ことが記載されている。 （カ）まとめ 以上によれば、引用文献１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。引用発明の各構成については、以下、構成ａ～構成ｃと称する。 （引用発明） （ａ）撮像装置に用いられるチップセットであって、 （ｂ）積層型撮像チップと、 （ｃ）ＤＳＰチップとを備え、 （ｂ）撮像チップは、 （ｂ１）複数の積層型画素を有するセンサ部であって、数百万～数千万の画素が行列状に配置され、各積層型画素では、画素への入射光は透明電極を通過し光電変換膜で信号電荷に変換され、変換された信号電荷は画素電極および蓄積ダイオードに到達し、リセットから蓄積時間を経過した時の蓄積ダイオードに蓄積された信号電荷量を示す画素信号レベルとを垂直信号線に出力する、センサ部と、 （ｂ２）ＡＤＣ（アナログ－デジタル変換回路） を備え、 （ｃ１）ＤＳＰチップは、撮像チップから信号線を介して信号を受け画像処理を行い、 信号線には、画素毎に、リセットトランジスタに起因するリセット雑音のレベルを示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素レベル信号とが、撮像チップからＤＳＰチップに出力され、 （ｃ２）ＤＳＰチップは、フレームメモリ、ノイズ抑制部、画像処理部を備え、 フレームメモリは、１フレーム分のリセットレベルの信号を一時保持するメモリであり、 ノイズ抑制部は、フレームメモリに一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行い、各画素値を決定し、 画像処理部は、決定された画素値からなる画像を用いて、さらに、手ブレ補正、顔検出等の画像処理を行い、 ＤＳＰはほかにも信号処理を並列で行っており、ほかの信号処理とは、画像のエッジ部分を検出し強調しすっきりした画像にするような処理、レンズの焦点が合っているかを判定するためのデータを作る処理や、最近では顔を認識するような処理であり、 （ｃ３）ＤＳＰチップは、ＴＶに接続するためのモニタ出力信号、デジタル出力信号を出力する機能をサポートし、 （ｃ４）ＤＳＰチップは、モニタ出力とは別の信号線により、カメラ全体を制御するマイクロコントローラと相互に接続されている （ａ）チップセット。 イ　引用文献２に記載された技術 上記（３－２）イ（ア）～（ウ）によれば、引用文献２には、以下の技術が記載されていると認められる。 （文献２技術） 「撮像チップ（撮像用半導体チップ）と画像処理チップ（画像処理用半導体チップ）との２チップで構成される固体撮像装置において、画像処理チップの上に撮像チップが積層された構成とする技術。」 （３－４）対比 次に、本願補正発明と、引用発明を対比する。 ア　構成Ａについて 構成ｂ１の「複数の積層型画素」が、「行列状に配置される」ことは、構成Ａの「複数の画素」が、「マトリックス状に配列される」ことに相当する。 構成ｂ１の「複数の積層型画素」における「画素への入射光」は、「光学像」をなすものといえる。 また、構成ｂ１の「複数の積層型画素」において、「画素への入射光は透明電極を通過し光電変換膜で信号電荷に変換され、変換された信号電荷は画素電極および蓄積ダイオードに到達し、リセットから蓄積時間を経過した時の蓄積ダイオードに蓄積された信号電荷量を示す画素信号レベル」は、「光学像に応じた電圧信号」といえる。 よって、構成ｂ１の「複数の積層型画素」が、「信号電荷量を示す画素信号レベル」を出力することは、構成Ａの「複数の画素」が、「光学像に応じた電圧信号を出力する」ことに相当する。 以上によれば、構成ｂ１の「複数の積層型画素」は、構成Ａの「マトリックス状に配列され、光学像に応じた電圧信号を出力する複数の画素」に相当する。 したがって、本願補正発明と引用発明は、「マトリックス状に配列され、光学像に応じた電圧信号を出力する複数の画素」を有する点で一致する。 イ　構成Ｂについて 構成ｂ２の「ＡＤＣ（アナログ－デジタル変換回路）」は、構成ｂの「撮像チップ」に備えられたものである。 また、構成ｂの「撮像チップ」から、ＤＳＰチップに「画素レベル信号」が出力されている（構成ｃ１）。 ここで、撮像チップに備えられたＡＤＣが、画素から出力されたアナログ信号をデジタル信号に変換するものであることは、当業者にとって明らかである。 よって、構成ｂ２の「ＡＤＣ（アナログ－デジタル変換回路）」は、構成ｂ１の「複数の積層型画素」から出力された「信号電荷量を示す画素信号レベル」をデジタル信号に変換し、ＤＳＰチップに出力される「画素レベル信号」とするものといえる。 上記アで述べたとおり、構成ｂ１の「複数の積層型画素」から出力された「信号電荷量を示す画素信号レベル」は、「電圧信号」といえるから、構成Ｂの「前記電圧信号」に相当する。 また、構成ｂ２の「ＡＤＣ（アナログ－デジタル変換回路）」で、デジタル信号に変換された「信号電荷量を示す画素信号レベル」であってＤＳＰチップに出力される「画素レベル信号」は、「デジタル画像信号」をなすものといえる。 よって、構成ｂ２の「ＡＤＣ（アナログ－デジタル変換回路）」は、構成Ｂの「前記電圧信号をデジタル画像信号に変換するＡＤ変換部」に相当する。 したがって、本願補正発明と引用発明は、「前記電圧信号をデジタル画像信号に変換するＡＤ変換部」を有する点で一致する。 ウ　構成Ｃについて 構成ｂの「撮像チップ」から「ＤＳＰチップ」に「画素レベル信号」が出力され（構成ｃ１）、構成ｃの「ＤＳＰチップ」のノイズ抑制部は、「画素信号に対してノイズ抑制処理を行い、各画素値を決定し」（構成ｃ２）、「画像処理部」は、「決定された画素値からなる画像を用いて、さらに、手ブレ補正、顔検出等の画像処理を行う」（構成ｃ２）ものである。 ここで、構成ｃ２の「画素信号」は、構成ｃ１の「画素レベル信号」といえるから、構成ｃ２の「画像処理部」は、画素レベル信号に基づいて、「レンズの焦点が合っているかを判定するためのデータを作る処理」を行うといえる。 上記イで述べたとおり、構成ｃ１の「画素レベル信号」は、「デジタル画像信号」をなすものといえるから、構成Ｃの「前記デジタル画像信号」に相当する。 また、撮像装置の技術分野において、「レンズの焦点が合っているか」を判定するためのデータとして、フォーカスを評価する値を用いることは技術常識であり、フォーカスを評価する値が、オートフォーカスの制御に用いられ得ることも技術常識である。 よって、構成ｃ２の「レンズの焦点が合っているかを判定するためのデータ」は、オートフォーカスの制御に用いられる、フォーカスを評価する値といえ、構成Ｃの「オートフォーカス制御に用いるフォーカス評価値」に相当する。 以上によれば、構成ｃ２の「画像処理部」は、構成Ｃの「前記デジタル画像信号に基づいてオートフォーカス制御に用いるフォーカス評価値を生成する評価値生成部」に相当する。 したがって、本願補正発明と引用発明は、「前記デジタル画像信号に基づいてオートフォーカス制御に用いるフォーカス評価値を生成する評価値生成部」を有する点で一致する。 エ　構成Ｄについて 構成ｃの「ＤＳＰチップ」は、撮像チップから「画素レベル信号」が出力されている（構成ｃ１）。 また、構成ｃの「ＤＳＰチップ」は、「ＴＶに接続するためのモニタ出力信号」を出力する機能をサポートしている（構成ｃ３）。 ここで、撮像装置において、「ＴＶに接続するためのモニタ出力信号」を出力する際に、撮像チップから出力された画素レベル信号をモニタ出力信号としてＴＶに出力することは、極めて一般的に行われることである。 よって、構成ｃの「ＤＳＰチップ」は、画素レベル信号を、ＴＶに接続するためのモニタ出力信号として出力する構成を備えるといえる。 上記イで述べたとおり、構成ｃ１の「画素レベル信号」は、「デジタル画像信号」をなすものといえるから、構成Ｄの「前記デジタル画像信号」に相当する。 また、構成ｃ３の「ＴＶに接続するためのモニタ出力信号」は、ＴＶに画像を表示するための信号といえるから、構成Ｄの「画像表示のための画像表示信号」に相当する。 よって、構成ｃの「ＤＳＰチップ」は、構成Ｄの「前記デジタル画像信号を画像表示のための画像表示信号として出力する表示信号出力部」に相当する構成を有しているといえる。 したがって、本願補正発明と引用発明は、「前記デジタル画像信号を画像表示のための画像表示信号として出力する表示信号出力部」を有する点で一致する。 オ　構成Ｅについて 構成ｃの「ＤＳＰチップ」は、「モニタ出力とは別の信号線により、カメラ全体を制御するマイクロコントローラ」と相互に接続されている（構成ｃ４）。 ここで、構成ｃ４の「マイクロコントローラ」は、カメラ全体を制御するものであるから、オートフォーカスの制御は、「マイクロコントローラ」で行われると解するのが相当であり、マイクロコントローラでオートフォーカスの制御を行うために、ＤＳＰチップは、マイクロコントローラと相互に接続されている信号線を介して、マイクロコントローラに構成ｃ２の「レンズの焦点が合っているかを判定するためのデータ」を出力していると解するのが相当である。 よって、構成ｃの「ＤＳＰチップ」は、モニタ出力とは別の信号線により、マイクロコントローラと相互に接続されている信号線を介して、マイクロコントローラに「レンズの焦点が合っているかを判定するためのデータ」を出力する構成を備えているといえる。 上記ウで述べたとおり、構成ｃ２の「レンズの焦点が合っているかを判定するためのデータ」は、「フォーカス評価値」に相当するから、構成Ｅの「前記フォーカス評価値」に相当する。 また、上記エで述べたとおり、構成ｃ３の「モニタ出力信号」は、「画像表示信号」に相当するから、構成Ｅの「前記画像表示信号」に相当する。 また、構成ｃの「ＤＳＰチップ」が、構成ｃ２の「レンズの焦点が合っているかを判定するためのデータ」を、モニタ出力とは別の信号線により、マイクロコントローラと相互に接続されている信号線を介して出力することは、「前記フォーカス評価値を前記画像表示信号とは独立して出力する」ことといえる。 よって、構成ｃの「ＤＳＰチップ」は、構成Ｅの「前記フォーカス評価値を前記画像表示信号とは独立して出力する評価値出力部」に相当する構成を有しているといえる。 したがって、本願補正発明と引用発明は、「前記フォーカス評価値を前記画像表示信号とは独立して出力する評価値出力部」を有する点で一致する。 カ　構成Ｆ、Ｉについて 構成ｂの「積層型撮像チップ」は、構成Ｆの「第１の素子部」に相当する。 また、構成ｃの「ＤＳＰチップ」は、構成Ｆの「第２の素子部」に相当する。 また、構成ａの「撮像装置に用いられるチップセット」は、構成ｂの「積層型撮像チップ」と、構成ｃの「ＤＳＰチップ」とを備えるから、構成ａの「チップセット」と構成Ｆの「撮像素子」は、「第１の素子部と第２の素子部からなる撮像要素」である点で共通する。 したがって、本願補正発明と引用発明は、「第１の素子部と第２の素子部からなる撮像要素」である点で共通する。 ただし、「第１の素子部と第２の素子部からなる撮像要素」が、本願補正発明では、「互いに積層された第１の素子部と第２の素子部からなる撮像素子」であるのに対し、引用発明では、撮像チップとＤＳＰチップを備えるチップセットである点で、両発明は相違する。 キ　構成Ｇについて 構成ｂの「積層型撮像チップ」は、構成ｂ１の「複数の積層型画素」を備えている。 また、構成ｂ１の「複数の積層型画素」に対しては、「画素への入射光」が存在している。 よって、構成ｂの「積層型撮像チップ」は、画素への入射光を受光する側に位置するといえる。 上記カで述べたとおり、構成ｂの「積層型撮像チップ」は、「第１の素子部」に相当するから、構成Ｇの「前記第１の素子部」に相当する。 また、構成アで述べたとおり、構成ｂ１の「複数の積層型画素」は、「複数の画素」に相当するから、構成Ｇの「前記複数の画素」に相当する。 また、上記アで述べたとおり、構成ｂ１の「複数の積層型画素」における「画素への入射光」は、「光学像」をなすものといえる。 よって、構成ｂの「積層型撮像チップ」が画素への入射光を受光する側に位置し、構成ｂ１の「複数の積層型画素」を備えることは、構成Ｇの「前記第１の素子部が前記光学像を受光する側に位置するとともに前記複数の画素を備える」ことに相当する。 したがって、本願補正発明と引用発明は、「前記第１の素子部が前記光学像を受光する側に位置するとともに前記複数の画素を備える」点で一致する。 ク　構成Ｈについて 上記カで述べたとおり、構成ｃの「ＤＳＰチップ」は、「第２の素子部」に相当するから、構成Ｈの「前記第２の素子部」に相当する。 また、上記オで述べたとおり、構成ｃ２の「画像処理部」は、「評価値生成部」に相当するから、構成Ｈの「前記評価値生成部」に相当する。 よって、構成ｃの「ＤＳＰチップ」が、構成ｃ２の「画像処理部」を備えることは、構成Ｈの「前記第２の素子部が前記評価値生成部を備える」ことに相当する。 したがって、本願補正発明と引用発明は、「前記第２の素子部が前記評価値生成部を備える」点で一致する。 ケ　まとめ 以上によれば、本願補正発明と引用発明の一致点及び相違点は、以下のとおりである。 ［一致点］ （Ａ）マトリックス状に配列され、光学像に応じた電圧信号を出力する複数の画素と、 （Ｂ）前記電圧信号をデジタル画像信号に変換するＡＤ変換部と、 （Ｃ）前記デジタル画像信号に基づいてオートフォーカス制御に用いるフォーカス評価値を生成する評価値生成部と、 （Ｄ）前記デジタル画像信号を画像表示のための画像表示信号として出力する表示信号出力部と、 （Ｅ）前記フォーカス評価値を前記画像表示信号とは独立して出力する評価値出力部と、 を有し、 （Ｆ’）第１の素子部と第２の素子部からなる撮像要素であって、 （Ｇ）前記第１の素子部が前記光学像を受光する側に位置するとともに前記複数の画素を備え、 （Ｈ）前記第２の素子部が前記評価値生成部を備える （Ｉ’）ことを特徴とする撮像要素。 ［相違点］ 「第１の素子部と第２の素子部からなる撮像要素」が、本願補正発明では、「互いに積層された第１の素子部と第２の素子部からなる撮像素子」（構成Ｆ、Ｉ）であるのに対し、引用発明では、撮像チップとＤＳＰチップを備えるチップセットである点。 （３－５）判断 上記（３－３）イの（文献２技術）のように、「撮像チップ（撮像用半導体チップ）と画像処理チップ（画像処理用半導体チップ）との２チップで構成される固体撮像装置において、画像処理チップの上に撮像チップが積層された構成とする技術」は、撮像装置の技術分野における周知技術といえる。 そして、引用発明において、撮像チップとＤＳＰチップを備えるチップセットをどのように実装するかは、周知の手法の中から当業者が適宜選択し得るものであるから、引用発明において、撮像チップとＤＳＰチップを備えるチップセットを実装する際に、上記周知技術を採用し、撮像チップとＤＳＰチップを積層して一の固体撮像装置とすることにより、相違点に係る構成とすることは、当業者が容易に想到し得ることである。 （３－６）効果等について 本願補正発明の構成は、上記のとおり当業者が容易に想到できたものであるところ、本願補正発明が奏する効果は、その容易想到である構成から当業者が容易に予測し得る範囲内のものであり、同範囲を超える顕著なものではない。 （３－７）まとめ 以上のように、本願補正発明は、引用文献１に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができるものではない。 ３　むすび 以上のとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反してなされたものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 よって、上記補正の却下の決定の結論のとおり決定する。 第３　本願発明について １　本願発明 平成２９年１２月２５日付けの手続補正は上記のとおり却下されたので、本願の請求項に係る発明は、平成２９年４月６日付けの手続補正により補正された特許請求の範囲の請求項１ないし１０に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、上記第２の１に示した（補正前の請求項１）に記載された事項により特定されるとおりのものである。 ２　原査定における拒絶の理由 原査定の拒絶の理由のうちの特許法第２９条第２項に係る理由は、概略、以下のとおりである。 この出願の請求項１に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 記 １.特開２０１０－２８３７８７号公報 ３　引用発明 原査定の拒絶の理由に引用された引用文献１の記載事項は、上記第２の２（３－２）アに示したとおりであり、引用文献１に記載された発明（引用発明）は、上記第２の２（３－３）アに認定したとおりである。 ４　対比、判断 本願発明は、上記第２の１の（補正後の請求項１）で追加された限定事項である構成Ｆ、Ｇ、Ｈを省いたものである。 そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する本願補正発明が上記第２の２（３）に記載したとおり、引用文献１に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用文献１に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものである。 第４　むすび 以上のとおり、本願発明は、引用文献１に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 したがって、本願は、その余の請求項について検討するまでもなく、拒絶をすべきものである。 よって、結論のとおり審決する。