2014-019932

特願２０１３－５２７０４４「アナログからデジタルへの変換ステージおよび２つ以上のアナログ信号をデジタル化するための位相同期方法」拒絶査定不服審判事件〔平成２４年　３月　１日国際公開、ＷＯ２０１２／０２６９４１、平成２５年　９月１９日国内公表、特表２０１３－５３６４４６〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 特許出願：　平成２２年８月２７日（国際出願） 拒絶理由通知：　平成２６年１月２２日（発送日：同年同月２８日） 手続補正：　平成２６年４月２４日 意見書：　　平成２６年４月２４日 拒絶査定：　平成２６年５月３０日（送達日：同年６月３日） 拒絶査定不服審判の請求：　平成２６年１０月３日 手続補正：　平成２６年１０月３日 拒絶理由通知：　平成２７年５月１９日（発送日：同年同月２６日） 手続補正：　平成２７年８月２４日 意見書：　　平成２７年８月２４日 拒絶理由通知：　平成２７年１１月３０日（発送日：同年１２月１日） 手続補正：　平成２８年３月１日 意見書：　　平成２８年３月１日 拒絶理由通知：　平成２８年７月２８日 （発送日：同年８月２日、以下、「当審拒絶理由」という。） 手続補正：　平成２８年１０月２５日（以下、「本件補正」という。） 意見書：　　平成２８年１０月２５日（以下、「本件意見書」という。） 第２　当審拒絶理由 当審拒絶理由の理由３の内容は、概略、以下のとおりである。 「３　本件出願の下記の請求項に係る発明は、その優先日前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となつた発明に基づいて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 上記「理由１について」において述べたとおり、４つ以上のＡＤＣを有する本願の請求項１ないし１０に係る発明は、どのようにして実施されるのかが不明ではあるが、仮に、これらが３つのＡＤＣを有するものと同様の動作を行うものとして以下検討する。 記 引用文献１：特表平１０－５０３０１７号公報 引用文献２：米国特許出願公開第２００８／０１５６１０８号明細書 請求項１－１０ ・備考 測定に用いられるＡＤＣに加えて３つ目のＡＤＣを切り替えて用いることにより位相ドリフト値を生成し、位相差測定の補償を行うようにしたＡＤＣステージは、引用文献１（特に図２及びその説明を参照のこと。レベル検知器から出力を行うチャンネルＡ，Ｂ，Ｃの各々が、本願発明のＡＤＣに相当する構成を含むものと認められる。）や引用文献２（特にＦｉｇ．３、Ｆｉｇ．４及びその説明を参照のこと。）にも記載されているように周知技術である。 （略） また、請求項１に係る発明（物の発明）を方法発明とする請求項６に係る発明についても同様である。さらに、引用例１に記載のものもコリオリ流量計用のものであって、請求項２ないし５、及び請求項７ないし１０に係る発明のようにすることは、格別なことではない。」 第３　本願発明 本願の請求項１ないし２２に係る発明は、本件補正によって補正された明細書、特許請求の範囲、及び図面の記載からみて、その特許請求の範囲の請求項１ないし２２に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明は次のとおりである。 「２つ以上のアナログ信号をデジタル化するためにアナログからデジタルへ変換するＡＤＣステージ（３００）であって、 ２つのスイッチ（３２１，３２２）から前記２つ以上のアナログ信号を受け取り、前記２つ以上のアナログ信号のうちの第一のアナログ信号から第一のデジタル信号を生成するとともに前記２つ以上のアナログ信号のうちの少なくとも第二のアナログ信号から少なくとも第二のデジタル信号を生成して２つ以上のデジタル信号を生成し、前記２つ以上のアナログ信号から１つ以上の冗長デジタル信号を生成するように構成されている３つ以上のＡＤＣであって、前記１つ以上の冗長デジタル信号が前記２つ以上のデジタル信号と実質的に並列に生成される３つ以上のＡＤＣ（３０３、３０５、３０７）と、 前記３つ以上のＡＤＣ（３０３、３０５、３０７）と結合されている処理デバイスであって、該処理デバイスが、前記１つ以上の冗長デジタル信号と前記２つ以上のデジタル信号のうちの対応するデジタル信号との間の位相差から位相ドリフト値を生成し、前記位相ドリフト値を用いて前記対応するデジタル信号を補償するように構成されている処理デバイス（３３０）とを備えた、ＡＤＣステージ（３００）。」（以下「本願発明」という。） 第４　引用文献記載の事項・引用発明 （引用文献１・引用発明１） 当審拒絶理由において引用された、特表平１０－５０３０１７号公報（以下、「引用文献１」という。）には、「コリオリ流量計用ノイズ低減フィルタ・システム」（発明の名称）に関し、次の事項（ａ）ないし（ｇ）が図面とともに記載されている。 （ａ） 「 発明の分野 本発明は、フィルタ・システムに関し、更に特定すれば、コリオリ流量計用ノイズ低減フィルタ・システムに関するものである。」（第８頁第３行～同第５行） （ｂ） 「第２図の説明 第２図は、第１図の流量計電子回路２０を含む回路を開示する。・・・ また、流量計電子回路２０は流量測定回路２３を含み、その左側で、経路１６５Ｌ、１６５Ｒを通じてセンサ１７０Ｌ、１７０Ｒに接続され、センサ出力信号を受信する。測定回路２３が受信し処理してプロセス物質に関する精度の高い情報を得るのは、入力情報となるこれら２つのセンサ出力信号間の位相差である。入力信号１６５Ｌ、１６５Ｒはマルチプレクサ３１に印加され、その出力は経路４５、５５、６５によってチャンネル４４、５４、６４（チャンネルＡ、Ｃ、Ｂ）の入力にそれぞれ接続される。チャンネルは、以下に記載するように動作しセンサ信号を処理して、カウンタ７４、７６の動作を制御する。カウンタ７４、７６の出力はセンサ出力信号間の位相差を表わす。 カウンタ７４、７６の出力は経路８７を通じてマイクロプロセッサ８０に印加され、以下に記載するように機能して、プロセス物質についての所望の情報が得られる。得られた情報は経路９１を通じて出力回路９０に印加される。出力回路９０は、導体２６３および２６２を通じて、所望のプロセス物質出力情報を導体２６に印加する。カウンタ７４、７６ならびにマルチプレクサ３１の動作は、以下に記載するように、制御論理７２によって制御される。 チャンネルＡ、Ｂ、Ｃの各々は、多極フィルタ、積分増幅器および少なくとも１つのレベル検知器を内蔵する。各チャンネル内の多極フィルタの出力は、当該チャンネルの積分増幅器に印加され、一方、その出力はレベル検知器に印加される。レベル検知器の出力はカウンタ７４、７６に印加され、カウンタ７４、７６は、検知器出力における対応する変化の間に生じるクロック・パルスによりタイミング間隔を測定する。カウンタの出力はΔｔ値であり、処理流体の質量流量と共に変動する。得られたΔｔ値およびカウント値は経路８７を通じてマイクロプロセッサ８０に印加され、マイクロプロセッサ８０はこの情報に応答して質量、体積流量ならびに密度を計算し、プロセス物質に関する所望の出力情報を発生する。 チャンネル４４、５４、６４に内蔵されている回路は、プロセッサ８０によって発生される質量情報に位相誤差を注入する可能性がある。各チャンネルの回路は、多極フィルタの入力からレベル検知器までにおいて測定される異なる量の内部位相遅れを有するだけでなく、この位相遅れには温度依存性があり、温度、経年等によってチャンネル毎にばらつく場合が多い。このばらつきが制御不能のチャンネル間位相差となり、それ自体が、入力信号１６５Ｌ、１６５ＲのΔｔ測定値に誤差成分として現れる可能性がある。これらの信号のΔｔ値は比較的小さいので、チャンネル回路によって混入される位相誤差は重大である。」（第１８頁第２行～第１９頁第１９行） （ｃ） 「第２図の回路は、３つのチャンネルＡ、Ｂ、Ｃにおける固有の位相ずれを測定し、効果的に相殺する。マルチプレクサ３１は経路１６５Ｌ、１６５Ｒ上の流量計の２つの出力を接続し、３つのチャンネルの内の２つのチャンネルの入力に１度に印加する。・・・」（第２０頁第８行～同第１１行） （ｄ） 「・・・カウンタ７４、７６がそれらに関連するチャンネルＡまたはＢが校正状態にあるときに測定した位相差は、経路８７を通じてマイクロプロセッサ８０のＲＡＭ８３に送られる。この校正情報は当面はＲＡＭ８３に記憶される。 このように各不活性チャンネルの位相は、そ出力をチャンネルＣの出力と比較することによって測定される。続いて、不活性チャンネルが次の時間間隔において続いて活性状態に切り替えられると、今はＲＡＭ８３に記憶されているその固有位相遅れが、それに対応するカウンタ７４、７６の出力情報と代数的に結合され、２つの入力信号１６５Ｌ、１６５Ｒ間の真の位相遅れを決定する。」（第２１頁第９行～同第１６行） （ｅ） 「２つのカウンタ７４、７６は、毎分１回のように、ある時間間隔毎に１回チャンネルと共に状態を切り替える。したがって、チャンネルＡが活性状態にあり経路１６５Ｒと接続されている時間間隔では、カウンタ７４が活性カウンタとなり、その入力はチャンネルＡ、Ｃの出力に接続される。このとき、チャンネルＢは校正チャンネルであり、カウンタは校正カウンタである。何故なら、その入力はチャンネルＢ、Ｃの出力に接続され、これら２つのチャンネル間の固有位相差が測定されるからである。続いて、チャンネルＡ、Ｂの状態が切り替わってチャンネルＢが活性チャンネルとなる次の時間間隔の間、カウンタ７６が活性カウンタとなる。何故なら、その入力がチャンネルＢ、Ｃの出力に接続され、経路１６５Ｌ、１６５Ｒ上の信号間の位相差が測定されるからである。次に、カウンタ７４は、その入力がチャンネルＡ、Ｃの出力に接続され、それらのチャンネルの入力はそのときマルチプレクサ３１を通じて経路１６５Ｌに接続されるので、校正カウンタとなる。このときのカウンタ７４の出力は、チャンネルＡ、Ｃ間の固有位相差を表わし、一方、カウンタ７６の出力は流量計の信号１６５Ｌ、１６５間の位相差を、そのとき活性チャンネルであるチャンネルＢ、Ｃ間の固有位相差に起因するあらゆる位相差誤差と共に表す。しかしながら、このチャンネル間位相差は、前の時間間隔において既に測定され、この誤差情報はマイクロプロセッサ８０のＲＡＭ８３に記憶されている。マイクロプロセッサ８０は、カウンタ７４から位相差情報を受信すると、測定された位相差情報をＲＡＭ８３に記憶されている校正位相差を用いて代数的に補償し、チャンネル間位相差によるあらゆる誤差を除去する。これによって、マイクロプロセッサは、流量計から受信した信号１６５Ｌ、１６５Ｒ間の位相差のみに基づいて、処理される物質の情報を得ることができる。」（第２３頁第１０行～第２４頁第４行） （ｆ） 「レベル検知器４８は、実際には、積分増幅器によって生成される出力信号が固定の正電圧以上に増大するか、または固定の負電圧以下に減少するときはいつでも、その出力上にレベル変化を与えるウィンドウ形比較器である。 チャンネルＡ、Ｂ、Ｃの各々は本質的には同一機能を備えている。しかしながら、チャンネルＣに関しては、そのレベル検知器５８はウィンドウ形比較器ではなく、単一のレベル検知器を含み、積分増幅器５６からの出力信号がゼロ電圧レベルを交差したときを検出する。」（第２４頁第２０行～同第２６行） （ｇ）図２の記載から、チャンネルＡ（４４）、Ｃ（５４）、Ｂ（６４）が、マルチプレクサ３１内の２つのスイッチ（可動スイッチ接点ａ，ｂ，ｃからなるスイッチと、可動スイッチ接点ｄ，ｅ，ｆからなるスイッチ（以下、それぞれ「スイッチ１」及び「スイッチ２」という。））からセンサ１７０Ｌ、１７０Ｒのセンサ出力信号を受け取っていることが読み取れる。 上記記載（ａ）ないし（ｇ）から、引用文献１には、次の発明が記載されていると認められる。（根拠とした記載を（記載ａ）のように示す。） 「各々が多極フィルタ、積分増幅器および少なくとも１つのレベル検知器を内蔵するチャンネル４４、５４、６４（チャンネルＡ、Ｃ、Ｂ）を含み、経路１６５Ｌ、１６５Ｒを通じてセンサ１７０Ｌ、１７０Ｒに接続され、センサ出力信号を受信する流量測定回路２３であって、（記載ｂ） スイッチ１及びスイッチ２からセンサ１７０Ｌ、１７０Ｒのセンサ出力信号を受け取り（記載ｇ）、センサ信号を処理して、カウンタ７４、７６の動作を制御し、カウンタ７４、７６の出力はセンサ出力信号間の位相差を表わし（記載ｂ）、マルチプレクサ３１は経路１６５Ｌ、１６５Ｒ上の流量計の２つの出力を接続し、３つのチャンネルの内の２つのチャンネルの入力に１度に印加する（記載ｃ）、チャンネルＡ、Ｃ、Ｂと、 経路８７を通じてカウンタ７４、７６の出力が印加されるマイクロプロセッサ８０であって（記載ｂ）、カウンタ７４、７６がそれらに関連するチャンネルＡまたはＢが校正状態にあるときに測定した位相差は、経路８７を通じてマイクロプロセッサ８０のＲＡＭ８３に送られ、この校正情報は当面はＲＡＭ８３に記憶されて（記載ｄ）、カウンタ７４から位相差情報を受信すると、測定された位相差情報をＲＡＭ８３に記憶されている校正位相差を用いて代数的に補償し、チャンネル間位相差によるあらゆる誤差を除去する、マイクロプロセッサ８０とを備えた（記載ｅ）、流量測定回路２３。」（以下「引用発明１」という。） （引用文献２・引用発明２） 当審拒絶理由において引用された、米国特許出願公開第２００８／０１５６１０８号明細書（以下、「引用文献２」という。）には、次の事項（ａ）ないし（ｃ）が図面とともに記載されている。 （ａ） 「[0001]The invention relates to a measuring and operating circuit for a Coriolis mass-flow meter with three measuring channels.」 （当審訳：[0001]本発明は、３つの測定チャンネルを含むコリオリ質量流量計のための測定および演算回路に関する。） （ｂ） 「[0047]FIG. 3 presents, in greater detail, a block diagram of a measuring and operating circuit of the invention. This measuring and operating circuit has three measuring channels K 1 , K 2 , K 3 , but, otherwise, corresponds essentially to the circuit shown in FIG. 2 . The two sensor signals X 17 and X 18 are delivered, respectively, from the two coils 172 and 182 . The two sensor signals are amplified in the pre-amplifiers VV 1 and VV 2 and each is then fed to the three switches SR 1 , SR 2 , SR 2（当審注：ＳＲ３の誤記） . Each of these switches is associated, respectively, with a measuring channel K 1 , K 2 , K 3 . In each of the measuring channels K 1 , K 2 , K 3 , there is, besides the switches SR 1 , SR 2 , SR 3 , in each case, an amplifier V 2 , V 2 , V 3 , with analog/digital converters AW 1 , AW 2 , AW 3 , respectively, following thereon. The outputs of the three analogue/digital converters AW 1 , AW 2 , AW 3 deliver signals referenced, respectively, by one of the primes, single-prime, double-prime, triple-prime, i.e. ’,’’,’’’, to a digital signal processor DSP. The digital signal processor DSP calculates, from the frequency f of the measuring tube oscillation and the particular phase shift between two input signals, e.g. X17' and X18'', the mass-flow {dot over (m)}, which is output on output A 1 . The switches SR 1 , SR 2 , SR 3 are controlled by three control signals S 1 , S 2 , S 3 delivered from the digital signal processor. [0048]An output A 2 delivers a signal which controls the exciter current Iex for the oscillation excitement of the measuring tubes. [0049]The table of FIG. 4 explains how the two sensor signals are switched to the three channels K 1 , K 2 , K 3 . In a first step, the sensor signal X 17 is switched to the channel K 1 and the sensor signal X 18 is switched to the two channels K 2 and K 3 . In the first cycle step, the phase error ΔΦ０２３＝Φ２－Φ３ between the channels K 2 and K 3 can be ascertained. In the cycle step 2 , there is no new distribution of the signals. In the cycle step 3 , the signal X 17 is switched to the channel 1 and to the channel 2 . The signal X 18 remains on the channel 3 . In this cycle step, the phase error ΔΦ０１２＝Φ１－Φ２ between the channels K 1 and K 2 can be determined. In cycle step 4 , there is again no change of the channel assignments. In cycle step 5 , the sensor signal X 18 is switched to the channels K 1 and K 2 . The sensor signal X 17 remains on the channel K 2 . In this cycle step, the phase error Δ０１３＝Φ１-Φ３ between the two channels K 1 and K 3 can be determined. Other channel assignments are thinkable, but are not necessary, since all possible phase errors have already been ascertained.」 （当審訳：[0047]図３は、本発明の測定および演算回路の分解組立図を、大いに詳細に示す。この測定および演算回路は、３つの測定チャンネルK1、K2、K3を有するが、さもなくば、図２において示される回路に本質的に対応する。２つのセンサー信号X17とX18は、２つのコイル１７２と１８２からそれぞれ送達される。２つのセンサー信号は、前置増幅器VV1とVV2において増幅され、各々はその後、３つのスイッチSR１、SR２、SR２（当審注：ＳＲ３の誤記）に与えられる。これらのスイッチの各々は、測定チャンネルK1、K2、K3とそれぞれ関連する。測定チャンネルK1、K2、K3の各々において、それに続いて、スイッチSR１、SR２、SR３に加えて、各場合において、アナログ／デジタル変換器AW１、AW２、AW３と共に、増幅器V１、V２、V３がある。３つのアナログ/デジタル変換器AW１、AW２、AW３の出力は、シングル・プライム、ダブル・プライム、トリプル・プライム、つまり’、’’、’’’のプライムの１つでそれぞれ参照される信号を、デジタル信号プロセッサに送達する。デジタル信号プロセッサDSPは、出力A1において出力される質量流量ｍ（当審注：ｍ上のドットは省略した。）を、２つの入力信号、例えばX17'とX18''の間の特定の位相変位、測定チューブ振動の周波数ｆから計算する。スイッチSR1、SR2、SR3は、デジタル信号プロセッサから送達される３つの制御信号S１、S２、S３によって制御される。 [0048]出力A2は、測定チューブの振動エキサイタについてのエキサイタ電流Iexを制御する信号を送達する。 [0049]図４の表は、２つのセンサー信号が、３つのチャンネルK１、K２、K３にどのように切り替わるのかを説明する。第１ステップにおいて、センサー信号X17は、チャンネルK1にスイッチされ、センサー信号X18は、２つのチャンネルK２とK3に切り替わる。第１サイクルのステップにおいて、チャンネルK2とK3の間の位相誤差ΔΦ０２３＝Φ２－Φ３は、確認されうる。サイクル・ステップ２において、信号の新たな分配はない。サイクル・ステップ３において、信号X17は、チャンネル１とチャンネル２に切り替わる。信号X１８は、チャンネル３に残る。このサイクル・ステップにおいて、チャンネルK１とK2の間の位相誤差ΔΦ０１２＝Φ１－Φ２が、決定されうる。サイクル・ステップ４において再び、チャンネル割り当ての変化は無い。サイクル・ステップ５において、センサー信号X18は、チャンネルK1とチャンネルK2に切り替わる。センサー信号X17は、チャンネルK2に残る。このサイクル・ステップにおいて、２つのチャンネルK１とK3の間の位相誤差Δ０１３＝Φ１-Φ３が決定されうる。他のチャンネル割り当ては、考えられるが、不要である。全ての可能性のある位相誤差が既に確認されているからである。） （ｃ） 「[0051]In the digital signal processor DSP, the phase error ΔΦ０ of the two channels with identical signals is measured and stored. In determining the phase difference ΔΦ of the two sensor signals X 17 and X 18 , the phase error ΔΦ０, which is caused by the different measuring channels, is appropriately taken into consideration (see table of FIG. 4 ). In the calculation of the mass-flow {dot over (m)} the phase error is likewise taken into consideration. In this way the measuring accuracy of a Coriolis mass-flow meter can be significantly increased. The method of the invention also inherently catches time-varying influences, e.g. the temperature dependency of the phase error.」 （当審訳：[0051]デジタル信号プロセッサDSPにおいて、同一信号を備えた２つのチャンネルの位相誤差ΔΦ０は、測定および保存される。２つのセンサー信号X17とX18の位相差異ΔΦの決定において、異なる測定チャンネルによって引き起こされる位相誤差ΔΦ０は、適切に考慮される（図４の表参照）。質量流量ｍ（当審注：ｍ上のドットは省略した。）の計算において、位相誤差は、同様に考慮される。このように、コリオリ質量流量計の測定精度は、顕著に増加しうる。本発明の方法は更に、時間的に変化する影響、例えば、位相誤差の温度依存性を本質的に捕らえる。） 上記記載（ａ）ないし（ｃ）、及び図面のFig.3、Fig4の記載から、引用文献２には、次の発明が記載されていると認められる。（根拠とした記載の段落を[0001]のように示す。） 「２つのセンサー信号X17とX18は、３つのスイッチSR１、SR２、SR３に与えられ、これらのスイッチの各々は、測定チャンネルK1、K2、K3とそれぞれ関連し、測定チャンネルK1、K2、K3の各々において、アナログ／デジタル変換器AW１、AW２、AW３がある測定および演算回路であって、[0047] 出力がデジタル信号プロセッサに送達される、３つのアナログ/デジタル変換器AW１、AW２、AW３と、[0047] デジタル信号プロセッサDSPにおいて、同一信号を備えた２つのチャンネルの位相誤差ΔΦ０は、測定および保存され、２つのセンサー信号X17とX18の位相差異ΔΦの決定において、異なる測定チャンネルによって引き起こされる位相誤差ΔΦ０は、適切に考慮される[0051]、測定および演算回路。」（以下「引用発明２」という。） 第５　対比・判断 （引用発明１について） １　対比 本願発明と引用発明１とを、主たる構成要件毎に、順次対比する。 まず、引用発明１における「センサ１７０Ｌ、１７０Ｒ」は流量測定用のセンサであって、その「センサ出力信号」がいずれもアナログ信号であることは明らかである。また、引用発明１の「チャンネルＡ、Ｃ、Ｂ」からの出力は「レベル検知器」の出力となり、デジタル信号であることも明らかといえる。そうすると、引用発明１における「各々が多極フィルタ、積分増幅器および少なくとも１つのレベル検知器を内蔵するチャンネル４４、５４、６４（チャンネルＡ、Ｃ、Ｂ）を含み、経路１６５Ｌ、１６５Ｒを通じてセンサ１７０Ｌ、１７０Ｒに接続され、センサ出力信号を受信する流量測定回路２３」と、本願発明における「２つ以上のアナログ信号をデジタル化するためにアナログからデジタルへ変換するＡＤＣステージ（３００）」とは、「２つ以上のアナログ信号をデジタル化するためにアナログからデジタルへ変換するステージ」である点で共通する。 また、引用発明１において「スイッチ１及びスイッチ２からセンサ１７０Ｌ、１７０Ｒのセンサ出力信号を受け取」ることは、本願発明において「２つのスイッチ（３２１，３２２）から前記２つ以上のアナログ信号を受け取」ることに相当し、引用発明１における「チャンネルＡ」及び「チャンネルＢ」の出力（レベル検知器の出力）が、本願発明における「２つ以上のアナログ信号のうちの第一のアナログ信号」及び「第二のアナログ信号」から生成される「２つ以上のデジタル信号」に相当し、引用発明１における「チャンネルＣ」の出力（レベル検知器の出力）は、本願発明における「前記２つ以上のアナログ信号から」生成される「１つ以上の冗長デジタル信号」に相当するものであり、引用発明１の「チャンネルＡ」及び「チャンネルＢ」の出力と「チャンネルＣ」の出力とが実質的に並列に生成されることも明らかである。そうすると、引用発明１における「センサ信号を処理して、カウンタ７４、７６の動作を制御し、カウンタ７４、７６の出力はセンサ出力信号間の位相差を表わし、マルチプレクサ３１は経路１６５Ｌ、１６５Ｒ上の流量計の２つの出力を接続し、３つのチャンネルの内の２つのチャンネルの入力に１度に印加する、チャンネルＡ、Ｃ、Ｂ」と、本願発明における「２つのスイッチ（３２１，３２２）から前記２つ以上のアナログ信号を受け取り、前記２つ以上のアナログ信号のうちの第一のアナログ信号から第一のデジタル信号を生成するとともに前記２つ以上のアナログ信号のうちの少なくとも第二のアナログ信号から少なくとも第二のデジタル信号を生成して２つ以上のデジタル信号を生成し、前記２つ以上のアナログ信号から１つ以上の冗長デジタル信号を生成するように構成されている３つ以上のＡＤＣであって、前記１つ以上の冗長デジタル信号が前記２つ以上のデジタル信号と実質的に並列に生成される３つ以上のＡＤＣ（３０３、３０５、３０７）」とは、「２つのスイッチ（３２１，３２２）から前記２つ以上のアナログ信号を受け取り、前記２つ以上のアナログ信号のうちの第一のアナログ信号から第一のデジタル信号を生成するとともに前記２つ以上のアナログ信号のうちの少なくとも第二のアナログ信号から少なくとも第二のデジタル信号を生成して２つ以上のデジタル信号を生成し、前記２つ以上のアナログ信号から１つ以上の冗長デジタル信号を生成するように構成されている３つ以上の回路であって、前記１つ以上の冗長デジタル信号が前記２つ以上のデジタル信号と実質的に並列に生成される３つ以上の回路」である点で共通する。 次に、引用発明１において、「マイクロプロセッサ８０」は「経路８７を通じてカウンタ７４、７６の出力が印加される」ものであり、間接的に「チャンネルＡ、Ｃ、Ｂ」と結合されているといえる。また、引用発明１における「カウンタ７４、７６がそれらに関連するチャンネルＡまたはＢが校正状態にあるときに測定した位相差」は、本願発明における「前記１つ以上の冗長デジタル信号と前記２つ以上のデジタル信号のうちの対応するデジタル信号との間の位相差から」生成される「位相ドリフト値」に相当し、引用発明１において「測定された位相差情報をＲＡＭ８３に記憶されている校正位相差を用いて代数的に補償し、チャンネル間位相差によるあらゆる誤差を除去する」ことは、本願発明において「前記位相ドリフト値を用いて前記対応するデジタル信号を補償する」ことに相当する。そうすると、引用発明１の「経路８７を通じてカウンタ７４、７６の出力が印加されるマイクロプロセッサ８０であって、カウンタ７４、７６がそれらに関連するチャンネルＡまたはＢが校正状態にあるときに測定した位相差は、経路８７を通じてマイクロプロセッサ８０のＲＡＭ８３に送られ、この校正情報は当面はＲＡＭ８３に記憶されて、カウンタ７４から位相差情報を受信すると、測定された位相差情報をＲＡＭ８３に記憶されている校正位相差を用いて代数的に補償し、チャンネル間位相差によるあらゆる誤差を除去する、マイクロプロセッサ８０とを備えた、流量測定回路２３。」と、本願発明の「前記３つ以上のＡＤＣ（３０３、３０５、３０７）と結合されている処理デバイスであって、該処理デバイスが、前記１つ以上の冗長デジタル信号と前記２つ以上のデジタル信号のうちの対応するデジタル信号との間の位相差から位相ドリフト値を生成し、前記位相ドリフト値を用いて前記対応するデジタル信号を補償するように構成されている処理デバイス（３３０）とを備えた、ＡＤＣステージ（３００）。」とは、「前記３つ以上の回路と結合されている処理デバイスであって、該処理デバイスが、前記１つ以上の冗長デジタル信号と前記２つ以上のデジタル信号のうちの対応するデジタル信号との間の位相差から位相ドリフト値を生成し、前記位相ドリフト値を用いて前記対応するデジタル信号を補償するように構成されている処理デバイス（３３０）とを備えた、ステージ。」である点で共通する。 してみると、両者の一致点及び相違点は、以下のとおりである。 （一致点） 「２つ以上のアナログ信号をデジタル化するためにアナログからデジタルへ変換するステージ（３００）であって、 ２つのスイッチ（３２１，３２２）から前記２つ以上のアナログ信号を受け取り、前記２つ以上のアナログ信号のうちの第一のアナログ信号から第一のデジタル信号を生成するとともに前記２つ以上のアナログ信号のうちの少なくとも第二のアナログ信号から少なくとも第二のデジタル信号を生成して２つ以上のデジタル信号を生成し、前記２つ以上のアナログ信号から１つ以上の冗長デジタル信号を生成するように構成されている３つ以上の回路であって、前記１つ以上の冗長デジタル信号が前記２つ以上のデジタル信号と実質的に並列に生成される３つ以上の回路と、 前記３つ以上の回路と結合されている処理デバイスであって、該処理デバイスが、前記１つ以上の冗長デジタル信号と前記２つ以上のデジタル信号のうちの対応するデジタル信号との間の位相差から位相ドリフト値を生成し、前記位相ドリフト値を用いて前記対応するデジタル信号を補償するように構成されている処理デバイス（３３０）とを備えた、ステージ（３００）。」 （相違点） 本願発明は、「ＡＤＣ」を有する「ＡＤＣステージ」とされているのに対し、引用発明１の「チャンネルＡ、Ｃ、Ｂ」はＡＤＣであるとは明示されていない点。 ２　判断 上記相違点について検討する。 引用発明１の「チャンネルＡ、Ｃ、Ｂ」が内蔵する「レベル検知器」について、引用文献１には以下のように記載されている。（上記「第４」「（引用文献１・引用発明１）」「（ｆ）」） 「レベル検知器４８は、実際には、積分増幅器によって生成される出力信号が固定の正電圧以上に増大するか、または固定の負電圧以下に減少するときはいつでも、その出力上にレベル変化を与えるウィンドウ形比較器である。 チャンネルＡ、Ｂ、Ｃの各々は本質的には同一機能を備えている。しかしながら、チャンネルＣに関しては、そのレベル検知器５８はウィンドウ形比較器ではなく、単一のレベル検知器を含み、積分増幅器５６からの出力信号がゼロ電圧レベルを交差したときを検出する。」 上記記載から、引用発明１の「チャンネルＡ、Ｃ、Ｂ」が比較器（コンパレータ）を内蔵するものを含むことは明らかである。一方、比較器としてＡＤＣを用いる回路構成は下記周知例にあるように周知技術に過ぎず、これを引用発明１に適用して上記相違点に係る構成とすることは、当業者が容易になし得たものである。 したがって、本願発明は引用発明１に基づいて当業者が容易に発明をすることができたものである。 周知例１：特表平１０－５１１２３３号公報 「変調器５０は、入力信号Ｖｉｎをサンプルしてこのサンプルされた入力信号を加算回路５４へ与える入力回路５１を含む。加算回路５４は、サンプルされた入力信号から線６５で受取ったフィードバック信号（以下に述べる）を差引き、この出力信号の差を線５５で積分器５６へ与える。積分器５６は、加算回路５５からの出力信号差を従来通り「積分」して、出力信号Ａをクロックされラッチされるクロック・ラッチ・コンパレータ５８へ与える。加算回路５４は、積分器の入力部と一般に見なすことができる。コンパレータ５８は、線５８Ａへ印加されるクロック信号によって従来とおり速度Ｋｆsでクロックされる。各クロック・パルスごとに、コンパレータ５８が信号Ａを接地と「比較」して、１ビット出力を生じる。一連のクロック・パルスに対する一連の出力は、線５７に変調器の１ビット・データ・ストリーム出力Ｘを形成する。このように、コンパレータ５８は、有効的な１ビットＡＤＣである。」（第６頁第７行～同第１８行） 周知例２：特開２００２－１６３８９４号公報 「【０００３】各Ａ／Ｄ変換セルＳkの構成を機能ブロックで示すと、１ビットＡＤＣ（Analog to Digital Converter）をなすコンパレータＣＯと、コンパレータＣＯの判定結果“１”、“０”に対応した電圧分を入力から減算する減算器ｄ０と、減算器ｄ０の出力電圧をサンプルしてその２倍値を出力するサンプル・ホールド回路ｓｈ０とからなっている。・・・」 周知例３：特表２０１０－５０７９４５号公報 「【００１１】 ・・・積分器出力信号は、１ビットＡＤＣとして動作する下流コンパレータにおいて、非常に高い周波数のディジタルパルス列に変換され、このパルス列が、１ビットＡＤＣとして動作する基準信号スイッチに供給される。この基準信号スイッチは、基準信号の極性を変化させ、この基準信号は、シグマ・デルタ変換の特徴であるアナログフィルタの入力信号を用いてディジタル１ビット信号の負のフィードバックを達成するために、１ビット信号のＨＩＧＨレベルおよび／またはＬＯＷレベルに応じて、積分器にも加えられる。」 （引用発明２について） １　対比 本願発明と引用発明２とを、主たる構成要件毎に、順次対比する。 まず、引用発明２における「２つのセンサー信号X17とX18」は、「３つのスイッチSR１、SR２、SR３」を介して「アナログ／デジタル変換器AW１、AW２、AW３」へ送られているから、アナログ信号であることは明らかであり、引用発明２の「２つのセンサー信号X17とX18は、３つのスイッチSR１、SR２、SR３に与えられ、これらのスイッチの各々は、測定チャンネルK1、K2、K3とそれぞれ関連し、測定チャンネルK1、K2、K3の各々において、アナログ／デジタル変換器AW１、AW２、AW３がある測定および演算回路」は、本願発明の「２つ以上のアナログ信号をデジタル化するためにアナログからデジタルへ変換するＡＤＣステージ（３００）」に相当する。 また、引用発明２の「アナログ／デジタル変換器AW１、AW２、AW３」の３つの出力信号が、本願発明における「第一のデジタル信号」、「第二のデジタル信号」、及び「冗長デジタル信号」に相当し、これらが「実質的に並列に生成され」ることも明らかといえる。そうすると、引用発明２における「３つのスイッチSR１、SR２、SR２」を介して送られた「２つのセンサー信号X17とX18」から３つの出力信号をデジタル信号プロセッサに送達する「３つのアナログ/デジタル変換器AW１、AW２、AW３」と、本願発明における「２つのスイッチ（３２１，３２２）から前記２つ以上のアナログ信号を受け取り、前記２つ以上のアナログ信号のうちの第一のアナログ信号から第一のデジタル信号を生成するとともに前記２つ以上のアナログ信号のうちの少なくとも第二のアナログ信号から少なくとも第二のデジタル信号を生成して２つ以上のデジタル信号を生成し、前記２つ以上のアナログ信号から１つ以上の冗長デジタル信号を生成するように構成されている３つ以上のＡＤＣであって、前記１つ以上の冗長デジタル信号が前記２つ以上のデジタル信号と実質的に並列に生成される３つ以上のＡＤＣ（３０３、３０５、３０７）」とは、下記の相違点を除き、「スイッチから前記２つ以上のアナログ信号を受け取り、前記２つ以上のアナログ信号のうちの第一のアナログ信号から第一のデジタル信号を生成するとともに前記２つ以上のアナログ信号のうちの少なくとも第二のアナログ信号から少なくとも第二のデジタル信号を生成して２つ以上のデジタル信号を生成し、前記２つ以上のアナログ信号から１つ以上の冗長デジタル信号を生成するように構成されている３つ以上のＡＤＣであって、前記１つ以上の冗長デジタル信号が前記２つ以上のデジタル信号と実質的に並列に生成される３つ以上のＡＤＣ」である点で共通する。 次に、引用発明２における「同一信号を備えた２つのチャンネルの位相誤差ΔΦ０は、測定および保存され、２つのセンサー信号X17とX18の位相差異ΔΦの決定において、異なる測定チャンネルによって引き起こされる位相誤差ΔΦ０は、適切に考慮される」「デジタル信号プロセッサDSP」は、本願発明における「前記３つ以上のＡＤＣ（３０３、３０５、３０７）と結合されている処理デバイスであって、該処理デバイスが、前記１つ以上の冗長デジタル信号と前記２つ以上のデジタル信号のうちの対応するデジタル信号との間の位相差から位相ドリフト値を生成し、前記位相ドリフト値を用いて前記対応するデジタル信号を補償するように構成されている処理デバイス（３３０）」に相当する。 してみると、両者の一致点及び相違点は、以下のとおりである。 （一致点） 「２つ以上のアナログ信号をデジタル化するためにアナログからデジタルへ変換するＡＤＣステージであって、 スイッチから前記２つ以上のアナログ信号を受け取り、前記２つ以上のアナログ信号のうちの第一のアナログ信号から第一のデジタル信号を生成するとともに前記２つ以上のアナログ信号のうちの少なくとも第二のアナログ信号から少なくとも第二のデジタル信号を生成して２つ以上のデジタル信号を生成し、前記２つ以上のアナログ信号から１つ以上の冗長デジタル信号を生成するように構成されている３つ以上のＡＤＣであって、前記１つ以上の冗長デジタル信号が前記２つ以上のデジタル信号と実質的に並列に生成される３つ以上のＡＤＣと、 前記３つ以上のＡＤＣと結合されている処理デバイスであって、該処理デバイスが、前記１つ以上の冗長デジタル信号と前記２つ以上のデジタル信号のうちの対応するデジタル信号との間の位相差から位相ドリフト値を生成し、前記位相ドリフト値を用いて前記対応するデジタル信号を補償するように構成されている処理デバイスとを備えた、ＡＤＣステージ。」 （相違点） 本願発明は「２つのスイッチ」を備えているのに対し、引用発明２においては、「３つのスイッチSR１、SR２、SR３」が設けられている点。 ２　判断 上記相違点について検討する。 引用発明２において、「３つのスイッチSR１、SR２、SR３」は、「２つのセンサー信号X17とX18」を（増幅器V１、V２、V３を介して）「アナログ／デジタル変換器AW１、AW２、AW３」のうち任意のいずれかに接続するものであるが、そのような機能を実現するに際し、スイッチの分岐側を上流下流のどちら側にしても良いことは、当業者にとって自明の範ちゅうのものといえる。そして、スイッチの個数とその分岐数とは、それぞれの側の接続対象の数と同一となる（そうでなければ、接続できない対象が生じる）のであるから、スイッチの分岐側を下流に向ける場合、スイッチの個数が２となることは明らかであって、引用発明２を「２つのスイッチ」を備えるものとするか否かは設計事項に過ぎず、本願発明の上記相違点に係る構成とすることは、当業者であれば容易になし得ることである。またそのようにすることにより、新たな作用効果が奏されるものでもない。 したがって、本願発明は引用発明２に基づいて当業者が容易に発明をすることができたものである。 第６　請求人の主張について 審判請求人は、本件意見書において、概略、以下のように主張しているので、検討する。 １　請求人の主張の概要 「２．２　理由２（進歩性）について 補正後の請求項１に係る発明（以下、本願発明１）は、上記補正により、３つ以上のＡＤＣが２つのスイッチから２つ以上のアナログ信号を受け取ることを発明特定事項として含んでいます。これにより、３つ以上のＡＤＣに実質的に並列に入力されるアナログ信号の組み合わせをすべて実現することができるという特有の効果を奏します。・・・これにより、出力間の位相補償を様々な組み合わせで有効に行うことができます。 本願発明１における上記発明特定事項は、何れの引用文献にも開示も示唆もありません。 ・・・特に、引用文献１には、チャンネルＣが経路１６５Ｌに常に接続されていることが開示されています。他の２つのチャンネルＡ，Ｂの入力は、図２に示すように、二者択一的に接続され、連続する時間間隔の一方において、経路１６５Ｒに接続されます。 したがって、引用文献１は、２つのチャンネルが２以上のアナログ信号を受信することを教示するのみであり、３つ以上のＡＤＣが２つのスイッチから２つ以上のアナログ信号を受け取ることは、開示も示唆もありません。 また、・・・引用文献２においては、２つのセンサ信号がプリアンプＶＶ１，ＶＶ２において増幅され、それぞれが３つのスイッチＳＲ１，ＳＲ２，ＳＲ３に入力されます。これらのスイッチのそれぞれは、計測チャンネルＫ１，Ｋ２，Ｋ３にそれぞれ対応しています。 したがって、引用文献２は、スイッチが各チャンネルに対応して設けられることを教示するのみであり、引用文献２には、３つ以上のＡＤＣが２つのスイッチから２つ以上のアナログ信号を受け取ることは、開示も示唆もありません。 したがって、本願発明１は、上記発明特定事項を少なくとも有することにより、引用文献１，２に対して特有の効果を奏します。 以上より、本願発明１は、進歩性を有すると思料致します。また、補正後の請求項１２に係る発明は、本願発明１と同様の上記発明特定事項を有しています。また、補正後のその他の請求項は、補正後の請求項１または１２に、直接または間接的に従属するものであります。したがいまして、本願発明１が進歩性を有する以上、補正後の請求項２－２２に係る発明も進歩性を有するものと思料致します。」 ２　検討 本願発明は、「２つのスイッチ（３２１，３２２）から前記２つ以上のアナログ信号を受け取り、・・・するように構成されている３つ以上のＡＤＣであって、」とされているが、１つのＡＤＣが同時に受け取ることのできる信号は１つだけであるから、上記記載は、「３つ以上のＡＤＣ」が全体として「２つのスイッチ（３２１，３２２）から前記２つ以上のアナログ信号を受け取」るように構成されているものと理解せざるを得ないのであって、この点において引用発明１との間に相違点は見いだせない。審判請求人の「これにより、３つ以上のＡＤＣに実質的に並列に入力されるアナログ信号の組み合わせをすべて実現することができるという特有の効果を奏します。」との主張は本願請求項の記載に基づかないものである。 また、引用発明２が「スイッチが各チャンネルに対応して設けられる」ものである（スイッチが３つである）点に関しては、上記「第５　対比・判断」「（引用発明１について）」「２　判断」において述べたとおりである。 したがって、審判請求人の主張は採用できない。 第７　むすび したがって、本願発明は、引用発明１または引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 以上のとおりであるから、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。