2024-005914

特願２０２２－１４２０９９「表示ドライバ及び半導体装置」拒絶査定不服審判事件〔令和 ４年１１月２２日出願公開、特開２０２２－１７４１９０〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、平成２９年１１月２１日に出願した特願２０１７－２２３６０２号の一部を令和４年９月７日に新たな特許出願としたものであって、その手続の経緯の概略は、次のとおりである。 令和４年１２月 ８日 ：手続補正書の提出 令和５年 ５月２９日付け：拒絶理由通知書 （特許法５０条の２の通知を伴う。） 同年１０月 ４日 ：意見書、手続補正書の提出 同年１２月２０日付け：補正の却下の決定 同日付け：拒絶査定（以下「原査定」という。） （令和６年 １月 ９日 ：原査定の謄本の送達） 同年 ４月 ８日 ：審判請求書、手続補正書の提出 第２ 令和６年４月８日にされた手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 令和６年４月８日にされた手続補正を却下する。 ［補正の却下の決定の理由］ １ 補正の内容 令和６年４月８日にされた手続補正（以下「本件補正」という。）は、特許請求の範囲の補正を含むものであり、本件補正により、次の(１)に示す本件補正前（令和４年１２月８日にされた手続補正後のものをいう。以下同じ。）の特許請求の範囲の請求項１の記載は、後記(２)に示す本件補正後の特許請求の範囲の請求項１の記載に補正された。下線は補正箇所を示す。 (１) 本件補正前 「 【請求項１】 第１～第Ｎ（Ｎは２以上の整数）のデータラインを有する表示デバイスを駆動する表示ドライバであって、 映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片をクロック信号のエッジのタイミングで出力するデータ取込部と、 前記データ取込部から出力された前記第１～第Ｎの画素データ片を第１～第Ｎの階調電圧に変換する階調電圧生成部と、 前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧を前記第１～第Ｎのデータラインに供給する第１～第Ｎのアンプと、 前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部と、を含み、 前記バイアス電圧生成部は、 前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報と、を記憶するレジスタを含み、 前記クロック信号の前記エッジの時点から第１の期間の経過時点までの間は、前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧を生成し、前記第１の期間の経過時点で前記バイアス電圧の電圧値を前記第２の情報で表される前記第２の電圧値に切り替えることを特徴とする表示ドライバ。」 (２) 本件補正後 「 【請求項１】 第１～第Ｎ（Ｎは２以上の整数）のデータラインを有する表示デバイスを駆動する表示ドライバであって、 映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片をクロック信号のエッジのタイミングで出力するデータ取込部と、 前記データ取込部から出力された前記第１～第Ｎの画素データ片を第１～第Ｎの階調電圧に変換する階調電圧生成部と、 前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧を前記第１～第Ｎのデータラインに供給する第１～第Ｎのアンプと、 前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部と、を含み、 前記第１～第Ｎのアンプは、夫々が複数の前記アンプからなる第１～第Ｋ（Ｋは２以上の整数）のアンプ群に群分けされており、 前記バイアス電圧生成部は、 前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報と、を記憶するレジスタと、 前記第１～第Ｋのアンプ群に夫々対応して設けられており、夫々が前記第１の情報及び前記第２の情報を示すバイアス電圧制御信号を個別に受け、前記バイアス電圧制御信号によって示される前記第１の情報又は前記第２の情報に基づいて生成した前記バイアス電圧を、前記第１～第Ｋのアンプ群のうちの対応するアンプ群に供給する第１～第Ｋのサブバイアス回路と、 所定の一定電流からなる基準電流を生成し、生成した前記基準電流を前記第１～第Ｋのサブバイアス回路に送出する電流源と、を含み、 前記第１～第Ｋのサブバイアス回路の各々は、 前記基準電流を受け、前記基準電流に基づいて基準バイアス電圧を生成し、前記バイアス電圧制御信号が前記第１の情報を示す場合には前記基準バイアス電圧に前記第１の情報に基づく調整を施すことにより前記第１の電圧値を有する前記バイアス電圧を得る一方、前記バイアス電圧制御信号が前記第２の情報を示す場合には前記基準バイアス電圧に前記第２の情報に基づく調整を施すことにより前記第２の電圧値を有する前記バイアス電圧を得る電圧調整部を含み、前記クロック信号の前記エッジの時点から第１の期間の経過時点までの間は、前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧を生成し、前記第１の期間の経過時点で前記バイアス電圧の電圧値を前記第２の情報で表される前記第２の電圧値に切り替えることを特徴とする表示ドライバ。」 ２ 補正の目的 本件補正のうち請求項１についてする補正は、本件補正前の請求項１に記載された「第１～第Ｎのアンプ」について、「前記第１～第Ｎのアンプは、夫々が複数の前記アンプからなる第１～第Ｋ（Ｋは２以上の整数）のアンプ群に群分けされ」るものであることに限定するとともに、同じく本件補正前の請求項１に記載された「バイアス電圧生成部」について、「前記第１～第Ｋのアンプ群に夫々対応して設けられており、夫々が前記第１の情報及び前記第２の情報を示すバイアス電圧制御信号を個別に受け、前記バイアス電圧制御信号によって示される前記第１の情報又は前記第２の情報に基づいて生成した前記バイアス電圧を、前記第１～第Ｋのアンプ群のうちの対応するアンプ群に供給する第１～第Ｋのサブバイアス回路と、所定の一定電流からなる基準電流を生成し、生成した前記基準電流を前記第１～第Ｋのサブバイアス回路に送出する電流源と、を含み、前記第１～第Ｋのサブバイアス回路の各々は、前記基準電流を受け、前記基準電流に基づいて基準バイアス電圧を生成し、前記バイアス電圧制御信号が前記第１の情報を示す場合には前記基準バイアス電圧に前記第１の情報に基づく調整を施すことにより前記第１の電圧値を有する前記バイアス電圧を得る一方、前記バイアス電圧制御信号が前記第２の情報を示す場合には前記基準バイアス電圧に前記第２の情報に基づく調整を施すことにより前記第２の電圧値を有する前記バイアス電圧を得る電圧調整部を含［む］」ものであることを限定するものである。 そして、本件補正前の請求項１に記載された発明と本件補正後の請求項１に記載される発明は、産業上の利用分野及び解決しようとする課題が同一である。 したがって、本件補正により請求項１についてする補正は、特許法１７条の２第５項２号に掲げる特許請求の範囲の減縮を目的とする補正に該当する。 ３ 独立特許要件の判断 本件補正は、前記２のとおり、特許法１７条の２第５項２号に掲げる特許請求の範囲の減縮を目的とする補正に該当するから、本件補正後の請求項１に記載されている事項により特定される発明（以下「本件補正発明」という。）が、同法１７条の２第６項において準用する同法１２６条７項の規定に適合するか、すなわち、特許出願の際独立して特許を受けることができるものであるかについて、以下検討する。 (１) 本件補正発明 ア 本件補正発明の認定と分説 本件補正発明は、前記１(２)に摘記した本件補正後の請求項１に記載された事項により特定されるとおりのものと認める。 ここで、検討の便宜上、本件補正発明の構成を次のとおり構成Ｘと構成Ａから構成Ｆまでに分説する。また、参考図として、本願の【図１】～【図３】に部材名等を記入したものを掲載する。 ＜本件補正発明の分説＞ （構成Ｘ） 第１～第Ｎ（Ｎは２以上の整数）のデータラインを有する表示デバイスを駆動する表示ドライバであって、 （構成Ａ） 映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片をクロック信号のエッジのタイミングで出力するデータ取込部と、 （構成Ｂ） 前記データ取込部から出力された前記第１～第Ｎの画素データ片を第１～第Ｎの階調電圧に変換する階調電圧生成部と、 （構成Ｃ） 前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧を前記第１～第Ｎのデータラインに供給する第１～第Ｎのアンプと、 （構成Ｄ０） 前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部と、を含み、 （構成Ｄ２） 前記第１～第Ｎのアンプは、夫々が複数の前記アンプからなる第１～第Ｋ（Ｋは２以上の整数）のアンプ群に群分けされており、 （構成Ｄ１） 前記バイアス電圧生成部は、前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報と、を記憶するレジスタと、 （構成Ｄ３） 前記第１～第Ｋのアンプ群に夫々対応して設けられており、夫々が前記第１の情報及び前記第２の情報を示すバイアス電圧制御信号を個別に受け、前記バイアス電圧制御信号によって示される前記第１の情報又は前記第２の情報に基づいて生成した前記バイアス電圧を、前記第１～第Ｋのアンプ群のうちの対応するアンプ群に供給する第１～第Ｋのサブバイアス回路と、 （構成Ｅ１） 所定の一定電流からなる基準電流を生成し、生成した前記基準電流を前記第１～第Ｋのサブバイアス回路に送出する電流源と、を含み、 （構成Ｅ２） 前記第１～第Ｋのサブバイアス回路の各々は、 前記基準電流を受け、前記基準電流に基づいて基準バイアス電圧を生成し、前記バイアス電圧制御信号が前記第１の情報を示す場合には前記基準バイアス電圧に前記第１の情報に基づく調整を施すことにより前記第１の電圧値を有する前記バイアス電圧を得る一方、前記バイアス電圧制御信号が前記第２の情報を示す場合には前記基準バイアス電圧に前記第２の情報に基づく調整を施すことにより前記第２の電圧値を有する前記バイアス電圧を得る電圧調整部を含み、 （構成Ｆ） 前記クロック信号の前記エッジの時点から第１の期間の経過時点までの間は、前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧を生成し、前記第１の期間の経過時点で前記バイアス電圧の電圧値を前記第２の情報で表される前記第２の電圧値に切り替えることを特徴とする （構成Ｘ） 表示ドライバ。 ＜参考図＞ 【図１】 ［図：0001429535000001.jpg］ 【図２】 ［図：0001429535000002.jpg］ 【図３】 ［図：0001429535000003.jpg］ イ 課題・作用効果等に関連する明細書の発明の詳細な説明の記載 本願明細書の発明の詳細な説明の記載のうち、発明が解決しようとする課題及び作用効果等に関連する記載を抜粋すると、次の記載がある。 「【技術分野】 【０００１】 本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ及び当該表示ドライバを含む半導体装置に関する。 【背景技術】 【０００２】 表示デバイスとしての例えば液晶表示パネル又は有機ＥＬパネルを駆動する表示ドライバには、映像信号によって表される輝度レベルに対応した階調電圧を増幅して、表示デバイスのソースラインに供給する複数の出力アンプが含まれている。 【０００３】 また、近年の表示デバイスの大画面化、高精細化に伴い、出力アンプに対して、出力電圧の立ち上がり又は立ち下がり時間の短縮化、いわゆる高スルーレート化が望まれている。ところで、出力アンプは、例えばオペアンプからなり、自身の差動段に流す電流を増やすことによりスルーレートを高くすることができるが、その分だけ電力消費量が増加するという問題が生じる。 【０００４】 そこで、表示ドライバ内に出力アンプと同様な電気特性を有するダミーアンプを設け、当該ダミーアンプを動作させた際の出力レベルの遷移期間の間だけ出力アンプの差動段に流す電流を増加して高スルーレート化を図る技術が提案された（例えば、特許文献１参照）。 【先行技術文献】 【特許文献】 【０００５】 【特許文献１】特開２０１２－２７１２７号公報 【発明の概要】 【発明が解決しようとする課題】 【０００６】 しかしながら、上記した技術を採用した場合には、表示ドライバ内にダミーアンプを設けなければならないので、その分だけドライバのサイズが大きくなる。 【０００７】 また、このダミーアンプ自体が出力アンプと同様な電力を消費するので、低省電力化の妨げになる。更に、製造バラツキに伴い、ダミーアンプから出力された電圧の遷移期間と、出力アンプから出力された電圧の遷移期間とに誤差が生じた場合には、上記したようなスルーレートの切換を正しい時点で行うことができなくなる。これにより、確実に、電力消費量を低減させ且つ表示デバイスを高速に駆動することが困難になる。 【０００８】 そこで、本発明は、装置規模の増加を抑えて、低消費電力で且つ高速に表示デバイスを駆動することが可能な表示ドライバ及び半導体装置を提供することを目的とする。 …（中略）… 【発明の効果】 【００１１】 本発明に係る表示ドライバでは、クロック信号のエッジのタイミングで供給される階調電圧を増幅して駆動電圧を生成するアンプの動作電流を、クロック信号のエッジの時点から第１の期間の経過時点までの間は、この経過時点以降よりも高くする。 【００１２】 これにより、高速応答が要求される駆動電圧の立ち上がり又は立ち下がり区間中はアンプのスルーレートを高くすることが可能となるので、駆動電圧の立ち上がり又は立ち下がり時間の短縮を図ることができる。一方、第１の期間の経過時点以降の電圧値が一定となる区間では、アンプの動作電流を低くすることが可能となるので、低消費電力化を図ることができる。 【００１３】 よって、階調電圧を増幅するアンプと共にこのアンプと同様な特性のダミーアンプを設け、当該ダミーアンプを動作させることで駆動電圧の遷移期間を検出する装置に比べて、小規模な構成で、確実に低消費電力且つ高速に表示デバイスを駆動することが可能となる。」 「 【００９５】 図６は、図３に示す制御信号生成部ＳＧが生成するバイアス電圧制御信号ＰＷＲＣの一例と、アンプＡＰ１～ＡＰｒのうちのＡＰ１の内部に流れる動作電流の推移と、を表すタイムチャートである。」 「【図６】 ［図：0001429535000004.jpg］ 」 「 【００９６】 ここで、切換タイミングレジスタＣＲＧには、図６に示すようにクロック信号ＣＬＫの立ち上がりエッジの時点から、高スルーレート期間Ｔｓｔ（以下、高ＳＲ期間Ｔｓｔとも称する）経過した時点を切換タイミングとして表す切換タイミング情報ＴＧが記憶されているものとする。尚、高ＳＲ期間Ｔｓｔは、例えばアンプＡＰに入力された階調電圧が最低輝度を表す状態から最高輝度を表す状態に遷移した際に、駆動電圧Ｇが最低輝度を表す電圧値から、最高輝度を表す電圧値に遷移するまでに掛かる時間に、所定のマージン期間を加えた期間である。 【００９７】 図６において、制御信号生成部ＳＧは、先ず、クロック信号ＣＬＫの立ち上がりエッジの時点Ｔｕから、切換タイミング情報ＴＧにて示される高ＳＲ期間Ｔｓｔに亘り、以下のバイアス電圧制御信号ＰＷＲＣを生成し、これをサブバイアス回路ＳＢ１に供給する。すなわち、制御信号生成部ＳＧは、バイアス電圧情報Ｂｓ１にて示される電圧値、つまり各アンプを高スルーレート化する電圧値を有するバイアス電圧をサブバイアス回路ＳＢ１側で生成させる為のバイアス電圧制御信号ＰＷＲＣを生成する。例えば、制御信号生成部ＳＧは、３つのトランジスタＱ３～Ｑ５を全てオン状態に設定することを表す、信号レベルＬＶａを有するバイアス電圧制御信号ＰＷＲＣを生成し、これをサブバイアス回路ＳＢ１に供給する。 【００９８】 かかるバイアス電圧制御信号ＰＷＲＣに応じて、サブバイアス回路ＳＢ１の電圧調整部ＶＣＮは、合成電流Ｉｔ（Ｉ３＋３・Ｉｃ）をノードＬ３に送出することにより、基準バイアス電圧ＶＱの電圧値を調整する。サブバイアス回路ＳＢ１は、電圧値の調整が施された基準バイアス電圧ＶＱに基づき、バイアス電圧情報Ｂｓ１にて示されている電圧値に対応した電圧値を有するバイアス電圧ＶＢＨ１～３、ＶＢＬ１～３を生成し、アンプＡＰ１～ＡＰｒに供給する。 【００９９】 そして、当該高ＳＲ期間Ｔｓｔが経過した時点Ｔｄ以降、次のクロック信号ＣＬＫの立ち上がりエッジの時点までの間に亘り、制御信号生成部ＳＧは、以下のバイアス電圧制御信号ＰＷＲＣを生成する。すなわち、制御信号生成部ＳＧは、バイアス電圧情報Ｂｓ２にて示されている電圧値、つまり各アンプを低消費電力化させる電圧値を有するバイアス電圧をサブバイアス回路ＳＢ１側で生成させる為のバイアス電圧制御信号ＰＷＲＣを生成する。 【０１００】 例えば、制御信号生成部ＳＧは、３つのトランジスタＱ３～Ｑ５を全てオフ状態に設定することを表す、信号レベルＬＶｂを有するバイアス電圧制御信号ＰＷＲＣを生成し、これをサブバイアス回路ＳＢ１に供給する。 【０１０１】 かかるバイアス電圧制御信号ＰＷＲＣによると、サブバイアス回路ＳＢ１の電圧調整部ＶＣＮは、電流Ｉ３によって生成された基準バイアス電圧ＶＱに対して電圧値を変更する調整は行わない。よって、この際、サブバイアス回路ＳＢ１は、電流Ｉ３のみによって生成された基準バイアス電圧ＶＱに基づき、バイアス電圧情報Ｂｓ２にて示されている電圧値に対応した電圧値を有するバイアス電圧ＶＢＨ１～３、ＶＢＬ１～３を生成し、アンプＡＰ１～ＡＰｒに供給する。 【０１０２】 上記動作によれば、図６に示すように、クロック信号ＣＬＫの立ち上がり時点Ｔｕから高ＳＲ期間Ｔｓｔの間に、各アンプＡＰの差動段ＤＦＰ、及びカレントミラー段ＣＭＲに流れる動作電流は、高ＳＲ期間Ｔｓｔの経過時点以降に流れる動作電流に比べて大きい。 【０１０３】 これにより、高速応答が要求される駆動電圧の立ち上がり又は立ち下がり区間中は、アンプＡＰのスルーレートが高くなるので、アンプＡＰから出力される駆動電圧の立ち上がり又は立ち下がり時間も短くなる。 【０１０４】 一方、高ＳＲ期間Ｔｓｔが経過した時点Ｔｄから次のクロック信号ＣＬＫの立ち上がりエッジの時点までの間に、アンプＡＰの差動段ＤＦＰ及びカレントミラー段ＣＭＲに流れる動作電流は、図６に示すように高ＳＲ期間Ｔｓｔ内で流れた動作電流よりも小さい。 【０１０５】 これにより、高速応答が要求されない駆動電圧の電圧値一定区間中は、アンプＡＰで消費される電力が少なくなる。 【０１０６】 よって、出力アンプ部１３３によれば、アンプＡＰ１～ＡＰｎの他にダミーアンプを設け、このダミーアンプを動作させることで駆動電圧の遷移期間を検出する装置に比べて、小規模な構成で、確実に低消費電力且つ高速に表示デバイス２０を駆動することが可能となる。 【０１０７】 また、図３に示す構成によれば、電圧遷移時バイアス設定レジスタＲＧ１及び出力一定時設定レジスタＲＧ２に、所望とするバイアス電圧の電圧値を示す情報（Ｂｓ１、Ｂｓ２）を記憶しておけば、サブバイアス回路ＳＢ内でその電圧値を有するバイアス電圧（ＶＢＨ１～３、ＶＢＬ１～３）が生成される。 【０１０８】 よって、アンプＡＰ１～ＡＰｎに対する製品出荷前のバイアス電圧の調整が容易に為されると共に、製品出荷後でも、適宜、当該バイアス電圧の電圧値を変更することにより、省電力モード、及び高速（通常）モードに夫々対応することが可能となる。」 (２) 引用文献１の記載事項及び引用発明の認定 ア 引用文献１に記載された事項 原査定の拒絶の理由において引用された、本願の出願前に発行された文献である特開２００４－２９３１６号公報（以下「引用文献１」という。）には、次の記載がある（なお、当合議体により、後記ウの引用発明の認定に直接用いる記載に下線を付した。）。 (ア) 【０００１】、【０００２】、【図４】 「【０００１】 【発明の属する技術分野】 本発明はアクティブマトリックス方式の液晶表示装置およびその駆動回路に関する。 【０００２】 【従来の技術】 アクティブマトリックス方式の液晶表示装置の液晶表示モジュールは、図４に示すように、液晶パネル（ＬＣＤパネル）１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）３およびデータ側駆動回路（以下、データ側ドライバという）４とを具備している。液晶パネル１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、対向基板電極に所定の電圧（以下、コモン電圧Ｖｃｏｍという）を供給するとともに、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。ここで、画像を中間調表示（階調表示）するために各画素電極には所定の電圧として可変の電圧（以下、階調電圧という）が印加される。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。」 「【図４】 ［図：0001429535000005.jpg］ 」 (イ) 【０００５】～【００１４】、【図５】～【図９】 「【０００５】 データ側ドライバ４により各画素電極を駆動するとき、液晶固有の特性から対向基板電極の電位に対して交流駆動する必要がある。代表的な交流駆動方法として、データ側ドライバ４からの階調電圧を１走査線を駆動する期間（以下、１水平期間という）ごとにコモン電圧Ｖｃｏｍに対して正電圧と負電圧を、１走査線単位で切り換えるライン反転駆動法や、１画素電極単位で切り換えるドット反転駆動法がある。ライン反転駆動法は、データ側ドライバ４からの階調電圧を、例えば、＋５Ｖ以下の低電圧に設定し、コモン電圧Ｖｃｏｍを１水平期間ごとに変化させることにより極性反転して交流駆動する方法である。これに対して、ドット反転駆動法は、コモン電圧Ｖｃｏｍを一定電圧に固定し、データ側ドライバ４からの階調電圧としてコモン電圧Ｖｃｏｍに対して、極性が正の電圧（以下、正極性階調電圧という）と、極性が負の電圧（以下、負極性階調電圧という）をそれぞれ対称となるように設定して、正極性階調電圧と負極性階調電圧を１水平期間ごとに交互に供給する方法である。例えば、６４階調表示の場合、正極性階調電圧ＶＰ１～ＶＰ６４としてＶｃｏｍ＜ＶＰ６４＜…＜ＶＰ１、および負極性階調電圧ＶＮ１～ＶＮ６４としてＶｃｏｍ＞ＶＮ６４＞…＞ＶＮ１で、正極性階調電圧ＶＰ１～ＶＰ６４と負極性階調電圧ＶＮ１～ＶＮ６４とがコモン電圧Ｖｃｏｍに対してそれぞれ対称に設定される。そして、正極性階調電圧ＶＰ１～ＶＰ６４のうちのひとつの階調電圧ＶＰｘと、負極性階調電圧ＶＮ１～ＶＮ６４のうちのひとつの階調電圧ＶＮｘとが１水平期間ごとに交互に供給される。 【０００６】 以下に、データ側ドライバ４の従来例について、ドット反転駆動法を用いたデータ側ドライバ１００を図５に示して説明する。データ側ドライバ１００は、３８４本のデータ線に対応して、画像データとしてｎ（ｎは２以上の整数）ビット、例えば、ｎ＝６ビットのデータ信号ＤＡＴＡを供給することにより、２のｎ乗＝６４階調の正極性および負極性階調電圧ＶＰ１～ＶＰ６４、ＶＮ１～ＶＮ６４のうちデータ信号ＤＡＴＡの論理に対応した１つの階調電圧ＶＰｘ、ＶＮｘを３８４本の各データ線に奇数線と偶数線とで極性が互い違いとなるようにして１水平期間ごとに交互に出力するもので、データ線３８４本に対応してｎビットのデータ信号ＤＡＴＡをシリアル／パラレル変換し、さらに階調電圧ＶＰｘ、ＶＮｘにデジタル／アナログ変換して出力する前段回路部１０と、データ線３８４本に対応して前段回路部１０の出力が接続される３８４個のボルテージホロワ接続の演算増幅器２０と、演算増幅器２０の出力が接続される出力スイッチ回路部３０と、各演算増幅器２０にバイアス電流を供給するバイアス回路部４０とを備えている。」 「【図５】 ［図：0001429535000006.jpg］ 」 「【０００７】 前段回路部１０は、図６に示すように、主回路として、シフトレジスタ１１、データレジスタ１２、データラッチ１３、レベルシフタ１４およびＤＡコンバータ１５を有している。シフトレジスタ１１は、例えば、６４ビット双方向性でシフト方向切換え信号Ｒ／Ｌにより、例えば、右シフト・スタートパルス入出力ＳＴＨＲが選択され、１水平期間ごとに、クロック信号ＣＬＫのエッジでスタートパルスＳＴＨＲの“Ｈ”レベルを読込み、データ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、データレジスタ１２に供給する。データレジスタ１２は、１水平期間ごとに、シフトレジスタ１１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６ビット×６ドット（ＲＧＢ×２）の３６ビット幅で供給されるデータ線３８４本に対応する１走査線分のデータ信号ＤＡＴＡを取込む。データラッチ１３は、１水平期間ごとに、データレジスタ１２に取込まれた１走査線分のデータ信号ＤＡＴＡをストローブ信号ＳＴＢの立ち上がりに同期して保持するとともにレベルシフタ１４に一括供給する。レベルシフタ１４は、１水平期間ごとに、データラッチ１３からのデータ信号ＤＡＴＡを電圧レベルを高めてＤＡコンバータ１５に供給する。ＤＡコンバータ１５は、データ線３８４本に対応して、１水平期間ごとに、データ線の奇数線と偶数線とで極性が互い違いとなるようにして、階調電圧ＶＰｘ、ＶＮｘを各演算増幅器２０に供給する。」 「【図６】 ［図：0001429535000007.jpg］ 」 「【０００８】 各演算増幅器２０は、図７に示すように、差動段２１と出力段２２とを有し、差動段２１は、演算増幅器２０内にバイアス電流を流すために、バイアス回路部４０の後述するＰチャネルＭＯＳトランジスタＱ２５にミラー接続されるＰチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２７にミラー接続されるＮチャネルＭＯＳトランジスタＱ２とを含み、出力段２２は、立ち上がり波形と立ち下がり波形を出力するためのＰチャネルＭＯＳトランジスタＱ３とＮチャネルＭＯＳトランジスタＱ４とを含んでいる。各演算増幅器２０は、１水平期間ごとに、供給された階調電圧ＶＰｘ、ＶＮｘを駆動能力を高めて、データ線の奇数線と偶数線とで極性が互い違いとなるようにして、出力スイッチ回路部３０に供給する。」 「【図７】 ［図：0001429535000008.jpg］ 」 「【０００９】 出力スイッチ回路部３０は、各演算増幅器２０の出力端に接続された３８４個のＣＭＯＳトランスファゲート３１を有し、ストローブ信号ＳＴＢがＰチャネルゲートとインバータ３２を介してＮチャネルゲートとに供給され、ストローブ信号ＳＴＢの立ち上がりに同期して各トランスファゲート３１がオフ制御され各演算増幅器２０の出力端がハイインピーダンスとなり、ストローブ信号ＳＴＢの立ち下がりに同期して、各トランスファゲート３１はオン制御され、各演算増幅器２０の出力端が各データ線に接続される。 【００１０】 バイアス回路部４０は、図８に示すように、バイアス電流源４１とバイアス電圧取出し回路４２とを備えている。バイアス電流源４１は、相異なるオン抵抗Ｒ１、Ｒ２（Ｒ１＞Ｒ２）を有する並列接続のバイアス電流源用ＰチャネルＭＯＳトランジスタＱ２１、Ｑ２２と、インバータ４３とを有している。ＭＯＳトランジスタＱ２１、Ｑ２２は、ソースを高電圧側端子ＶＤＤに接続し、ドレインをバイアス電圧取出し回路４２に接続している。ＭＯＳトランジスタＱ２１のゲートとインバータ４３を介したＭＯＳトランジスタＱ２２のゲートには、バイアス切り換え信号ＢＩＣが供給される。」 「【図８】 ［図：0001429535000009.jpg］ 」 「【００１１】 バイアス電圧取出し回路４２は、バイアス電流源４１と低電圧側端子ＶＳＳ間に接続されたＮチャネルＭＯＳトランジスタＱ２３と、ＭＯＳトランジスタＱ２３にミラー接続されたＮチャネルＭＯＳトランジスタＱ２４と、高電圧側端子ＶＤＤと低電圧側端子ＶＳＳ間にＭＯＳトランジスタＱ２４とで直列接続されたＰチャネルＭＯＳトランジスタＱ２５と、ＭＯＳトランジスタＱ２５にミラー接続されたＰチャネルＭＯＳトランジスタＱ２６と、高電圧側端子ＶＤＤと低電圧側端子ＶＳＳ間にＭＯＳトランジスタＱ２６とで直列接続されたＮチャネルＭＯＳトランジスタＱ２７とを有している。ＭＯＳトランジスタＱ２３は、ドレインをＭＯＳトランジスタＱ２１、Ｑ２２のドレインに接続し、ソースを低電圧側端子ＶＳＳに接続し、ドレインとゲートとを短絡させてダイオード接続している。ＭＯＳトランジスタＱ２４は、ドレインをＭＯＳトランジスタＱ２５のドレインに接続し、ソースを低電圧側端子ＶＳＳに接続し、ゲートをＭＯＳトランジスタＱ２３のゲートに接続している。ＭＯＳトランジスタＱ２５は、ソースを高電圧側端子ＶＤＤに接続し、ドレインとゲートとを短絡させＰバイアスとして演算増幅器２０のＰチャネルＭＯＳトランジスタＱ１にミラー接続している。ＭＯＳトランジスタＱ２６は、ソースを高電圧側端子ＶＤＤに接続し、ドレインをＭＯＳトランジスタＱ２７のドレインに接続し、ゲートをＭＯＳトランジスタＱ２５のゲートに接続している。ＭＯＳトランジスタＱ２７は、ソースを低電圧側端子ＶＳＳに接続し、ドレインとゲートとを短絡させＮバイアスとして演算増幅器２０のＮチャネルＭＯＳトランジスタＱ２にミラー接続している。 【００１２】 次に上記のバイアス回路部４０の動作を説明する。バイアス電流源４１に“Ｌ”レベルのバイアス切り換え信号ＢＩＣが供給されるとＭＯＳトランジスタＱ２１がオン制御されバイアス電流源４１の抵抗はＭＯＳトランジスタＱ２１のオン抵抗Ｒ１（＞Ｒ２）となり、バイアス電流源４１にはオン抵抗Ｒ１に対応した電流がオン抵抗Ｒ２に対応した場合より小さい電流で流れ、バイアス電圧取出し回路４２からはオン抵抗Ｒ２に対応した場合よりＰバイアス端子により小さい（ＶＤＤにより近い）バイアス電圧が供給され、Ｎバイアス端子により小さい（ＶＳＳにより近い）バイアス電圧が供給される。これにより、バイアス回路部４０は低バイアスに設定される。バイアス電流源４１に“Ｈ”レベルのバイアス切り換え信号ＢＩＣが供給されるとＭＯＳトランジスタＱ２２がオン制御されバイアス電流源４１の抵抗はＭＯＳトランジスタＱ２２のオン抵抗Ｒ２（＜Ｒ１）となり、バイアス電流源４１にはオン抵抗Ｒ２に対応した電流がオン抵抗Ｒ１に対応した場合より大きい電流で流れ、バイアス電圧取出し回路４２からはオン抵抗Ｒ１に対応した場合よりＰバイアス端子に、より大きい（ＶＤＤからより遠い）バイアス電圧が供給され、Ｎバイアス端子に、より大きい（ＶＳＳからより遠い）バイアス電圧が供給される。これにより、バイアス回路部４０は高バイアスに設定される。 【００１３】 次にデータ側ドライバ１００を液晶パネルに接続したときの動作を図９を参照して説明する。前段回路部１０に３８４本の各データ線に対応するｎビットのデータ信号ＤＡＴＡがシリアルに取り込まれ、内部で、パラレルに変換され、ストローブ信号ＳＴＢが時刻ｔ１に立ち上がると、この立ち上がりに同期して各データ線に対応する階調電圧ＶＰｘ、ＶＮｘにアナログ変換され、各演算増幅器２０に供給される。このとき、ストローブ信号ＳＴＢの立ち上がりに同期して出力スイッチ回路部３０の各トランスファゲート３１はオフ制御され、時刻ｔ２のストローブ信号ＳＴＢの立ち下がりまで各トランスファゲート３１はオフ制御された状態で各演算増幅器２０の出力がハイインピーダンスとなっている。また、このとき、バイアス回路部４０にストローブ信号ＳＴＢの立ち上がりに同期した“Ｈ”レベルのバイアス切り換え信号ＢＩＣが供給され、演算増幅器２０のバイアス電流がバイアス回路部４０で高バイアスに設定される。そして、ストローブ信号ＳＴＢが立ち下がると、これに同期して出力スイッチ回路部３０の各トランスファゲート３１はオン制御され、バイアス電流が高バイアスに設定された演算増幅器２０で各階調電圧ＶＰｘ、ＶＮｘの駆動能力を上げて出力Ｓ１、Ｓ２、…、Ｓ３８４として液晶パネルの対応する各データ線に供給される。そして、ストローブ信号ＳＴＢの立ち下がりから所定期間、例えば、ストローブ信号ＳＴＢのパルス幅分経過後に、バイアス回路部４０に“Ｌ”レベルのバイアス切り換え信号ＢＩＣが供給され、演算増幅器２０のバイアス電流がバイアス回路部４０で低バイアスに設定される。」 「【図９】 ［図：0001429535000010.jpg］ 」 「【００１４】 以上のように、ドット反転駆動により、負極性階調電圧ＶＮｘから正極性階調電圧ＶＰｘへの立ち上がり波形と正極性階調電圧ＶＰｘから負極性階調電圧ＶＮｘへの立ち下がり波形の電圧が交互に各データ線に出力されるとき、一定期間、演算増幅器２０のバイアス電流がバイアス回路部４０で高バイアスに設定され、演算増幅器２０から各データ線に高駆動電流が流れることにより、この立ち上がり波形および立ち下がり波形の傾きを急峻にして液晶パネルへの書き込みが正常に行なわれるようにしている。尚、この立ち上がり波形および立ち下がり波形の立ち上がりおよび立ち下がり時間は、液晶パネルの負荷が一定とした場合、演算増幅器２０のスルーレートにより決定され、正極性階調電圧ＶＰｘと負極性階調電圧ＶＮｘとの前後の電圧差が大きくなるほど長くなり、その電圧差が最大となるとき最長となるため、このスルーレートはこの最長時間を考慮して決定されている。また、この立ち上がり波形および立ち下がり波形は、バイアス電流が一定の場合、液晶パネルが大型化して各データ線の負荷が大きくなるに従い、または、演算増幅器に含まれるＭＯＳトランジスタのバイアス電流が小さくなるに従い、緩やかな傾きとなり、逆に液晶パネルの負荷が小さくなるに従い、または、演算増幅器に含まれるＭＯＳトランジスタのバイアス電流が大きくなるに従い急な傾きとなる。従って、液晶パネルへの書き込みが正常に行なわれ、かつ、バイアス電流による消費電流が小さくなる適正な立ち上がり波形および立ち下がり波形の傾きとなるように、液晶パネルの負荷の大きさに応じて演算増幅器２０のバイアス電流が高バイアスのときのバイアス回路部４０を設計して設定される。」 イ 引用文献１の記載から認定できる事項 前記ア(イ)で摘記した段落【０００８】の「各演算増幅器２０は、１水平期間ごとに、供給された階調電圧ＶＰｘ、ＶＮｘを駆動能力を高めて…（中略）…出力スイッチ回路部３０に供給する」との記載、段落【０００９】の「出力スイッチ回路部３０は、各演算増幅器２０の出力端に接続された３８４個のＣＭＯＳトランスファゲート３１を有し…（中略）…各トランスファゲート３１はオン制御され、各演算増幅器２０の出力端が各データ線に接続される。」との記載や、段落【００１３】の「バイアス電流が高バイアスに設定された演算増幅器２０で各階調電圧ＶＰｘ、ＶＮｘの駆動能力を上げて出力Ｓ１、Ｓ２、…、Ｓ３８４として液晶パネルの対応する各データ線に供給される」との記載、及び【図７】からみて、以下の技術事項が認定できる（以下「認定事項１」という。） ［認定事項１］ 「演算増幅器２０は、階調電圧ＶＰｘ、ＶＮｘを増幅して得た出力電圧Ｖｏｕｔを各データ線に供給すること。」 ウ 引用発明の認定 前記アにおいて摘記した事項及び前記イにおいて認定した事項を総合すると、引用文献１には、次の発明（以下「引用発明」という。）が記載されているものと認められる。なお、認定の根拠となる記載箇所等を括弧内に示した。 ＜引用発明＞ 「透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている液晶パネル１を具備する、液晶表示モジュールの各画素電極を駆動するデータ側ドライバであって、（【０００２】、【０００５】） ドット反転駆動法を用いたデータ側ドライバは、データ線３８４本に対応してｎビットのデータ信号ＤＡＴＡをシリアル／パラレル変換し、さらに階調電圧ＶＰｘ、ＶＮｘにデジタル／アナログ変換して出力する前段回路部１０と、データ線３８４本に対応して前段回路部１０の出力が接続される３８４個のボルテージホロワ接続の演算増幅器２０と、演算増幅器２０の出力が接続される出力スイッチ回路部３０と、各演算増幅器２０にバイアス電流を供給するバイアス回路部４０とを備えており、（【０００６】） 前段回路部１０は、データレジスタ１２、データラッチ１３、レベルシフタ１４およびＤＡコンバータ１５を有しており、データレジスタ１２は、１水平期間ごとに、データ線３８４本に対応する１走査線分のデータ信号ＤＡＴＡを取込み、データラッチ１３は、１水平期間ごとに、データレジスタ１２に取込まれた１走査線分のデータ信号ＤＡＴＡをストローブ信号ＳＴＢの立ち上がりに同期して保持するとともにレベルシフタ１４に一括供給し、レベルシフタ１４は、１水平期間ごとに、データラッチ１３からのデータ信号ＤＡＴＡを電圧レベルを高めてＤＡコンバータ１５に供給し、ＤＡコンバータ１５は、データ線３８４本に対応して、１水平期間ごとに、データ線の奇数線と偶数線とで極性が互い違いとなるようにして、階調電圧ＶＰｘ、ＶＮｘを各演算増幅器２０に供給し、（【０００７】） 各演算増幅器２０は、差動段２１と出力段２２とを有し、差動段２１は、演算増幅器２０内にバイアス電流を流すために、バイアス回路部４０のＰチャネルＭＯＳトランジスタＱ２５にミラー接続されるＰチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２７にミラー接続されるＮチャネルＭＯＳトランジスタＱ２とを含み、（【０００８】） バイアス回路部４０は、バイアス電流源４１とバイアス電圧取出し回路４２とを備えており、（【００１０】） バイアス電流源４１に“Ｌ”レベルのバイアス切り換え信号ＢＩＣが供給されると、バイアス電圧取出し回路４２からはＰバイアス端子により小さい（ＶＤＤにより近い）バイアス電圧が供給され、Ｎバイアス端子により小さい（ＶＳＳにより近い）バイアス電圧が供給され、これにより、バイアス回路部４０は低バイアスに設定され、バイアス電流源４１に“Ｈ”レベルのバイアス切り換え信号ＢＩＣが供給されると、バイアス電圧取出し回路４２からはＰバイアス端子に、より大きい（ＶＤＤからより遠い）バイアス電圧が供給され、Ｎバイアス端子に、より大きい（ＶＳＳからより遠い）バイアス電圧が供給され、これにより、バイアス回路部４０は高バイアスに設定され、（【００１２】） 前段回路部１０に３８４本の各データ線に対応するｎビットのデータ信号ＤＡＴＡがシリアルに取り込まれ、内部で、パラレルに変換され、ストローブ信号ＳＴＢが時刻ｔ１に立ち上がると、この立ち上がりに同期して各データ線に対応する階調電圧ＶＰｘ、ＶＮｘにアナログ変換され、各演算増幅器２０に供給され、このとき、バイアス回路部４０にストローブ信号ＳＴＢの立ち上がりに同期した“Ｈ”レベルのバイアス切り換え信号ＢＩＣが供給され、演算増幅器２０のバイアス電流がバイアス回路部４０で高バイアスに設定され、ストローブ信号ＳＴＢが立ち下がると、これに同期して出力スイッチ回路部３０の各トランスファゲート３１はオン制御され、バイアス電流が高バイアスに設定された演算増幅器２０で各階調電圧ＶＰｘ、ＶＮｘの駆動能力を上げて出力Ｓ１、Ｓ２、…、Ｓ３８４として液晶パネルの対応する各データ線に供給され、ストローブ信号ＳＴＢの立ち下がりから所定期間、例えば、ストローブ信号ＳＴＢのパルス幅分経過後に、バイアス回路部４０に“Ｌ”レベルのバイアス切り換え信号ＢＩＣが供給され、演算増幅器２０のバイアス電流がバイアス回路部４０で低バイアスに設定され、（【００１３】） 演算増幅器２０は、階調電圧ＶＰｘ、ＶＮｘを増幅して得た出力電圧Ｖｏｕｔを各データ線に供給し、（認定事項１） ドット反転駆動により、負極性階調電圧ＶＮｘから正極性階調電圧ＶＰｘへの立ち上がり波形と正極性階調電圧ＶＰｘから負極性階調電圧ＶＮｘへの立ち下がり波形の電圧が交互に各データ線に出力されるとき、一定期間、演算増幅器２０のバイアス電流がバイアス回路部４０で高バイアスに設定され、演算増幅器２０から各データ線に高駆動電流が流れることにより、この立ち上がり波形および立ち下がり波形の傾きを急峻にして液晶パネルへの書き込みが正常に行なわれるようにしており、この立ち上がり波形および立ち下がり波形の立ち上がりおよび立ち下がり時間は、液晶パネルの負荷が一定とした場合、演算増幅器２０のスルーレートにより決定され、正極性階調電圧ＶＰｘと負極性階調電圧ＶＮｘとの前後の電圧差が大きくなるほど長くなり、その電圧差が最大となるとき最長となるため、このスルーレートはこの最長時間を考慮して決定されている、（【００１４】） データ側ドライバ。」 (３) 引用文献２、４、５の記載事項及び技術事項等の認定 ア 引用文献２に記載された事項及び引用文献２技術事項の認定 (ア) 引用文献２に記載された事項 原査定の拒絶の理由において引用された、本願の出願前に発行された文献である特開２０１３－１６２１４５号公報（以下「引用文献２」という。）には、次の記載がある。なお、下線は当合議体が付したものであり、以下同様である。 「【発明の詳細な説明】 【技術分野】 【０００１】 本発明は、入力信号を増幅して出力信号を生成するアンプ、並びに、これを用いた負荷駆動装置、液晶表示装置、及び、テレビに関する。 …（中略）… 【発明が解決しようとする課題】 【０００５】 近年、液晶表示パネル１２０の高精細化や大型化により、液晶画素１２１を駆動するソースアンプ１１１の省電力化と高速化の両立が求められている。しかしながら、ソースアンプ１１１を安定して高速に駆動するためには、ソースアンプ１１１の内部回路に大きなバイアス電流を流す必要があるので、ソースアンプ１１１の省電力化を実現することができず、延いては、液晶駆動装置１１０全体の消費電力を増大する結果を招いていた。 【０００６】 本発明は、本願の発明者らにより見出された上記の問題点に鑑み、省電力化と高速化を両立することが可能なアンプ、並びに、これを用いた負荷駆動装置、液晶表示装置、及びテレビを提供することを目的とする。」 「【００２８】 ＜第１実施形態＞ 図１は、液晶表示装置の第１実施形態を示すブロック図である。第１実施形態の液晶表示装置１は、液晶駆動装置１０と、液晶表示パネル２０と、を有する。」 「【図１】 ［図：0001429535000011.jpg］ 」 「【００２９】 液晶駆動装置１０は、映像ソース（不図示）から入力される映像信号Ｓ０に基づいて液晶表示パネル２０を駆動するモノリシック半導体集積回路装置（いわゆるソースドライバＩＣ）であり、ロジック部１１と、オシレータ１２と、レベルシフタ１３と、階調電圧生成部１４と、ＤＡＣ［digital analog converter］１５と、ソースアンプ１６と、バイアス電流制御部１７と、を含む。 【００３０】 ロジック部１１は、データラッチ１１１と、タイミングコントローラ１１２と、レジスタ１３と、を含むデジタル信号処理装置（マイコンなど）である。ロジック部１１は、オシレータ１２から供給されるシステムクロック信号ＣＬＫを用いて動作する。なお、図１では明示されていないが、ロジック部１１は、液晶駆動装置１０の外部と信号授受を行うためのインタフェイス部（例えば２線式のＩ２Ｃインタフェイス部）も備えている。 【００３１】 データラッチ１１１は、映像信号Ｓ０をｎビットパラレルのデータ信号Ｓ１としてレベルシフタ１３にラッチ出力する。 【００３２】 タイミングコントローラ１１２は、データラッチ１１１の動作タイミングを制御する。また、タイミングコントローラ１１２は、バイアス電流制御部１７の動作タイミングを制御するためのバイアス電流制御信号Ｓ２を生成する。また、タイミングコントローラ１１２は、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給可否を制御するためのアンプイネーブル信号Ｓ３を生成する。 【００３３】 レジスタ１１３は、バイアス電流Ｉｒｅｆを可変制御するために必要となる設定データＳ４（後述する電流値Ｉａ及びＩｂや期間Ｔ１及びＴ２をユーザが任意に調整するための設定データ）を格納する。なお、レジスタ１１３に格納された設定データＳ４は、バイアス電流制御部１７によって読み出される。 【００３４】 オシレータ１２は、一定周波数のシステムクロック信号ＣＬＫを生成してロジック部１１に供給する。 【００３５】 レベルシフタ１３は、データラッチ１１１からラッチ出力されるデータ信号Ｓ１をＤＡＣ１４への入力に適した信号レベルにシフトさせる。 【００３６】 階調電圧生成部１４は、電源電圧の印加端と接地端との間に接続された抵抗ラダーを用いて、ｍ階調（ただしｍ＝２ｎ）の離散的な階調電圧Ｖ１～Ｖｍを生成する。 【００３７】 ＤＡＣ１５は、デジタルのデータ信号Ｓ１からアナログの入力電圧Ｖｉを生成する。より具体的に述べると、ＤＡＣ１５は、データ信号Ｓ１のデジタル値（１０進数表記で０～２ｎ－１）に応じて階調電圧Ｖ１～Ｖｍのいずれか一つを選択し、これを入力電圧Ｖｉとして出力する。 【００３８】 ソースアンプ１６は、入力電圧Ｖｉを増幅して液晶表示パネル２０への出力電圧Ｖｏを生成する。なお、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給可否は、アンプイネーブル信号Ｓ３に基づいて制御される。具体的に述べると、アンプイネーブル信号Ｓ３がイネーブル時の論理レベル（例えばハイレベル）であるときには、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給が許可される。逆に、アンプイネーブル信号Ｓ３がディセーブル時の論理レベル（例えばローレベル）であるときには、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給が禁止される。 【００３９】 バイアス電流制御部１７は、タイミングコントローラ１１２から入力されるバイアス電流制御信号Ｓ３と、レジスタ１１３から読み出される設定データＳ４に基づいて、ソースアンプ１６に流れるバイアス電流Ｉｒｅｆを可変制御する。バイアス電流制御部１７の構成及び動作については、後ほど詳細に説明する。」 (イ) 引用文献２技術事項の認定 前記(ア)において摘記した事項を総合すると、引用文献２には次の技術事項（以下「引用文献２技術事項」という。）が記載されているものと認められる。 ＜引用文献２技術事項＞ 「表示装置のソースドライバにおいて、アンプに流れるバイアス電流を制御する場合に、アンプに流れるバイアス電流を可変制御するために必要となる電流値や期間をユーザが任意に調整するための設定データをレジスタに格納すること。」 イ 引用文献４に記載された事項及び引用文献４技術事項の認定 (ア) 引用文献４に記載された事項 原査定の拒絶の理由において引用された、本願の出願前に発行された文献である特開２０１５－２０３８３１号公報（以下「引用文献４」という。）には、次の記載がある。 「【特許請求の範囲】 【請求項１】 複数のソースアンプと、前記ソースアンプのそれぞれに入力レベルを供給する複数の階調レベル選択回路と、前記階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路と、前記複数のソースアンプのバイアス電流を調整するバイアス制御回路とを備え、 前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への前記階調レベル生成回路からの階調線の配線長に基づいて調整する、表示駆動回路。 【請求項２】 請求項１において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループに分けられ、前記バイアス制御回路は、前記グループ毎に、ソースアンプのバイアス電流を調整する、表示駆動回路。 …（中略）… 【請求項４】 請求項１において、前記バイアス制御回路は、前記複数のソースアンプとの間でカレントミラーを構成し、前記複数のソースアンプは、前記カレントミラーの電流増幅率がそれぞれ調整されることができる、表示駆動回路。 【請求項５】 請求項４において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループに分けられ、前記バイアス制御回路は、前記グループ毎に、前記カレントミラーの電流増幅率を設定可能なレジスタを有する、表示駆動回路。 【請求項６】 請求項２において、前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を制御するバイアス供給回路を前記グループ毎に備え、前記ソースアンプのバイアス電流は前記グループ毎に調整されることができる、表示駆動回路。 【請求項７】 請求項６において、前記バイアス制御回路は、１個の基準電流源と、各グループに対応する前記バイアス供給回路とを含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記カレントミラーはグループ毎に電流増幅率を調整されることができる、表示駆動回路。」 「【０００１】 本発明は、表示駆動回路及び表示ドライバＩＣ（Integrated Circuit）に関し、特に高精細の表示パネルに接続される表示駆動回路及び表示ドライバＩＣに好適に利用できるものである。 【０００２】 表示パネルに接続されてそのソース電極を駆動する表示ドライバＩＣは、表示パネルの高解像度、高精細化に伴い、ソース電極の負荷が増大し、合せてソース出力チャネル数が増加している。液晶表示（ＬＣＤ：Liquid Crystal Display）パネルなどの表示パネルは、複数の走査電極（ゲート電極とも呼ばれる）と複数の信号電極（ソース電極とも呼ばれる）を備え、その交点に画素容量（液晶容量）を備える。表示の解像度は画素の数であり、ライン数（ゲート電極数）と１ライン当たりの画素数（ソース電極数に対応）の積によって規定される。表示ドライバＩＣは、表示パネルの１辺に実装されるので、ライン数（ゲート電極数）の増加に伴って、遠端の画素容量までの配線長が長くなり配線抵抗が大きくなる。また、遠端と近端の画素容量では、配線抵抗の大きさの差が大きくなる。このような背景により、表示ドライバＩＣでは、表示パネルの高解像度、高精細化に伴って、ソース電極の負荷が増大している。 【０００３】 特許文献１には、このような表示ドライバＩＣのソース電極駆動回路（ソースアンプ）に好適であり、駆動能力を維持したまま消費電力を削減することが可能な容量性負荷駆動回路が開示されている。ソース電極駆動回路において、駆動対象の容量性負荷までの距離（配置）に基づいて、スルーレートが調整される。 …（中略）… 【０００６】 特許文献１においては、ソース電極駆動回路（ソースアンプ）から表示パネル上の負荷容量（画素容量）までの配線抵抗については考慮されているが、表示ドライバＩＣ内部の配線抵抗については考慮されていない。表示ドライバＩＣでは、表示パネルのソース電極に接続される端子が配置される辺に沿って、多数のソース電極駆動回路（ソースアンプ）が配置される。ソースアンプは、供給される複数の階調電圧から画像データに基づいて１つの階調電圧を選択または複数の階調電圧から中間的な階調電圧を生成して、接続されるソース電極を駆動するアナログ電圧を出力する。このとき、チップサイズの増加に伴い、階調電圧を各ソースアンプに供給する階調線等のチップ内配線は長配線化する。長配線化が進むと階調線、電源ラインが高抵抗化し、各々の供給回路から近端側と遠端側のソースアンプで、階調線レベル復帰時間や電源ドロップからの復帰時間に差が生じることがわかった。これに伴って、階調線の供給回路から近端側に配置されるソースアンプのスルーレートと、遠端側に配置されるソースアンプのスルーレートに差が発生し、表示パネルの輝度特性にばらつきを生じさせる恐れがあることがわかった。 【０００７】 本発明の目的は、表示ドライバＩＣのチップサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることである。 …（中略）… 【００１０】 すなわち、本発明の一実施の形態は、複数のソースアンプと、それぞれに入力レベルを供給する複数の階調レベル選択回路と、階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路と、ソースアンプのバイアス電流を調整するバイアス制御回路とを備える表示駆動回路または表示ドライバＩＣである。バイアス制御回路は、各ソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への階調レベル生成回路からの階調線の配線長に基づいて調整する。階調線の配線抵抗に起因する階調線レベル復帰時間の差を相殺するように、各ソースアンプのバイアス電流が調整され、各ソースアンプのスルーレートは、全てのソースアンプで均等になるように調整される。」 「【発明を実施するための形態】 【００１４】 １．実施の形態の概要 先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。 【００１５】 〔１〕＜階調線の配線長に基づいてバイアス制御されるソースアンプ＞ 本願において開示される代表的な実施の形態は、複数のソースアンプ（４＿１～４＿ｎ）と、前記ソースアンプのそれぞれに入力レベルを供給する複数の階調レベル選択回路（５＿１～５＿ｎ）と、前記階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路（１３）と、前記複数のソースアンプのバイアス電流を調整するバイアス制御回路（１４）とを備える、表示駆動回路（１）であって、以下のように構成される。前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への前記階調レベル生成回路からの階調線の配線長に基づいて調整する。 【００１６】 これにより、表示ドライバＩＣ（１）のチップサイズが増大したときにも、全てのソースアンプ（４＿１～４＿ｎ）のスルーレートが均等になるように調整し、表示パネル（２）のライン内での輝度特性を揃えることができる。階調レベル生成回路（１３）から各ソースアンプまでの階調線の配線長（ 配線抵抗）に起因する階調線レベル復帰時間の差を相殺するように、各ソースアンプのバイアス電流を制御することができ、全てのソースアンプのスルーレートが均等になるように調整することができるからである。 【００１７】 〔２〕＜ブロック毎にバイアス電流を調整＞ 項１において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループ（Ｌ１～Ｌ４，Ｒ１～Ｒ４）に分けられ、前記バイアス制御回路は、前記グループ毎に、ソースアンプのバイアス電流を調整する。 【００１８】 これにより、バイアス制御回路が簡略化され、ソースアンプのバイアスを制御するために追加される回路の規模や、追加される配線の面積を、抑えることができる。 …（中略）… 【００２３】 〔５〕＜ソースアンプのバイアス電流増幅率を調整するレジスタ＞ 項４において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループ（Ｌ１～Ｌ４，Ｒ１～Ｒ４）に分けられ、前記バイアス制御回路は、前記グループ毎に、前記カレントミラーの電流増幅率を設定可能なレジスタ（２１＿Ｌ１～２１＿Ｌ４，２１＿Ｒ１～２１＿Ｒ４）を有する。 【００２４】 これにより、項２と同様にバイアス制御回路が簡略化され、ソースアンプのバイアスを制御するために追加される回路の規模や、追加される配線の面積を、抑えることができ、各グループのソースアンプのバイアス電流は、レジスタに設定されるディジタル値によってブロック（グループ）毎に制御される。 【００２５】 〔６〕＜ブロック毎のバイアス制御回路＞ 項２において、前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を制御するバイアス供給回路（３１＿Ｌ１～３１＿Ｌ４，３１＿Ｒ１～３１＿Ｒ４）を前記グループ毎に備え、前記ソースアンプのバイアス電流は前記グループ毎に調整されることができる。 【００２６】 これにより、項２と比較してバイアス制御回路から複数のソースアンプへのバイアス制御配線の数は増えるが、ソースアンプ自体は従来と同様となり、本発明を実施するためのソースアンプの回路規模の増加を抑えることができる。 【００２７】 〔７〕＜ブロック毎のバイアス制御回路（基準電流源を共有）＞ 項６において、前記バイアス制御回路は、１個の基準電流源（３０）と、各グループに対応する前記バイアス供給回路（３１＿Ｌ１～３１＿Ｌ４，３１＿Ｒ１～３１＿Ｒ４）とを含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記カレントミラーはグループ毎に電流増幅率を調整されることができる。 【００２８】 これにより、簡略なバイアス制御回路が提供される。各ブロック（グループ）に対応するバイアス供給回路の電流増幅率は、例えばブロック（グループ）毎に設けられたレジスタ（２２＿Ｌ１～２２＿Ｌ４，２２＿Ｒ１～２２＿Ｒ４）によって設定される。」 「【００６５】 図４は、ソースアンプバイアス制御回路１４の構成例を示す回路図である。ソースアンプバイアス制御回路１４は、基準電流源３０とバイアス供給回路３１によって構成される。基準電流源３０は電流源３００とＮチャネルＭＯＳＦＥＴ（ＭＮ０）によって構成され、バイアス供給回路３１は、２個のＮチャネルＭＯＳＦＥＴ、ＭＮ９とＭＮ１０と、２個のＰチャネルＭＯＳＦＥＴ、ＭＰ９とＭＰ１０とによって構成される。ＭＮ０とＭＮ９によってカレントミラーが構成され、ＭＮ９のサイズを可変とすることにより、流源３００によって規定される電流値が、ＭＮ０とＭＮ９のサイズ（相互コンダクタンス）の比にしたがって増幅されて、バイアス供給回路３１に供給される。バイアス供給回路３１もまた、ＭＰ９とＭＰ１０とによってカレントミラーが構成され、後述のソースアンプ４の差動段等に対して、バイアス線ＢＩＰ１とＢＩＮ１によりＰチャネル側とＮチャネル側のバイアス電圧をそれぞれ供給する。」 「【図４】 ［図：0001429535000012.jpg］ 」 「【００６６】 図５は、ソースアンプ４の構成例を示す回路図である。ソースアンプ４は、差動段と中間段と出力段からなる演算増幅器であり、出力Ｖｏｕｔが差動入力の一方にフィードバックされて、ボルテージフォロワアンプが構成されている。差動段は、３個のＰチャネルＭＯＳＦＥＴ、ＭＰ１～ＭＰ３と、３個のＮチャネルＭＯＳＦＥＴ、ＭＮ１～ＭＮ３とによって構成される。ＭＰ１とＭＮ１にはバイアス線ＢＩＰ１とＢＩＮ１がそれぞれ接続され、ソースアンプバイアス制御回路１４のＭＰ９とＮＮ１０との間でカレントミラーを構成して、ソースアンプ４にバイアス電流を与えるテール電流源として機能する。一方の差動入力であるＭＰ２とＭＮ２のゲート端子にはＶｏｕｔからのフィードバックが接続され、他方の差動入力であるＭＰ３とＭＮ３のゲート端子には、Ｖｉｎが入力される。中間段は、４個のＰチャネルＭＯＳＦＥＴ、ＭＰ４～ＭＰ７と、４個のＮチャネルＭＯＳＦＥＴ、ＭＮ４～ＭＮ７とによって構成される。ＭＰ４とＭＰ６とＭＮ６とＭＮ４で構成されるレールと、ＭＰ５とＭＰ７とＭＮ７とＭＮ５で構成されるレールとの２本のレールが、同じ電流値の電流を流すように構成され、差動段への２つの入力ＶｉｎとＶｏｕｔの差に従って、差動段から入力される電流と、差動段に引き抜かれる電流とによって、差動電圧が生成され出力段へ出力される。ＭＰ６とＭＮ６、ＭＰ７とＭＮ７は、それぞれゲート端子への入力が図示を省略されているが、これらのゲート端子は例えば一定電圧に固定され、ＭＰ６とＭＮ６、ＭＰ７とＭＮ７がそれぞれ負荷抵抗として機能するように構成されている。出力段は、１個のＰチャネルＭＯＳＦＥＴ、ＭＰ８と、１個のＮチャネルＭＯＳＦＥＴ、ＭＮ８と、それぞれのドレイン端子とゲート端子の間に接続されたフィードバック容量ＣｐとＣｎとによって構成される。中間段から入力される差動電圧を電流増幅して、Ｖｏｕｔを出力する。」 「【図５】 ［図：0001429535000013.jpg］ 」 「【００７８】 〔実施形態２〕 図８は、実施形態２及び実施形態３のソースアンプブロック４０の構成例を示す回路図である。図７と同様に、ソースアンプブロック４０の右側の４ブロック（領域）Ｒ１～Ｒ４のみが示され、ブロック（領域）Ｒ１の１個のソースアンプ４の差動段のみが示され、中間段と出力段、及び他のソースアンプは省略されている。図７のソースアンプブロック４０ではバイアス線ＢＩＰ１とＢＩＮ１がそれぞれすべてのソースアンプに共通に接続されるが、本実施形態２である図８のソースアンプブロック４０では、それぞれのブロック（領域）Ｒ１～Ｒ４に対応して、それぞれ独立のバイアス線ＢＩＰ１１～ＢＩＰ１４とＢＩＮ１１～ＢＩＮ１４が接続されている。個々のソースアンプ４は、図５に示されるソースアンプ４と同じ回路構成である。」 「【図８】 ［図：0001429535000014.jpg］ 」 「【００７９】 図９は、実施形態２のソースアンプバイアス制御回路１４の構成例を示す回路図である。図４に示されるソースアンプバイアス制御回路１４とは異なり、１個の基準電流源３０と各ブロック（領域）Ｒ１～Ｒ４にそれぞれ対応する、バイアス供給回路３１＿Ｒ１～３１＿Ｒ４とレジスタ２２＿Ｒ１～２２＿Ｒ４によって構成される。ブロック（領域）Ｌ１～Ｌ４に対応するバイアス供給回路３１＿Ｌ１～３１＿Ｌ４とレジスタ２２＿Ｌ１～２２＿Ｌ４は、図示が省略されている。各バイアス供給回路３１＿Ｒ１～３１＿Ｒ４は同じ回路で構成され、代表して３１＿Ｒ１のみが図示される。バイアス供給回路３１＿Ｒ１は、図４に示されるバイアス供給回路３１のＭＮ９に代えて、６個のＮチャネルＭＯＳＦＥＴ、ＭＮ９ａとＭＮ９ｂとＭＮ９ｃとＭＮ９ｓａとＭＮ９ｓｂとＭＮ９ｓｃとが設けられている。ＭＮ９ａとＭＮ９ｂとＭＮ９ｃのゲート端子には基準電流源３０のＭＮ０のドレイン端子とゲート端子からの配線が接続されて、ＭＮ０とのカレントミラーが構成され、ＭＮ９ａとＭＮ９ｂとＭＮ９ｃは、それぞれのサイズＷｎａ／Ｌｎａ、Ｗｎｂ／Ｌｎｂ、Ｗｎｃ／Ｌｎｃに応じて、ＭＰ９に流れる電流に比例する電流値の電流源として機能する。ＭＮ９ｓａとＭＮ９ｓｂとＭＮ９ｓｃは、それぞれＭＮ９ａとＭＮ９ｂとＭＮ９ｃに接続され、スイッチとして機能する。電流源として機能するＭＮ９ａとＭＮ９ｂとＭＮ９ｃのうちのどれが、ＭＰ９に接続されるかが、Ｒ１用レジスタ２２＿Ｒ１から供給される制御信号によって制御される。Ｒ１用レジスタ２２＿Ｒ１から供給される制御信号をｂｎａ、ｂｎｂ、ｂｎｃとし、それぞれがアサートされるとき値「１」をとり、ネゲートされるとき値「０」をとるとすると、ＢＩＰ１１によって規定されるソースアンプ４のバイアス電流は、基準電流源３０のＭＮ０に流れる電流に対して、以下の比例定数によって規定される。」 「【図９】 ［図：0001429535000015.jpg］ 」 「【００８０】 ｂｎａ×Ｗｎａ／Ｌｎａ＋ｂｎｂ×Ｗｎｂ／Ｌｎｂ＋ｂｎｃ×Ｗｎｃ／Ｌｎｃ ＭＰ１０とＭＮ１０に流れる電流もこれがミラーされているので、ＢＩＮ１１によって規定されるソースアンプ４のバイアス電流も同様である。ソースアンプ４のバイアス電流は、３ビットの制御値によって調整され、８階調から全てのスイッチがオフされる場合を除く残り７階調で制御される。 【００８１】 ブロック（領域）Ｒ１～Ｒ４のそれぞれに対応して、レジスタ２２＿Ｒ１～２２＿Ｒ４とバイアス供給回路３１＿Ｒ１～３１＿Ｒ４と、バイアス線ＢＩＰ１１～ＢＩＰ１４とＢＩＮ１１～ＢＩＮ１４が設けられているので、ブロック（領域）Ｒ１～Ｒ４のソースアンプ４のバイアス電流は、ブロック（領域）毎にそれぞれ独立に制御することができる。 【００８２】 これにより、本実施形態２によっても、ソースアンプブロック４０において、階調レベル生成回路１３から近端側のブロック（領域）のソースアンプ４のバイアス電流を小さくし遠端側のバイアス電流を大きくすることによって、すべてのソースアンプ４＿１～４＿ｎでのスルーレートを概ね均等にするように調整することができる。したがって、表示駆動回路（表示ドライバＩＣ）１の長手方向のサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることができる。 【００８３】 図７を引用して説明した実施形態１では、全てのソースアンプ４＿１～４＿ｎにトランジスタを追加したが、本実施形態では、バイアス線の配線数は増えるものの、ソースアンプ４には素子を追加する必要はなく、全体として追加するトランジスタの数を少なく抑えることができる。 【００８４】 なお、レジスタ２２＿Ｒ１～２２＿Ｒ４とレジスタ２２＿Ｌ１～２２＿Ｌ４（不図示）は、ソースアンプバイアス制御回路１４内に設けられても良いし、他の回路ブロック、例えば制御部８に設けられてもよい。また、レジスタ２２＿Ｒ１～２２＿Ｒ４に格納される制御値を３ビットとして説明したのは一例に過ぎず、ビット数は任意に変更することができる。 【００８５】 図１１は、実施形態２のソースアンプブロック４０の右側の各ブロック（領域）Ｒ１～Ｒ４の配置及びソースアンプバイアス制御回路１４からのバイアス線ＢＩＮ１１～ＢＩＮ１４の配線の一例を模式的に示す説明図である。Ｐチャネル側のバイアス線ＢＩＰ１１～ＢＩＰ１４の配線は、図示されるバイアス線ＢＩＮ１１～ＢＩＮ１４の配線と同様であるが、図示は省略されている。ソースアンプブロック４０の左側の各ブロック（領域）Ｌ１～Ｌ４についても図示される右側と同様であるが、図示は省略されている。抵抗Ｒ１１１～Ｒ１１４，Ｒ１２２～Ｒ１２４，Ｒ１３３～Ｒ１３４，Ｒ１４４は、バイアス線ＢＩＮ１１～ＢＩＮ１４の配線抵抗を模式的に示している。実際は分布定数であるが、集中定数の抵抗として示される。抵抗Ｒ１１１～Ｒ１１４の値は、ブロック（領域）Ｒ１の長手方向の幅に相当する配線長によって決まる同じ値となる。抵抗ＲＲ１２２～Ｒ１２４，Ｒ１３３～Ｒ１３４，Ｒ１４４の値も同様に、ブロック（領域）Ｒ２，Ｒ３，Ｒ４の長手方向の幅に相当する配線長によってそれぞれ決まる同じ値となる。ＢＩＮ１１～ＢＩＮ１４の配線抵抗は、それぞれ、Ｒ１１１のみ、Ｒ１１２＋Ｒ１２２、Ｒ１１３＋Ｒ１２３＋Ｒ１３３、Ｒ１１４＋Ｒ１２４＋Ｒ１３４＋Ｒ１４４となる。配線抵抗は、近端程小さく遠端ほど大きい。」 「【図１１】 ［図：0001429535000016.jpg］ 」 「【００８６】 図１２は、図１１に示されるレイアウト（配置・配線）におけるバイアス電流の分布を示すグラフである。横軸はソースアンプバイアス制御回路１４からの距離であり、縦軸にはソースアンプ４のバイアス電流の値が、模式的に示される。バイアス電流が全てのソースアンプ４＿１～４＿ｎについて同じ値である場合には、階調レベル生成回路１３に近いブロック（領域）Ｒ１から順に遠いブロック（領域）Ｒ４に向かって、ソースアンプ４のスルーレートは低下する。これを相殺して概ね均等のスルーレートにするために、バイアス電流は、近いブロック（領域）Ｒ１から順に遠いブロック（領域）Ｒ４に向かって大きくなるように設定される。」 「【図１２】 ［図：0001429535000017.jpg］ 」 「【００８７】 これにより、すべてのソースアンプ４＿１～４＿ｎでのスルーレートを概ね均等にするような方向で調整することができる。」 (イ) 引用文献４技術事項の認定 前記(ア)において摘記した事項を総合すると、引用文献４には、実施形態２として次の技術事項（以下「引用文献４技術事項」という。）が記載されているものと認められる（特に、段落【００７８】、【００７９】、【図８】、【図９】を参照）。 ＜引用文献４技術事項＞ 「階調線の供給回路から近端側に配置されるソースアンプのスルーレートと、遠端側に配置されるソースアンプのスルーレートの差による表示パネルの輝度特性のばらつきを防止し、ソースアンプのスルーレートを均一になるようにするために、複数のソースアンプを、階調線の配線長に基づいて複数のグループＲ１～Ｒ４に分け、ソースアンプバイアス制御回路１４は、それぞれのグループ毎にバイアス電圧を供給するバイアス供給回路３１＿Ｒ１～３１＿Ｒ４を有し、ソースアンプバイアス制御回路１４は、１個の基準電流源３０と、各グループＲ１～Ｒ４に対応するバイアス供給回路３１＿Ｒ１～３１＿Ｒ４とを含んで構成され、基準電流源３０は電流源３００とＭＯＳＦＥＴであるＭＮ０から構成され、前記バイアス供給回路３１＿Ｒ１～３１＿Ｒ４のそれぞれは、基準電流源３０に設けられたＭＮ０とバイアス供給回路３１＿Ｒ１～３１＿Ｒ４のそれぞれに設けられたＭＯＳＦＥＴであるＭＮ９ａ～ＭＮ９ｃとによってカレントミラーを構成し、前記カレントミラーは、ＭＮ９ａ～ＭＮ９ｃのそれぞれに接続されたＭＮ９ｓａ～ＭＮ９ｓｃのそれぞれをスイッチとして機能させることで、グループごとにカレントミラーの電流増幅率を調整し、ソースアンプのグループごとのバイアス電流を調整すること。」 ウ 引用文献５に記載された事項及び技術常識１の認定 (ア) 引用文献５に記載された事項 当審において新たに引用する、本願の出願前に発行された文献である特開２００３－２５６０５７号公報（以下「引用文献５」という。）には、次の記載がある。 「【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、１つの電流源からｎ個のセルに定電流を供給する定電流供給回路に関する。 【０００２】 【従来の技術】図２は、１つの出力端子を有する電流源に対して並列に配置された３個の同形状・同回路のセルに定電流を供給する従来の定電流供給回路を説明するための図である。電流源１の出力端子は、各電流供給先のセル２６、２７、２８上を直線的に接続する配線によって、各セル２６、２７、２８内に設けられたｎ－ＭＯＳトランジスタ２０、２２、２４の入力端子に接続されている。また、各ｎ－ＭＯＳトランジスタ２０、２２、２４は各セル２６、２７、２８の内部回路へ電流を供給するための電流供給用ｎ－ＭＯＳトランジスタ２１、２３、２５とカレントミラー回路を構成している。即ち、各ｎ－ＭＯＳトランジスタ２０、２２、２４に電流源１から供給される電流と同じ電流が、カレントミラー回路を構成する各電流供給用ｎ－ＭＯＳトランジスタ２１、２３、２５にも流れることになる。」 「【図２】 ［図：0001429535000018.jpg］ 」 「【０００３】続いて、従来の定電流供給回路の動作について説明する。まず各セル２６、２７、２８へ供給する電流Ｉのセル数分の電流３Ｉが電流源１から出力される。電流源１から出力された電流３Ｉは、各セル２６、２７、２８のｎ－ＭＯＳトランジスタ２０、２２、２４にＩづつ分配供給される。各ｎ－ＭＯＳトランジスタ２０、２２、２４に定電流Ｉが流れると、各ｎ－ＭＯＳトランジスタ２０、２２、２４とカレントミラー回路を構成している電流供給用ｎ－ＭＯＳトランジスタ２１、２３、２５にもｎ－ＭＯＳトランジスタ２０、２２、２４に流れる電流と同じ定電流Ｉが流れ、各セル２６、２７、２８の内部回路に定電流Ｉが供給される。」 (イ) 技術常識１の認定 前記(ア)に摘記した引用文献５の記載事項に例示されるように、次の技術事項は、当業者にとって技術常識であったと認められる。（以下「技術常識１」という。） ＜技術常識１＞ 「カレントミラー回路を含むｎ個のセルに定電流を供給する際に、１つの電流源から各セルに直接電流を供給してもよいこと。」 (４) 本件補正発明と引用発明の対比 ア 対比分析 本件補正発明と引用発明を対比する。 (ア) 構成Ｘの観点 構成Ｘは、「第１～第Ｎ（Ｎは２以上の整数）のデータラインを有する表示デバイスを駆動する表示ドライバ」である。 ａ 引用発明の「データ側ドライバ」は、液晶パネル１の半導体基板上の各画素電極を駆動するものであり、当該半導体基板上には、各画素電極へ印加する階調電圧を送る「データ線」３８４本が配線されている。 ｂ 引用発明の「データ側ドライバ」、「液晶パネル１」及び「データ線」は、それぞれ本件補正発明の「表示ドライバ」、「表示デバイス」及び「データライン」に相当する。 ｃ よって、本件補正発明と引用発明は、「第１～第Ｎ（Ｎは２以上の整数）のデータラインを有する表示デバイスを駆動する表示ドライバ」の発明である点で一致する。 (イ) 構成Ａの観点 構成Ａは、「映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片をクロック信号のエッジのタイミングで出力するデータ取込部」を含むことである。 ａ 引用発明の「前段回路部１０」は「データレジスタ１２」、「データラッチ１３」を有し、「データレジスタ１２」は、１水平期間ごとに、データ線３８４本に対応する１走査線分のデータ信号ＤＡＴＡを取込み、「データラッチ１３」は、１水平期間ごとに、データレジスタ１２に取込まれた１走査線分のデータ信号ＤＡＴＡをストローブ信号ＳＴＢの立ち上がりに同期して保持するとともにレベルシフタ１４に一括供給するものである。 ｂ 引用発明の「各画素電極へ印加する階調電圧を送るデータ線」である「データ線３８４本に対応する１走査線分のデータ信号ＤＡＴＡ」のそれぞれは、本件補正発明の「映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片」に相当する。 ｃ 前記ａで述べたように、引用発明の「データレジスタ１２」及び「データラッチ１３」は、全体として前記データ信号ＤＡＴＡを取込み、ストローブ信号ＳＴＢの立ち上がりに同期して保持するとともにレベルシフタ１４に一括供給するものであるから、本件補正発明の「データ取込部」に相当する。 ｄ 引用発明の「ストローブ信号ＳＴＢ」と本件補正発明の「クロック信号」は、「タイミングを規定する信号」である点で共通するところ、引用発明の「ストローブ信号ＳＴＢの立ち上がりに同期して」「レベルシフタ１４に一括供給する」ことと、本件補正発明の「クロック信号のエッジのタイミングで出力する」ことは、「タイミングを規定する信号のエッジのタイミングで出力する」という点で共通する。 ｅ よって、本件補正発明と引用発明は、「映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片を、タイミングを規定する信号のエッジのタイミングで出力するデータ取込部」を含む点で共通する。 ｆ 上記ａ～ｅの検討結果をまとめると、本件補正発明と引用発明は、構成Ａの観点について、次の(ａ)の点において一致し、以下の(ｂ)の点において相違する。 (ａ) 構成Ａの観点についての一致点 「映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片を、タイミングを規定する信号のエッジのタイミングで出力するデータ取込部」を含む点。 (ｂ) 構成Ａの観点についての相違点 データ取込部が第１～第Ｎの画素データ片を出力するタイミングを規定する信号が、本件補正発明においては、「クロック信号」であるのに対して、引用発明においては、ストローブ信号ＳＴＢである点。 (ウ) 構成Ｂの観点 構成Ｂは、「前記データ取込部から出力された前記第１～第Ｎの画素データ片を第１～第Ｎの階調電圧に変換する階調電圧生成部」を含むことである。 ａ 引用発明の「前段回路部１０」の「レベルシフタ１４」及び「ＤＡコンバータ１５」は、レベルシフタ１４において、データラッチ１３からの１走査線分のデータ信号ＤＡＴＡの電圧レベルを高めてＤＡコンバータ１５に供給し、ＤＡコンバータ１５において、階調電圧ＶＰｘ、ＶＮｘを各演算増幅器２０に供給するものであり、デジタル信号であるデータ信号ＤＡＴＡを、アナログ信号である階調電圧に変換しているから、本件補正発明の「階調電圧生成部」に相当する。 ｂ よって、本件補正発明と引用発明は、「前記データ取込部から出力された前記第１～第Ｎの画素データ片を第１～第Ｎの階調電圧に変換する階調電圧生成部」を含む点で一致する。 (エ) 構成Ｃの観点 構成Ｃは、「前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧を前記第１～第Ｎのデータラインに供給する第１～第Ｎのアンプ」を含むことである。 ａ 引用発明の「３８４個のボルテージホロワ接続の演算増幅器２０」は、「データ線３８４本に対応して前段回路部１０の出力が接続される」ものであるところ、「前段回路部１０」の「ＤＡコンバータ１５」により変換された３８４個の階調電圧ＶＰｘ、ＶＮｘを増幅するものである。 ｂ そうすると、引用発明の「データ線３８４本に対応」した「３８４個のボルテージホロワ接続の演算増幅器２０」は、「第１～第Ｎのデータラインに供給する第１～第Ｎのアンプ」に相当する。 ｃ そして、引用発明の「３８４個のボルテージホロワ接続の演算増幅器２０」は、「階調電圧ＶＰｘ、ＶＮｘを増幅して得た出力電圧Ｖｏｕｔを各データ線に供給」するものであることを踏まえると、引用発明の３８４個の階調電圧ＶＰｘ、ＶＮｘを増幅して得た３８４個の「出力電圧Ｖｏｕｔ」は、本件補正発明の「前記第１～第Ｎのデータラインに供給」される「前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧」に相当する。 ｄ よって、本件補正発明と引用発明は、「前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧を前記第１～第Ｎのデータラインに供給する第１～第Ｎのアンプ」を備える点で一致する。 (オ) 構成Ｄ０、Ｄ１の観点 構成Ｄ０は、「前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部」を含むことであり、構成Ｄ１は、「バイアス電圧生成部」が「前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報と、を記憶するレジスタ」を含むことである。 ａ 引用発明の「バイアス回路部４０」は、“Ｌ”レベルのバイアス切り換え信号ＢＩＣが供給されると、バイアス電圧取出し回路４２からはＰバイアス端子及びＮバイアス端子に、より小さいバイアス電圧が供給され、演算増幅器２０のバイアス電流が低バイアスに設定され、“Ｈ”レベルのバイアス切り換え信号ＢＩＣが供給されると、バイアス電圧取出し回路４２からはＰバイアス端子及びＮバイアス端子に、より大きいバイアス電圧が供給され、演算増幅器２０のバイアス電流が高バイアスに設定されるものである。 ｂ ここで、引用発明の「演算増幅器２０のバイアス電流」は、本件補正発明の「アンプ」の「動作電流」に相当するところ、引用発明において「演算増幅器２０のバイアス電流が高バイアスに設定される」ことは、本件補正発明において「前記動作電流の電流値を第１の電流値に設定する」ことに相当し、引用発明において「演算増幅器２０のバイアス電流が低バイアスに設定され［る］」ことは、本件補正発明において「前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する」ことに相当する。 ｃ また、引用発明の「バイアス電流」を設定する「バイアス電圧」は、本件補正発明の「動作電流の電流値」を「設定」する「バイアス電圧」に相当するところ、引用発明の「より大きいバイアス電圧」の値は、本件補正発明の「前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値」としての「第１の電圧値」に相当し、引用発明の「より小さいバイアス電圧」の値は、本件補正発明の「前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値」としての「第２の電圧値」に相当する。 ｄ そして、引用発明における「“Ｈ”レベルのバイアス切り換え信号ＢＩＣ」及び「“Ｌ”レベルのバイアス切り換え信号ＢＩＣ」は、それぞれ本件補正発明の「第１の電圧値を表す第１の情報」及び「第２の電圧値を表す第２の情報」に相当する。 ｅ さらに、引用発明の「バイアス回路部４０」には「バイアス切り換え信号ＢＩＣ」を供給する何らかの回路が接続されているものと認められる（以下便宜上、「ＢＩＣ用回路」ということがある。さらに、「ＢＩＣ用回路」と「バイアス回路部４０」を合わせて「引用発明バイアス回路部」ということがある。）。 ｆ 前記ａ～ｅを踏まえると、引用発明の「引用発明バイアス回路部」は、本件補正発明の「バイアス電圧生成部」と、「前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報」を供給する回路である点において共通するということができる。 ｇ 引用発明において、演算増幅器２０は、差動段２１と出力段２２とを有し、差動段２１は、演算増幅器２０内にバイアス電流を流すために、バイアス回路部４０のＰチャネルＭＯＳトランジスタＱ２５にミラー接続されるＰチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２７にミラー接続されるＮチャネルＭＯＳトランジスタＱ２とを含むものであるから、バイアス回路部４０からのバイアス電圧が、差動段２１の「ＰチャネルＭＯＳトランジスタＱ１」及び「ＮチャネルＭＯＳトランジスタＱ２」のゲートに供給されて、演算増幅器２０内にバイアス電流を流していることが理解される（引用文献１の図７及び図８を参照）。 ｈ そうすると、引用発明の「引用発明バイアス回路部」は、「演算増幅器２０のバイアス電流」を設定する「バイアス電圧」を生成して「演算増幅器２０」に供給する回路であるといえるから、本件補正発明の「前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部」に相当する。 ｉ よって、本件補正発明と引用発明は、「前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部」を備える点で一致する。 ｊ 一方で、本件補正発明の「バイアス電圧生成部」は、「第１の情報」と「第２の情報」とを記憶する「レジスタ」を含むことが特定されているが、引用発明の「バイアス切り換え信号ＢＩＣ」については、これを記憶する「レジスタ」が存在するのか、不明である。 ｋ 前記ａ～ｊの検討結果をまとめると、本件補正発明と引用発明は、構成Ｄ０及びＤ１の観点について、次の(ａ)の点において一致し、以下の(ｂ)の点において相違する。 (ａ) 構成Ｄ０及びＤ１の観点についての一致点 「前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部と、を含み」、前記バイアス電圧生成部が「前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報と」を供給する回路を有する点。 (ｂ) 構成Ｄ０及びＤ１の観点についての相違点 「第１の情報」と「第２の情報」について、 本件補正発明においては「レジスタ」がこれを記憶するのに対し、 引用発明においては、これら情報を記憶する「レジスタ」が存在するのか不明である点。 (カ) 構成Ｄ２、Ｄ３の観点 構成Ｄ２は、「前記第１～第Ｎのアンプは、夫々が複数の前記アンプからなる第１～第Ｋ（Ｋは２以上の整数）のアンプ群に群分けされて［いる］」ことであり、構成Ｄ３は、バイアス電圧生成部が「前記第１～第Ｋのアンプ群に夫々対応して設けられており、夫々が前記第１の情報及び前記第２の情報を示すバイアス電圧制御信号を個別に受け、前記バイアス電圧制御信号によって示される前記第１の情報又は前記第２の情報に基づいて生成した前記バイアス電圧を、前記第１～第Ｋのアンプ群のうちの対応するアンプ群に供給する第１～第Ｋのサブバイアス回路」を含むことである。 ａ 前記(オ)において説示したとおり、引用発明における「“Ｈ”レベルのバイアス切り換え信号ＢＩＣ」及び「“Ｌ”レベルのバイアス切り換え信号ＢＩＣ」は、それぞれ本件補正発明の「第１の電圧値を表す第１の情報」及び「第２の電圧値を表す第２の情報」に相当することを踏まえると、引用発明の「バイアス切り換え信号ＢＩＣ」は、本件補正発明の「前記第１の情報及び前記第２の情報を示すバイアス電圧制御信号」に相当するものと認められる。 ｂ そして、前記(オ)で検討したように、引用発明の「バイアス回路部４０」は、“Ｌ”レベルのバイアス切り換え信号ＢＩＣが供給されると、バイアス電圧取出し回路４２からはＰバイアス端子及びＮバイアス端子に、より小さいバイアス電圧が供給され、演算増幅器２０のバイアス電流が低バイアスに設定され、“Ｈ”レベルのバイアス切り換え信号ＢＩＣが供給されると、バイアス電圧取出し回路４２からはＰバイアス端子及びＮバイアス端子に、より大きいバイアス電圧が供給され、演算増幅器２０のバイアス電流が高バイアスに設定されるものであるから、引用発明の「バイアス回路部４０」は、本件補正発明の「サブバイアス回路」と、「前記第１の情報及び前記第２の情報を示すバイアス電圧制御信号」を「受け」、「前記バイアス電圧制御信号によって示される前記第１の情報又は前記第２の情報に基づいて生成した前記バイアス電圧を」、「アンプ群に供給する」「バイアス回路」である点において共通する。 ｃ 一方で、引用発明の「演算増幅器２０」は群分けされておらず、群ごとに「バイアス回路部４０」は設けられていないから、引用発明の「バイアス回路部４０」は、「前記第１～第Ｋのアンプ群に夫々対応して設けられ［る］」構成ではなく、１つの「バイアス回路部４０」が全ての演算増幅器２０に対応するものであって、また生成した前記バイアス電圧もまた、「前記第１～第Ｋのアンプ群のうちの対応するアンプ群に供給する第１～第Ｋのサブバイアス回路に送出」するものではなく、全ての演算増幅器２０に送出されるものである。 ｄ 上記ａ～ｃの検討結果をまとめると、本件補正発明と引用発明は、構成Ｄ２、Ｄ３の観点について、次の(ａ)の点において一致し、以下の(ｂ)の点において相違する。 (ａ) 構成Ｄ２、Ｄ３の観点についての一致点 「バイアス電圧生成部」が「前記第１の情報及び前記第２の情報を示すバイアス電圧制御信号を」「受け、前記バイアス電圧制御信号によって示される前記第１の情報又は前記第２の情報に基づいて生成した前記バイアス電圧を、」「アンプ群に供給する」「バイアス回路」を含む点。 (ｂ) 構成Ｄ２、Ｄ３の観点についての相違点 本件補正発明においては、 「前記第１～第Ｎのアンプは、夫々が複数の前記アンプからなる第１～第Ｋ（Ｋは２以上の整数）のアンプ群に群分けされ」、 「バイアス回路」が 「前記第１～第Ｋのアンプ群に夫々対応して設けられて［いる］」「第１～第Ｋのサブバイアス回路」であり、「夫々」がバイアス電圧制御信号を「個別に」受けるものであり、それぞれのサブバイアス回路が生成した「前記バイアス電圧を、前記第１～第Ｋのアンプ群のうちの対応するアンプ群に供給する」ものであるのに対し、 引用発明においては、複数の演算増幅器２０は群分けされておらず、「バイアス回路部４０」は全ての演算増幅器２０に対応して１つ設けられており、生成したバイアス電圧を全ての演算増幅器２０に供給する点。 (キ) 構成Ｅ１、Ｅ２の観点 ａ 構成Ｅ１は、「バイアス電圧生成部」が「所定の一定電流からなる基準電流を生成し、生成した前記基準電流を前記第１～第Ｋのサブバイアス回路に送出する電流源」を含むこと、構成Ｅ２は「前記第１～第Ｋのサブバイアス回路」の各々が「前記基準電流を受け、前記基準電流に基づいて基準バイアス電圧を生成し、前記バイアス電圧制御信号が前記第１の情報を示す場合には前記基準バイアス電圧に前記第１の情報に基づく調整を施すことにより前記第１の電圧値を有する前記バイアス電圧を得る一方、前記バイアス電圧制御信号が前記第２の情報を示す場合には前記基準バイアス電圧に前記第２の情報に基づく調整を施すことにより前記第２の電圧値を有する前記バイアス電圧を得る電圧調整部」を含むことである。 ｂ 引用発明は、そもそも複数のサブバイアス回路を持たないことから、上記構成Ｅ１のような「電流源」や、上記構成Ｅ２のような「電圧調整部」を有しないものである。 ｃ したがって、本件補正発明と引用発明は、構成Ｅ１、Ｅ２の観点について、以下のとおり相違する。 本件補正発明の「バイアス電圧生成部」が「所定の一定電流からなる基準電流を生成し、生成した前記基準電流を前記第１～第Ｋのサブバイアス回路に送出する電流源」を含み、「前記第１～第Ｋのサブバイアス回路」の各々が「前記基準電流を受け、前記基準電流に基づいて基準バイアス電圧を生成し、前記バイアス電圧制御信号が前記第１の情報を示す場合には前記基準バイアス電圧に前記第１の情報に基づく調整を施すことにより前記第１の電圧値を有する前記バイアス電圧を得る一方、前記バイアス電圧制御信号が前記第２の情報を示す場合には前記基準バイアス電圧に前記第２の情報に基づく調整を施すことにより前記第２の電圧値を有する前記バイアス電圧を得る電圧調整部」を含むのに対し、引用発明はこのような「電流源」や「電圧調整部」を有しない点。 (ク) 構成Ｆの観点 構成Ｆは、「サブバイアス回路」が「前記クロック信号の前記エッジの時点から第１の期間の経過時点までの間は、前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧を生成し、前記第１の期間の経過時点で前記バイアス電圧の電圧値を前記第２の情報で表される前記第２の電圧値に切り替えること」である。 ａ 引用発明においては、バイアス回路部４０にストローブ信号ＳＴＢの立ち上がりに同期した“Ｈ”レベルのバイアス切り換え信号ＢＩＣが供給され、演算増幅器２０のバイアス電流がバイアス回路部４０で高バイアスに設定され、ストローブ信号ＳＴＢの立ち下がりから所定期間、例えば、ストローブ信号ＳＴＢのパルス幅分経過後に、バイアス回路部４０に“Ｌ”レベルのバイアス切り換え信号ＢＩＣが供給され、演算増幅器２０のバイアス電流がバイアス回路部４０で低バイアスに設定されるものである（引用文献１の図９を参照）。 ｂ 引用発明においては、ストローブ信号ＳＴＢが立ち上がってから、ストローブ信号ＳＴＢの立ち下がりから所定期間、例えば、ストローブ信号ＳＴＢのパルス幅分経過するまでの期間に、“Ｈ”レベルのバイアス切り換え信号ＢＩＣが供給される期間が、本件補正発明の「第１の期間」に相当する。 そして、引用発明において、ストローブ信号ＳＴＢの立ち下がりから所定期間、例えば、ストローブ信号ＳＴＢのパルス幅分経過後に、バイアス回路部４０に“Ｌ”レベルのバイアス切り換え信号ＢＩＣが供給される期間が、本件補正発明の「第１の期間の経過時点」以降の期間に相当する。 ｃ 引用発明の「バイアス電流」を「高バイアス」に設定する「バイアス電圧」は、本件補正発明の「前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧」に相当し、引用発明の「バイアス電流」を「低バイアス」に設定する「バイアス電圧」は、本件補正発明の「前記第２の情報で表される前記第２の電圧値」を有する「バイアス電圧」に相当する。 ｄ 前記(イ)ｄで示したとおり、引用発明の「ストローブ信号ＳＴＢ」と本件補正発明の「クロック信号」は、「タイミングを規定する信号」である点で共通する。 ｅ よって、本件補正発明と引用発明は、構成Ｆの観点について、次の(ａ)の点において一致し、以下の(ｂ)の点において相違する。 (ａ) 構成Ｆの観点についての一致点 「バイアス電圧生成部」が「前記タイミングを規定する信号の前記エッジの時点から第１の期間の経過時点までの間は、前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧を生成し、前記第１の期間の経過時点で前記バイアス電圧の電圧値を前記第２の情報で表される前記第２の電圧値に切り替えること」 (ｂ) 構成Ｆの観点についての相違点 「前記タイミングを規定する信号」が、 本件補正発明においては、「クロック信号」であるのに対して、 引用発明においては、ストローブ信号ＳＴＢである点。 イ 一致点及び相違点 前記アの対比分析の検討結果を総合すると、本件補正発明と引用発明の一致点及び相違点は、それぞれ次に示すとおりである。 (ア) 一致点 第１～第Ｎ（Ｎは２以上の整数）のデータラインを有する表示デバイスを駆動する表示ドライバであって、 映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片を、タイミングを規定する信号のエッジのタイミングで出力するデータ取込部と、 前記データ取込部から出力された前記第１～第Ｎの画素データ片を第１～第Ｎの階調電圧に変換する階調電圧生成部と、 前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧を前記第１～第Ｎのデータラインに供給する第１～第Ｎのアンプと、 前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部と、を含み、 前記バイアス電圧生成部は、 前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報とを供給する回路を有し、 前記第１の情報及び前記第２の情報を示すバイアス電圧制御信号を受け、前記バイアス電圧制御信号によって示される前記第１の情報又は前記第２の情報に基づいて生成した前記バイアス電圧を、アンプ群に供給するバイアス回路を含み、 前記タイミングを規定する信号の前記エッジの時点から第１の期間の経過時点までの間は、前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧を生成し、前記第１の期間の経過時点で前記バイアス電圧の電圧値を前記第２の情報で表される前記第２の電圧値に切り替える、 表示ドライバ、である点。 (イ) 相違点 ａ 相違点１ 「第１の情報」と「第２の情報」について、 本件補正発明においては「レジスタ」がこれを記憶するのに対し、 引用発明においては、これら情報を記憶する「レジスタ」が存在するのか不明である点。 ｂ 相違点２ 本件補正発明においては、 「前記第１～第Ｎのアンプは、夫々が複数の前記アンプからなる第１～第Ｋ（Ｋは２以上の整数）のアンプ群に群分けされ」、 「バイアス回路」が 「前記第１～第Ｋのアンプ群に夫々対応して設けられて［いる］」「第１～第Ｋのサブバイアス回路」であり、「夫々」がバイアス電圧制御信号を「個別に」受けるものであり、それぞれのサブバイアス回路が生成した「前記バイアス電圧を、前記第１～第Ｋのアンプ群のうちの対応するアンプ群に供給する」ものであるのに対し、 引用発明においては、複数の演算増幅器２０は群分けされておらず、「バイアス回路部４０」は全ての演算増幅器２０に対応して１つ設けられており、生成したバイアス電圧を全ての演算増幅器２０に供給する点。 ｃ 相違点３ 本件補正発明の「バイアス電圧生成部」が「所定の一定電流からなる基準電流を生成し、生成した前記基準電流を前記第１～第Ｋのサブバイアス回路に送出する電流源」を含み、「前記第１～第Ｋのサブバイアス回路の各々は前記基準電流を受け、前記基準電流に基づいて基準バイアス電圧を生成し、前記バイアス電圧制御信号が前記第１の情報を示す場合には前記基準バイアス電圧に前記第１の情報に基づく調整を施すことにより前記第１の電圧値を有する前記バイアス電圧を得る一方、前記バイアス電圧制御信号が前記第２の情報を示す場合には前記基準バイアス電圧に前記第２の情報に基づく調整を施すことにより前記第２の電圧値を有する前記バイアス電圧を得る電圧調整部」を含むのに対し、引用発明はこのような「電流源」や「電圧調整部」を有しない点。 ｄ 相違点４ データ取込部が第１～第Ｎの画素データ片を出力するタイミングや、第１の情報で表される第１の電圧値を有するバイアス電圧の生成に係る第１の期間を開始するタイミングを規定する信号が、本願発明においては、「クロック信号」であるのに対して、引用発明においては、ストローブ信号ＳＴＢである点。 (５) 判断 ア 相違点１について (ア) 前記(３)ア(イ)で検討したように、「表示装置のソースドライバにおいて、アンプに流れるバイアス電流を制御する場合に、バイアス電流を可変制御するために必要となる電流値や期間をユーザが任意に調整するための設定データをレジスタに格納すること」は、引用文献２技術事項のように、本願の出願前に既に公知となっていた技術である。 (イ) ここで、一般に電子回路において、回路を制御するための情報を記憶しておくためにレジスタを利用することは、文献を提示するまでもなく技術常識であると認められるところ、引用発明においても、「バイアス切り換え信号ＢＩＣ」を入力情報として「バイアス回路部４０」の動作を制御することから（段落【００１２】を参照）、上記公知の技術を適用する契機はあるというべきである。 (ウ) してみれば、引用発明において、引用文献２技術事項を適用して、「“Ｈ”レベルのバイアス切り換え信号ＢＩＣ」及び「“Ｌ”レベルのバイアス切り換え信号ＢＩＣ」を記憶しておく「レジスタ」を設けることにより、相違点１に係る本件補正発明の構成とすることは、当業者が容易に想到できたことである。 イ 相違点２、３について 相違点２、３についてまとめて検討する。 (ア) 引用文献４技術事項について 前記(３)イ(イ)において認定したとおり、引用文献４には、次の引用文献４技術事項が記載されている。 ＜引用文献４技術事項＞ 「階調線の供給回路から近端側に配置されるソースアンプのスルーレートと、遠端側に配置されるソースアンプのスルーレートの差による表示パネルの輝度特性のばらつきを防止し、ソースアンプのスルーレートを均一になるようにするために、複数のソースアンプを、階調線の配線長に基づいて複数のグループＲ１～Ｒ４に分け、ソースアンプバイアス制御回路１４は、それぞれのグループ毎にバイアス電圧を供給するバイアス供給回路３１＿Ｒ１～３１＿Ｒ４を有し、ソースアンプバイアス制御回路１４は、１個の基準電流源３０と、各グループＲ１～Ｒ４に対応するバイアス供給回路３１＿Ｒ１～３１＿Ｒ４とを含んで構成され、基準電流源３０は電流源３００とＭＯＳＦＥＴであるＭＮ０から構成され、前記バイアス供給回路３１＿Ｒ１～３１＿Ｒ４のそれぞれは、基準電流源３０に設けられたＭＮ０とバイアス供給回路３１＿Ｒ１～３１＿Ｒ４のそれぞれに設けられたＭＯＳＦＥＴであるＭＮ９ａ～ＭＮ９ｃとによってカレントミラーを構成し、前記カレントミラーは、ＭＮ９ａ～ＭＮ９ｃのそれぞれに接続されたＭＮ９ｓａ～ＭＮ９ｓｃのそれぞれをスイッチとして機能させることで、グループごとにカレントミラーの電流増幅率を調整し、ソースアンプのグループ毎のバイアス電流を調整すること。」 (イ) 引用発明に引用文献４技術事項を適用する動機について 引用発明において、「ＢＩＣ用回路」と「バイアス回路部４０」を合わせた「引用発明バイアス回路部」は、「演算増幅器２０のバイアス電流」を設定する「バイアス電圧」を生成して「演算増幅器２０」に供給する回路であるといえるところ（前記(４)ア(オ)ｅ及びｈを参照）、引用文献１の【図５】に示された「バイアス回路部４０」と「演算増幅器２０」の配置からみて、引用発明においても、輝度特性のばらつきが生じないように、アンプのスルーレートを均一にすべき要請があることは明らかであるから、引用発明において、上記引用文献４技術事項を適用する動機があるといえる。 (ウ) 「アンプ群」の「群分け」と「サブバイアス回路」について 前記(イ)を踏まえると、引用発明において、引用文献４技術事項を適用することにより、「演算増幅器２０」を複数のグループに分け、換言すれば「第１～第Ｋ（Ｋは２以上の整数）のアンプ群に群分け」して、それぞれのアンプ群ごとに「バイアス回路部４０」を設けることは、当業者が容易に想到できたものであり、アンプ群ごとに設けられた「バイアス回路部４０」を「サブバイアス回路」と称することは、単なる称呼の問題にすぎない。 (エ) 「電流源」と「サブバイアス回路」の関係について ａ 引用文献４技術事項では、１個の基準電流源３０を流れる基準電流をそれぞれのバイアス供給回路３１＿Ｒ１～３１＿Ｒ４に反映させるにあたり、バイアス供給回路３１＿Ｒ１～３１＿Ｒ４の一部と、基準電流源３０の一部を構成するＭＯＳＦＥＴであるＭＮ０とがカレントミラーとなるような構成を採用している。 ｂ ここで、前記(３)ウ(イ)において技術常識１として認定したように「カレントミラー回路を含むｎ個のセルに定電流を供給する際に、１つの電流源から各セルに直接電流を供給してもよいこと」は技術常識であることを踏まえると、引用発明に引用文献４技術事項を適用して、基準電流を「バイアス回路部４０」に反映させるにあたって、「バイアス回路部４０」と基準電流源の一部を構成するＭＯＳＦＥＴとでカレントミラー構成とするのか、あるいは「バイアス回路部４０」にカレントミラー回路を設け、当該カレントミラー回路に直接電流源を接続する構成とするのかは、引用発明に引用文献４技術事項を具体的に適用する際の、課題を解決するための具体的手段における微差にすぎないというべきであって、当業者が適宜選択できた事項にすぎないものと認められる。 ｃ そうすると、Ｋ個のサブバイアス回路のそれぞれにカレントミラー回路を設けて、基準電流源からＫ個のサブバイアス回路のそれぞれに基準電流を送出するように構成することは、前記ｂにおいて検討した事項を踏まえると、当業者が適宜なし得た設計事項にすぎない。 (オ) 「基準バイアス電圧」の「生成」について 上記(エ)ｃにおいて述べた設計事項については、より具体的には、引用文献４技術事項のＭＮ０に相当する部分を基準電流源からそれぞれの「バイアス回路部４０」（サブバイアス回路）に移行させて、ＭＮ０とＭＮ９ａ～ＭＮ９ｃから構成されるようなカレントミラー回路を「バイアス回路部４０」（サブバイアス回路）内で構成することを意味するところ、その場合には、ＭＮ０におけるゲートソース電圧が、本件補正発明の「基準バイアス電圧」に相当することとなるから、「第１～第Ｋのサブバイアス回路の各々」が「前記基準電流を受け、前記基準電流に基づいて基準バイアス電圧を生成」するという構成が導かれる。 (カ) 「電流調整部」について ａ 引用発明の「バイアス回路部４０」に供給される「“Ｈ”レベルのバイアス切り換え信号ＢＩＣ」及び「“Ｌ”レベルのバイアス切り換え信号ＢＩＣ」は、それぞれ本件補正発明の「第１の電圧値を表す第１の情報」及び「第２の電圧値を表す第２の情報」に相当するものであるところ（前記(４)ア(オ)ｄ参照）、「バイアス回路部４０」が複数になった場合（Ｋ個のサブバイアス回路として構成された場合）にも同様に、この情報を用いることが自然であるといえる。 ｂ ここで、引用文献４技術事項は、「ＭＮ０とバイアス供給回路に設けられたＭＯＳＦＥＴであるＭＮ９ａ～ＭＮ９ｃとによってカレントミラーを構成し、前記カレントミラーは、ＭＮ９ａ～ＭＮ９ｃのそれぞれに接続されたＭＮ９ｓａ～ＭＮ９ｓｃのそれぞれをスイッチとして機能させることで、グループごとにカレントミラーの電流増幅率を調整し、ソースアンプのグループ毎のバイアス電流を調整」するものであるから、引用発明に引用文献４技術事項を適用した際には、「バイアス切り換え信号ＢＩＣ」は、引用文献４技術事項における「電流増幅率」を調整するために用いられることとなる。 ｃ ここでいう「電流増幅率」は、ＭＮ０のゲートソース電圧（「基準バイアス電圧」に相当）で定まるＭＮ０を流れる入力電流に対する、ＭＰ９を流れる出力電流としての増幅率を指すものと認められるから、「電流増幅率」を調整することは、「基準バイアス電圧」に「調整を施すことにより」「バイアス電圧を得る」ことを意味するものである。 ｄ そして、その際には、既に存在するＭＮ９ａ～ＭＮ９ｃのそれぞれに接続されたＭＮ９ｓａ～ＭＮ９ｓｃのスイッチを切り換えるために「バイアス切り換え信号ＢＩＣ」を用いることもあり得るであろうし、「“Ｈ”レベル」及び「“Ｌ”レベル」に相当するバイアス電圧を形成するために、新たなＭＯＳＦＥＴを準備し、「バイアス切り換え信号ＢＩＣ」によって新たに設けたＭＯＳＦＥＴをスイッチングする場合もあり得るものと認められるが、いずれにせよ、引用発明に引用文献４技術事項を適用した場合には、以下の(ａ)及び(ｂ)に示すようなバイアス電圧の調整が行われることになり、本件補正発明の「電圧調整部」に相当する構成が導かれることになる。 (ａ) 高バイアス電圧調整 個々の「バイアス回路部４０」（第１～第Ｋのサブバイアス回路の各々）は、「バイアス切り換え信号ＢＩＣ」が「“Ｈ”レベルのバイアス切り換え信号ＢＩＣ」を示す場合（「第１の情報を示す場合」に相当）には、ＭＮ０におけるゲートソース電圧（「基準バイアス電圧」に相当）で定まる電流に対する電流増幅率を調整することにより（「第１の情報に基づく調整を施すことにより」に相当）、「バイアス電流」を「高バイアス」に設定する「バイアス電圧」（「第１の電圧値を有する前記バイアス電圧」に相当）を得るようにバイアス電圧の調整を行うこと。 (ｂ) 低バイアス電圧調整 個々の「バイアス回路部４０」（第１～第Ｋのサブバイアス回路の各々）は、「バイアス切り換え信号ＢＩＣ」が、「“Ｌ”レベルのバイアス切り換え信号ＢＩＣ」を示す場合（「第２の情報を示す場合」に相当）には、ＭＮ０におけるゲートソース電圧（「基準バイアス電圧」に相当）で定まる電流に対する電流増幅率を調整することにより（「第２の情報に基づく調整を施すことにより」に相当）、「バイアス電流」を「低バイアス」に設定する「バイアス電圧」（「第２の電圧値を有する前記バイアス電圧」に相当）を得るようにバイアス電圧の調整を行うこと。 (キ) 相違点２、３の検討のまとめ 前記(ア)～(カ)で検討したことをまとめると、引用発明、引用文献４技術事項及び技術常識１に基づいて、前記相違点２及び相違点３に係る本件補正発明の構成とすることは当業者が容易に想到できたものと認められる。 そして、本願明細書の発明の詳細な説明をみても、アンプを複数のアンプ群に群分けすることや、基準電流をサブバイアス回路に送出することについての技術上の意義については何ら開示されておらず、そうすると、相違点２及び３に係る本件補正発明の構成が奏するものとしての作用効果については、引用発明に技術常識１を考慮しつつ引用文献４技術事項を適用した際に、当業者が予測する作用効果を超えたものを認めることができない。 ウ 相違点４について 表示ドライバのタイミングを規定する信号として、クロック信号やストローブ信号は、いずれも例を示すまでもなく周知であるから、引用発明において、ストローブ信号ＳＴＢでなく、クロック信号により、データ側ドライバのタイミングを制御することは当業者が適宜になし得ることである。 よって、引用発明において、前記相違点４に係る本件補正発明の構成を備えるようにすることは、当業者が容易に想到し得たことである。 エ 総合評価 前記ア～ウにおいて検討したとおり、引用発明において、前記相違点１～４に係る本件補正発明の構成を備えるようにすることは、引用発明、引用文献２技術事項、引用文献４技術事項及び技術常識１に基づいて当業者が容易に想到し得たことである。 そして、相違点１～４を総合的に勘案しても、本件補正発明が奏する効果としては、当該構成のものとして当業者が予測・発見困難であり、かつ、格別顕著な効果を認めることはできない。 したがって、本件補正発明は、引用発明、引用文献２技術事項、引用文献４技術事項及び技術常識１に基づいて当業者が容易に発明をすることができたものである。 オ 請求人の主張について (ア) 請求人の主張１ ａ 請求人の主張１の内容 引用文献４のバイアス供給回路は、基準電流源３０が生成した基準電流に対応した電圧をバイアス供給回路の各々に供給するという電圧伝送を行うにあたり、基準電流源３０及びバイアス供給回路の各々間を接続する配線の長さによって、各バイアス供給回路が受ける電圧の大きさに差異が生じ、各アンプ群に対して均一な動作電流を設定できなくなる。しかし、本件補正発明では、単一の電流源が生成した基準電流をそのまま複数のサブバイアス回路の各々に送出するという電流伝送を行っているため、電流源と複数のサブバイアス回路の各々とを接続する配線の抵抗に差異があっても、これらサブバイアス回路の各々は一定の基準電流を受けることができるので、サブバイアス回路ごとに各アンプに対して均一な動作電流を設定することが可能になる。 ｂ 請求人の主張１についての検討 請求人の主張１の内容、すなわち「単一の電流源が生成した基準電流をそのまま複数のサブバイアス回路の各々に送出するという電流伝送を行っているため、電流源と複数のサブバイアス回路の各々とを接続する配線の抵抗に差異があっても、これらサブバイアス回路の各々は一定の基準電流を受けることができるので、サブバイアス回路ごとに各アンプに対して均一な動作電流を設定することが可能になる」との作用効果は、本願明細書の発明の詳細な説明において記載されていないし、また示唆もされていない。このような作用効果の主張が明細書の記載に基づくものといえるためには、当該作用効果が本願明細書の記載から推論できるものである必要があるが、そのような場合には、前記イにおいて説示した事項を踏まえると、当該作用効果は引用発明、引用文献４技術事項及び技術常識１に基づいて推論、予測できるものといわざるを得ないこととなる。 したがって、請求人の主張１で主張される本件補正発明の作用効果は、明細書の記載に基づかないものであるか、又は、当業者が容易に予測し得るものであるかのいずれかであり、そのいずれであるにせよ、進歩性の根拠として採用できるものでない（同旨の裁判例として、東京高判平成１３年１２月１１日（平成１２年（行ケ）１５２号）、知財高判平成１９年１月３０日（平成１８年（行ケ）１０２２２号）がある。）。 (イ) 請求人の主張２ ａ 請求人の主張２の内容 本件補正発明のように電流転送を行う場合には、サブバイアス回路の各々内に、この基準電流を電圧に変換するための回路（例えば引用文献４の図９に示すトランジスタＭＮ０）を設ける必要があるが、引用文献４の図９に示す基準電流源３０に含まれるトランジスタＭＮ０をバイアス回路の各々内に設けるという、あえて回路規模を増大させる変更を行うという発想にいたらない。 ｂ 請求人の主張２についての検討 基準電流源３０に含まれるＭＮ０を引用発明バイアス回路部に設けることを当業者が容易に想到できることについては、前記イ(エ)及び(オ)で検討したとおりである。 したがって、請求人の主張２は採用することができない。 カ 独立特許要件の判断のまとめ 以上検討のとおり、本件補正発明は、引用発明、引用文献２技術事項、引用文献４技術事項及び技術常識１に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許出願の際独立して特許を受けることができないものである。 したがって、本件補正により請求項１についてする補正は、特許法１７条の２第６項において準用する同法１２６条７項の規定に適合しない。 ４ 本件補正の却下の決定の理由のむすび 前記３(５)カのとおり、本件補正は、同法１７条の２第６項において準用する同法１２６条７項の規定に違反するから、同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。 よって、前記補正の却下の決定の結論のとおり決定する。 第３ 本願発明について １ 本願発明について 本件補正は、前記第２のとおり却下したので、本願の請求項１に係る発明（以下「本願発明」という。）は、本件補正前の特許請求の範囲の請求項１（前記第２の１(１)参照）に記載された事項により特定されるとおりのものである。 ２ 原査定における拒絶の理由の概要 原査定の本願発明に対する拒絶の理由（進歩性の欠如）の概要は、次のとおりである。 理由１（進歩性の欠如） 本願発明は、出願前に発行された下記の引用文献に記載された発明に基づいて、出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 記 ＜主たる引用文献＞ 引用文献１．特開２００４－２９３１６号公報 ＜その他の引用文献＞ 引用文献２．特開２０１３－１６２１４５号公報 引用文献３．特開２０１５－２１１２６６号公報（補正前請求項５、７－８に対して） 引用文献４．特開２０１５－２０３８３１号公報（補正前請求項９－１０に対して） ３ 各引用文献に記載された事項及び引用発明の認定等 引用文献１に記載された事項及び引用発明は、前記第２の３(２)ア及びウにおいて示したとおりである。 引用文献２に記載された事項及び引用文献２技術事項は、前記第２の３(３)ア(ア)及び(イ)において示したとおりである。 引用文献４に記載された事項及び引用文献４技術事項は、前記第２の３(３)イ(ア)及び(イ)において示したとおりである。 技術常識１は、前記第２の３(３)ウ(イ)において示したとおりである。 ４ 対比・判断 本願発明は、前記第２の２において検討したとおり、本件補正発明から「前記第１～第Ｎのアンプは、夫々が複数の前記アンプからなる第１～第Ｋ（Ｋは２以上の整数）のアンプ群に群分けされ」るものであることの限定、及び「バイアス電圧生成部」について「前記第１～第Ｋのアンプ群に夫々対応して設けられており、夫々が前記第１の情報及び前記第２の情報を示すバイアス電圧制御信号を個別に受け、前記バイアス電圧制御信号によって示される前記第１の情報又は前記第２の情報に基づいて生成した前記バイアス電圧を、前記第１～第Ｋのアンプ群のうちの対応するアンプ群に供給する第１～第Ｋのサブバイアス回路と、所定の一定電流からなる基準電流を生成し、生成した前記基準電流を前記第１～第Ｋのサブバイアス回路に送出する電流源と、を含み、前記第１～第Ｋのサブバイアス回路の各々は、前記基準電流を受け、前記基準電流に基づいて基準バイアス電圧を生成し、前記バイアス電圧制御信号が前記第１の情報を示す場合には前記基準バイアス電圧に前記第１の情報に基づく調整を施すことにより前記第１の電圧値を有する前記バイアス電圧を得る一方、前記バイアス電圧制御信号が前記第２の情報を示す場合には前記基準バイアス電圧に前記第２の情報に基づく調整を施すことにより前記第２の電圧値を有する前記バイアス電圧を得る電圧調整部を含［む］」との限定を省いたものである。 そうすると、本願発明の発明特定事項を全て含み、その発明特定事項の一部を限定したものに相当する本件補正発明が、前記第２の３(５)において説示したとおり、引用発明、引用文献２技術事項、引用文献４技術事項及び技術常識１に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により引用発明、引用文献２技術事項、引用文献４技術事項及び技術常識１に基づいて当業者が容易に発明をすることができたものである。 第４ むすび 以上検討のとおり、本願発明は、特許法２９条２項の規定により、特許を受けることができない。 したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。