2024-010034

特願２０２２－１７０２４４「表示装置」拒絶査定不服審判事件〔令和 ５年 ７月 ５日出願公開、特開２０２３－ ９４５４０〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、令和４年１０月２５日（パリ条約による優先権主張２０２１年１２月２３日、韓国(KR)）の特許出願であって、その手続の経緯の概略は、次のとおりである。 令和５年１１月 ８日付け：拒絶理由通知書 令和６年 ２月１３日 ：意見書、手続補正書の提出 同年 ３月 １日付け：拒絶査定（以下「原査定」という。） （同月 ５日 ：原査定の謄本の送達） 同年 ６月１７日 ：審判請求書、手続補正書の提出 以下、２０２１年（令和３年）１２月２３日を「優先日」という。 第２ 令和６年６月１７日にされた手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 令和６年６月１７日にされた手続補正を却下する。 ［補正の却下の決定の理由］ １ 補正の内容 令和６年６月１７日にされた手続補正（以下「本件補正」という。）は、特許請求の範囲の補正をするものであり、本件補正により、次の(１)に示す本件補正前（令和６年２月１３日にされた手続補正後のものをいう。以下同じ。）の特許請求の範囲の請求項１の記載は、後記(２)に示す本件補正後の特許請求の範囲の請求項１の記載に補正された。下線は補正箇所を示す。 (１) 本件補正前 「 【請求項１】 ゲートラインとデータラインを具備した表示パネルと、 前記データラインに出力されるデータ電圧の当初の出力タイミングを決定する少なくとも４ビットのソース出力イネーブル信号を生成する制御部と、 前記ソース出力イネーブル信号の前記少なくとも４ビットのうちの少なくとも２ビットをランダムビットに置き換えて最終ソース出力イネーブル信号を生成する信号変更部と、 前記ゲートラインにゲートパルスを供給するゲートドライバと、 前記ランダムビットを用いて前記ゲートパルスの立ち下りタイミングと前記最終ソース出力イネーブル信号の立ち上がりタイミングとの間隔を制御することにより、前記データ電圧の前記当初の出力タイミングをゲートライン別にランダムに変更するデータドライバと を含む、表示装置。」 (２) 本件補正後 「 【請求項１】 ゲートラインとデータラインを具備した表示パネルと、 前記データラインに出力されるデータ電圧の当初の出力タイミングを決定するために用いられる少なくとも４ビットのデジタル値を含むソース出力イネーブル信号を生成する制御部と、 前記ソース出力イネーブル信号の前記少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え、１つの前記ソース出力イネーブル信号から、前記データ電圧の出力タイミングを変更するために用いられる少なくとも４ビットの互いに異なる複数のデジタル値を含む複数の最終ソース出力イネーブル信号を生成する信号変更部と、 前記ゲートラインにゲートパルスを供給するゲートドライバと、 前記複数の最終ソース出力イネーブル信号に含まれる前記互いに異なる複数のデジタル値に基づき、前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更するデータドライバと を含む、表示装置。」 ２ 補正の目的 (１) 本件補正のうち請求項１についてする補正は、本件補正前の請求項１に記載された発明を特定するために必要な事項について、次のアからウの限定をするものを含む。（下線は当合議体が付した。以下同じ。） ア 「ソース出力イネーブル信号」について、「前記データラインに出力される電圧の当初の出力タイミングを決定する」との特定を「前記データラインに出力される電圧の当初の出力タイミングを決定するために用いられる」と限定すること。 イ 「ソース出力イネーブル信号」について「少なくとも４ビットの」との特定を「少なくとも４ビットのデジタル値を含む」ものであることに限定すること。 ウ 信号変更部が、「１つの前記ソース出力イネーブル信号から、前記データ電圧の出力タイミングを変更するために用いられる少なくとも４ビットの互いに異なる複数のデジタル値を含む複数の最終ソースイネーブル信号を生成する」ものであることを限定すること。 (２) なお、本件補正のうち請求項１についてする補正は、次の補正も含むものであるが、当該補正は、令和５年１１月８日付け拒絶理由通知において、「ソース出力イネーブル信号」及び「最終ソース出力イネーブル信号」について互いの関係や差異が明確でない旨の拒絶の理由が指摘されたことに対応して、その不明確性を解消するためにした補正であると認められるから、明りょうでない記載の釈明を目的とするものである。 「データドライバ」が「前記データ電圧の前記当初の出力タイミングをゲートライン別にランダムに変更する」にあたり、「前記ランダムビットを用いて前記ゲートパルスの立ち下りタイミングと前記最終ソース出力イネーブル信号の立ち上がりタイミングとの間隔を制御することにより」との発明特定事項を「前記複数の最終ソース出力イネーブル信号に含まれる前記互いに異なる複数のデジタル値に基づき」と変更すること。 (３) そして、本件補正前の請求項１に記載された発明と本件補正後の請求項１に記載される発明は、産業上の利用分野及び解決しようとする課題が同一である。 (４) したがって、前記(１)のア～ウに係る本件補正は、特許法１７条の２第５項２号に掲げる特許請求の範囲の減縮を目的とする補正に該当する。 ３ 独立特許要件の判断 本件補正は、前記２のとおり、特許法１７条の２第５項２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正後の請求項１に記載されている事項により特定される発明（以下「本件補正発明」という。）が、同法１７条の２第６項において準用する同法１２６条７項の規定に適合するか、すなわち、特許出願の際独立して特許を受けることができるものであるかについて、以下検討する。 (１) 本件補正発明 ア 本件補正発明の認定と分説 本件補正発明は、前記１(２)に摘記した本件補正後の請求項１に記載された事項により特定されるとおりのものと認める。 ここで、検討の便宜上、本件補正発明の構成を次のとおり構成Ｘと構成Ａから構成Ｅまでに分説する。また、参考図として、本願の【図１】及び【図５】に部材名を記入したものを掲載する。 ＜本件補正発明の分説＞ Ａ ゲートラインとデータラインを具備した表示パネルと、 Ｂ 前記データラインに出力されるデータ電圧の当初の出力タイミングを決定するために用いられる少なくとも４ビットのデジタル値を含むソース出力イネーブル信号を生成する制御部と、 Ｃ 前記ソース出力イネーブル信号の前記少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え、１つの前記ソース出力イネーブル信号から、前記データ電圧の出力タイミングを変更するために用いられる少なくとも４ビットの互いに異なる複数のデジタル値を含む複数の最終ソース出力イネーブル信号を生成する信号変更部と、 Ｄ 前記ゲートラインにゲートパルスを供給するゲートドライバと、 Ｅ 前記複数の最終ソース出力イネーブル信号に含まれる前記互いに異なる複数のデジタル値に基づき、前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更するデータドライバとを含む、 Ｘ 表示装置。 ＜参考図＞ 【図１】 ［図：0001437763000001.jpg］ 【図５】 ［図：0001437763000002.jpg］ イ 課題・作用効果等に関連する明細書の発明の詳細な説明の記載 本願明細書の発明の詳細な説明の記載のうち、発明が解決しようとする課題及び作用効果等に関連する記載を抜粋すると、次の記載がある。 「【技術分野】 【０００１】 本明細書は、表示装置に関するものである。 【背景技術】 【０００２】 最近、スペクトラム拡散クロック生成（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｉｏｎ；ＳＳＣＧ）が適用された表示装置が提案されている。 【０００３】 スペクトラム拡散クロック生成（ＳＳＣＧ）が適用された表示装置では、デジタルデータの周期性の分散とアナログ出力のスプレッディング（Ｓｐｒｅａｄｉｎｇ）効果で、電磁障害（Ｅｌｅｃｔｒｏ－Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ；ＥＭＩ）低減効果を達成することができる。 【０００４】 しかしながら、高解像度表示装置の増加傾向にしたがってデジタルデータの伝送速度が増加しており、これによって、適用可能なスペクトラム拡散クロック生成（ＳＳＣＧ）の水準にも限界がある。 【０００５】 特に、スペクトラム拡散クロック生成（ＳＳＣＧ）が適用された表示装置においても、水平ラインにデータ電圧が出力されるタイミングが一定に固定されているため、電磁障害（ＥＭＩ）低減効果が減少している。 【発明の概要】 【発明が解決しようとする課題】 【０００６】 上述した問題を解決するために提案された本発明の目的は、ゲートライン別にデータ電圧の出力タイミングをランダムに変更することができる表示装置を提供することである。 【課題を解決するための手段】 【０００７】 上述した技術的課題を達成するための本発明による表示装置は、ゲートラインとデータラインを具備した表示パネルと、前記データラインに出力されるデータ電圧の出力タイミングを決定するソース出力イネーブル信号を生成する制御部および前記ソース出力イネーブル信号を用いて、最終ソース出力イネーブル信号を生成する信号変更部と、前記最終ソース出力イネーブル信号を用いて、前記データ電圧の出力タイミングをゲートライン別にランダムに変更させるデータドライバーとを含む。 【発明の効果】 【０００８】 本発明では、データ電圧がデータラインに出力されるタイミングをゲートライン別にランダムに変更することができる。したがって、本発明によれば、データ電圧が一定のタイミングで出力されることにより発生し得る電磁障害を防止または低減することができる。」 「 【００５３】 図５は、本発明に係る表示装置に適用されるデータドライバの構成を示す例示図である。」 「【図５】 ［図：0001437763000003.jpg］ 」 「 【００５４】 上述したように、データドライバ３００は、制御部４００から伝送された映像データをサンプリング信号に従ってラッチし、ラッチした映像データをデータ電圧に変更した後、最終ソース出力イネーブル信号によって、ゲートラインに対応するデータ電圧（Ｖｄａｔａ）をデータライン（ＤＬ１～Ｄｌｄ）に供給する。 【００５５】 特に、本発明に適用されるデータドライバ３００は、制御部４００から伝送されたソース出力イネーブル信号（ＳＯＥ）を用いて、データ電圧（Ｖｄａｔａ）の出力タイミングをゲートライン別にランダムに変更する機能を行う。 【００５６】 ソース出力イネーブル信号（ＳＯＥ）は、少なくとも４つのビットを含むことができる。４つのビットのそれぞれは、０または１の値を有する。 【００５７】 すなわち、データドライバ３００は、４つのビットからなるソース出力イネーブル信号（ＳＯＥ）に従って、データ電圧の出力タイミングを決定することができる。 【００５８】 しかし、データドライバ３００は、ソース出力イネーブル信号（ＳＯＥ）をそのまま利用しない。すなわち、データドライバ３００は、ソース出力イネーブル信号（ＳＯＥ）を用いて最終ソース出力イネーブル信号（ＳＯＥＦ）を生成し、最終ソース出力イネーブル信号（ＳＯＥＦ）を用いて、データ電圧（Ｖｄａｔａ）の出力タイミングをゲートライン別にランダムに変更することができる。 【００５９】 この場合、データドライバ３００は、少なくとも４つのビットのうち少なくとも２つのビットを変更して最終ソース出力イネーブル信号（ＳＯＥＦ）を生成し、最終ソース出力イネーブル信号（ＳＯＥＦ）を利用して、データ電圧の出力タイミングをゲートライン別にランダムに変更することができる。 【００６０】 データライン（ＤＬ）にデータ電圧（Ｖｄａｔａ）が出力されるタイミングは、ゲートライン（ＧＬ１～ＧＬｇ）に出力されるゲートパルス（ＧＰ１～ＧＰｇ）の立ち下りタイミングを基準にして互いに異なり得る。 【００６１】 このため、データドライバ３００は、図５に示すように、サンプリング信号を出力するシフトレジスタ部３１０、制御部４００から受信した映像データ（Ｄａｔａ）をラッチするラッチ部３２０、ラッチ部３２０から伝送された映像データ（Ｄａｔａ）をデータ電圧（Ｖｄａｔａ）に変換し、出力するアナログデジタル変換部３３０、アナログデジタル変換部３３０から伝送されたデータ電圧を、最終ソース出力イネーブル信号（ＳＯＥＦ）に応じて、データライン（ＤＬ）に出力する出力バッファ３４０、及びソース出力イネーブル信号（ＳＯＥ）を用いて最終ソース出力イネーブル信号（ＳＯＥＦ）を生成し、最終ソース出力イネーブル信号（ＳＯＥＦ）を用いて、データ電圧の出力タイミングをゲートライン別にランダムに変更する信号変更部３５０を含む。 【００６２】 まず、シフトレジスタ部３１０は、制御部４００から受信したデータ制御信号（ＤＣＳ）を用いてサンプリング信号を出力する。 【００６３】 次に、ラッチ部３２０は、制御部４００から順に受信した映像データ（Ｄａｔａ）をラッチした後、サンプリング信号によって、映像データ（Ｄａｔａ）をアナログデジタル変換部（ＤＡＣ）３３０に同時に出力する機能を行う。 【００６４】 次に、アナログデジタル変換部３３０は、ラッチ部３２０から伝送されてきた映像データ（Ｄａｔａ）を同時にデータ電圧（Ｖｄａｔａ１～Ｖｄａｔａｄ）に変換して、出力する。 【００６５】 次に、出力バッファ３４０は、アナログデジタル変換部３３０から伝送されてきたデータ電圧（Ｖｄａｔａ１～Ｖｄａｔａｄ）を、信号変更部３５０から伝送された最終ソース出力イネーブル信号（ＳＯＥＦ）にしたがって、表示パネルのデータライン（ＤＬ１～ＤＬｄ）に同時に出力する。 【００６６】 このため、出力バッファ３４０は、アナログデジタル変換部３３０から伝送されてきたデータ電圧を貯蔵するバッファ３４１及び最終ソース出力イネーブル信号（ＳＯＥＦ）に応じて、バッファ３４１に貯蔵されたデータ電圧（Ｖｄａｔａ）をデータライン（ＤＬ）に出力するスイッチ３４２を含む。 【００６７】 すなわち、出力バッファ３４０は、データライン（ＤＬ１～ＤＬｄ）に対応するスイッチ３４２およびバッファ３４１を含む。バッファ３４１とスイッチ３４２は、１対１に連結することができる。 【００６８】 さらに説明すると、スイッチ３４２に同時に供給される最終ソース出力イネーブル信号（ＳＯＥＦ）に従ってスイッチ３４２がターンオンされると、バッファ３４１に貯蔵されたデータ電圧（Ｖｄａｔａ）は、スイッチ３４２を介してデータライン（ＤＬ１～ＤＬｄ）に供給することができる。 【００６９】 データライン（ＤＬ１～ＤＬｄ）に供給されたデータ電圧（Ｖｄａｔａ１～Ｖｄａｔａｄ）は、ゲートパルス（ＧＰ）が供給されたゲートライン（ＧＬ）に連結した画素に供給される。 【００７０】 したがって、データ電圧（Ｖｄａｔａ１～Ｖｄａｔａｄ）がデータライン（ＤＬ１～ＤＬｄ）に出力されるタイミングは、最終ソース出力イネーブル信号（ＳＯＥＦ）によって決定することができる。 【００７１】 最後に、信号変更部３５０は、ソース出力イネーブル信号（ＳＯＥ）を用いて最終ソース出力イネーブル信号（ＳＯＥＦ）を生成し、最終ソース出力イネーブル信号（ＳＯＥＦ）を用いて、データ電圧（Ｖｄａｔａ）の出力タイミングをゲートライン別にランダムに変更する機能を行う。 【００７２】 このために、信号変更部３５０は、少なくとも２つのランダムビットを生成するランダムビット発生器３５１及びソース出力イネーブル信号（ＳＯＥ）を構成する少なくとも４つのビットのうち少なくとも２つのビットを、少なくとも２つのランダムビットに置き換えて、最終ソース出力イネーブル信号（ＳＯＥＦ）を生成するビット混合器３５２を含む。 【００７３】 すなわち、制御部４００で生成され、データドライバ３００に供給されるソース出力イネーブル信号（ＳＯＥ）は、少なくとも４つのビットを含むことができ、信号変更部３５０は、少なくとも４つのビットの中の少なくとも２つを変更して、最終ソース出力イネーブル信号（ＳＯＥＦ）を生成する。 【００７４】 このために、ランダムビット発生器３５１は少なくとも２つのランダムビットを生成することができる。 【００７５】 例えば、ソース出力イネーブル信号（ＳＯＥＦ）が８個のビットで構成され、各ビットが０または１の値を有する場合、ランダムビット発生器３５１は２つのランダムビットを生成することができる。２つのランダムビットのそれぞれは、０または１の値を有することができる。 【００７６】 この場合、２つのランダムビットによって、ビット混合器３５２で発生する場合の数は４つである。したがって、データライン（ＤＬ）にデータ電圧が出力されるタイミングを４つに区分することができる。 【００７７】 例えば、８ビットからなるソース出力イネーブル信号（ＳＯＥ）が、値［１０１１１０１０］を有する場合、８つのビットの中の最後の２つのビットは、２つのランダムビットによって生成され得る４つの値、すなわち［００、０１、１０、１１］のいずれかに変更することができる。 【００７８】 したがって、ビット混合器３５２で最終的に生成されるソース出力イネーブル信号（ＳＯＥＦ）は、［１０１１１０００］、［１０１１１００１］、［１０１１１０１０］、［１０１１１０１１］のいずれか１つになり得る。 【００７９】 すなわち、信号変更部３５０は、制御部４００から伝送されたソース出力イネーブル信号（ＳＯＥ）を用いて、４つの最終ソース出力イネーブル信号（ＳＯＥＦ）の中のいずれか１つを生成することができる。 【００８０】 この場合、ランダムビット発生器３５１は、２つのランダムビットをランダムに生成することができるので、ビット混合器３５２で生成される最終ソース出力イネーブル信号（ＳＯＥＦ）もランダムに生成することができる。 【００８１】 したがって、データライン（ＤＬ）にデータ電圧が出力されるタイミングは、４つに区分することができる。 【００８２】 しかしながら、上述したように、ソース出力イネーブル信号（ＳＯＥ）は少なくとも４つのビットで形成することができ、ランダムビット発生器３５１は少なくとも２つのランダムビットを生成することができる。 【００８３】 したがって、ランダムビット発生器３５１で生成されるランダムビットの数が増加すると、データライン（ＤＬ）にデータ電圧が出力されるタイミングもさらに多様に区分することができる。 【００８４】 例えば、ランダムビットの数が３つの場合、３つのランダムビットによって形成され得る組み合わせの数は、［０００］、［００１］、［０１０］、［０１１］、［１００］、［１０１］、［１１０］、［１１１］のように８個である。したがって、ランダムビットの数が３つある場合、データ電圧が出力されるタイミングは８つに区分することができる。 【００８５】 さらに説明すると、出力バッファ３４０を構成するスイッチ３４２は、最終ソース出力イネーブル信号（ＳＯＥＦ）によって、ターンオンされてデータ電圧をデータラインに出力する。 【００８６】 この場合、スイッチ３４２がターンオンされるタイミングは、最終ソース出力イネーブル信号（ＳＯＥＦ）を構成するビットの値によって決定される。 【００８７】 したがって、最終ソース出力イネーブル信号（ＳＯＥＦ）の場合の数が４つである場合、データライン（ＤＬ）にデータ電圧が出力されるタイミングは、４つに区分することができる。 【００８８】 この場合、データラインにデータ電圧が出力されるタイミングは、ゲートラインに出力されるゲートパルスの立ち下りタイミングを基準に互いに異なり得る。」 「 【００９０】 図６は、本発明による表示装置に適用されるゲート信号及びデータ電圧の波形を示す例示図である。」 「【図６】 ［図：0001437763000004.jpg］ 」 「 【００９１】 以下では、ソース出力イネーブル信号（ＳＯＥ）が８ビットを有し、ランダムビット発生器３５１で２つのランダムビットが生成される表示装置を本発明の例として説明する。 【００９２】 すなわち、上述したように、制御部４００で生成され、データドライバ３００に供給されるソース出力イネーブル信号（ＳＯＥ）が、８ビットで構成され、ランダムビット発生器３５１で２つのランダムビットが生成されるとき、１つのソース出力イネーブル信号（ＳＯＥ）を使用して生成され得る最終ソース出力イネーブル信号（ＳＯＥＦ）の数は、４つである。 【００９３】 この場合、２つのランダムビットにより、図６に示すように、ゲートラインに出力されるゲートパルスの立ち下りタイミングと、最終ソース出力イネーブル信号（ＳＯＥＦ）との間隔を制御することができる。 【００９４】 例えば、図１及び図６に示すように、連続した５つのゲートライン（ＧＬｎ～ＧＬｎ＋４）に出力される５つのゲートパルス（ＧＰｎ～ＧＰｎ＋４）は同じパルス幅を有し、互いに同じ間隔を有する。すなわち、ゲートパルス（ＧＰｎ～ＧＰｎ＋４）が立ち上がるタイミングと立ち下がるタイミングとは、同じ間隔で繰り返される。」 「【図１】 ［図：0001437763000005.jpg］ 」 「 【００９５】 この場合、ゲートパルス（ＧＰ）が立ち下がるタイミングに、データラインを介して供給されたデータ電圧（Ｖｄａｔａ）が、画素１１０に最終的に充電され、充電された電圧に対応する光を画素１１０から出力することができる。 【００９６】 したがって、ゲートパルス（ＧＰ）が立ち下がるタイミングにデータ電圧（Ｖｄａｔａ）が重畳すると、重畳したデータ電圧（Ｖｄａｔａ）を画素に供給することができる。 【００９７】 この場合、２つのランダムビットにより、図６に示すように、ゲートパルス（ＧＰｎ～ＧＰｎ＋４）のポーリングタイミングと、最終ソース出力イネーブル信号（ＳＯＥＦ）間の間隔を制御することができ、したがって、データラインにデータ電圧が出力されるタイミングは、ゲートパルスのポーリングタイミングを基準に互いに異なり得る。 【００９８】 特に、前記の例によれば、２つのランダムビットによって、４つの最終ソース出力イネーブル信号（ＳＯＥＦ）を出力することができ、したがって、データ電圧が出力されるタイミングを４つに区分することができる。 【００９９】 例えば、第ｎゲートパルス（ＧＰｎ）が第ｎゲートライン（ＧＬｎ）に出力されるタイミングに、データラインに出力される第ｎデータ電圧（ｎ）は、第ｎ最終ソース出力イネーブル（ＳＯＥＦｎ）信号により出力される。第ｎ最終ソース出力イネーブル信号（ＳＯＥＦｎ）を含む最終ソース出力イネーブル信号（ＳＯＥＦ）は、デジタル値であるが、説明の便宜上、最終ソース出力イネーブル信号（ＳＯＥＦ）は、図６に波形で示している。この場合、第ｎ最終ソース出力イネーブル信号（ＳＯＥＦｎ）は、［００］のランダムビットを含むことができる。 【０１００】 すなわち、［００］のランダムビットを含む第ｎ最終ソース出力イネーブル信号（ＳＯＥＦｎ）によって、第ｎデータ電圧（ｎ）は、第ｎゲートライン（ＧＬｎ）に連結した画素に出力される。 【０１０１】 この場合、第ｎゲートパルス（ＧＰｎ）が立ち下がるタイミングと、第ｎデータ電圧（ｎ）がデータラインに出力されるタイミングとは、図６に示すように、Ａ間隔を有することができる。 【０１０２】 また、第ｎ＋１ゲートパルス（ＧＰｎ＋１）が第ｎ＋１ゲートライン（ＧＬｎ＋１）に出力されるタ（ｎ＋１）は、第ｎ＋１最終ソース出力イネーブル信号（ＳＯＥＦｎ＋１）によって出力される。この場合、第ｎ＋１最終ソース出力イネーブル信号（ＳＯＥＦｎ＋１）は、［０１］のランダムビットを含むことができる。 【０１０３】 すなわち、［０１］のランダムビットを含む第ｎ＋１最終ソース出力イネーブル信号（ＳＯＥＦｎ＋１）により、第ｎ＋１データ電圧（ｎ＋１）は、第ｎ＋１ゲートライン（ＧＬｎ＋１）に連結した画素に出力される。 【０１０４】 この場合、第ｎ＋１ゲートパルス（ＧＰｎ＋１）が立ち下がるタイミングと第ｎ＋１データ電圧（ｎ＋１）がデータラインに出力されるタイミングとの間隔は、図６に示すように、Ｂ間隔を有することができる。 【０１０５】 また、第ｎ＋２ゲートパルス（ＧＰｎ＋２）が第ｎ＋２ゲートライン（ＧＬｎ＋２）に出力されるタイミングに、データラインに出力される第ｎ＋２データ電圧（ｎ＋２）は、第ｎ＋２最終ソース出力イネーブル信号（ＳＯＥＦｎ＋２）によって出力される。この場合、第ｎ＋２最終ソース出力イネーブル信号（ＳＯＥＦｎ＋２）は、［１０］のランダムビットを含むことができる。 【０１０６】 すなわち、［１０］のランダムビットを含む第ｎ＋２最終ソース出力イネーブル信号（ＳＯＥＦｎ＋２）により、第ｎ＋２データ電圧（＋２）は、第ｎ＋２ゲートライン（ＧＬｎ＋２）に連結した画素に出力される。 【０１０７】 この場合、第ｎ＋２ゲートパルス（ＧＰｎ＋２）が立ち下がるタイミングと、第ｎ＋２データ電圧（ｎ＋２）がデータラインに出力されるタイミングは、図６に示すように、Ｃ間隔を有することができる。 【０１０８】 また、第ｎ＋３ゲートパルス（ＧＰｎ＋３）が第ｎ＋３ゲートライン（ＧＬｎ＋３）に出力されるタイミングに、データラインに出力される第ｎ＋３データ電圧（ｎ＋３）は、第ｎ＋３最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）によって出力される。この場合、第ｎ＋３最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）は、［１１］のランダムビットを含むことができる。 【０１０９】 すなわち、［１１］のランダムビットを含む第ｎ＋３最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）により、第ｎ＋３データ電圧（ｎ＋３）は、第ｎ＋３ゲートライン（ＧＬｎ＋３）に連結した画素に出力される。 【０１１０】 この場合、第ｎ＋３ゲートパルス（ＧＰｎ＋３）が立ち下がるタイミングと、第ｎ＋３データ電圧（ｎ＋３）がデータラインに出力されるタイミングとの間隔は、図６に示すように、Ｄ間隔を有することができる。 【０１１１】 この場合、Ａ間隔、Ｂ間隔、Ｃ間隔及びＤ間隔は、全て異なることができる。したがって、１つのデータライン（ＤＬ）を介して出力されるデータ電圧を、ゲートライン別に互いに異なるタイミングで出力することができる。 【０１１２】 しかしながら、Ａ間隔、Ｂ間隔、Ｃ間隔およびＤ間隔の中の少なくとも２つは、同一であり得、Ａ間隔、Ｂ間隔、Ｃ間隔およびＤ間隔が繰り返されないことがあり得る。 【０１１３】 すなわち、本発明では、２つのランダムビットがランダムビット発生器３５１でランダム（無作為）に選択される。したがって、［００］のランダムビット、［０１］のランダムビット、［１０］のランダムビット、及び［１１］のランダムビットが順に選択されることはなく、［００］のランダムビット、［０１］のランダムビット、［１０］のランダムビット、及び［１１］のランダムビットが選択される順序が、固定されているわけではない。 【０１１４】 例えば、前記の例では、［００］のランダムビット、［０１］のランダムビット、［１０］のランダムビット、及び［１１］のランダムビットが順に選択され、最終ソース出力イネーブル信号（ＳＯＥＦｎ、ＳＯＥＦｎ＋１、ＳＯＥＦｎ＋２、ＳＯＥＦｎ＋３）が生成されたが、［００］のランダムビット、［１１］のランダムビット、［１０］のランダムビット、および［０１］のランダムビットの順序で最終ソース出力イネーブル信号（ＳＯＥＦｎ、ＳＯＥＦｎ＋１、ＳＯＥＦｎ＋２、ＳＯＥＦｎ＋３）が生成され得る。 【０１１５】 また、［００］のランダムビット、［１１］のランダムビットを含む最終ソース出力イネーブル信号（ＳＯＥＦｎ、ＳＯＥＦｎ＋１）が生成された後、［０１］のランダムビット、［１０］のランダムビットを含む最終ソース出力イネーブル信号（ＳＯＥＦｎ＋２、ＳＯＥＦｎ＋３）を生成することもできる。 【０１１６】 さらに説明すると、第ｎ＋４ゲートパルス（ＧＰｎ＋４）が第ｎ＋４ゲートライン（ＧＬｎ＋４）に出力されるタイミングに、データラインに出力される第ｎ＋４データ電圧（ｎ＋４）は、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）によって出力される。この場合、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）は、［００］のランダムビット、［０１］のランダムビット、［１０］のランダムビット、及び［１１］のランダムビットの中のいずれか１つを含むことができる。 【０１１７】 例えば、図６には、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）が［０１］のランダムビットによって出力された例が示されている。したがって、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）が立ち下がるタイミングと、第ｎ＋４データ電圧（ｎ＋４）がデータラインに出力されるタイミングとの間隔は、図６に示すように、Ｂ間隔を有することができる。 【０１１８】 したがって、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋４）によって第ｎ＋４データ電圧（ｎ＋４）がデータラインに出力されるタイミングは、第ｎ＋１最終ソース出力イネーブル信号（ＳＯＥＦｎ＋１）によって第ｎ＋１データ電圧（ｎ＋１）がデータラインに出力されるタイミングと同じであり得る。 【０１１９】 すなわち、前記で説明した４対のランダムビットは、４回ごとに１回ずつ必ず選択されるわけではなく、その順序も多様に変更し得る。 【０１２０】 したがって、本発明によれば、データ電圧がゲートラインに出力されるタイミングに一定の規則がなくなる。したがって、本発明によれば、データ電圧が一定のタイミングで出力されることにより発生し得る電磁障害を防止または最小化することができる。」 「 【０１２７】 上述したように、本発明によれば、データ電圧がゲートラインに出力されるタイミングに一定の規則がなくなる。したがって、本発明によれば、データ電圧が一定のタイミングで出力されることにより発生し得る電磁障害を防止または最小化することができる。」 (２) 明確性要件違反について ア 請求項１の特定について (ア) ソース出力イネーブル信号について 請求項１には、「前記データラインに出力されるデータ電圧の当初の出力タイミングを決定する」にあたり、「制御部」によって「少なくとも４ビットのデジタル値を含むソース出力イネーブル信号」が生成されることが記載されている。 しかし、「当初の出力タイミング」を決定するにあたり、具体的にどのように「少なくとも４ビットのデジタル値を含むソース出力イネーブル信号」を用いるのか特定されておらず、さらに、本願明細書の発明の詳細な説明の記載を参酌しても、どのように「ソース出力イネーブル信号」のデジタル値を用いるのか、特に、「デジタル値」が「少なくとも４ビット」であるという属性をどのように利用して「当初の出力タイミング」を決定しているのか開示されていない。また、出願時の技術常識を考慮しても、当初の出力タイミングを決定するためのソース出力イネーブル信号の働きや役割を理解できない。 この点に関し、本願明細書の発明の詳細な説明においては、「デジタルデータの周期性の分散とアナログ出力のスプレッディング（Ｓｐｒｅａｄｉｎｇ）効果で、電磁障害（Ｅｌｅｃｔｒｏ－Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ；ＥＭＩ）低減効果を達成する」にあたり、「水平ラインにデータ電圧が出力されるタイミングが一定に固定されているため、電磁障害（ＥＭＩ）低減効果が減少している」という課題（【０００３】、【０００５】）を解決するために「４ビットのデジタル値を含むソース出力イネーブル信号」を生成して出力タイミングを決定し（【００５７】）、２つのランダムビットにより最終ソース出力イネーブル信号を生成し出力タイミングを変更することが記載されている（【００７６】～【００８２】）。 しかしながら、４ビットのデジタル値を用いて出力タイミングを決定や変更するための具体的構成については、本願明細書及び図面には記載も示唆も一切ないから、本願明細書及び図面の記載を参酌しても、出力タイミングの決定や変更のためのソース出力イネーブル信号の４ビットの働きや役割は理解できない。 したがって、「ソース出力イネーブル信号」の技術的意味を理解することができない。 (イ) 最終ソース出力イネーブル信号について 請求項１には、「信号変更部」が「前記ソース出力イネーブル信号の前記少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え、１つの前記ソース出力イネーブル信号から、前記データ電圧の出力タイミングを変更するために用いられる少なくとも４ビットの互いに異なる複数のデジタル値を含む複数の最終ソース出力イネーブル信号を生成」し、「データドライバ」が「複数の最終ソース出力イネーブル信号に含まれる前記互いに異なる複数のデジタル値に基づき、前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更する」ことが記載されている。 しかし、「前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更する」にあたり、具体的にどのように「互いに異なる複数のデジタル値」を用いるのか特定されておらず、さらに、本願明細書の発明の詳細な説明を参酌しても、どのように「互いに異なる複数のデジタル値」を用いるのか、特に、「少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え」たものであるという属性をどのように利用して「データ電圧の出力タイミング」を「当初の出力タイミング」から変更しているのか開示されていない。したがって、「最終ソース出力イネーブル信号」の技術的意味を理解することができない。 イ 図６との関係について 図６では、最終ソース出力イネーブル信号であるＳＯＥＦの波形が示されているが、当該波形からは、最終ソース出力イネーブル信号が「少なくとも４ビット」の「デジタル値」を含むビットデータとは解されず、このことも、本願明細書の記載にあたった当業者がソース出力イネーブル信号（ＳＯＥ）や最終ソース出力イネーブル信号（ＳＯＥＦ）を理解することを困難にしている。 ウ 請求人の主張について なお、請求人は審判請求書の（４）（Ｉ）において、本件補正発明は明確である旨主張しているので、その記載を抜粋する。 「（ａ）本願発明による制御部は、データラインに出力されるデータ電圧の当初の出力タイミングを決定するために用いられる少なくとも４ビットのデジタル値を含むソース出力イネーブル信号を生成するように構成され、（ｂ）本願発明による信号変更部は、ソース出力イネーブル信号の少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え、１つのソース出力イネーブル信号から、データ電圧の出力タイミングを変更するために用いられる少なくとも４ビットの互いに異なる複数のデジタル値を含む複数の最終ソース出力イネーブル信号を生成するように構成され、（ｃ）本願発明によるデータドライバは、当該複数の最終ソース出力イネーブル信号に含まれる当該互いに異なる複数のデジタル値に基づき、データ電圧の出力タイミングを当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更するように構成されています。従いまして、上記補正により審査官のご指摘の技術事項は明確となり、本拒絶理由は解消したものと思料致します。」（当審注：審判請求書における「本願発明」は、本審決における「本件補正発明」に対応する。） しかし、前記主張は、本件補正発明における特定によって明確性を満たす、との抽象的な主張にとどまり、本件補正発明がなぜ原査定における拒絶の理由で通知された明確要件違反を有しないのかを十分に説明するものではない。そして、本件補正発明が明確でないことは、前記ア、イで検討したとおりである。したがって、請求人の主張は採用することができない。 エ 独立特許要件（明確性要件違反）についてのまとめ 以上検討のとおり、本件補正発明は明確でないから、特許法３６条６項２号に規定された要件を満たしておらず、特許出願の際独立して特許を受けることができない。 したがって、本件補正により請求項１についてする補正は、特許法１７条の２第６項において準用する同法１２６条７項の規定に適合しない。 (３) 進歩性要件違反について ア 本件補正発明 本件補正発明は、前記３(１)アで示したとおりであり、本件補正後の請求項１に記載された事項により特定されるとおりのものである。 イ 引用文献１の記載事項及び引用発明の認定 (ア) 引用文献１に記載された事項 原査定の拒絶の理由において引用された、優先日前に発行された米国特許出願公開第２０１５／０３２５２１４号明細書（以下「引用文献１」という。）には、次の記載がある（なお、当合議体により、後記(イ)の引用発明の認定に直接用いる記載に下線を付した。また翻訳文は、当合議体によるものである。）。 ａ 「[0002] 1. Field of the Disclosure」 [0003] Exemplary embodiments of the disclosure relate to a data driver and a display apparatus including the same. [0004] 2. Discussion of the Background [0005] When output amps of a data driver provide data voltages to data lines connected to a liquid crystal display or panel, EMI (Electro-Magnetic Interference) may arise between the data lines. Such EMI may be generated by frequency elements (e.g., clock or timing signals) that may control the data voltages provided to the data lines.」 （[0002] １．発明の属する分野 [0003] 本開示の例示的な実施形態は、データドライバ及び前記データドライバを含む表示装置に関するものである。 [0004] 2.背景技術 [0005] データドライバの出力アンプが、液晶ディスプレイ又はパネルに接続されたデータ線にデータ電圧を供給するとき、EMI(電磁干渉)がデータ線間に生じ得る。そのようなEMIは、データ線に供給されるデータ電圧を制御し得る周波数要素(例えば、クロック又はタイミング信号)によって生成され得る。） ｂ 「[0006] A timing controller sets a predetermined time difference in the control and/or timing signals provided to the data drivers, such that the frequency elements for the data voltages can be dispersed. However, this method has a disadvantage in that finding a time difference capable of reducing the EMI while at the same time providing adequate control and timing of the data drivers may be required by continuous adjustment of the timing controller.」 （[0006] タイミングコントローラは、データ電圧の周波数要素が分散され得るように、データドライバに提供される制御信号及び/又はタイミング信号に所定の時間差を設定する。しかしながら、この方法は、EMIを低減することができる時間差を見つけると同時に、タイミングコントローラの連続的な調整によってデータドライバの適切な制御及びタイミングを提供することが必要とされる場合があるという欠点を有する。） ｃ 「[0007] Exemplary embodiments of the present disclosure provide a data driver which may reduce EMI (e.g., by controlling timing and/or frequency of certain signals in or to the data driver), and a display apparatus including the same.」 （[0007] 本開示の例示的な実施形態は、(例えば、データドライバ内又はデータドライバへのいくつかの信号のタイミング及び/又は周波数を制御することによって)EMIを低減し得るデータドライバと、それを含むディスプレイ装置とを提供する。） ｄ 「[0008] Exemplary embodiments of the present disclosure relate to a data driver including a random delay unit configured to receive a first control signal, delay the first control signal by a random amount of time, and generate a random delay signal (e.g., based on the delayed first control signal); a latch unit configured to store data in response to the random delay signal; a digital-analog conversion unit configured to convert the data in the latch unit into an analog signal; and an output unit configured to amplify the analog signal.」 （[0008] 本開示の例示的な実施形態は、第1の制御信号を受信し、第1の制御信号をランダムな時間量だけ遅延させ、(例えば、遅延された第1の制御信号に基づいて)ランダム遅延信号を生成するように構成されたランダム遅延ユニットと、ランダム遅延信号に応答してデータを記憶するように構成されたラッチユニットと、ラッチユニット中のデータをアナログ信号に変換するように構成されたデジタルアナログ変換ユニットと、アナログ信号を増幅するように構成された出力ユニットとを含むデータドライバに関する。） ｅ 「[0046] Referring to FIG. 1, the data driver100 includes a shift register 110, a first latch unit 120, a second latch unit 130, a level shifter 140, a digital-analog conversion unit (e.g., a digital-analog converter) 150, an output unit160, a random delay unit 170 and a selection unit (e.g., a multiplexer) 180.」 （[0046]図1を参照すると、データドライバ100は、シフトレジスタ110、第1ラッチ部120、第2ラッチ部130、レベルシフタ140、デジタル-アナログ変換部(例えば、デジタル-アナログ変換器)150、出力部160、ランダム遅延部170及び選択部(例えば、マルチプレクサ)180を含む。） 「Fig.1 ［図：0001437763000006.jpg］ 」 ｆ 「[0047] The shift register 110 generates a shift signal (SR1 through SRm, where m is a natural number >1) in response to an enable signal (En) and a clock signal (CLK) to control timing in which data (e.g., digital video data) is sequentially stored in the first latch unit 120. A latch unit as used herein may also include a plurality of (e.g., n) latches or flip-flops in parallel or in series, a register, a bank or array of registers, etc. [0048] For instance, the shift register 110 receives a horizontal start signal from a timing controller (e.g., timing controller 205, see FIG. 8), shifts the received horizontal start signal in response to the clock signal (CLK), and outputs shift signals (SR1 through SRm, where m is a natural number >1). The horizontal start signal may be used together with a Start Pulse.」 （[0047] シフトレジスタ110は、イネーブル信号(En)及びクロック信号(CLK)に応答してシフト信号(SR1～SRm、m>1の自然数)を生成し、第1ラッチ部120にデータ(例えば、デジタルビデオデータ)が順次に格納されるタイミングを制御する。本明細書で使用されるラッチユニットはまた、並列又は直列の複数(例えば、n個)のラッチ又はフリップフロップ、レジスタ、レジスタのバンク又はアレイなどを含み得る。 [0048]例えば、シフトレジスタ110は、タイミングコントローラ(例えば、タイミングコントローラ205、図8参照)から水平開始信号を受信し、クロック信号(CLK)に応答して受信された水平開始信号をシフトさせ、シフト信号(SR1～SRm、m>1の自然数)を出力する。水平開始信号は、開始パルスと共に使用することができる。） ｇ 「[0053] The second latch unit 130 stores the data output from the first latch unit 120, in response to a random delay signal (LD2). For instance, the second latch unit 130 may store the data output from the first latch unit 120 during a horizontal line period. …（中略）… [0056] The first time point may be the time point when the data transmitted to the second latch unit 130 is output as a first analog signal by the digital-analog conversion unit 150 (i.e., after the data in the first latch unit 120 is transmitted to the second latch unit 130 in response to the horizontal line signal [e.g., HS1]). The second time point may be the time at which the data in the second latch unit 130 is output as a second analog signal by the digital-analog conversion unit 150 in response to a horizontal line signal of the next period. [0057] For instance, the horizontal line period may mean one period of the horizontal line signal (e.g., HS1).」 （[0053] 第2ラッチ部130は、ランダム遅延信号(LD2)に応答して、第1ラッチ部120から出力されたデータを格納する。例えば、第2ラッチ部130は、第1ラッチ部120から出力されるデータを格納することができる。 …（中略）… [0056] 第1時点は、第2ラッチ部130に伝送されたデータがデジタル-アナログ変換部150によって第1アナログ信号として出力される時点(すなわち、水平ライン信号(例えば、HS1)に応答して第1ラッチ部120のデータが第2ラッチ部130に伝送された後)であり得る。第2時点は、次の周期の水平ライン信号に応答してデジタル-アナログ変換部150が第2ラッチ部130のデータを第2アナログ信号として出力する時点であり得る。 [0057] 例えば、水平ライン周期は、水平ライン信号(例えば、HS1)の1周期を意味する。） ｈ 「［0059］ The level shifter 140 shifts a voltage level of the data from the second latch unit 130. For instance, the level shifter 140 may shift a voltage of the data from the second latch unit 130 from a first voltage level (e.g., 1.8V or 2.5V) to a second voltage level (e.g., 3.3V). …（中略）… [0062] The digital-analog conversion unit 150 may convert the output of the level shifter 140 from digital data into an analog signal.」 （[0059] レベルシフタ140は、第2ラッチ部130から出力されたデータの電圧レベルを第1電圧レベル(例えば、1.8 V又は2.5 V)から第2電圧レベル(例えば、3.3 V)にシフトする。 …（中略）… [0062] デジタル-アナログ変換部150は、レベルシフタ140の出力をデジタルデータからアナログ信号に変換する。） ｉ 「[0065] The output unit 1160 amplifies and/or buffers the analog signal from the digital-analog conversion unit 150 and outputs the amplified and/or buffered analog signal.」 （[0065） 出力部1160は、デジタル-アナログ変換部150からのアナログ信号を増幅及び/又はバッファリングして出力する。） ｊ 「[0066] The random delay unit 170 receives a first control signal (LD1) from the timing controller 205 and delays the first control signal (LD1). The random delay unit 170 outputs a delayed first control signal (LD2, hereinafter, “random delay signal”) in response to a selection signal (S1 or S2) from the selection unit 180. [0067] The first control signal (LD1) may be the control signal provided by the timing controller (e.g., timing controller 205, see FIG. 8) to transmit the data stored in the first latch unit 120 to the second latch unit 130 simultaneously.」 （[0066] ランダム遅延部170は、タイミング制御部205から第1制御信号LD1を受信して遅延させる。ランダム遅延部170は、選択部180からの選択信号(S1又はS2)に応答して遅延された第1制御信号(LD2、以下、「ランダム遅延信号」という)を出力する。 [0067] 第1制御信号(LD1)は、第1ラッチ部120に格納されたデータを第2ラッチ部130に同時に伝達するためにタイミング制御部(例えば、タイミング制御部205、図8参照)から提供される制御信号である。） 「Fig.8 ［図：0001437763000007.jpg］ 」 ｋ 「[0068] The random delay unit 170 may change the delay period of the first control signal (LD1) by one horizontal line period or one frame period randomly.」 （[0068] ランダム遅延部170は、第1制御信号(LD1)の遅延期間を1水平ライン期間又は1フレーム期間だけランダムに変更してもよい。） ｌ 「[0093] FIG. 3 is a diagram illustrating one embodiment of the random delay unit 170 shown in FIG. 2.」 （[0093] 図3は、図2に示されるランダム遅延ユニット170の一実施形態を示す図である。） 「fig.3 ［図：0001437763000008.jpg］ 」 ｍ 「[0094] Referring to FIG. 3, the random delay unit 170 may include a random data signal generator 310 for generating random data signals (e.g., Q1 through Qn, where n is a natural number >1) and a delay circuit 320 for outputting the random delay signal (e.g., LD2). [0095] The random data signal generator 320 generates random data signals (e.g., Q1 through Qn, where n is a natural number >1) having a random value. [0096] For instance, the random data signal generator 320 may generate random data signals (e.g., Q1 through Qn, where n is a natural number >1) in response to a selection signal (e.g., S1 or S2) from the selection unit 180.」 （[0094] 図3を参照すると、ランダム遅延部170は、ランダムデータ信号(例えば、Q1～Qn、n>1の自然数)を生成するランダムデータ信号生成部310と、ランダム遅延信号(例えば、LD2)を出力する遅延回路320とを含む。 [0095] ランダムデータ信号生成部320は、ランダムな値を有するランダムデータ信号(例えば、Q1～Qn、n>1の自然数)を生成する。 [0096] 例えば、ランダムデータ信号生成部320は、選択部180からの選択信号(例えば、S1又はS2)に応答してランダムデータ信号(例えば、Q1～Qn、n>1の自然数)を生成することができる。） ｎ 「[0116] Referring back to FIG. 3, the delay circuit 320 may delay the first control signal (e.g., LD1) based on the random data signals (e.g., Q1 through Qn, where n is a natural number >1) and generate a random delay signal (e.g., LD2) based on the delay. The delay time of the first control signal (e.g., LD1) and/or the delay circuit 320 may be determined by the random data signals (e.g., Q1 through Qn, where n is a natural number >1).」 （[0116] 再び図3を参照すると、遅延回路320は、ランダムデータ信号(例えば、Q1～Qn、n>1の自然数)に基づいて第1制御信号(例えば、LD1)を遅延させ、遅延に基づいてランダム遅延信号(例えば、LD2)を生成する。第1制御信号信号(例えば、LD1)及び/又は遅延回路320の遅延時間は、ランダムデータ信号(例えば、Q1～Qn、nは1より大きい自然数)によって決定され得る。） ｏ 「[0153] FIG. 8 is a diagram illustrating an exemplary display apparatus 200 including the data driver according to embodiments of the disclosure.」 （[0153] 図8は、本発明の実施形態に係るデータ駆動部を含む表示装置200を示す図である。） （再掲）「Fig.8 ［図：0001437763000009.jpg］ 」 ｐ 「[0154] Referring to FIG. 8, the display apparatus 200 includes a display panel 201, a timing controller 205, a data driver unit 210 and a gate driver unit 220. [0155] The display panel 201 may include gate lines 221 in rows, data lines 231 in columns, and pixels (e.g., P1) in a matrix, connected to the gate lines and the data lines. Each pixel (e.g., P1) may include a transistor (e.g., T1) and a capacitor (e.g., Ca). …（中略）… [0158] The gate driver unit 220 may drive gate lines and may include a plurality of gate drivers. The gate driver unit 220 may output the gate control signal to control (e.g., turn on and/or off) the pixel transistors (e.g., Ta) connected to the gate lines.」 （[0154] 図8を参照すると、表示装置200は、表示パネル201、タイミングコントローラ205、データ駆動部210及びゲート駆動部220を含む [0155] 表示パネル201は、行方向に配置されたゲート線221と、列方向に配置されたデータ線231と、ゲート線及びデータ線に接続されたマトリックス状の画素(例えば、P1)とを含む。各ピクセル(例えば、P1)は、トランジスタ(例えば、T1)及びキャパシタ(例えば、Ca)を含み得る。） …（中略）… [0158]ゲート駆動部220は、ゲート線を駆動し得、複数のゲートドライバを含み得る。ゲート駆動部220は、ゲート線に接続された画素トランジスタ(例えば、Ta)を制御するためのゲート制御信号を出力する。」 ｑ 「[0180] In one embodiment, the delay time of the random delay signal (e.g., LD2) is random, and prevents the EMI from increasing at a specific frequency, and also spreads the EMI across a relatively broad frequency band. [0181] In one embodiment, the delay time of the random delay signal (e.g., LD2)changes randomly every horizontal line period or frame period. Even without the control of the timing controller, the output timing of the data driver may change randomly every horizontal line period or frame period, and the EMI characteristics caused by the frequency may be improved.」 （[0180]一実施形態では、ランダム遅延信号(例えば、LD2)の遅延時間はランダムであり、特定の周波数においてEMIが増大するのを防止し、また、比較的広い周波数帯域にわたってEMIを拡散させる。 [0181]一実施形態では、ランダム遅延信号(例えば、LD2)の遅延時間は、水平ライン期間又はフレーム期間ごとにランダムに変化する。タイミングコントローラの制御がなくても、データドライバの出力タイミングが1水平ライン期間又はフレーム期間ごとにランダムに変化することができ、周波数によるEMI特性を改善することができる。） (イ) 引用発明の認定 前記アに摘記した引用文献１の記載事項を総合すると、引用文献１には、次の発明（以下「引用発明」という。）が記載されていると認められる。なお、段落[0065]の「出力部1160」は「出力部160」の誤記であると認める。また、認定の根拠となる記載箇所を括弧内に示した。 ＜引用発明＞ 「データドライバを含む表示装置であって、（[0003]） データドライバ100は、シフトレジスタ110、第1ラッチ部120、第2ラッチ部130、レベルシフタ140、デジタル-アナログ変換部150、出力部160、ランダム遅延部170及び選択部180を含み、（[0046]） 出力部160は、デジタル-アナログ変換部150からのアナログ信号を増幅及び/又はバッファリングして出力するものであり、（[0065]） ランダム遅延部170は、タイミング制御部205から第1制御信号を受信して遅延させ、選択部180からの選択信号に応答して遅延されたランダム遅延信号を出力するものであって、（[0066]） 第1制御信号は、第1ラッチ部120に格納されたデータを第2ラッチ部130に同時に伝達するためにタイミング制御部から提供される制御信号であり、（[0067]） ランダム遅延部170は、ランダムデータ信号を生成するランダムデータ信号生成部310と、ランダム遅延信号を出力する遅延回路320とを含み、（[0094]） 遅延回路320は、ランダムデータ信号に基づいて第1制御信号を遅延させ、遅延に基づいてランダム遅延信号を生成し、（[0116]） ランダム遅延信号の遅延時間は、水平ライン期間ごとにランダムに変化し、データドライバの出力タイミングが1水平ライン期間ごとにランダムに変化することができ、周波数によるEMI特性を改善することができるものであり、（[0181]） 表示装置200は、表示パネル201、タイミングコントローラ205、データ駆動部210及びゲート駆動部220を含み、（[0154]） 表示パネル201は、行方向に配置されたゲート線221と、列方向に配置されたデータ線231と、ゲート線及びデータ線に接続されたマトリックス状の画素とを含み、（[0155]） ゲート駆動部220は、ゲート線に接続された画素トランジスタを制御するためのゲート制御信号を出力する、（[0158]） 表示装置。」 ウ 本件補正発明と引用発明の対比 (ア) 対比分析 本件補正発明と引用発明を対比する。 ａ 構成Ｘの観点（表示装置） 「表示装置」の発明である引用発明は「表示装置」の発明である点で本件補正発明と一致する。 ｂ 構成Ａの観点（表示パネル） (ａ) 構成Ａは、「ゲートラインとデータラインを具備した表示パネル」を備えることである。 (ｂ) 引用発明における「表示パネル201」、「ゲート線221」及び「データ線231」は、それぞれ本件補正発明の「表示パネル」、「ゲートライン」及び「データライン」に相当する。 (ｃ) したがって、本件補正発明と引用発明は、次の点において一致する。 「ゲートラインとデータラインを具備した表示パネル」を備える点。 ｃ 構成Ｂの観点（制御部） (ａ) 構成Ｂは、「前記データラインに出力されるデータ電圧の当初の出力タイミングを決定するために用いられる少なくとも４ビットのデジタル値を含むソース出力イネーブル信号を生成する制御部」を備えることである。 (ｂ) 引用発明における「出力部160」は「デジタル-アナログ変換部150からのアナログ信号を増幅及び/又はバッファリングして出力するもの」であるところ、「出力部160」より出力されたものは、本件補正発明の「データ電圧」に相当する。 (ｃ) 引用発明の「第1制御信号」は「遅延」され、「データドライバの出力タイミングが１水平ライン期間ごとにランダムに変化することができ［る］」ような「ランダム遅延信号」が生成されるものであるところ、この「遅延」される前の「第1制御信号」は、「データ線231」に出力される電圧の当初のタイミングを決定するものということができる。したがって、引用発明の「第1制御信号」は本件補正発明の「データラインに出力されるデータ電圧の当初の出力タイミングを決定するために用いられる」「ソース出力イネーブル信号」に相当する。また、この「第1制御信号」を提供する「タイミング制御部205」は、本件補正発明の「制御部」に相当する。 (ｄ) 一方で、引用発明の「第1制御信号」は遅延回路によって遅延され、当該遅延された「ランダム遅延信号」によってデータドライバの出力タイミングを変化させるものであるところ、このような「第1制御信号」及び「ランダム遅延信号」の性質からみて、「第1制御信号」が複数のビットを有するいわゆるデジタル信号でないこと、すなわち、デジタル値を含まないことは明らかである。 (ｅ) 以上の検討結果を踏まえると、本件補正発明と引用発明の構成Ｂの観点における一致点及び相違点は、次のｉ及びｉｉに示すとおりである。 ｉ 構成Ｂの観点における一致点 「データラインに出力されるデータ電圧の当初の出力タイミングを決定するために用いられる」「ソース出力イネーブル信号を生成する制御部」を備える点。 ｉｉ 構成Ｂの観点における相違点 「ソース出力イネーブル信号」が 本件補正発明においては、 「少なくとも４ビットのデジタル値を含む」ものであるのに対して、 引用発明においては、 デジタル値を含むものではない点。 ｄ 構成Ｃの観点（信号変更部） (ａ) 構成Ｃは、「前記ソース出力イネーブル信号の前記少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え、１つの前記ソース出力イネーブル信号から、前記データ電圧の出力タイミングを変更するために用いられる少なくとも４ビットの互いに異なる複数のデジタル値を含む複数の最終ソース出力イネーブル信号を生成する信号変更部」を備えることである。 (ｂ) 引用発明の「ランダム遅延信号」により「データドライバの出力タイミングが1水平ライン期間ごとにランダムに変化する」のであるから、引用発明の「ランダム遅延信号」と本件補正発明の「最終ソースイネーブル信号」は、「データ電圧の出力タイミングを変更するために用いられる」点で一致する。 (ｃ) 引用発明の「ランダム遅延信号」は「第1制御信号」が「ランダム遅延部170」により遅延されて生成されるものであるから、「ランダム遅延部170」及び「ランダム遅延信号」は、それぞれ本件補正発明の「信号変更部」及び「最終ソース出力イネーブル信号」に相当する。そして、「ランダム遅延信号の遅延時間は、水平ライン期間ごとにランダムに変化」するものであるから、遅延される時間の長さが違う複数の「ランダム遅延信号」が生成されるものと認められる。 (ｄ) 以上の検討結果を踏まえると、本件補正発明と引用発明の構成Ｃの観点における一致点及び相違点は、次のｉ及びｉｉに示すとおりである。 ｉ 構成Ｃの観点における一致点 「１つの前記ソース出力イネーブル信号から」「前記データ電圧の出力タイミングを変更するために用いられる」「複数の最終ソース出力イネーブル信号を生成する信号変更部」を備える点。 ｉｉ 構成Ｃの観点における相違点 「データ電圧の出力タイミングを変更するために用いられる」「最終ソース出力イネーブル信号」を生成するにあたり、 本件補正発明においては、 「前記ソース出力イネーブル信号の前記少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え、１つの前記ソース出力イネーブル信号から、前記データ電圧の出力タイミングを変更するために用いられる少なくとも４ビットの互いに異なる複数のデジタル値を含む複数の最終ソース出力イネーブル信号を生成」するのに対して、 引用発明においては、 第1制御信号をランダム遅延部170によって遅延させることでランダム遅延信号を生成している点。 ｅ 構成Ｄの観点（ゲートドライバ） (ａ) 構成Ｄは、「ゲートラインにゲートパルスを供給するゲートドライバ」を備えることである。 (ｂ) 引用発明の「ゲート線221」は本件補正発明の「ゲートライン」に相当するものと認められるところ、引用発明の「ゲート駆動部220」は、「ゲート線221」に「接続された画素トランジスタを制御するためのゲート制御信号を出力する」ものであって、この「ゲート制御信号」は本件補正発明の「ゲートパルス」に相当するものと認められる。 (ｃ) したがって、本件補正発明と引用発明は、次の点において一致する。 「ゲートラインにゲートパルスを供給するゲートドライバ」を備える点。 ｆ 構成Ｅの観点（データドライバ） (ａ) 構成Ｅは、「前記複数の最終ソース出力イネーブル信号に含まれる前記互いに異なる複数のデジタル値に基づき、前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更するデータドライバ」を備えることである。 (ｂ) 引用発明においては、「データドライバ100」に含まれる「出力部160」は、「デジタル-アナログ変換部150からのアナログ信号を増幅及び/又はバッファリングして出力するもの」であるところ、「出力部160」より出力されたものは、本件補正発明の「データ電圧」に相当する（前記ｃ(ｂ)も参照されたい。）。 (ｃ) 「データドライバ100」に含まれる「ランダム遅延部170」によって「ランダム遅延信号の遅延時間は、水平ライン期間ごとにランダムに変化し」、そのことで「データドライバの出力タイミングが1水平ライン期間ごとにランダムに変化する」ものであるところ、「出力タイミングが1水平ライン期間ごと」に変化することは、ゲートライン別に「出力タイミング」が変化することと同義であるといえる。そうすると、引用発明の「データドライバ100」と本件補正発明の「データドライバ」は、「前記複数の最終ソース出力イネーブル信号」に基づき、「前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更する」点で一致する。 (ｄ) 一方、引用発明の「ランダム遅延信号」は「デジタル値」を有するものではない。 (ｅ) 以上の検討結果を踏まえると、本件補正発明と引用発明の構成Ｅの観点における一致点及び相違点は、次のｉ及びｉｉに示すとおりである。 ｉ 構成Ｅの観点における一致点 「前記複数の最終ソース出力イネーブル信号」に基づき、「前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更するデータドライバ」を備える点。 ｉｉ 構成Ｅの観点における相違点 「前記複数の最終ソース出力イネーブル信号」に基づき、「前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更する」にあたり、 本件補正発明においては、 「前記複数の最終ソース出力イネーブル信号に含まれる前記互いに異なる複数のデジタル値に基づ［く］」のに対して、 引用発明においては、 「ランダム遅延信号」はそもそもデジタル値を有さないため、「デジタル値に基づ［く］」ものではない点。 (イ) 一致点及び相違点 前記(ア)の対比分析の結果をまとめると、本件補正発明と引用発明の一致点及び相違点は、それぞれ次のａ及びｂに示すとおりである。 ａ 一致点 「 ゲートラインとデータラインを具備した表示パネルと、 前記データラインに出力されるデータ電圧の当初の出力タイミングを決定するために用いられるソース出力イネーブル信号を生成する制御部と、 １つの前記ソース出力イネーブル信号から、前記データ電圧の出力タイミングを変更するために用いられる複数の最終ソース出力イネーブル信号を生成する信号変更部と、 前記ゲートラインにゲートパルスを供給するゲートドライバと、 前記複数の最終ソース出力イネーブル信号に基づき、 前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更するデータドライバとを含む、表示装置。」 である点。 ｂ 相違点 (ａ) 相違点１ 「ソース出力イネーブル信号」が 本件補正発明においては、 「少なくとも４ビットのデジタル値を含む」ものであるのに対して、 引用発明においては、 デジタル値を含むものではない点。 (ｂ) 相違点２ 「データ電圧の出力タイミングを変更するために用いられる」「最終ソース出力イネーブル信号」を生成するにあたり、 本件補正発明においては、 「前記ソース出力イネーブル信号の前記少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え、１つの前記ソース出力イネーブル信号から、前記データ電圧の出力タイミングを変更するために用いられる少なくとも４ビットの互いに異なる複数のデジタル値を含む複数の最終ソース出力イネーブル信号を生成」するのに対して、 引用発明においては、 第1制御信号をランダム遅延部170によって遅延させることでランダム遅延信号を生成している点。 (ｃ) 相違点３ 「前記複数の最終ソース出力イネーブル信号」に基づき、「前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更する」にあたり、 本件補正発明においては、 「前記複数の最終ソース出力イネーブル信号に含まれる前記互いに異なる複数のデジタル値に基づ［く］」のに対して、 引用発明においては、 「ランダム遅延信号」はそもそもデジタル値を有さないため、「デジタル値に基づ［く］」ものではない点。 エ 判断 (ア) 相違点１～３について 相違点１～３について、まとめて検討する。 ａ 相違点１～３についての整理 前記相違点１～３は、いずれも「（最終）ソース出力イネーブル信号」に関連する論点を含むものであることを考慮すると、以下(ａ)、(ｂ)のように再整理できる。そして、相違点Ａ及びＢについて検討すれば、実質的に相違点１～３について検討したことになる。 (ａ) 相違点Ａ（信号の形態について） 「ソース出力イネーブル信号」及び「最終ソース出力イネーブル信号」が、 本件補正発明ではいずれも「少なくとも４ビット」の「デジタル値」を有するのに対し、 引用発明は「デジタル値」を有しない点。 (ｂ) 相違点Ｂ（遅延の方法について） 「データ電圧の出力タイミングを変更するために用いられる」「最終ソース出力イネーブル信号」を生成し、「前記複数の最終ソース出力イネーブル信号に基づき、前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更する」にあたり、 本件補正発明では「前記ソース出力イネーブル信号の前記少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え、１つの前記ソース出力イネーブル信号から、前記データ電圧の出力タイミングを変更するために用いられる少なくとも４ビットの互いに異なる複数のデジタル値を含む複数の最終ソース出力イネーブル信号を生成」するのに対して、 引用発明においては、 第1制御信号をランダム遅延部170によって遅延させることでランダム遅延信号を生成している点。 ｂ 相違点Ａ（信号の形態）の検討 データ電圧の出力タイミングを決定する信号の形態をどのようなものとするか、すなわち、複数のビットからなるデジタル値を有するデジタル信号とするか、あるいは単純なパルスとするかは、当業者が適宜設計できた事項にすぎないものと認められる。そして、そのビット数を具体的にどのような値にするかについても、必要に応じて当業者が適宜設計できたことにすぎないものと認められ、これを「少なくとも４ビット」とすることも、当業者が適宜なし得たことと認められる。 なお、後記ｄにおいて説示するとおり、本件補正発明において、「ソース出力イネーブル信号」や「最終ソース出力イネーブル信号」を「少なくとも４ビット」の「デジタル値」とすることの格別な技術上の意義は認められない点も考慮した。 ｃ 相違点Ｂ（遅延の方法）の検討 データ電圧の出力タイミングを決定する信号の形態を、複数のビットからなるデジタル値を有するデジタル信号とした場合にあっては、この信号を変更する場合には、信号に含まれるデジタル値のうちのいくつかを異なるビットに置き換える必要があることは明らかである。すなわち、第1制御信号を「少なくとも４ビット」の「デジタル値」を含むデジタル信号にした場合には、データ電圧の出力タイミングをランダムに遅らせるためには、第1の制御信号に含まれるデジタル値のうちのいくつかをランダムビットに置き換えることとなることは、明らかである。 したがって、前記相違点Ａの構成を採用した場合には、その変更するビット数の具体的な値はさておき、相違点Ｂの構成を採用することは極めて自然なことである。そして、その具体的なビット数を２ビットとすることは、当業者が適宜選択できたものと認められる。 ｄ デジタル信号とすることの意義の検討 (ａ) 「ソース出力イネーブル信号」及び「最終ソース出力イネーブル信号」を「少なくとも４ビット」の「デジタル値」を含むデジタル信号とすることに関し、前記第２の３(１)イの段落【００５６】～【００５９】に記載が認められるところ、以下、再掲する。 「 【００５６】 ソース出力イネーブル信号（ＳＯＥ）は、少なくとも４つのビットを含むことができる。４つのビットのそれぞれは、０または１の値を有する。 【００５７】 すなわち、データドライバ３００は、４つのビットからなるソース出力イネーブル信号（ＳＯＥ）に従って、データ電圧の出力タイミングを決定することができる。 【００５８】 しかし、データドライバ３００は、ソース出力イネーブル信号（ＳＯＥ）をそのまま利用しない。すなわち、データドライバ３００は、ソース出力イネーブル信号（ＳＯＥ）を用いて最終ソース出力イネーブル信号（ＳＯＥＦ）を生成し、最終ソース出力イネーブル信号（ＳＯＥＦ）を用いて、データ電圧（Ｖｄａｔａ）の出力タイミングをゲートライン別にランダムに変更することができる。 【００５９】 この場合、データドライバ３００は、少なくとも４つのビットのうち少なくとも２つのビットを変更して最終ソース出力イネーブル信号（ＳＯＥＦ）を生成し、最終ソース出力イネーブル信号（ＳＯＥＦ）を利用して、データ電圧の出力タイミングをゲートライン別にランダムに変更することができる。」 (ｂ) ビット数ｎのデジタル信号が２のｎ乗個のデータを扱えることは技術常識であるところ、そのような技術常識を踏まえつつ前記段落【００５６】～【００５９】の記載をみるに、「ソース出力イネーブル信号」や「最終ソース出力イネーブル信号」を、パルス信号（アナログ信号）ではなく「少なくとも４ビット」の「デジタル値」とすることの、格別な技術上の意義は読み取れない。とりわけ、なぜ「少なくとも４ビット」が必要なのかについて記載されておらず、また技術常識を参酌しても明らかとはいえない。 (イ) 総合評価 前記(ア)において検討したとおり、引用発明において、前記相違点１～３（相違点Ａ及び相違点Ｂ）に係る本件補正発明の構成を備えるようにすることは、引用発明に基づいて当業者が容易に想到し得たことである。 そして、相違点１～３（相違点Ａ及び相違点Ｂ）を総合的に勘案しても、本件補正発明が奏する効果としては、当該構成のものとして当業者が予測・発見困難であり、かつ、格別顕著な効果を認めることはできない。 したがって、本件補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。 (ウ) 請求人の主張について 請求人は、審判請求書において、概略、下記ａのとおり主張するので、下記ｂにおいて検討する。 ａ 請求人の主張内容 (ａ) 引用文献１記載の「ランダム遅延部170」はソース出力イネーブル信号の少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え、１つのソース出力イネーブル信号から、データ電圧の出力タイミングを変更するために用いられる少なくとも４ビットの互いに異なる複数のデジタル値を含む複数の最終ソース出力イネーブル信号を生成することを開示していない。 (ｂ) 引用文献１記載の「データドライバ部210」が複数の最終ソース出力イネーブル信号に含まれる当該互いに異なる複数のデジタル値に基づき、データ電圧の出力タイミングを当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更する構成を開示していない。 ｂ 請求人の主張についての検討 請求人が主張する前記ａ(ａ)及び(ｂ)の点について、いずれも当業者が容易に想到し得たものであることは、前記(ア)及び(イ)で検討したとおりである。 したがって、請求人の主張は採用することができない。 オ 独立特許要件（進歩性）についてのまとめ 以上検討のとおり、本件補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許出願の際独立して特許を受けることができないものである。 したがって、本件補正により請求項１についてする補正は、特許法１７条の２第６項において準用する同法１２６条７項の規定に適合しない。 ４ 本件補正の却下の決定の理由のむすび 前記３(２)エ、(３)オのとおり、本件補正は、同法１７条の２第６項において準用する同法１２６条７項の規定に違反するから、同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。 よって、前記補正の却下の決定の結論のとおり決定する。 第３ 本願発明について １ 本願発明について 本件補正は、前記第２のとおり却下したので、本願の請求項１に係る発明（以下「本願発明」という。）は、本件補正前の特許請求の範囲の請求項１（前記第２の１(１)参照）に記載された事項により特定されるとおりのものである。 ２ 原査定における拒絶の理由の概要 原査定の本願発明に対する拒絶の理由である理由１（明確性要件違反）及び理由３（進歩性の欠如）の概要は、次のとおりである。 理由１（明確性要件違反） 請求項１に記載される、ソース出力イネーブル信号あるいは最終ソース出力イネーブル信号のビットが、請求項１におけるデータ電圧の出力タイミングの決定あるいは変更とどのような関係にあるのか明確でなく、その結果として、少なくとも４つのビットを含むソース出力イネーブル信号の中の少なくとも２つのビットを変更することにより、何故、データ電圧の出力タイミングがゲートライン別にランダムに変更されるのかも明確でないから、請求項１に係る発明は明確でない。 理由３（進歩性の欠如） 本願発明は、優先日前に発行された下記の引用文献に記載された発明に基づいて、優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 記 ＜主たる引用文献＞ 引用文献１．米国特許出願公開第２０１５／０３２５２１４号明細書 ３ 明確性要件違反に係る当審の判断 (１) 本願発明について 本願発明は、「前記データ電圧の前記出力タイミングを前記当初の出力タイミングからゲートライン別にランダムな出力タイミングに変更する」にあたり、「制御部」によって「データラインに出力されるデータ電圧の当初の出力タイミングを決定する少なくとも４ビットのソース出力イネーブル信号」が生成されること、「信号変更部」が「前記ソース出力イネーブル信号の前記少なくとも４ビットのデジタル値のうちの少なくとも２ビットをランダムビットに置き換え［る］」こと、及び、「前記ランダムビットを用いて前記ゲートパルスの立ち下りタイミングと前記最終ソース出力イネーブル信号の立ち上がりタイミングとの間隔を制御すること」が特定されている。 (２) しかし、このような特定を含む本願発明は、前記第２の３(２)で検討したのと同様に明確性要件を満たさないことは明らかである。 ４ 進歩性の欠如に係る当審の判断 (１) 引用文献に記載された事項及び引用発明の認定等 引用文献１に記載された事項及び引用発明は、前記第２の３(３)イ(ア)及び(３)イ(イ)において示したとおりである。 (２) 対比・判断 本願発明は、本件補正発明から、前記第２の２(１)のアからウに示した限定を省いたものである。 そうすると、本願発明の発明特定事項を全て含み、その発明特定事項の一部を限定したものに相当する本件補正発明が、前記第２の３(３)において説示したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により引用発明に基づいて当業者が容易に発明をすることができたものである。 第４ むすび 以上検討のとおり、本願の特許請求の範囲の記載は、特許法３６条６項２号の要件を満たしていない。 また、本願発明は、特許法２９条２項の規定により、特許を受けることができない。 したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。