2022-700451

特許第６９７７４６９号発明「炭化珪素ＭＯＳＦＥＴインバータ回路」の特許異議申立事件について、次のとおり決定する。

結 論 特許第６９７７４６９号の明細書及び特許請求の範囲を訂正請求書に添付された訂正明細書及び特許請求の範囲のとおり、訂正後の請求項〔１－４〕について訂正することを認める。 特許第６９７７４６９号の請求項１ないし４に係る特許を維持する。

理 由 理 由 第１ 手続の経緯 特許第６９７７４６９号の請求項１ないし４に係る特許についての出願は、平成２９年１０月１８日の出願であって、令和３年１１月１５日にその特許権の設定登録がされ、令和３年１２月８日に特許掲載公報が発行された。 その特許についての本件特許異議の申し立ての経緯は、次のとおりである。 令和４年 ５月２４日 ：特許異議申立人 角田 朗（以下、「申立人」という。）による請求項１－４に係る特許に対する特許異議の申立て 令和４年 ８月２６日付け：取消理由通知書 令和４年１０月２８日 ：特許権者による意見書及び訂正請求書の提出 令和４年１２月２６日 ：申立人による意見書の提出 第２ 訂正の適否についての判断 １ 訂正の趣旨及び内容 令和４年１０月２８日の訂正請求（以下、「本件訂正請求」という。）は、特許第６９７７４６９号の明細書及び特許請求の範囲を、訂正請求書に添付した訂正明細書及び特許請求の範囲のとおり、訂正後の請求項１ないし４について訂正することを求めるものであり、その訂正の内容は、以下の訂正事項のとおりである（なお、下線は訂正部分を示す。）。 （１）訂正事項１ 特許請求の範囲の請求項１に 「前記過渡電流のパルス幅ｔおよび前記過渡電流の電流密度Ｉは、 ５×１０-2／ｅｘｐ（－ｔ×１．７×１０6）／Ｉ≦１」 と記載されているのを、 「前記過渡電流のパルス幅ｔ（ｓ）および前記過渡電流の電流密度Ｉ（Ａ／ｃｍ２）は、 ０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）」に訂正する（請求項１の記載を引用する請求項２ないし４も同様に訂正する）。 （２）訂正事項２ 願書に添付した明細書の段落【００２２】に記載された、 「前記過渡電流のパルス幅ｔおよび前記過渡電流の電流密度Ｉは、 ５×１０-2／ｅｘｐ（－ｔ×１．７×１０6）／Ｉ≦１」 を、 「前記過渡電流のパルス幅ｔ（ｓ）および前記過渡電流の電流密度Ｉ（Ａ／ｃｍ２）は、 ０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）」に訂正する。 （３）訂正事項３ 願書に添付した明細書の段落【００４３】に記載された、 「５×１０-2／ｅｘｐ（－ｔ×１．７×１０6）／Ｉ≦１ ・・・（２）」 を、 「０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6） ・・・（２）」に訂正する。 ２ 訂正要件についての判断 （１）一群の請求項について 訂正前の請求項１ないし４について、請求項２ないし４は請求項１を引用しているものであって、訂正事項１によって記載が訂正される請求項１に連動して訂正されるものである。したがって、訂正前の請求項１ないし４に対応する訂正後の請求項１ないし４は、特許法第１２０条の５第４項に規定する一群の請求項である。 （２）訂正の目的の適否、新規事項の有無、及び特許請求の範囲の拡張・変更の存否 ア 訂正事項１について 訂正事項１は、訂正前の請求項１の「パルス幅ｔ」および「過渡電流の電流密度Ｉ」の単位が不明であったところ、「パルス幅ｔ（ｓ）」および「過渡電流の電流密度Ｉ（Ａ／ｃｍ２）」と訂正することで単位を明確なものとするとともに、令和４年８月２６日付けで通知した取消理由（特許法第３６条第４項第１号）で指摘した記載不備を解消するために、「５×１０-2／ｅｘｐ（－ｔ×１．７×１０6）／Ｉ≦１」という記載を、「０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）」と訂正することにより不明瞭さを正し、訂正後の請求項１に係る発明を明確なものとするものであるから、特許法第１２０条の５第２項ただし書第３号に掲げる「明瞭でない記載の釈明」を目的とするものである。 そして、本件特許の願書に添付した明細書（以下、単に「本件特許明細書」という。）の段落【００４３】には、「次に、図４は、パルス電流のパルス幅に対する積層欠陥が成長する電流密度を示すグラフである。図４において、縦軸は積層欠陥が成長する電流密度を示し、単位はＡ／ｃｍ2であり、横軸はパルス電流のパルス幅を示し、単位はｓである。図４は、図２と図３により、算出した結果であり、パルス幅をｔ、電流密度をＩとすると、図４の曲線は、 Ｉ＝２００×ｅｘｐ（－ｔ×１．７×１０6） ・・・ （１） で表せる。この曲線より原点側の領域、つまり、矢印Ｄ側の領域は、・・・中略・・・積層欠陥が成長しない。」と記載され、そして、（１）の式を変形すると、図４の矢印Ｄ側の領域は、「０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）」と表すことができる。 したがって、訂正事項１は、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内のものであり、特許法第１２０条の５第９項で準用する同法第１２６条第５項に適合するものである。 さらに、訂正事項１は実質上特許請求の範囲を拡張し、又は変更するものに該当せず、特許法第１２０条の５第９項で準用する同法第１２６条第６項に適合するものである。 イ 訂正事項２、３について 訂正事項２、３は、上記訂正事項１による訂正に伴い、特許請求の範囲の記載と明細書の記載との整合を図るためのものであるから、特許法第１２０条の５第２項ただし書第３号に掲げる「明瞭でない記載の釈明」を目的とするものであり、また、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し、又は変更するものでもなく、特許法第１２０条の５第９項で準用する同法第１２６条第５項及び第６項の規定に適合する。 また、明細書の訂正である訂正事項２、３に関係する一群の請求項の全て（請求項１ないし４）が訂正請求の対象とされているから、訂正事項２、３は、特許法第１２０条の５第９項で準用する同法第１２６条第４項の規定に適合する。 ３ むすび 以上のとおりであるから、本件訂正請求による訂正は、特許法第１２０条の５第２項ただし書第３号に掲げる事項を目的とするものであり、かつ、同条第４項、及び同条第９項において準用する同法第１２６条第４項、第５項及び第６項の規定に適合するから、訂正後の請求項〔１－４〕について訂正することを認める。 第３ 当審の判断 １ 本件発明 本件訂正請求により訂正された請求項１ないし４に係る発明（以下、それぞれ「本件特許発明１」ないし「本件特許発明４」という。）は、訂正請求書に添付された特許請求の範囲の請求項１ないし４に記載された事項により特定される次のとおりのものである（なお、下線は訂正された箇所を示す。）。 「【請求項１】 第１炭化珪素ＭＯＳＦＥＴと、第２炭化珪素ＭＯＳＦＥＴとが、直列に接続されたインバータ回路であって、 前記第１炭化珪素ＭＯＳＦＥＴおよび前記第２炭化珪素ＭＯＳＦＥＴがオフであるデッドタイムに、前記第１炭化珪素ＭＯＳＦＥＴの内蔵ダイオードおよび前記第２炭化珪素ＭＯＳＦＥＴの内蔵ダイオードに流れる過渡電流のパルス幅が２μｓ未満であり、 前記過渡電流のパルス幅ｔ（ｓ）および前記過渡電流の電流密度Ｉ（Ａ／ｃｍ２）は、 ０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6） を満たすことを特徴とする炭化珪素ＭＯＳＦＥＴインバータ回路。 【請求項２】 前記過渡電流の電流密度が１００Ａ／ｃｍ2以下であり、前記過渡電流のパルス幅が０．４μｓ以下であることを特徴とする請求項１に記載の炭化珪素ＭＯＳＦＥＴインバータ回路。 【請求項３】 前記第１炭化珪素ＭＯＳＦＥＴに逆並列に接続された第１ダイオードと、前記第２炭化珪素ＭＯＳＦＥＴに逆並列に接続された第２ダイオードと、をさらに含むことを特徴とする請求項１または２に記載の炭化珪素ＭＯＳＦＥＴインバータ回路。 【請求項４】 前記デッドタイムは、２μｓ以下であることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素ＭＯＳＦＥＴインバータ回路。」 ２ 取消理由通知に記載した取消理由について （１）取消理由の概要 訂正前の請求項１ないし４に係る発明についての特許に対して令和４年８月２６日付けで通知した取消理由の概要は、次のとおりである。 請求項１ないし４に係る特許は、特許請求の範囲の記載が下記の点で不備のため、特許法第３６条第４項第１号に規定する要件を満たしていない特許出願に対してなされたものである。 記 請求項１には 「前記過渡電流のパルス幅ｔおよび前記過渡電流の電流密度Ｉは、 ５×１０-2／ｅｘｐ（－ｔ×１．７×１０6）／Ｉ≦１ を満たす」と記載されている。 この記載に関連する記載として、発明の詳細な説明の段落【００４３】には、 「次に、図４は、パルス電流のパルス幅に対する積層欠陥が成長する電流密度を示すグラフである。図４において、縦軸は積層欠陥が成長する電流密度を示し、単位はＡ／ｃｍ2であり、横軸はパルス電流のパルス幅を示し、単位はｓである。図４は、図２と図３により、算出した結果であり、パルス幅をｔ、電流密度をＩとすると、図４の曲線は、 Ｉ＝２００×ｅｘｐ（－ｔ×１．７×１０6） ・・・ （１） で表せる。この曲線より原点側の領域、つまり、矢印Ｄ側の領域は、 ５×１０-2／ｅｘｐ（－ｔ×１．７×１０6）／Ｉ≦１ ・・・ （２） と表され、式（２）を満たすパルス幅ｔ、電流密度Ｉでは、積層欠陥が成長しない。」 と記載されており、図４の曲線が式（１）となること、及び、この曲線より原点側の領域、つまり、矢印Ｄ側の領域では、積層欠陥が成長しないことは理解できる。 しかしながら、曲線より原点側の領域における電流密度Ｉは、 ０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）・・・ （１）’ という式で表現されると考えられるところ、式（１）’と式（２）は異なったものであり、式（２）がどのようにして導出されたかが不明である。 （式（１）’を変形しても ０≦Ｉ×５×１０-３／ｅｘｐ（－ｔ×１．７×１０6）≦１にしかならない。） したがって、発明の詳細な説明の記載は、当業者が請求項１およびそれに従属する請求項２～４に係る発明の実施をすることができる程度に明確かつ十分に記載したものであるとはいえない。 （２）取消理由についての当審の判断 本件訂正請求による訂正により、請求項１及び明細書における「５×１０-2／ｅｘｐ（－ｔ×１．７×１０6）／Ｉ≦１」という記載は、「０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）」と訂正され、訂正された式では図４の曲線の原点側の領域を表すものとなり、当業者が請求項１およびそれに従属する請求項２～４に係る発明の実施をすることができる程度に明確かつ十分に記載したものとなった。 したがって、取消理由通知に記載した取消理由は解消された。よって、請求項１ないし４に係る特許は、特許法第３６条第４項第１号に規定する要件を満たしていない特許出願に対してなされたものではない。 ３ 取消理由通知において採用しなかった特許異議申立理由について （１）申立理由の概要 ア 特許法第３６条第６項第１号 本件特許の請求項１に記載される「５×１０-2／ｅｘｐ（－ｔ×１．７×１０6）／Ｉ≦１」は、図４の曲線の矢印Ｄ側の領域を表すものではなく、発明の詳細な説明に記載されたものでない。 したがって、本件特許の請求項１ないし４に係る特許は、特許法第３６条第６項第１号に規定する要件を満たしていない特許出願に対してなされたものである。 イ 特許法第２９条第２項 請求項１ないし４に係る発明は、甲第１号証に記載された発明、及び、周知技術（甲第２－８号証）に基いて、本件特許出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、請求項１ないし４に係る特許は、特許法第２９条第２項の規定に違反してされたものである。 ＜ 引用文献等一覧 ＞ 甲第１号証：特開２０１７－５５６４９号公報 甲第２号証：特開２０１２－１４７５５７号公報 甲第３号証：特開２０１６－０９５３９４号公報 甲第４号証：S. Hino H. Hatta K. Sadamatsu Y. Nagahisa S. Yamamoto T. Iwamatsu Y. Yamamoto M. Imaizumi S. Nakata S. Yamakawa、「Demonstration of SiC-MOSFET Embedding Schottky Barrier Diode for Inactivation of Parasitic Body Diode」、Materials Science Forum、２０１７年５月１５日 甲第５号証：特許第５５９６００４号公報 甲第６号証：国際公開第２０１７／１４５３３９号 甲第７号証：国際公開第２０１４／０９７４４８号 甲第８号証：Sven Buetow Reinhard Herzer Gunter Koenigsmann Matthias Rossberg Andreas Maul、「High power, high frequency SiC-MOSFET system with outstanding performance, power density and reliability」、ＩＥＥＥ、２０１７年５月２８日 （２）各甲号証の記載事項 ア 甲第１号証の記載事項 （ア）甲第１号証には、図面と共に以下の事項が記載されている。（下線は当審で付与した。以下同様。） Ａ 「【発明を実施するための形態】 【００１１】 本発明の一実施形態による半導体装置およびその駆動方法について図面を伴って説明する。本実施形態では、半導体素子として電圧駆動型半導体素子を例にとり、半導体装置として電力変換装置を例にとって説明する。まず、本実施形態による半導体装置を備えた電力変換装置１０について図１を用いて説明する。 図１に示すように、電力変換装置１０は、三相交流電源１４に接続されている。電力変換装置１０は、三相交流電源１４から入力する三相交流電力を全波整流する整流回路１５と、整流回路１５で整流された電力を平滑化する平滑用コンデンサ１６とを有している。図示は省略するが、整流回路１５は、６つのダイオードをフルブリッジ接続して構成するかまたは６つのスイッチング素子をフルブリッジ接続している。整流回路１５の正極出力端子に正極ラインＬｐが接続され、負極出力端子に負極ラインＬｎが接続されている。これら正極ラインＬｐ及び負極ラインＬｎ間に平滑用コンデンサ１６が接続されている。 【００１２】 また、電力変換装置１０は、正極側ラインＬｐに接続された上アーム部を構成する半導体モジュール２ａ，２ｃ，２ｅと、負極側ラインＬｎに接続された下アーム部を構成する半導体モジュール２ｂ，２ｄ，２ｆとを有している。 半導体モジュール２ａ及び半導体モジュール２ｂは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成している。半導体モジュール２ｃ及び半導体モジュール２ｄは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成している。半導体モジュール２ｅ及び半導体モジュール２ｆは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成している。 【００１３】 そして、半導体モジュール２ａ及び半導体モジュール２ｂの接続部と、半導体モジュール２ｃ及び半導体モジュール２ｄの接続部と、半導体モジュール２ｅ及び半導体モジュール２ｆの接続部は、誘導性負荷となる三相電動機１７にそれぞれ接続されている。 半導体モジュール２ａは、Ｎ型のＳｉＣ－ＭＯＳＦＥＴ（第１ワイドバンドギャップ半導体素子の一例）３ａと、ＭＯＳＦＥＴ３ａに寄生するボディダイオード４ａと、ＭＯＳＦＥＴ３ａに逆並列接続された還流用のショットキーバリアダイオード５ａとを有してアーム部を構成している。ＭＯＳＦＥＴ３ａのドレイン端子Ｄにボディダイオード４ａおよびショットキーバリアダイオード５ａのカソードが接続され、ＭＯＳＦＥＴ３ａのソース端子Ｓにボディダイオード４ａおよびショットキーバリアダイオード５ａのアノードが接続されている。 【００１４】 半導体モジュール２ｂは、半導体モジュール２ａと同様に、Ｎ型のＳｉＣ－ＭＯＳＦＥＴ３ｂ（第２ワイドバンドギャップ半導体素子の一例）と、ボディダイオード４ｂと、ショットキーバリアダイオード５ｂとを有してアーム部を構成している。 半導体モジュール２ｃも、半導体モジュール２ａ，２ｂと同様に、Ｎ型のＳｉＣ－ＭＯＳＦＥＴ（第１ワイドバンドギャップ半導体素子の一例）３ｃと、ボディダイオード４ｃと、ショットキーバリアダイオード５ｃとを有してアーム部を構成している。 【００１５】 半導体モジュール２ｄも、Ｎ型のＳｉＣ－ＭＯＳＦＥＴ（第２ワイドバンドギャップ半導体素子の一例）３ｄと、ボディダイオード４ｄと、ショットキーバリアダイオード５ｄとを有してアーム部を構成している。 半導体モジュール２ｅも、Ｎ型のＳｉＣ－ＭＯＳＦＥＴ（第１ワイドバンドギャップ半導体素子の一例）３ｅと、ボディダイオード４ｅと、ショットキーバリアダイオード５ｅとを有してアーム部を構成している。 【００１６】 半導体モジュール２ｆも、Ｎ型のＳｉＣ－ＭＯＳＦＥＴ（第２ワイドバンドギャップ半導体素子の一例）３ｆと、ボディダイオード４ｆと、ショットキーバリアダイオード５ｆとを有してアーム部を構成している。 ＳｉＣ－ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆは、ユニポーラ型のパワー半導体素子であり、双方向性を有している。ここで、アーム部を構成するワイドバンドギャップ半導体素子は、ＳｉＣ系の半導体素子だけでなく、他の窒化ガリウム及びダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体素子であってもよい。また、ショットキーバリアダイオード５ａ～５ｆもＳｉ系の半導体素子だけでなく、炭化ケイ素、窒化ガリウム及びダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体素子であってもよい。ワイドバンドギャップ半導体素子はＳｉ素子よりも高温，高電圧動作に優れ、低損失である。 【００１７】 また、電力変換装置１０は、半導体モジュール２ａのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ａと、半導体モジュール２ｂのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｂと、半導体モジュール２ｃのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｃと、半導体モジュール２ｄのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｄと、半導体モジュール２ｅのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｅと、半導体モジュール２ｆのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｆとを有している。 【００１８】 各ゲート駆動装置１ａ～１ｆの出力端子は、ＳｉＣ－ＭＯＳＦＥＴ３ａ～３ｆの制御端子となるゲート端子Ｇに接続されている。 半導体モジュール２ａ及び半導体モジュール２ｂは、例えばＵ相スイッチングアーム部を構成し、半導体モジュール２ｃ及び半導体モジュール２ｄは、例えばＶ相スイッチングアーム部を構成し、半導体モジュール２ｅ及び半導体モジュール２ｆは、例えばＷ相スイッチングアーム部を構成している。したがって、これらのＵ相スイッチングアーム部、Ｖ相スイッチングアーム部及びＷ相スイッチングアーム部が並列接続された三相フルブリッジ回路と、Ｕ相アームのスイッチング動作を制御するゲート駆動装置１ａ，１ｂと、Ｖ相アームのスイッチング動作を制御するゲート駆動装置１ｃ，１ｄと、Ｗ相アームのスイッチング動作を制御するゲート駆動装置１ｅ，１ｆとでインバータ回路が構成されている。」 Ｂ 「【００１９】 次に、本実施形態による半導体装置についてＵ相スイッチングアーム部を例にとり、図１を参照しつつ図２から図５を用いて説明する。なお、Ｖ相スイッチングアーム部およびＷ相スイッチングアーム部もＵ相スイッチングアーム部と同様の構成を有している。 図２に示すように、ゲート駆動装置１ａは、第２ワイドバンドギャップ半導体素子となるＳｉＣ－ＭＯＳＦＥＴ３ｂに流れるドレイン電流（主電流の一例）Ｉｄ（ｂ）を検出する電流検出部としての電流センサ２１ａと、電流センサ２１ａで検出したドレイン電流Ｉｄ（ｂ）の電流値が入力されて第１ワイドバンドギャップ半導体素子となるＳｉＣ－ＭＯＳＦＥＴ３ａを駆動する半導体素子駆動部としてのゲート駆動部２２ａとを備えている。 ・・・中略・・・ 【００２２】 ＲＯＭ２７ａには、欠陥抑制特性マップが予め記憶されている。この欠陥抑制特性マップは、図４に示すように、横軸に第２ワイドバンドギャップ半導体素子となるＳｉＣ－ＭＯＳＦＥＴ３ｂのボディダイオード４ｂで還流電流が流れ始めたときに発生するパルス状電流のパルス幅をとり、縦軸に還流電流でなるドレイン電流Ｉｄ（ｂ）をとって、ＳｉＣ－ＭＯＳＦＥＴの欠陥成長領域３１と欠陥抑制領域３２との境界を表す双曲線状の欠陥抑制特性曲線Ｌ１が設定されている。 【００２３】 この欠陥抑制特性マップで、パルス幅ＰＷは第１ワイドバンドギャップ半導体素子となるＳｉＣ－ＭＯＳＦＥＴ３ａの制御信号ＣＳ（ａ）およびＳｉＣ－ＭＯＳＦＥＴ３ｂの制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔの約３０％に設定されており、デッドタイム時間Ｔｄｔを検出することにより、パルス幅ＰＷ（＝０．３×Ｔｄｔ）を算出することができる。 【００２４】 この欠陥抑制特性マップは、パルス幅とボディダイオード４ｂの還流電流との関係を表す図５に示す欠陥抑制特性マップにおけるボディダイオード４ｂの還流電流ＩＢＤをドレイン電流Ｉｄ（ｂ）に換算したものである。この図５に示す欠陥抑制特性マップは、横軸にパルス幅をとり、縦軸にボディダイオード４ｂの還流電流ＩＢＤをとったときに、欠陥成長領域及び欠陥抑制領域の境界を表す双曲線状の欠陥抑制特性曲線Ｌｄが設定されている。 ・・・中略・・・ 【００２８】 そして、ボディダイオード４ｂの還流電流ＩＢＤとドレイン電流Ｉｄ（ｂ）とは、下記（１）式で表されるように、ドレイン電流Ｉｄ（ｂ）は、ＳｉＣ－ＭＯＳＦＥＴ３ａの還流インダクタンスＬＭＯＳとショットキーバリアダイオード５ａの還流インダクタンスＬＳＢＤとのインダクタンス比ＬＭＯＳ／ＬＳＢＤにボディダイオードの還流電流ＩＢＤを乗算した値となる。 【００２９】 Ｉｄ（ｂ）＝（ＬＭＯＳ／ＬＳＢＤ）×ＩＢＤ ・・・（１） したがって、この（１）式からドレイン電流Ｉｄ（ｂ）〔Ａ／ｃｍ２〕を算出し、図４に示す欠陥抑制特性マップを形成する。 ここで、ＳｉＣ－ＭＯＳＦＥＴ３ａがターンオフ状態となって、下アームとなるＳｉＣ－ＭＯＳＦＥＴ３ｂに還流電流が流れる場合の等価回路は、図６に示すようになり、三相電動機１７のＵ相コイルＬｕからの還流電流Ｉｄ（ｂ）が、インダクタンスＬＭＯＳを通り、ボディダイオード４ｂを通ってＵ相コイルＬｕに戻る一方、インダクタンスＬＢＤを通り、ショットキーバリアダイオード５ｂを通ってＵ相コイルＬｕに戻る。」 Ｃ 「【００４０】 この結果、図４に示す縦軸をドレイン電流Ｉｄ（ｂ）とする欠陥抑制特性マップは、図５に示す縦軸をボディダイオード４ｂの還流電流ＩＢＤとする欠陥抑制特性マップに対して縦軸を４倍に引き伸ばしたものとなる。 そして、ＳｉＣ－ＭＯＳＦＥＴ３ａを駆動する制御信号ＣＳ（ａ）およびＳｉＣ－ＭＯＳＦＥＴ３ｂを駆動する制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔの３０％をパルス幅ＰＷとして設定することにより、実際にボディダイオード４ｂのパルス幅を測定することなくパルス幅ＰＷを検出することができ、この検出したパルス幅ＰＷと電流センサ２１ａで検出した第２ワイドバンドギャップ半導体素子であるＳｉＣ－ＭＯＳＦＥＴ３ｂのドレイン電流Ｉｄ（ｂ）とからドレイン電流Ｉｄ（ｂ）が欠陥抑制領域ＡＤｉに属するか欠陥成長領域ＡＤｇに属するかを容易に判定することができる。 【００４１】 したがって、演算処理装置２３ａの中央演算処理部２５ａで、図８に示すゲート駆動処理を実行することにより、パルス幅ＰＷとボディダイオード４ｂの還流電流ＩＢＤが欠陥抑制領域ＡＤｉに属するように、ＳｉＣ－ＭＯＳＦＥＴ３ａを駆動制御することができる。 すなわち、ゲート駆動処理は、図８に示すように、先ずステップＳ１で、ＳｉＣ－ＭＯＳＦＥＴ３ａがターンオンした状態を維持する図１０におけるモードＭＤ１からターンオフ状態となる図１０におけるモードＭＤ２に移行したか否かを判定し、モードＭＤ２に移行していないときには移行するまで待機し、モードＭＤ２に移行したときには、ステップＳ２に移行して、電流センサ２１ａで検出される還流電流でなる負極性のドレイン電流Ｉｄ（ｂ）を読込んでからステップＳ３に移行する。 【００４２】 このステップＳ３では、ドレイン電流Ｉｄ（ｂ）がピーク値に達したか否かを判定し、ドレイン電流Ｉｄ（ｂ）がピーク値に達していないときには、ピーク値に達するまで待機し、ピーク値に達したときには、ステップＳ４に移行し、ピーク値を例えばＲＡＭ２６ａに一次記憶してからステップＳ５に移行する。 ステップＳ５では、制御信号ＣＳ（ａ）および制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔを検出するデッドタイム時間検出処理で検出したデッドタイム時間Ｔｄｔを読込み、次いでステップＳ６に移行して、デッドタイム時間Ｔｄｔの３０％をパルス幅ＰＷ（＝０．３×Ｔｄｔ）として設定してからステップＳ７に移行する。 【００４３】 このステップＳ７では、ＲＯＭ２７ａから図４に示す欠陥特性マップを読込み、次いでステップＳ８に移行して、ドレイン電流Ｉｄ（ｂ）のピーク値とパルス幅ＰＷとをもとに、欠陥特性マップを参照して、ドレイン電流Ｉｄ（ｂ）のピーク値とパルス幅ＰＷとで表される座標が欠陥抑制領域ＡＤｉに属するか欠陥成長領域ＡＤｇに属するかを判別してからステップＳ９に移行する。 【００４４】 このステップＳ９では、判別結果が、座標が欠陥抑制領域ＡＤｉに属するか否かを判定し、欠陥抑制領域ＡＤｉに属する場合には、制御信号ＣＳ（ａ）の補正デューティ比を算出することなくそのままステップＳ１２に移行し、判別結果が、座標が欠陥成長領域ＡＤｇに属する場合には、ステップＳ１０に移行して、同一パルス幅ＰＷで欠陥抑制領域ＡＤｉ内となるＳｉＣ－ＭＯＳＦＥＴ３ｂの補正ドレイン電流ＩＡｄ（ｂ）を算出してからステップＳ１１に移行する。 【００４５】 このステップＳ１１では、算出した補正ドレイン電流ＩＡｄ（ｂ）に該当する制御信号ＣＳ（ａ）の補正デューティ比ＤＡ（ａ）を算出してからステップＳ１２移行する。 ステップＳ１２では、上アーム側のＳｉＣ－ＭＯＳＦＥＴ３ａがターンオフ状態であるモードＭＤ４からターンオンさせるモードＭＤ１に移行したか否かを判定し、モードＭＤ１に移行していないときには、移行するまで待機し、モードＭＤ１に移行したときには、ステップＳ１３に移行する。 【００４６】 このステップＳ１３では、ＲＡＭ２６ａの補正デューティ記憶領域に補正デューティ比ＤＡ（ａ）が記憶されているか否かを判定し、補正デューティ比ＤＡ（ａ）が記憶されているときには、ステップＳ１４に移行して、制御信号ＣＳ（ａ）に代えて補正デューティ比ＤＡ（ａ）に応じたパルス幅のゲート駆動信号を出力してから前記ステップＳ１に戻り、補正デューティ比ＤＡ（ａ）が記憶されていないときには制御信号ＣＳ（ａ）をそのままゲート駆動信号として出力してからステップＳ１に戻る。 ・・・中略・・・ 【００５５】 その後、時点ｔ１２で電力変換装置の一相分の動作がモードＭＤ１からモードＭＤ２に切り替わる。このモードＭＤ２は、ＳｉＣ－ＭＯＳＦＥＴ３ａ及びＳｉＣ－ＭＯＳＦＥＴ３ｂが同時にオン状態になってＳｉＣ－ＭＯＳＦＥＴ３ａ及びＳｉＣ－ＭＯＳＦＥＴ３ｂ間に貫通電流が流れるのを防止するデッドタイムを形成するために、ＳｉＣ－ＭＯＳＦＥＴ３ａをターンオフ状態としてＳｉＣ－ＭＯＳＦＥＴ３ａ，３ｂを両方ともオフ状態にするモードである。このとき、ＳｉＣ－ＭＯＳＦＥＴ３ａのゲート駆動装置１ａに入力される制御信号ＣＳ（ａ）は図１０（Ａ）に示すようにハイレベルからローレベルに切換えられ、ＳｉＣ－ＭＯＳＦＥＴ３ｂのゲート駆動装置１ｂに入力される制御信号ＣＳ（ｂ）は図１０（Ｂ）に示すようにローレベルを維持する。」 Ｄ 「【００６４】 なお、上記第１の実施形態では、欠陥特性マップが図５に示すように特性線Ｌｄより原点側を欠陥抑制領域ＡＤｉとした場合について説明したが、これに限定されるものではなく、図５に示す特性線Ｌｄより原点側となる双曲線状の欠陥抑制特性曲線Ｌｄ１を設定し、この欠陥抑制特性曲線Ｌｄ１より内側を欠陥抑制領域ＡＤｉとすると、積層欠陥の成長をより確実に防止して、ＳｉＣ－ＭＯＳＦＥＴ３ａ，３ｂの劣化をより確実に防止することができる。」 Ｅ 「【図１】 ［図：0001397192000001.jpg］ 」 Ｆ 「【図４】 ［図：0001397192000002.jpg］ 」 Ｇ 「【図５】 ［図：0001397192000003.jpg］ 」 Ｈ 「【図８】 ［図：0001397192000004.jpg］ 」 （イ）甲１発明 Ａ 上記（ア）Ａの段落【００１１】には、「電力変換装置１０は、三相交流電源１４に接続されている。電力変換装置１０は、三相交流電源１４から入力する三相交流電力を全波整流する整流回路１５と、整流回路１５で整流された電力を平滑化する平滑用コンデンサ１６とを有している」こと、および、「整流回路１５の正極出力端子に正極ラインＬｐが接続され、負極出力端子に負極ラインＬｎが接続されている。これら正極ラインＬｐ及び負極ラインＬｎ間に平滑用コンデンサ１６が接続されている」ことが記載されている。 さらに、段落【００１２】には、「電力変換装置１０は、正極側ラインＬｐに接続された上アーム部を構成する半導体モジュール２ａ，２ｃ，２ｅと、負極側ラインＬｎに接続された下アーム部を構成する半導体モジュール２ｂ，２ｄ，２ｆとを有している」ことが記載されている。 してみると、甲第１号証には、“正極出力端子が正極ラインＬｐに接続され、負極出力端子が負極ラインＬｎに接続され、三相交流電源１４から入力する三相交流電力を全波整流する整流回路１５と、これら正極ラインＬｐ及び負極ラインＬｎ間に接続され、整流回路１５で整流された電力を平滑化する平滑用コンデンサ１６と、正極側ラインＬｐに接続された上アーム部を構成する半導体モジュール２ａ，２ｃ，２ｅと、負極側ラインＬｎに接続された下アーム部を構成する半導体モジュール２ｂ，２ｄ，２ｆとを有する電力変換装置１０”が記載されているといえる。 Ｂ 上記（ア）Ａの段落【００１２】には、“半導体モジュール２ａ及び半導体モジュール２ｂは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成し、半導体モジュール２ｃ及び半導体モジュール２ｄは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成し、半導体モジュール２ｅ及び半導体モジュール２ｆは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成して”いることが記載されている。 Ｃ 上記（ア）Ａの段落【００１３】には、“半導体モジュール２ａ及び半導体モジュール２ｂの接続部と、半導体モジュール２ｃ及び半導体モジュール２ｄの接続部と、半導体モジュール２ｅ及び半導体モジュール２ｆの接続部は、誘導性負荷となる三相電動機１７にそれぞれ接続されて”いることが記載されている。 Ｄ 上記（ア）Ａの段落【００１３】には、“半導体モジュール２ａは、Ｎ型のＳｉＣ－ＭＯＳＦＥＴ３ａと、ＭＯＳＦＥＴ３ａに寄生するボディダイオード４ａと、ＭＯＳＦＥＴ３ａに逆並列接続された還流用のショットキーバリアダイオード５ａとを有してアーム部を構成す”ることが記載されている。 Ｅ 上記（ア）Ａの段落【００１４】には、“半導体モジュール２ｂは、半導体モジュール２ａと同様に、Ｎ型のＳｉＣ－ＭＯＳＦＥＴ３ｂと、ボディダイオード４ｂと、ショットキーバリアダイオード５ｂとを有してアーム部を構成す”ることが記載されている。 Ｆ 上記（ア）Ａの段落【００１８】には、“半導体モジュール２ａ及び半導体モジュール２ｂは、Ｕ相スイッチングアーム部を構成し、半導体モジュール２ｃ及び半導体モジュール２ｄは、Ｖ相スイッチングアーム部を構成し、半導体モジュール２ｅ及び半導体モジュール２ｆは、Ｗ相スイッチングアーム部を構成し、これらのＵ相スイッチングアーム部、Ｖ相スイッチングアーム部及びＷ相スイッチングアーム部が並列接続された三相フルブリッジ回路と、Ｕ相アームのスイッチング動作を制御するゲート駆動装置１ａ，１ｂと、Ｖ相アームのスイッチング動作を制御するゲート駆動装置１ｃ，１ｄと、Ｗ相アームのスイッチング動作を制御するゲート駆動装置１ｅ，１ｆとでインバータ回路が構成され”ることが記載されている。 Ｇ 上記（ア）Ｃの段落【００４１】－【００４４】には、“モードＭＤ２に移行すると、電流センサ２１ａで検出される還流電流でなる負極性のドレイン電流Ｉｄ（ｂ）を読込み、ドレイン電流Ｉｄ（ｂ）がピーク値に達したか否かを判定し、ピーク値に達したときには、ピーク値をＲＡＭ２６ａに一次記憶し、制御信号ＣＳ（ａ）および制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔを検出するデッドタイム時間検出処理で検出したデッドタイム時間Ｔｄｔを読込み、デッドタイム時間Ｔｄｔの３０％をパルス幅ＰＷ（＝０．３×Ｔｄｔ）として設定し、ＲＯＭ２７ａから欠陥特性マップを読込み、ドレイン電流Ｉｄ（ｂ）のピーク値とパルス幅ＰＷとをもとに、欠陥特性マップを参照して、ドレイン電流Ｉｄ（ｂ）のピーク値とパルス幅ＰＷとで表される座標が欠陥抑制領域ＡＤｉに属するか欠陥成長領域ＡＤｇに属するかを判別し、座標が欠陥成長領域ＡＤｇに属する場合には、同一パルス幅ＰＷで欠陥抑制領域ＡＤｉ内となるＳｉＣ－ＭＯＳＦＥＴ３ｂの補正ドレイン電流ＩＡｄ（ｂ）を算出し、算出した補正ドレイン電流ＩＡｄ（ｂ）に該当する制御信号ＣＳ（ａ）の補正デューティ比ＤＡ（ａ）を算出する”ことが記載されている。 また、上記（ア）Ｃの段落【００５５】には、“モードＭＤ２は、ＳｉＣ－ＭＯＳＦＥＴ３ａ，３ｂを両方ともオフ状態にするモードである”ことが、さらに、上記（ア）Ｂの段落【００１９】には、“電流センサ２１ａは、ＳｉＣ－ＭＯＳＦＥＴ３ｂに流れるドレイン電流Ｉｄ（ｂ）を検出する”ものであることが記載されている。 してみると、甲第１号証には、“ＳｉＣ－ＭＯＳＦＥＴ３ａ，３ｂを両方ともオフ状態にするモードＭＤ２に移行すると、ＳｉＣ－ＭＯＳＦＥＴ３ｂに流れるドレイン電流Ｉｄ（ｂ）を検出する電流センサ２１ａで検出される還流電流でなる負極性のドレイン電流Ｉｄ（ｂ）を読込み、ドレイン電流Ｉｄ（ｂ）がピーク値に達したか否かを判定し、ピーク値に達したときには、ピーク値をＲＡＭ２６ａに一次記憶し、制御信号ＣＳ（ａ）および制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔを検出するデッドタイム時間検出処理で検出したデッドタイム時間Ｔｄｔを読込み、デッドタイム時間Ｔｄｔの３０％をパルス幅ＰＷ（＝０．３×Ｔｄｔ）として設定し、ＲＯＭ２７ａから欠陥特性マップを読込み、ドレイン電流Ｉｄ（ｂ）のピーク値とパルス幅ＰＷとをもとに、欠陥特性マップを参照して、ドレイン電流Ｉｄ（ｂ）のピーク値とパルス幅ＰＷとで表される座標が欠陥抑制領域ＡＤｉに属するか欠陥成長領域ＡＤｇに属するかを判別し、座標が欠陥成長領域ＡＤｇに属する場合には、同一パルス幅ＰＷで欠陥抑制領域ＡＤｉ内となるＳｉＣ－ＭＯＳＦＥＴ３ｂの補正ドレイン電流ＩＡｄ（ｂ）を算出し、算出した補正ドレイン電流ＩＡｄ（ｂ）に該当する制御信号ＣＳ（ａ）の補正デューティ比ＤＡ（ａ）を算出する”ことが記載されているといえる。 Ｈ 上記（ア）Ｂの段落【００２２】、【００２３】には、“欠陥抑制特性マップは、横軸に第２ワイドバンドギャップ半導体素子となるＳｉＣ－ＭＯＳＦＥＴ３ｂのボディダイオード４ｂで還流電流が流れ始めたときに発生するパルス状電流のパルス幅ＰＷをとり、縦軸に還流電流でなるドレイン電流Ｉｄ（ｂ）をとって、ＳｉＣ－ＭＯＳＦＥＴの欠陥成長領域３１と欠陥抑制領域３２との境界を表す双曲線状の欠陥抑制特性曲線Ｌ１が設定されているものであって、また、パルス幅ＰＷは第１ワイドバンドギャップ半導体素子となるＳｉＣ－ＭＯＳＦＥＴ３ａの制御信号ＣＳ（ａ）およびＳｉＣ－ＭＯＳＦＥＴ３ｂの制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔの約３０％に設定され、デッドタイム時間Ｔｄｔを検出することにより、パルス幅ＰＷ（＝０．３×Ｔｄｔ）が算出することができるものであ”ることが記載されている。 Ｉ 上記（ア）Ｂの段落【００２８】には、「ドレイン電流Ｉｄ（ｂ）は、ＳｉＣ－ＭＯＳＦＥＴ３ａの還流インダクタンスＬＭＯＳとショットキーバリアダイオード５ａの還流インダクタンスＬＳＢＤとのインダクタンス比ＬＭＯＳ／ＬＳＢＤにボディダイオードの還流電流ＩＢＤを乗算した値」であることが記載されている。 Ｊ 以上、上記ＡないしＩにおいて検討した事項から、上記甲第１号証には次の発明（以下、「甲１発明」という。）が記載されている。 「正極出力端子が正極ラインＬｐに接続され、負極出力端子が負極ラインＬｎに接続され、三相交流電源１４から入力する三相交流電力を全波整流する整流回路１５と、これら正極ラインＬｐ及び負極ラインＬｎ間に接続され、整流回路１５で整流された電力を平滑化する平滑用コンデンサ１６と、正極側ラインＬｐに接続された上アーム部を構成する半導体モジュール２ａ，２ｃ，２ｅと、負極側ラインＬｎに接続された下アーム部を構成する半導体モジュール２ｂ，２ｄ，２ｆとを有する電力変換装置１０において、 半導体モジュール２ａ及び半導体モジュール２ｂは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成し、半導体モジュール２ｃ及び半導体モジュール２ｄは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成し、半導体モジュール２ｅ及び半導体モジュール２ｆは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成しており、 半導体モジュール２ａ及び半導体モジュール２ｂの接続部と、半導体モジュール２ｃ及び半導体モジュール２ｄの接続部と、半導体モジュール２ｅ及び半導体モジュール２ｆの接続部は、誘導性負荷となる三相電動機１７にそれぞれ接続されており、 半導体モジュール２ａは、Ｎ型のＳｉＣ－ＭＯＳＦＥＴ３ａと、ＭＯＳＦＥＴ３ａに寄生するボディダイオード４ａと、ＭＯＳＦＥＴ３ａに逆並列接続された還流用のショットキーバリアダイオード５ａとを有してアーム部を構成しており、 半導体モジュール２ｂは、半導体モジュール２ａと同様に、Ｎ型のＳｉＣ－ＭＯＳＦＥＴ３ｂと、ボディダイオード４ｂと、ショットキーバリアダイオード５ｂとを有してアーム部を構成しており、 半導体モジュール２ａ及び半導体モジュール２ｂは、Ｕ相スイッチングアーム部を構成し、半導体モジュール２ｃ及び半導体モジュール２ｄは、Ｖ相スイッチングアーム部を構成し、半導体モジュール２ｅ及び半導体モジュール２ｆは、Ｗ相スイッチングアーム部を構成し、これらのＵ相スイッチングアーム部、Ｖ相スイッチングアーム部及びＷ相スイッチングアーム部が並列接続された三相フルブリッジ回路と、Ｕ相アームのスイッチング動作を制御するゲート駆動装置１ａ，１ｂと、Ｖ相アームのスイッチング動作を制御するゲート駆動装置１ｃ，１ｄと、Ｗ相アームのスイッチング動作を制御するゲート駆動装置１ｅ，１ｆとでインバータ回路が構成されおり、 ＳｉＣ－ＭＯＳＦＥＴ３ａ，３ｂを両方ともオフ状態にするモードＭＤ２に移行すると、ＳｉＣ－ＭＯＳＦＥＴ３ｂに流れるドレイン電流Ｉｄ（ｂ）を検出する電流センサ２１ａで検出される還流電流でなる負極性のドレイン電流Ｉｄ（ｂ）を読込み、ドレイン電流Ｉｄ（ｂ）がピーク値に達したか否かを判定し、ピーク値に達したときには、ピーク値をＲＡＭ２６ａに一次記憶し、制御信号ＣＳ（ａ）および制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔを検出するデッドタイム時間検出処理で検出したデッドタイム時間Ｔｄｔを読込み、デッドタイム時間Ｔｄｔの３０％をパルス幅ＰＷ（＝０．３×Ｔｄｔ）として設定し、ＲＯＭ２７ａから欠陥特性マップを読込み、ドレイン電流Ｉｄ（ｂ）のピーク値とパルス幅ＰＷとをもとに、欠陥特性マップを参照して、ドレイン電流Ｉｄ（ｂ）のピーク値とパルス幅ＰＷとで表される座標が欠陥抑制領域ＡＤｉに属するか欠陥成長領域ＡＤｇに属するかを判別し、座標が欠陥成長領域ＡＤｇに属する場合には、同一パルス幅ＰＷで欠陥抑制領域ＡＤｉ内となるＳｉＣ－ＭＯＳＦＥＴ３ｂの補正ドレイン電流ＩＡｄ（ｂ）を算出し、算出した補正ドレイン電流ＩＡｄ（ｂ）に該当する制御信号ＣＳ（ａ）の補正デューティ比ＤＡ（ａ）を算出するものであって、 欠陥抑制特性マップは、横軸に第２ワイドバンドギャップ半導体素子となるＳｉＣ－ＭＯＳＦＥＴ３ｂのボディダイオード４ｂで還流電流が流れ始めたときに発生するパルス状電流のパルス幅ＰＷをとり、縦軸に還流電流でなるドレイン電流Ｉｄ（ｂ）をとって、ＳｉＣ－ＭＯＳＦＥＴの欠陥成長領域３１と欠陥抑制領域３２との境界を表す双曲線状の欠陥抑制特性曲線Ｌ１が設定されているものであって、また、パルス幅ＰＷは第１ワイドバンドギャップ半導体素子となるＳｉＣ－ＭＯＳＦＥＴ３ａの制御信号ＣＳ（ａ）およびＳｉＣ－ＭＯＳＦＥＴ３ｂの制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔの約３０％に設定され、デッドタイム時間Ｔｄｔを検出することにより、パルス幅ＰＷ（＝０．３×Ｔｄｔ）が算出することができるものであって、 ドレイン電流Ｉｄ（ｂ）は、ＳｉＣ－ＭＯＳＦＥＴ３ａの還流インダクタンスＬＭＯＳとショットキーバリアダイオード５ａの還流インダクタンスＬＳＢＤとのインダクタンス比ＬＭＯＳ／ＬＳＢＤにボディダイオードの還流電流ＩＢＤを乗算した値である、 電力変換装置１０。」 イ 甲第２号証の記載事項 甲第２号証には、以下の事項が記載されている。 Ａ 「【００８５】 しかしながら、一般的にデッドタイムｔｒは、１μｓ以下となることから、規制対象周波数範囲で十分にノイズ低減効果が得られることになる。ここで１５０ｋＨｚのノイズレベルは一般にノイズ対策用ＥＭＩフィルタの体積を決定する要因となることから、１５０ｋＨｚ成分のノイズを低減することで装置全体の小型化を実現する効果は大きい。」 ウ 甲第３号証の記載事項 甲第３号証には、以下の事項が記載されている。 Ａ 「【００３１】 図７は、本実施の形態におけるＤＣ－ＡＣインバータ１６２のスイッチング部１６３の回路図である。 スイッチング部１６３は、インバータ制御部１６４から信号を入力され各ＩＧＢＴ７１５、７１９、７２８、７３２、７４２、７４６をスイッチングすることにより、ＤＣ３９０Ｖをスイッチングして交流の出力を得る。 ＩＧＢＴ７１５、７１９、７２８、７３２、７４２、７４６は、Ｓｉ ＦＥＴ（Ｓｉｌｉｃｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＳｉＣ ＦＥＴ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＮ ＦＥＴ（Ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のデバイスも使用可能である。 スイッチングにおいては、ＩＧＢＴ７１５及びＩＧＢＴ７１９、ＩＧＢＴ７２８及びＩＧＢＴ７３２、並びに、ＩＧＢＴ７４２及びＩＧＢＴ７４６のハイサイドとローサイドの対で両方同時オンによる貫通電流が流れないように、各上下対では略反転した信号が入力される。さらに、純粋な反転信号である場合に、オフ時間の遅延により同時オンとなる時間が生じてしまうことを防止するため、上下対両方オフする時間としてのデッドタイムを１μｓｅｃ設けた。このデッドタイムは、本実施の形態では、１μｓｅｃとしたが、使用デバイス及びスイッチング周波数によって適宜設定される時間であり、この時間に限られるものではない。」 エ 甲第４号証の記載事項 甲第４号証には、図面と共に以下の事項が記載されている。 Ａ 「Summary We have proposed a MOSFET structure in which an SBD is embedded into each unit cell and an additional doping is applied. High reverse current density of 300 A/cm2 without any activation of its parasitic body diode was demonstrated with the fabricated 3.3 kV class MOSFET. The specific resistance of the proposed MOSFET was 15% higher than that of the conventional MOSFET with the same threshold voltage and circuit capability. This leads to a forecast that a 1.15-size proposed MOSFET embedding SBD can replace a 1.0-size conventional MOSFET with the same conduction loss, and can eliminate coupled 1.5-size external SBD for inactivation of the parasitic body diode.」（４８２頁） （当審訳：要約 各ユニットセルにＳＢＤを埋め込み、追加のドーピングを行うＭＯＳＦＥＴ構造を提案した。製造された３．３ｋＶクラスのＭＯＳＦＥＴを使用して、寄生ボディダイオードをアクティブ化せずに３００Ａ／ｃｍ２の高い逆電流密度を実証した。提案されたＭＯＳＦＥＴの比抵抗は、同じしきい値電圧と回路能力を備えた従来のＭＯＳＦＥＴの比抵抗よりも１５％高かった。これにより、１．１５サイズの提案されたＭＯＳＦＥＴ埋め込みＳＢＤは、１．０サイズの従来のＭＯＳＦＥＴを同じ導通損失で置き換えることができ、寄生ボディダイオードの不活性化のために結合された１．５サイズの外部ＳＢＤを排除できるという予測につながる。） Ｂ 「 ［図：0001397192000005.jpg］ 」（４８２頁Ｆｉｇ．１４） （当審訳：図１４ 提案されたＳＢＤを埋め込んだＭＯＳＦＥＴと従来のボディダイオードのスイッチング特性） オ 甲第５号証の記載事項 甲第５号証には、図面と共に以下の事項が記載されている。 Ａ 「【特許請求の範囲】 【請求項 1】 逆導通性能を有し、高耐圧な電圧駆動型スイッチング素子である主素子と、 前記主素子に比べ耐圧が低い逆流防止素子と、 前記主素子の負極と前記逆流防止素子の負極とを接続して前記主素子の正極を正極端子とし、前記逆流防止素子の正極を負極端子とし、 前記正極端子と前記負極端子との間に前記負極端子から前記正極端子に向かう方向が順方向となるように接続し、前記主素子と同等の耐圧を有する高速還流ダイオードと、 前記逆流防止素子と並列で、前記逆流防止素子の正極から前記高速還流ダイオードを介して前記主素子の正極に正電圧を印加し、前記主素子の負極に負電圧を印加する方向に接続し、前記逆流防止素子の耐圧より低い電圧パルスを発生するとともに、前記主素子がオフする時期と略同期して前記電圧パルスを出力して前記主素子の正極側電位を負極側電位よりも高電位とする予備電圧印加回路と、を備え、 前記逆流防止素子は、前記主素子と略同期してオンおよびオフする電圧駆動型スイッチング素子である、半導体スイッチ。」 Ｂ 「【０００８】 実施形態によれば、逆導通性能を有し、高耐圧な電圧駆動型スイッチング素子である主素子と、前記主素子に比べ耐圧が低い逆流防止素子と、前記主素子の負極と前記逆流防止素子の負極とを接続して前記主素子の正極を正極端子とし、前記逆流防止素子の正極を負極端子とし、前記正極端子と前記負極端子間に前記負極端子から前記正極端子に向かう方向が順方向となるように接続し、前記主素子と同等の耐圧を有する高速還流ダイオードと、前記逆流防止素子と並列で、前記逆流防止素子の正極および前記高速還流ダイオードを介して前記主素子の正極に正電圧を印加し、前記主素子の負極に負電圧を印加する方向に接続し、前記逆流防止素子の耐圧より低い電圧パルスを発生するとともに、前記主素子がオフする時期と略同期して前記電圧パルスを出力して前記主素子の正極側電位を負極側電位よりも高電位とする予備電圧印加回路と、を備え、前記逆流防止素子は、前記主素子と略同期してオンおよびオフする電圧駆動型スイッチング素子である、半導体スイッチが提供される。」 Ｃ 「 ［図：0001397192000006.jpg］ 」 カ 甲第６号証の記載事項 甲第６号証には、図面と共に以下の事項が記載されている。 Ａ 「[0046] ＳｉＣ ＭＯＳＦＥＴの寄生ダイオードの立ち上がり電圧が約３Ｖであるのに対して、ＳｉＣ ＳＢＤ（Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）の立ち上がり電圧は約１Ｖと低い。そのため、図７に示すように、ＳｉＣ ＭＯＳＦＥＴに対してＳｉＣ ＳＢＤを並列に接続することにより、寄生ダイオードではなくＳｉＣ ＳＢＤに電流を流すことができ、寄生ダイオードの劣化を防止することが可能である。しかし、ＳｉＣ ＭＯＳＦＥＴに対してＳｉＣ ＳＢＤを並列に接続した構成とした場合にはコスト増加などの課題が生じる。」 Ｂ 「 ［図：0001397192000007.jpg］ 」 キ 甲第７号証の記載事項 甲第７号証には、以下の事項が記載されている。 Ａ 「[0025] 次に、半導体チップ（半導体素子）の初期特性が評価されるチップテスト工程が行われる（ステップＳ７）。当該テストの結果は、検査結果データとして所定の記憶領域（図示せず）に保存される。半導体チップにおける、リーク電流についても測定され、さらに、例えば１０Ａ／ｃｍ２程度の電流を流した状態での、抵抗値および通電時間に対する抵抗の変化量についても測定される。」 Ｂ 「[0057] また、本発明に関する実施形態によれば、ブール単位または製造ロット単位で選択された一部の炭化珪素半導体基板のエピタキシャル層における結晶欠陥を観察し、ボディダイオードにおける順方向通電の特性を検査する。」 ク 甲第８号証の記載事項 甲第８号証には、図面と共に以下の事項が記載されている。 Ａ 「 ［図：0001397192000008.jpg］ Fig. 2: - Photo of 1200v/400A sic-mosfet power hybrid half bridge assembled in both side sinter-technology and 3D-skin layer; one switch has 8×50A mosfets in parallel; module size is 69 × 92mm」（４１９頁Ｆｉｇ．２） （当審訳：図２：ｓｉｎｔｅｒ－ｔｅｃｈｎｏｌｏｇｙと３Ｄ－ｓｋｉｎ層の両方で組み立てられた１２００Ｖ／４００ＡのＳＩＣ－ＭＯＳＦＥＴパワーハイブリッドハーフプリッジの写真；１つのスイッチが並列な８個の５０Ａ ＭＯＳＦＥＴを有する。モジュールサイズは ６９×９２ｍｍである。） Ｂ 「 ［図：0001397192000009.jpg］ Fig. 9: Overlay of turn on measurement at VDC=600V, Iload=400A, Tj=150℃ with tdead=15ns and 500ns. The reduced dead time leads to a reduced over current and switching losses.」（４２１頁Ｆｉｇ．９） （当審訳：図９ : ＶＤＣ＝６００Ｖ、Ｉｌｏａｄ＝４００Ａ、Ｔｊ＝１５０℃、ｔｄｅａｄ＝１５０ｎｓ及び５００ｎｓでのターンオン測定をオーバーレイしたもの。減少したデッドタイムにより過電流とスイッチング損失が減少する。） Ｃ 「 ［図：0001397192000010.jpg］ Fig. 10: switching losses as a function of dead time. Between 1μs and until 10.1μs the switching losses decrease. At 0μs the losses increase due to the cross current over the bridge.」（４２１頁Ｆｉｇ．１０） （当審訳：図１０：デッドタイムの機能としてのスイッチング損失。１μｓと０．１μｓまでの間でスイッチング損失が減少する。０μｓではブリッジを渡るクロス電流により損失が増加する。） Ｄ 図１０（上記Ｃ）によれば、デッドタイムを０．１～２．５μｓで可変させたことが看取できる。 （３）判断 ア 申立理由ア（特許法第３６条第６項１号）について 本件訂正請求による訂正により、請求項１及び明細書における「５×１０-2／ｅｘｐ（－ｔ×１．７×１０6）／Ｉ≦１」という記載は、「０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）」と訂正され、訂正された式では図４の曲線の原点側の領域（矢印Ｄ側の領域）を表すものとなり、発明の詳細な説明に記載されたものではないとはいえない。 したがって、本件特許の請求項１ないし４に係る特許は、特許法第３６条第６項第１号に規定する要件を満たしていない特許出願に対してなされたものではない。 イ 申立理由イ（特許法第２９条第２項）について （ア）本件特許発明１について 本件特許発明１と甲第１号証に記載された発明（甲１発明）を対比する。 ａ 甲１発明の「ＳｉＣ－ＭＯＳＦＥＴ３ａ」、「ＳｉＣ－ＭＯＳＦＥＴ３ｂ」は、各々、本件特許発明１の「第１炭化珪素ＭＯＳＦＥＴ」、「第２炭化珪素ＭＯＳＦＥＴ」に相当する。 そして、甲１発明の「電力変換装置１０」は、「ＳｉＣ－ＭＯＳＦＥＴ３ａ」からなる「半導体モジュール２ａ」と「ＳｉＣ－ＭＯＳＦＥＴ３ｂ」からなる「半導体モジュール２ａ」が「直列に接続され」て「Ｕ相スイッチングアーム部を構成し」、「半導体モジュール２ｃ及び半導体モジュール２ｄは、Ｖ相スイッチングアーム部を構成し、半導体モジュール２ｅ及び半導体モジュール２ｆは、Ｗ相スイッチングアーム部を構成し、これらのＵ相スイッチングアーム部、Ｖ相スイッチングアーム部及びＷ相スイッチングアーム部が並列接続された三相フルブリッジ回路と、Ｕ相アームのスイッチング動作を制御するゲート駆動装置１ａ，１ｂと、Ｖ相アームのスイッチング動作を制御するゲート駆動装置１ｃ，１ｄと、Ｗ相アームのスイッチング動作を制御するゲート駆動装置１ｅ，１ｆとでインバータ回路が構成」するものであるから、甲１発明の「電力変換装置１０」は、本件特許発明１の「第１炭化珪素ＭＯＳＦＥＴと、第２炭化珪素ＭＯＳＦＥＴとが、直列に接続されたインバータ回路」に相当する。 ｂ 甲１発明の「ボディダイオード４ａ」、「ボディダイオード４ｂ」は、各々、本件特許発明１の「第１炭化珪素ＭＯＳＦＥＴの内蔵ダイオード」、「第２炭化珪素ＭＯＳＦＥＴの内蔵ダイオード」に相当する。 そして、甲１発明の「パルス幅ＰＷ」は、「ＳｉＣ－ＭＯＳＦＥＴ３ｂのボディダイオード４ｂで還流電流が流れ始めたときに発生するパルス状電流」のパルス幅であるから、本件補正発明の「内蔵ダイオードに流れる過渡電流のパルス幅」に相当する。 しかしながら、甲１発明では、「パルス幅ＰＷ」は、「デッドタイム時間Ｔｄｔの３０％」であって、２μｓ未満とは特定されていない。 ｃ 甲１発明の「欠陥特性マップ」に関して、甲第１号証の図４に記載され、「パルス幅」が小さくなるにつれて「ドレイン電流Ｉｄ（ｂ）」が大きくなる曲線として描かれてはいるが「パルス幅」が「２μｓ未満」では曲線が描かれておらず不明である。 さらに、図４における欠陥抑制領域ＡＤｉ（曲線の原点側）が「ドレイン電流Ｉｄ（ｂ）」をＩ（Ａ／ｃｍ２）として、「パルス幅」をｔ（ｓ）とした時に、０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）となるものでもないし、また、図５には、パルス幅とボディダイオード電流との関係も示されているが、図５における欠陥抑制領域ＡＤｉが「ボディダイオード電流ＩＢＤ」をＩ（Ａ／ｃｍ２）として、「パルス幅」をｔ（ｓ）とした時に、０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）となるものでもない。 そうすると、本件特許発明１と甲１発明は、以下の点で一致ないし相違する。 （一致点） 「第１炭化珪素ＭＯＳＦＥＴと、第２炭化珪素ＭＯＳＦＥＴとが、直列に接続されたインバータ回路である、 炭化珪素ＭＯＳＦＥＴインバータ回路。」 （相違点１） 本件特許許発明１では、「前記第１炭化珪素ＭＯＳＦＥＴおよび前記第２炭化珪素ＭＯＳＦＥＴがオフであるデッドタイムに、前記第１炭化珪素ＭＯＳＦＥＴの内蔵ダイオードおよび前記第２炭化珪素ＭＯＳＦＥＴの内蔵ダイオードに流れる過渡電流のパルス幅が２μｓ未満であ」るのに対して、甲１発明では、「パルス幅ＰＷ」にその旨の特定がされていない点。 （相違点２） 本件特許許発明１では、「記過渡電流のパルス幅ｔ（ｓ）および前記過渡電流の電流密度Ｉ（Ａ／ｃｍ２）は、０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6） を満たす」ものであるのに対して、甲１発明では、その旨の特定がされていない点。 事案に鑑み、相違点１及び相違点２についてまとめて検討する。 甲第２、３号証には、デッドタイムを１μｓとすることが記載されている。 甲第４－６号証には、ＭＯＳＦＥＴに並列にダイオード若しくはＦＥＴを設けることで、内蔵ダイオードの劣化を防止することが記載されている。 甲第７号証には、１０Ａ／ｃｍ２の電流でチップテストを行うことが記載されている。 甲第８号証には、ＳｉＣ－ＭＯＳＦＥＴを搭載したハーフブリッジモジュールのモジュールサイズが６９×９２ｍｍであって、片側アームの半導体スイッチに最大４００Ａの電流が流れること、また、デッドタイムを０．１～２．５μｓで可変させることが記載されている。 しかしながら、甲第２－８号証には、「前記第１炭化珪素ＭＯＳＦＥＴおよび前記第２炭化珪素ＭＯＳＦＥＴがオフであるデッドタイムに、前記第１炭化珪素ＭＯＳＦＥＴの内蔵ダイオードおよび前記第２炭化珪素ＭＯＳＦＥＴの内蔵ダイオードに流れる過渡電流のパルス幅が２μｓ未満」であって、「記過渡電流のパルス幅ｔ（ｓ）および前記過渡電流の電流密度Ｉ（Ａ／ｃｍ２）は、０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6） を満たす」ものとすることは記載されていない。 また、そのようにすることが、当該技術分野における周知技術であったともいえない。 したがって、本件特許発明１は、甲１発明、及び甲第２－８号証に記載された技術事項に基づいて当業者が容易に発明することができたものではない。 なお、上記相違点１、２について、申立人は、令和４年１２月２６日に提出の意見書において、 「甲１発明に上記周知技術を適用し、デッドタイムを１μｓとすることは、当業者が容易に為し得るものです。そして、甲１発明は、還流電流のパルス幅をデッドタイム時間の３０％とすることから、デッドタイムを１μｓとすれば、還流電流のパルス幅は０．３μｓとなります。即ち、過渡電流のパルス幅が２μｓ末満になります。 また、デッドタイムを小さく設定することで過渡電流の通流時間が短くなって電流自体小さくなることは必然です。電流が小さいのであるから、ダイオードに蓄積される電荷も抑制されます。また、ボディダイオードに流れる電流は小さくなるため、デッドタイム区間の次にくる上アームの半導体スイッチのターンオンタイミングで発生するリカバリー電流は抑制されます。電流が小さいほど積層欠陥が小さくなることは当業者にとって周知事項です。従って、ＳｉＣの積層欠陥を小さくするためにデッドタイムを小さくして、過渡電流のパルス幅を２μｓ未満にすることは当業者にとって想到容易です。 続いて、相違点２について検討します。甲１発明には、図５に示す特性線Ｌｄより原点側となる双曲線状の欠陥抑制特性曲線Ｌｄ１を設定し、この欠陥抑制特性曲線Ｌｄ１より内側の欠陥抑制領域ＡＤｉは積層欠陥の成長をより確実に防止することができることが開示されています（段落００６４)。例えば還流電流ＩＢＤが約１００Ａ／ｃｍ２の場合、甲1発明の欠陥抑制特性曲線Ｌｄではパルス幅ＰＷが８μｓ、欠陥抑制特性曲線Ｌｄ１ではパルス幅ＰＷが３μｓ、訂正後の本件特許発明１の「前記過渡電流のパルス幅ｔ（ｓ）および前記過渡電流の電流密度Ｉ（Ａ／ｃｍ２）は、０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）を満たす」ではパルス幅ＰＷが０．４μｓとなるため、本件特許発明１の相違点２の条件は甲１発明の欠陥抑制特性曲線Ｌｄｌの内側の欠陥抑制領域ＡＤｉに含まれています（以下の参考図１、参考表１を参照）。 ・・・中略・・・ 従いまして、訂正後の本件特許発明１の「前記過渡電流のパルス幅ｔ（ｓ）および前記過渡電流の電流密度Ｉ（Ａ／ｃｍ２）は、０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）を満たす」の中の一定範囲が甲１号証に開示されていることは明らかです。 また、甲１発明には欠陥抑制領域ＡＤｉに設定すると欠陥が抑制されることが既に開示されており、本件特許発明１の条件に更に設定することによる臨界的意義は示されていません。本件特許発明１の条件でも甲１発明の欠陥抑制領域ＡＤｉでも欠陥が完全に無くなる訳ではないため、どちらの条件でＭＯＦＳＥＴの内蔵ダイオードに電流を流すかは、設計事項に過ぎません。」 と主張している。 本件特許の明細書の段落【００３７】には「図２に示すように、直流電流の電流密度が１０Ａ／ｃｍ2程度から電流密度が大きくなるにつれて積層欠陥が成長することが分かる。一方、直流電流の電流密度が１０Ａ／ｃｍ2より小さくなると積層欠陥の成長速度がマイナスとなり、積層欠陥が縮小していくことが分かる。つまり、炭化珪素半導体装置に電流密度１０Ａ／ｃｍ2より小さい直流電流では、積層欠陥が成長しないことがわかる。」と記載され、さらに、段落【００４０】には、「具体的には、図３に示すように、パルス電流のパルス幅が２μｓ以上では、比率は１となっている。つまり、パルス電流でも直流電流と同じ電流密度で積層欠陥が成長する。図２を考慮すると、パルス電流のパルス幅が２μｓ以上のパルス電流では、電流密度１０Ａ／ｃｍ2より大きいと積層欠陥が成長することになる。」、また、段落【００４１】には「一方、パルス電流のパルス幅が２μｓより小さいと、比率は１より大きくなっている。つまり、パルス電流では、直流電流より大きい電流密度でも積層欠陥が成長しない。例えば、パルス幅が１μｓの場合、比率は４であり、直流電流より４倍の電流密度でも積層欠陥が成長しない。図２を考慮すると、パルス電流のパルス幅が１μｓのパルス電流では、電流密度１０Ａ／ｃｍ2の４倍の電流密度４０Ａ／ｃｍ2の電流密度になるまで積層欠陥が成長しない。」と記載されている。 してみると、本件特許発明１では、パルス電流のパルス幅が２μｓ以上では、電流密度１０Ａ／ｃｍ2より大きいと積層欠陥が成長するが、パルス幅が２μｓより小さいと、電流密度１０Ａ／ｃｍ2より大きい領域でも積層欠陥が成長せず減少することに基づいて、「パルス幅」を「２μｓ未満」として、さらに、「パルス幅」が「２μｓ未満」における積層欠陥が成長しない「電流密度」の上限を１０Ａ／ｃｍ2より大きい「０≦Ｉ≦２００×ｅｘｐ（－ｔ×１．７×１０6）」として規定したものであるから、本件特許発明１の「パルス幅」、「パルス幅」と「電流密度」の関係式に臨界的意義がないとまではいえない。 したがって、上記主張を採用することはできない。 （イ）本件特許発明２ないし４について 本件特許発明２ないし４はいずれも請求項１を直接または間接的に引用するものである。したがって、本件特許発明２ないし４は、本件特許発明１の発明特定事項をすべて含みさらに他の発明特定事項を追加して限定したものであることから、上記本件特許発明１についての判断と同様の理由により、本件特許発明２ないし４は、甲１発明、及び甲第２－８号証に記載された技術事項に基づいて当業者が容易に発明をすることができたものではない。 第４ むすび 以上のとおり、本件特許発明１ないし４に係る特許は、取消理由通知に記載した取消理由及び特許異議申立書に記載した特許異議申立理由によっては取り消すことはできない。また、他に本件特許発明１ないし４に係る特許を取り消すべき理由を発見しない。 よって、結論のとおり決定する。