2022-018843
撮像素子および撮像装置
- 審判番号
- 2022-018843
- 法域
- 特許
- 審判種別
- 拒絶査定不服審判（拒絶査定不服の審決）
- 出願番号
- 特願2020-082097外部サイト（J-PlatPat）へ移動します
- 請求日
- 2022年11月24日
- 審決日
- 2023年10月16日
- 公報発行日
- 2024年01月26日
- 結論
- 請求不成立
- 当事者
- 【請求人】株式会社ニコン
- 【請求人代理人】弁理士法人ＲＹＵＫＡ国際特許事務所
- 分類
- P18 .121-WZ (H04N)
- 根拠条文（結論部分から自動抽出・参考）
- 特許法29条2項
- 条文（本文から自動抽出・参考）
- 特許法第29条第2項
- データ出所
- 審決公報（XML）
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結論
理由
目次 ▾ 11項目
第１ 手続の経緯
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本願は、平成２５年３月１３日に出願した特願２０１３－５０６０５号の一部を平成２９年７月１９日に新たに特許出願したもの（特願２０１７－１４００１１号）について、さらにその一部を令和２年５月７日に新たに特許出願したもの（特願２０２０－８２０９７号）であって、その手続の経緯は次のとおりである。
第２ 原審における補正の却下の決定について
審判請求人は、審判請求書において、令和４年４月２８日にされた手続補正についてなされた同年８月１８日付けの補正の却下の決定について、不服申立てを行っている。
令和５年３月２２日付け拒絶理由通知書において見解を示したとおり、当該補正の却下の決定を取り消す。
第３ 本願発明
本願の請求項に係る発明は、令和５年５月２９日にされた手続補正（以下「本件補正」という。）により補正された特許請求の範囲の請求項１～５５に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載された事項により特定される次のとおりのものである。
〔本願発明〕
積層された複数の半導体基板を備える撮像素子であって、
前記複数の半導体基板のうちの１つの半導体基板であって、光電変換された電荷に基づく画素信号を出力する複数の画素をそれぞれ含む複数の単位ブロックを有する第１半導体基板と、
前記複数の半導体基板のうちの１つの半導体基板であって、前記複数の単位ブロックのうち第１単位ブロックに含まれる前記複数の画素からの前記画素信号をデジタル信号に変換する複数の第１変換回路を含む第１周辺回路と、前記複数の単位ブロックのうち、前記第１単位ブロックの隣に並ぶ第２単位ブロックに含まれる前記複数の画素からの前記画素信号をデジタル信号に変換する複数の第２変換回路を含む第２周辺回路とを有する第２半導体基板とを備え、
前記第１単位ブロックと前記第１周辺回路とは、前記複数の半導体基板が積層される積層方向において重なるように配置され、
前記第２単位ブロックと前記第２周辺回路とは、前記積層方向において重なるように配置され、
前記複数の第１変換回路の数は、前記第１単位ブロックに含まれる前記複数の画素の数よりも少なく、
前記複数の第２変換回路の数は、前記第２単位ブロックに含まれる前記複数の画素の数よりも少ない、撮像素子。
第４ 令和５年３月２２日付け拒絶理由通知書における拒絶の理由
令和５年３月２２日付け拒絶理由通知書における拒絶の理由のうち本願発明に係るものは、
本願発明はその出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献１に記載された発明及び周知技術（引用文献２～３）に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、
というものである。
第５ 引用文献
１ 引用文献１
（１）記載事項
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上記引用文献１には次の記載がある。なお、以降の下線は説明のために当審で付したものである。
「【００５９】（第１の実施形態）本発明の第１の実施形態に係る固体撮像装置は、ＡＤ変換部により変換されたＮビットのデジタルデータを、対応する列のデータ保持部に保持させるデータ取り込み動作と、複数のデータ保持部を直列に接続する水平シフト動作と、複数のデータ保持部の各々に含まれるＮ個のフリップフロップを直列に接続する垂直シフト動作とを行う。【００６０】続きを表示（全43行）これにより、第１の実施形態に係る固体撮像装置は、カラム処理部外に回路を追加することなく、ＡＤ変換部により変換されたデジタルデータを増幅できるとともに、データ保持部の不良箇所を容易かつ短時間で特定できる。【００６１】図１は、本発明の第１の実施形態に係る撮像装置５０の概略構成図である。【００６２】図１に示す撮像装置５０は、固体撮像装置１００と、外部システムであるＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）１０１とを備える。固体撮像装置１００は、画素アレイ部（撮像部）１１０と、画素アレイ部１１０の外側に設けられた駆動制御部１２０とを備える。【００６３】画素アレイ部１１０は、入射光を画素信号に変換する。この画素アレイ部１１０は、行列状に配列された複数の単位画素１１１と、行毎に一つ設けられた複数の行制御線１１２と、列毎に一つ設けられた複数の垂直信号線１１３とを備える。各単位画素１１１は、対応する行に設けられた行制御線１１２の信号に応じて、入射光を画素信号に変換し、変換した画素信号を対応する列に設けられた垂直信号線１１３へ出力する。【００６４】なお、簡単のため図１では、画素アレイ部１１０に３行×６列の単位画素１１１が配置される例を示しているが、画素アレイ部１１０に配置される単位画素１１１の数（行数及び列数）は、これ以外であってもよい。【００６５】駆動制御部１２０は、画素アレイ部１１０を駆動する。この駆動制御部１２０は、水平走査部１２１と、垂直走査部１２２と、カラム処理部１２３と、複数の出力ドライバ１２４と、出力回路１２５と、通信タイミング制御部１２６と、水平信号線１２７とを備えている。【００６６】水平走査部１２１は、列アドレス及び列走査回路を制御する。【００６７】垂直走査部１２２は、行アドレス及び行走査回路を制御する。【００６８】通信タイミング制御部１２６は、ＤＳＰ１０１からマスタークロックＣＬＫ０を受け取り、種々の内部クロックを生成する。また、通信タイミング制御部１２６は、水平走査部１２１、垂直走査部１２２、及びカラム処理部１２３を制御する。また、通信タイミング制御部１２６は、ＤＳＰ１０１からデータ信号ＤＡＴＡを受け取る。【００６９】カラム処理部１２３は、画素アレイ部１１０から出力される画素信号１５１をＮビットのデジタルデータ１５２に変換する。【００７０】また、カラム処理部１２３は、予め定められた単位列毎に設けられた複数のカラムブロック１３０を含む。なお、図１では、簡単のため、単位列が３列であり、カラム処理部１２３が２個のカラムブロック１３０を備える例を示しているが、単位列、及びカラムブロック１３０の数は、これ以外であってもよい。【００７１】カラムブロック１３０は、対応する単位列の画素信号１５１をＮビットのデジタルデータ１５２に変換する。また、カラムブロック１３０は、単位列分のデジタルデータ１５２をシリアルに出力する。【００７２】出力ドライバ１２４は、カラムブロック１３０毎に設けられている。この出力ドライバ１２４は、対応するカラムブロック１３０から出力されるデジタルデータ１５２を水平信号線１２７へ出力する。また、通信タイミング制御部１２６により生成されるブロック選択信号１５０に応じて、複数の出力ドライバ１２４のうち、一つの出力ドライバ１２４のみがデジタルデータ１５２を水平信号線１２７へ出力する。例えば、ｈ番目のカラムブロック１３０のデータを水平信号線１２７に出力する場合には、通信タイミング制御部１２６は、ブロック選択信号１５０の値を「ｈ」に設定する。【００７３】出力回路１２５は、出力ドライバ１２４により水平信号線１２７に出力されたデジタルデータ１５２を映像データ１５３として外部へ出力する。【００７４】図２は、カラムブロック１３０の構成を示す図である。【００７５】図２に示すように、カラムブロック１３０は、列毎に設けられたカラムＡＤ（カラムアナログ／デジタルコンバーター）回路１３１ａ及び１３１ｂを有する。カラムＡＤ回路１３１ａは、カラムブロック１３０に含まれるカラムＡＤ回路のうち、末端の列（１列目）のカラムＡＤ回路であり、カラムＡＤ回路１３１ｂは２列目以降のカラムＡＤ回路である。【００７６】カラムＡＤ回路１３１ａは、ＡＤ変換部１４０と、データ保持部１４１と、データ切替部１４２ａとを備える。カラムＡＤ回路１３１ｂは、ＡＤ変換部１４０と、データ保持部１４１と、データ切替部１４２ｂとを備える。【００７７】ＡＤ変換部１４０は、対応する列に配置された複数の単位画素１１１により変換された画素信号１５１をＮビットのデジタルデータ１５４に変換する。【００７８】データ保持部１４１は、ＡＤ変換部１４０によって変換されたＮビットのデジタルデータ１５４を保持する。【００７９】データ切替部１４２ａ及び１４２ｂは、データ保持部１４１へ供給するデータを切り替える。」
「【図１】［図：0001405509000001.jpg］」
「【図２】［図：0001405509000002.jpg］」
（２）引用発明
上記（１）から、引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。
なお、各構成の末尾の括弧内に対応する記載箇所を示した。
〔引用発明〕
画素アレイ部（撮像部）と、画素アレイ部の外側に設けられた駆動制御部とを備え、（【００６２】）
前記画素アレイ部は、行列状に配列された複数の単位画素と、行毎に一つ設けられた複数の行制御線と、列毎に一つ設けられた複数の垂直信号線とを備え、各単位画素は、対応する行に設けられた行制御線の信号に応じて、入射光を画素信号に変換し、変換した画素信号を対応する列に設けられた垂直信号線へ出力するものであり、（【００６３】）
前記駆動制御部は、水平走査部と、垂直走査部と、カラム処理部と、複数の出力ドライバと、出力回路と、通信タイミング制御部と、水平信号線とを備え、（【００６５】）
前記カラム処理部は、予め定められた単位列毎に設けられた複数のカラムブロックを含み、（【００７０】）
前記カラムブロックは、列毎に設けられたカラムＡＤ（カラムアナログ／デジタルコンバーター）回路を有し、（【００７５】）
前記カラムＡＤ回路は、ＡＤ変換部と、データ保持部と、データ切替部とを備え、（【００７６】）
前記ＡＤ変換部は、対応する列に配置された複数の単位画素により変換された画素信号をＮビットのデジタルデータに変換するものである（【００７７】）
固体撮像装置。（【００６２】）
２ 引用文献２
（１）記載事項
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上記引用文献２には次の記載がある。
「［００１３］本発明は、画素の開口率が向上すると共に、チップ使用効率の向上を図り、しかも全画素の同時シャッタを可能にしたＣＭＯＳ型の半導体イメージセンサ・モジュール及びその製造方法を提供するものである。［００１４］本発明に係る半導体イメージセンサ・モジュールは、複数の画素が規則的に配列され、各画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第1の半導体チップと、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップとが積層されて成ることを特徴とする。」
「［００３８］図３は、上記の複数ピクセルからなる１つのピクセルアレイブロックと、1つのアナ口グ／デジタル変換器と、ピクセルアレイブロックのピクセル数に対応してデータを格納する複数のメモリ素子からなる１つのメモリ素子サブアレイ（すなわちメモリアレイブロック）との関係を、模式的な斜視図で示す。イメージセンサの第１の半導体チップ52と、アナログ／デジタル変換器アレイの第2の半導体チップ53と、メモリ素子アレイの第3の半導体チップ54とが積層され、複数のピクセル（画素）からなる1つのピクセルアレイブロック86に対して1つのアナログ／デジタル変換器87が対応し、この1つのアナログ／デジタル変換器87に対してピクセルアレイブロック86の情報が記憶できる複数のメモリ素子からなる１つのメモリ素子サブアレイ（メモリアレイブロック）88が対応するように相互に接続される。」
「【図３】［図：0001405509000003.jpg］」
３ 引用文献３
（１）記載事項
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上記引用文献３には次の記載がある。
「【００３９】《第６実施形態》第６実施形態は、複数の受光画素を貫通配線に共通接続する実施形態である。図１０［Ａ］は、撮像素子１０ｆの構成部品である第１チップ１１ｆの上面図（４画素分）である。続きを表示（全20行）図１０［Ｂ］は、撮像素子１０ｆの構成部品である第２チップ１２ｆの上面図（４画素分）である。図１１は、撮像素子１０ｆの４画素分の等価回路図である。以下、これらの図を参照して、撮像素子１０ｆの構成を説明する。【００４０】第１チップ１１ｆの受光画素１ｆは、複数画素（ここでは横２画素×縦２画素）ごとに区画が設定される。この区画内には、４つの受光素子ＰＤ１～ＰＤ４が設けられる。これらの受光素子ＰＤ１～ＰＤ４には、転送トランジスタＱＴ１～ＱＴ４がそれぞれ設けられる。転送トランジスタＱＴ１～ＱＴ４のドレインは、共通配線７１を介して貫通配線２０に共通接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド１３が設けられる。【００４１】一方、第２チップ１２ｆには、貫通配線２０に各対応して、読み出し回路３０ｆが形成される。この読み出し回路３０ｆのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｆのマイクロパッド１３と電気的に接合される。この読み出し回路３０ｆは、第２実施形態の読み出し回路３０ａと同様の回路構成を有する。その他、読み出し回路３０ｆには、画素メモリ部や、ＡＤ変換回路などを設けてもよい。このような構成では、転送トランジスタＱＴ１～ＱＴ４を、制御信号φＴｘ１～φＴｘ４を用いて順次に導通させることにより、受光素子ＰＤ１～ＰＤ４の信号電荷を時分割に読み出し回路３０ｆに与えることができる。読み出し回路３０ｆは、これらの信号電荷を時分割に取り込み、画像信号として順次に出力する。【００４２】第６実施形態では、複数画素の区画ごとに一つの読み出し回路３０ｆを備える。そのため、読み出し回路３０ｆの設置数を、全画素数の数分の１まで減らすことが可能になる。【００４３】特に、第６実施形態では、横２画素×縦２画素を区画とするため、ベイヤ配列の最小色配列を一つの読み出し回路３０ｆで処理することができる。したがって、読み出し回路３０ｆ内に、近接する信号間の処理回路（色差変換回路、画素数変換回路など）を実装することも可能になる。【００４４】なお、第６実施形態では、区画のレイアウトを柔軟に設計することができる。例えば、列単位の受光画素１ｆを区画とし、列単位に読み出し回路３０ｆを設けることも可能である。この場合、読み出し回路３０ｆ内にＡＤ変換回路を設けることにより、列単位にＡＤ変換を実施することが可能になる。【００４５】なお、第６実施形態では、転送トランジスタＱＴの出力を貫通配線２０に共通接続している。しかしながら、本発明はこれに限定されるものではない。例えば、第３実施形態～第５実施形態の素子構造において、複数の受光画素を１区画として、貫通配線２０に共通接続してもよい。この場合、区画内の転送トランジスタＱＴを順次に導通させることにより、読み出し回路は、区画内の受光画素の電気信号を時分割に取り込むことが可能になる。」
「【図１０】［図：0001405509000004.jpg］」
第６ 対比
本願発明と引用発明を対比する。
引用発明の「固体撮像装置」は、引用文献１の【０００３】の従来例や図１の記載を参酌すると、半導体基板で構成したものと認められるから、本願発明の「半導体基板を備える撮像素子」に相当する。
引用発明の固体撮像装置が備える画素アレイ部（撮像部）における各「単位画素」は、入射光を画素信号に変換し、変換した画素信号を対応する列に設けられた垂直信号線へ出力するものであるから、本願発明の「光電変換された電荷に基づく画素信号を出力する」「画素」に相当する。
そして、引用発明の前記画素アレイ部における行列状に配列された複数の単位画素のうち、予め定められた単位列毎に設けられた複数のカラムブロックの各カラムブロックに対応する単位列に位置する「単位画素」群は、本願発明の「光電変換された電荷に基づく画素信号を出力する複数の画素をそれぞれ含む複数の単位ブロック」の各「単位ブロック」に相当するものといえる。
よって、引用発明の前記画素アレイ部は、本願発明の「光電変換された電荷に基づく画素信号を出力する複数の画素をそれぞれ含む複数の単位ブロック」に相当する構成を有するものである。
引用発明における、上記複数のカラムブロックの各カラムブロックに対応する単位列に位置する「単位画素」群（単位ブロック）のうち、隣接関係にある２つのものは、本願発明の「前記複数の単位ブロックのうち第１単位ブロック」及び「前記複数の単位ブロックのうち、前記第１単位ブロックの隣に並ぶ第２単位ブロック」に相当する。
引用発明の上記隣接関係にある２つの「単位画素」群（第１単位ブロック、第２単位ブロック）の各々に対応して備わる各カラムブロックは、列毎に設けられた（すなわち複数の）カラムＡＤ回路を有し、前記カラムＡＤ回路は、対応する列に配置された複数の単位画素により変換された画素信号をデジタルデータに変換するＡＤ変換部を備えるものであるから、引用発明の上記各カラムブロックにおけるカラムＡＤ回路は、本願発明の「前記複数の単位ブロックのうち第１単位ブロックに含まれる前記複数の画素からの前記画素信号をデジタル信号に変換する複数の第１変換回路」及び「前記複数の単位ブロックのうち、前記第１単位ブロックの隣に並ぶ第２単位ブロックに含まれる前記複数の画素からの前記画素信号をデジタル信号に変換する複数の第２変換回路」に相当する。
そして、引用発明の上記各カラムブロックは、本願発明の「前記複数の単位ブロックのうち第１単位ブロックに含まれる前記複数の画素からの前記画素信号をデジタル信号に変換する複数の第１変換回路を含む第１周辺回路」及び「前記複数の単位ブロックのうち、前記第１単位ブロックの隣に並ぶ第２単位ブロックに含まれる前記複数の画素からの前記画素信号をデジタル信号に変換する複数の第２変換回路を含む第２周辺回路」に相当する。
引用発明の前記列毎に設けられたカラムＡＤ回路（複数の第１変換回路、複数の第２変換回路）は、列毎に（１つ）設けられるから、「前記複数の第１変換回路の数は、前記第１単位ブロックに含まれる前記複数の画素の数よりも少なく、前記複数の第２変換回路の数は、前記第２単位ブロックに含まれる前記複数の画素の数よりも少ない」ものといえる。
以上から、本願発明と引用発明の一致点及び相違点は次のとおりである。
〔一致点〕
半導体基板を備える撮像素子であって、
光電変換された電荷に基づく画素信号を出力する複数の画素をそれぞれ含む複数の単位ブロックを有し、
前記複数の単位ブロックのうち第１単位ブロックに含まれる前記複数の画素からの前記画素信号をデジタル信号に変換する複数の第１変換回路を含む第１周辺回路と、前記複数の単位ブロックのうち、前記第１単位ブロックの隣に並ぶ第２単位ブロックに含まれる前記複数の画素からの前記画素信号をデジタル信号に変換する複数の第２変換回路を含む第２周辺回路とを有し、
前記複数の第１変換回路の数は、前記第１単位ブロックに含まれる前記複数の画素の数よりも少なく、
前記複数の第２変換回路の数は、前記第２単位ブロックに含まれる前記複数の画素の数よりも少ない、撮像素子。」
〔相違点〕
本願発明は、上記半導体基板を備える撮像素子が、「積層された複数の」ものであり、上記複数の単位ブロック及び第１、第２周辺回路が、それぞれ第１半導体基板及び第２半導体基板に有するものであり、上記単位ブロック及び周辺回路が、「前記第１単位ブロックと前記第１周辺回路とは、前記複数の半導体基板が積層される積層方向において重なるように配置され、前記第２単位ブロックと前記第２周辺回路とは、前記積層方向において重なるように配置され」るものであるのに対し、引用発明では当該構成が特定されていない点。
第７ 相違点についての判断
上記相違点について検討する。
固体撮像装置の技術分野において、画素の開口率や、チップの使用効率、レイアウト設計の柔軟性を向上させるという技術課題、及び、当該技術課題を解決するために、接続される画素部とＡＤ変換回路等の周辺回路部とを各半導体基板に互いに重なるように配置する積層構造を採ることは、上記引用文献２や引用文献３にも記載されているように周知の技術課題及び解決手段である。
そうすると、引用発明の固体撮像装置において、上記周知の技術課題に基づいて、接続される画素部とＡＤ変換回路等の周辺回路部とを各半導体基板に互いに重なるように配置する積層構造を採ること、すなわち、上記相違点に係る本願発明の構成とすることは、当業者であれば容易に想到し得ることである。
なお、審判請求人は、令和５年５月２９日付け意見書において、
「引用文献１の発明と引用文献２の発明を組み合わせることは、引用文献１の発明と引用文献２の発明とのいずれかがその目的に反するものになっている。よって、引用文献２を引用文献１に適用することには阻害要因があるといえる。」、
「引用文献２を引用文献１に適用する動機付けがあるとはいえない。」、
「引用文献１の発明と引用文献３の発明を組み合わせることは、引用文献１の発明と引用文献３の発明とのいずれかがその目的に反するものになっている。よって、引用文献３を引用文献１に適用することには阻害要因があるといえる。」、
「引用文献３を引用文献１に適用する動機付けがあるとはいえない。」
などと主張している。
しかしながら、上記周知の技術課題は、固体撮像装置の設計、製造等に携わる当業者において、固体撮像装置の機能を向上させるにあたり通常考慮されるものであり、引用発明において考慮できない特別の事情は見あたらないから、審判請求人の上記主張はいずれも採用することができない。
したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
第８ むすび
以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
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2022-018843