2019-017834

特願２０１７－２０２８３１号「プローブカードモジュール」拒絶査定不服審判事件〔平成３０年４月２６日出願公開、特開２０１８－６６７３９号〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は、平成２９年１０月１９日の外国語書面出願（パリ条約による優先権主張、２０１６年１０月２１日、米国）であって、平成３０年１月２５日に翻訳文が提出され、同年１１月１９日付けの拒絶理由通知に対し、令和元年５月２７日に意見書及び手続補正書が提出されたところ、同年８月２９日付けで拒絶査定（以下「原査定」という。）がされ（原査定の謄本の送達日：同年９月３日）、これに対して、同年１２月３０日に拒絶査定不服審判の請求がされると同時に特許請求の範囲についての補正（以下「本件補正」という。）がされたものである。 第２　補正の却下の決定 ［補正の却下の決定の結論］ 本件補正を却下する。 ［補正の却下の決定の理由］ １　本件補正の概要 本件補正は、以下の（１）に示される本件補正前の特許請求の範囲の請求項１の記載を、以下の（２）に示される本件補正後の特許請求の範囲の請求項１の記載に補正することを含むものである。下線は、補正箇所を示す。 （１）本件補正前 「【請求項１】 第１抵抗器に接続される第１出力端を有する第１駆動ユニットと、 第２抵抗器に接続される第２出力端を有する第２駆動ユニットと、 非反転入力端と、反転入力端と、第３出力端とを有し、前記第１抵抗器及び前記第２抵抗器は前記非反転入力端に接続され、且つ前記第３出力端は前記反転入力端に接続される増幅ユニットと、 前記増幅ユニットの第３出力端及び前記反転入力端に接続される導電性プローブとを備えることを特徴とするプローブカードモジュール。」 （２）本件補正後 「【請求項１】 第１抵抗器に接続される第１出力端を有する第１駆動ユニットと、 第２抵抗器に接続される第２出力端を有する第２駆動ユニットと、 非反転入力端と、反転入力端と、第３出力端とを有し、前記第１抵抗器及び前記第２抵抗器は前記非反転入力端に接続され、且つ前記第３出力端は前記反転入力端に接続される増幅ユニットと、 前記増幅ユニットの前記非反転入力を接地させるための第４抵抗器と、 前記増幅ユニットの第３出力端及び前記反転入力端に接続される導電性プローブとを備えることを特徴とするプローブカードモジュール。」 ２　本件補正についての当審の判断 本件補正は、請求項１において、「前記増幅ユニットの前記非反転入力を接地させるための第４抵抗器」という構成を追加することにより、「プローブカードモジュール」の構成を限定することを含むものである。 そして、本件補正前の請求項１に記載された発明と、本件補正後の請求項１に記載される発明とは、産業上の利用分野及び解決しようとする課題が同一であるので、本件補正は、特許法第１７条の２第５項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。 そこで、以下では、本件補正後における請求項１に記載されている事項により特定される発明（以下「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか否か、について検討する。 （１）本件補正発明 本件補正発明は、上記「１　本件補正の概要」の「（２）本件補正後」において示した次に特定されるとおりのものである。 符号Ａ～Ｆについては、構成を分説するため当審が付した。 「【請求項１】 Ａ　第１抵抗器に接続される第１出力端を有する第１駆動ユニットと、 Ｂ　第２抵抗器に接続される第２出力端を有する第２駆動ユニットと、 Ｃ　非反転入力端と、反転入力端と、第３出力端とを有し、前記第１抵抗器及び前記第２抵抗器は前記非反転入力端に接続され、且つ前記第３出力端は前記反転入力端に接続される増幅ユニットと、 Ｄ　前記増幅ユニットの前記非反転入力を接地させるための第４抵抗器と、 Ｅ　前記増幅ユニットの第３出力端及び前記反転入力端に接続される導電性プローブと Ｆ　を備えることを特徴とするプローブカードモジュール。」 （２）引用文献 ア　引用文献１ 原査定の拒絶の理由において引用された特開２０１２－１２９８１０号公報（平成２４年７月５日発行。以下「引用文献１」という。）には、図面とともに次の事項が記載されている（下線は当審で付した。）。 「【０００２】 半導体デバイス（ＤＵＴ：被試験デバイス）を評価・試験するために、半導体試験装置（単に試験装置という）が利用される。試験装置は、ＤＵＴに対して試験信号を与え、ＤＵＴの状態を制御しながら、ＤＵＴの出力信号を期待値と比較することにより、ＤＵＴの良否を判定する。かかる試験装置には、ＤＵＴに対して試験信号を出力するドライバ回路が搭載される。」 「【００２２】 図１は、実施の形態に係るドライバ回路１００の構成を示すブロック図である。ドライバ回路１００は、その入力端子ＰＩＮに入力信号ＳＩＮを受け、その波形を制御して、その出力端子ＰＯＵＴから出力する。出力端子ＰＯＵＴには伝送線路３を介して、図示しない受信デバイスが接続される。 【００２３】 ドライバ回路１００は、主として分岐回路１０、複数のタイミング調節回路２０、合成出力回路３０を備える。 【００２４】 分岐回路１０は、送信すべき入力信号ＳＩＮを、複数の経路１２１～１２ｎに分岐する。ｎは経路の個数を示す２以上の整数である。 【００２５】 複数のタイミング調節回路２０１～２０ｎは、それぞれが複数の経路１２１～１２ｎごとに設けられる。ｉ番目のタイミング調節回路２０ｉ（１≦ｉ≦ｎ）は、対応する経路１２ｉに分岐された入力信号Ｓａｉのポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える。 【００２６】 たとえばタイミング調節回路２０は、それぞれに入力された信号を遅延させる遅延回路ＶＤを含んでもよい。この遅延回路ＶＤは、遅延量を制御可能な可変遅延回路であることが好ましい。遅延回路は、その入力信号全体に同じ遅延を与える。つまり分岐された入力信号Ｓａのポジティブエッジとネガティブエッジには等しい遅延が与えられる。遅延回路としては、国際公開ＷＯ２００６／０２５２８５号パンフレット等に記載される回路を用いてもよいし、別の構成の遅延回路を用いてもよい。 【００２７】 合成出力回路３０は、複数のタイミング調節回路２０１～２０ｎの出力信号Ｓｂ１～Ｓｂｎを合成し、合成された信号ＳＯＵＴを伝送線路３に出力する。」 「【００４５】 図８は、合成出力回路の別の構成例を示す回路図である。図８の合成出力回路３０ｃは、複数のバッファ回路ＢＦ１～ＢＦｎ、複数の合成抵抗Ｒｏ１～Ｒｏｎ、出力バッファＢＦ０と、備える。複数のバッファ回路ＢＦ１～ＢＦｎは、複数の経路１２１～１２ｎ（不図示）ごとに設けられる。ｉ番目のバッファ回路ＢＦｉは、対応するタイミング調節回路２０ｉの出力信号Ｓｂｉを受ける。複数のバッファ回路ＢＦ１～ＢＦｎの利得は等しくてもよいし、異なっていてもよい。バッファ回路ＢＦの利得は、合成の際の係数を定める。 【００４６】 複数の合成抵抗Ｒｏ１～Ｒｏｎは、複数の経路１２１～１２ｎごとに設けられる。ｉ番目の合成抵抗Ｒｏｉの第１端子は、対応するバッファ回路ＢＦｉの出力信号を受ける。複数の合成抵抗Ｒｏ１～Ｒｏｎの第２端子は、共通に接続されている。出力バッファＢＦ０は、複数の合成抵抗Ｒｏ１～Ｒｏｎの共通に接続された第２端子の信号ＳＯＵＴ’を受け、それに応じた出力信号ＳＯＵＴを伝送線路３に出力する。複数の合成抵抗Ｒｏ１～Ｒｏｎの抵抗値は等しくてもよいし、異なっていてもよい。」 「【図１】 」 「【図８】 」 上記記載内容及び図示内容を総合すれば、引用文献１には、以下の発明（以下「引用発明」という。）が記載されていると認められる。 ［引用発明］ 「半導体デバイス（ＤＵＴ：被試験デバイス）を評価・試験するための半導体試験装置であって、ＤＵＴに対して試験信号を与え、ＤＵＴの状態を制御しながら、ＤＵＴの出力信号を期待値と比較することにより、ＤＵＴの良否を判定する半導体試験装置において（【０００２】）、 ＤＵＴに対して試験信号を出力するドライバ回路１００が搭載され、 前記ドライバ回路１００は、その入力端子ＰＩＮに入力信号ＳＩＮを受け、その波形を制御して、その出力端子ＰＯＵＴから出力するものであり、 前記出力端子ＰＯＵＴには伝送線路３を介して、受信デバイス（ＤＵＴ）が接続され、（【０００２】、【００２２】、【図１】） 前記ドライバ回路１００は、主として分岐回路１０、複数のタイミング調節回路２０、合成出力回路３０を備えており、（【００２３】、【図１】） 分岐回路１０は、送信すべき入力信号ＳＩＮを、複数の経路１２１～１２ｎに分岐するものであり、（【００２４】） 合成出力回路３０は、複数のタイミング調節回路２０１～２０ｎの出力信号Ｓｂ１～Ｓｂｎを合成し、合成された信号ＳＯＵＴを伝送線路３に出力するものであり、（【００２７】） 合成出力回路３０ｃは、複数のバッファ回路ＢＦ１～ＢＦｎ、複数の合成抵抗Ｒｏ１～Ｒｏｎ、出力バッファＢＦ０を備え、 （【００４５】、【図８】） 前記複数のバッファ回路ＢＦ１～ＢＦｎは、複数の経路１２１～１２ｎごとに設けられ、ｉ番目のバッファ回路ＢＦｉは、対応するタイミング調節回路２０ｉの出力信号Ｓｂｉを受け、（【００４５】） 複数の合成抵抗Ｒｏ１～Ｒｏｎは、複数の経路１２１～１２ｎごとに設けられ、ｉ番目の合成抵抗Ｒｏｉの第１端子は、対応するバッファ回路ＢＦｉの出力信号を受け、複数の合成抵抗Ｒｏ１～Ｒｏｎの第２端子は、共通に接続されており、（【００４６】、【図８】） 出力バッファＢＦ０は、複数の合成抵抗Ｒｏ１～Ｒｏｎの共通に接続された第２端子の信号ＳＯＵＴ’を受け、それに応じた出力信号ＳＯＵＴを伝送線路３に出力する、（【００４６】、【図８】） 半導体試験装置。」 イ　引用文献２ 原査定の拒絶の理由において引用された特開２００８－２６９７２５号公報（平成２０年１１月６日発行。以下「引用文献２」という。）には、図面とともに次の事項が記載されている（下線は当審で付した。）。 「【００３７】 以下において、本発明に係る電気的特性評価装置（以下、適宜「本発明装置」と称する）の実施形態について図１～図７の各図を参照して説明する。 【００３８】 図１は、本発明装置の概略的構成を示すブロック図である。図１に示される本発明装置１は、信号発生器１０、電圧バッファ２０、電流制御回路４０、電流電圧変換器５０、出力装置６０、及びこれらを接続するための第１～第５線路を備える。なお、図１における不揮発性メモリ素子３０は、本発明装置１を用いて電気的特性の評価を行う評価対象素子である。 【００３９】 信号発生器１０は、不揮発性メモリ素子３０に印加する電圧信号（評価用電圧信号）を発生させるものであり、出力端子１１から評価用電圧信号を出力する。この評価用電圧信号としては、例えばパルス形状の電圧波形が利用可能であるとする。 【００４０】 電圧バッファ２０は、信号発生器１０と第１線路７０によって接続されており、出力端子１１から出力される評価用電圧信号が入力端子２１より入力され、この評価用電圧信号を、概ね同等形状の波形のまま、低インピーダンス（例えば５Ω）で出力端子２２より出力する。電圧バッファ２０は不揮発性メモリ素子３０の一方の端子（第１端子３１）と第２線路７１によって接続されており、電圧バッファ２０の出力端子２２から出力される電圧信号が不揮発性メモリ素子３０の第１端子３１に対して印加可能に構成されている。」 「【００４５】 不揮発性メモリ素子３０は第１端子３１と第２端子３２を有し、このうち、第１端子３１が、第２線路７１を介して電圧バッファ２０の出力端子２２と接続され、第２端子３２が、第３線路７２を介して、電流制御回路４０の第１端子４１と接続される。これらの第２線路７１並びに第３線路７２は、プローブやボンディングワイヤ等に相当するものである。」 「【００５４】 第２～第４線路を短く実装するには、電圧バッファ２０、電流制御回路４０、電流電圧変換器５０をプローブ先端近傍に実装することとなる。プローブカードを用いる場合は、プローブニードル近傍のボード上に実装すればよい。電圧バッファ２０、電流制御回路４０、及び電流電圧変換器５０については、小面積の領域内に実装することは容易であるため、占有面積が増大化するという問題はない。 【００５５】 図３は、電圧バッファ２０の一構成例であり、演算増幅器を有する場合を示す。図３（ａ）は、電圧バッファ２０を電圧増幅率Ｇ＝Ｒ１／Ｒ２の非反転増幅回路で実現している。また、図３（ｂ）は、電圧バッファ２０を電圧増幅率１の非反転増幅回路で実現している。なお、市販の高速演算増幅器を用いても、出力インピーダンスを１０Ω程度以下にできる。図３（ｃ）も、図３（ｂ）と同様の電圧バッファであるが、後に述べる演算増幅器を用いた電流電圧変換器と同様の構成となるため、プローブに実装する場合に、電圧バッファ用プローブ、電流電圧変換用プローブと作り分けする必要がなくなり、製造面でのメリットが出てくる。その他、電圧バッファ２０としては、相補型のプッシュプルソースフォロワやエミッタフォロワ回路を用いることで、演算増幅器を用いない構成とすることも可能である。」 「【図１】 」 「【図２】 」 「【図３】 」 上記記載内容及び図示内容を総合すれば、引用文献２には、以下の技術事項（以下「引用文献２記載事項」という。）が記載されていると認められる。 [引用文献２記載事項] 「不揮発性メモリ素子３０（評価対象素子）の電気的特性の評価を行う電気的特性評価装置であって、（【００３７】～【００３８】） 信号発生器１０、電圧バッファ２０、電流制御回路４０、電流電圧変換器５０、出力装置６０、及びこれらを接続するための第１～第５線路を備え、 （【００３７】～【００３８】） 前記信号発生器１０は、不揮発性メモリ素子３０（評価対象素子）に印加する電圧信号（評価用電圧信号）を発生させるものであって、出力端子１１から評価用電圧信号を出力するものであり、（【００３９】） 不揮発性メモリ素子３０（評価対象素子）は第１端子３１と第２端子３２を有し、第１端子３１が、第２線路７１を介して電圧バッファ２０の出力端子２２と接続され、第２端子３２が、第３線路７２を介して、電流制御回路４０の第１端子４１と接続されており、これらの第２線路７１並びに第３線路７２は、プローブやボンディングワイヤ等に相当するものであり、 （【００４５】） 前記電圧バッファ２０は、信号発生器１０と第１線路７０によって接続されており、出力端子１１から出力される評価用電圧信号が入力端子２１より入力され、この評価用電圧信号を、概ね同等形状の波形のまま、低インピーダンス（例えば５Ω）で出力端子２２より出力し、不揮発性メモリ素子３０（評価対象素子）の第１端子３１に対して印加可能に構成されており、 （【００４０】） 前記電圧バッファ２０は、演算増幅器で構成され、評価用電圧信号が入力される入力端子２１は、前記演算増幅器の非反転入力端（＋）に接続され、出力端子２２に接続される前記演算増幅器の出力端は、前記演算増幅器の反転入力端（－）に接続され、前記演算増幅器の非反転入力端（＋）は抵抗Ｒ０を介して接地されて、電圧増幅率１の非反転増幅回路となっており、 （【００５５】、【図３】（ｂ）） 前記電圧バッファ２０、前記電流制御回路４０、前記電流電圧変換器５０をプローブニードル近傍のボード上に実装してプローブカードとして構成した、（【００５４】） 電気的特性評価装置。」 ウ　引用文献３ 原査定の拒絶の理由において引用された国際公開第２００９／０８７８７４号（２００９年７月１６日発行。以下「引用文献３」という。）には、図面とともに次の事項が記載されている。 「[0064]　図７は、ピンエレクトロニクス部３０およびプローブカード５０の他の構成例を示す図である。本例のピンエレクトロニクス部３０は、複数のドライバ３２、複数のコンパレータ３４、および、配線部４２を有する。複数のドライバ３２および複数のコンパレータ３４は、図１から図５に関連して説明したドライバ３２および複数のコンパレータ３４と同一であってよい。 [0065]　配線部４２は、ピンエレクトロニクス部３０の基板上で、複数のドライバ３２の出力端を電気的に接続することで、複数の試験信号が合成された多値の信号を生成する。配線部４２は、複数の抵抗３６、共通抵抗３８、および、共通伝送路４０を有する。複数の抵抗３６は、図１から図５に関連して説明した複数の抵抗３６と同一であってよい。 [0066]　共通抵抗３８は、複数の抵抗３６と接続される。共通伝送路４０は、一端がプローブカード５０に電気的に接続され、他端が共通抵抗３８を介して、それぞれのドライバ３２の出力端に電気的に接続される。共通伝送路４０は、それぞれのドライバ３２の出力端から、共通伝送路４０までの信号遅延時間が略等しくなるように設けられてよい。より具体的には、共通伝送路４０は、それぞれのドライバ３２の出力端から、共通伝送路４０までの信号遅延時間がほぼ零とみなせる程度に、それぞれのドライバ３２の近傍に設けられることが好ましい。 [0067]　なお、共通抵抗３８は、それぞれのドライバ３２の出力に設けられた抵抗３６と、共通伝送路４０との間でインピーダンスを整合させる。例えば、２つのドライバ３２の出力端が共通抵抗３８に接続される場合、共通抵抗３８のインピーダンスは、それぞれの抵抗３６のインピーダンスの半分であってよい。 [0068]　プローブカード５０は、プローブピン５４を有する。プローブピン５４は、図１から図５に関連して説明したプローブピン５４と同一であってよい。プローブピン５４は、共通伝送路４０が伝送した多値の試験信号を、ピンエレクトロニクス部３０の基板の外部において受け取り、被試験デバイス２００に供給する。なお、本例のプローブピン５４は、被試験デバイス２００の端子２１０と一対一に接触する。 [0069]　本例の試験装置１００によれば、それぞれのドライバ３２から共通伝送路４０までの信号遅延時間が略零であるので、各ドライバ３２から試験信号を同時に出力すれば、多値の試験信号を精度よく生成することができる。また、共通抵抗３８および共通伝送路４０は、プローブカード５０に形成されてもよい。」 「[図７] 」 上記記載内容及び図示内容を総合すれば、引用文献３には、以下の技術事項（以下「引用文献３記載事項」という。）が記載されていると認められる。 [引用文献３記載事項] 「ピンエレクトロニクス部３０およびプローブカード５０を含む試験装置１００において、（[0064]、[0069]、[図７]） 前記ピンエレクトロニクス部３０は、複数のドライバ３２、複数のコンパレータ３４、および、配線部４２を有し、（[0064]） 前記配線部４２は、ピンエレクトロニクス部３０の基板上で、複数のドライバ３２の出力端を電気的に接続することで、複数の試験信号が合成された多値の信号を生成するものであり、（[0065]） 前記配線部４２の共通抵抗３８は、複数の抵抗３６と接続され、前記配線部４２の共通伝送路４０は、一端が前記プローブカード５０に電気的に接続され、他端が前記共通抵抗３８を介して、それぞれのドライバ３２の出力端に電気的に接続され、前記共通抵抗３８は、それぞれのドライバ３２の出力に設けられた抵抗３６と、前記共通伝送路４０との間でインピーダンスを整合させるものであり、（[0065]～[0067]） 前記プローブカード５０は、前記共通伝送路４０が伝送した多値の試験信号を、前記ピンエレクトロニクス部３０の基板の外部において受け取り、被試験デバイス２００に供給するプローブピン５４を有し、（[0068]） 前記共通抵抗３８および前記共通伝送路４０は、前記プローブカード５０に形成されてもよい、（[0069]） 試験装置１００。」 （３）対比 本件補正発明と引用発明とを対比する。 なお、対比の見出しは（ａ）～（ｆ）とし、本件補正発明の構成の分説に対応させている。 （ａ）引用発明の「合成出力回路３０ｃ」における「複数の合成抵抗Ｒｏ１～Ｒｏｎ」のうちの、「合成抵抗Ｒｏ１」は、本件補正発明の「第１抵抗器」に相当する。 また、引用発明の「合成出力回路３０ｃ」における「複数のバッファ回路ＢＦ１～ＢＦｎ」のうちの、「バッファ回路ＢＦ１」は、本件補正発明の「第１駆動ユニット」に相当する。 そして、引用発明では、「複数の合成抵抗Ｒｏ１～Ｒｏｎ」及び「前記複数のバッファ回路ＢＦ１～ＢＦｎ」は、いずれも「複数の経路１２１～１２ｎごとに設けられ」、「ｉ番目の合成抵抗Ｒｏｉの第１端子は、対応するバッファ回路ＢＦｉの出力信号を受け」るから、このことは、本件補正発明の「第１駆動ユニット」が「第１抵抗器に接続される第１出力端を有する」ことに相当する。 そうすると、引用発明は、本件補正発明の構成Ａに相当する構成を有している。 （ｂ）引用発明の「合成出力回路３０ｃ」における「複数の合成抵抗Ｒｏ１～Ｒｏｎ」のうちの、「合成抵抗Ｒｏ２」は、本件補正発明の「第２抵抗器」に相当する。 また、引用発明の「合成出力回路３０ｃ」における「複数のバッファ回路ＢＦ１～ＢＦｎ」のうちの、「バッファ回路ＢＦ２」は、本件補正発明の「第２駆動ユニット」に相当する。 そして、引用発明では、「複数の合成抵抗Ｒｏ１～Ｒｏｎ」及び「前記複数のバッファ回路ＢＦ１～ＢＦｎ」は、いずれも「複数の経路１２１～１２ｎごとに設けられ」、「ｉ番目の合成抵抗Ｒｏｉの第１端子は、対応するバッファ回路ＢＦｉの出力信号を受け」るから、このことは、本件補正発明の「第２駆動ユニット」が「第２抵抗器に接続される第２出力端を有する」ことに相当する。 そうすると、引用発明は、本件補正発明の構成Ｂに相当する構成を有している。 （ｃ）引用発明の「出力バッファＢＦ０」は、「複数の合成抵抗Ｒｏ１～Ｒｏｎの共通に接続された第２端子の信号ＳＯＵＴ’を受け、それに応じた出力信号ＳＯＵＴを伝送線路３に出力する」から、引用発明の「出力バッファＢＦ０」は、本件補正発明の構成Ｃの「非反転入力端と、反転入力端と、第３出力端とを有し、前記第１抵抗器及び前記第２抵抗器は前記非反転入力端に接続され、且つ前記第３出力端は前記反転入力端に接続される増幅ユニット」と、「入力端と、出力端とを有し、前記第１抵抗器及び前記第２抵抗器は前記入力端に接続される増幅ユニット」である点で共通する。 （ｅ）引用発明の「伝送線路３」は、「受信デバイス（ＤＵＴ）」に「接続」され、「ドライバ回路１００」の「出力端子ＰＯＵＴ」から「出力信号ＳＯＵＴ」を供給されるものであるから、本件補正発明の構成Ｅの「前記増幅ユニットの第３出力端及び前記反転入力端に接続される導電性プローブ」と、「前記増幅ユニットの前記出力端に接続される導電性部材」である点で共通する。 （ｆ）引用発明の「半導体試験装置」は、本件補正発明の構成Ｆの「プローブカードモジュール」と、半導体試験手段である点で共通する。 上記（ａ）～（ｆ）の対比により、本件補正発明と引用発明とは、以下の一致点で一致し、以下の相違点１及び２で相違する。 ［一致点］ 「第１抵抗器に接続される第１出力端を有する第１駆動ユニットと、 第２抵抗器に接続される第２出力端を有する第２駆動ユニットと、 入力端と、出力端とを有し、前記第１抵抗器及び前記第２抵抗器は前記入力端に接続される増幅ユニットと、 前記増幅ユニットの出力端に接続される導電性部材と を備える半導体試験手段。」 ［相違点１］ 本件補正発明では、「増幅ユニット」が、「非反転入力端と、反転入力端と、第３出力端とを有し、前記第１抵抗器及び前記第２抵抗器は前記非反転入力端に接続され、且つ前記第３出力端は前記反転入力端に接続される」（構成Ｃ）ものであり、「前記増幅ユニットの前記非反転入力を接地させるための第４抵抗器」（構成Ｄ）を備え、「導電性部材」が「前記増幅ユニットの第３出力端及び前記反転入力端に接続される導電性プローブ」（構成Ｅ）であるのに対して、引用発明では、そのような構成を備えていない点。 ［相違点２］ 「半導体試験手段」が、本件補正発明では、「プローブカードモジュール」（構成Ｆ）であるのに対して、引用発明では、そのように構成しているか明らかではない点。 （４）判断 ア　相違点１について （ア）　上記引用文献２記載事項には、「評価対象素子」に「評価用電圧信号」を「印加可能」な「第２線路７１」に接続された「電圧バッファ２０」が、「演算増幅器で構成され、評価用電圧信号が入力される入力端子２１は、前記演算増幅器の非反転入力端（＋）に接続され、出力端子２２に接続される前記演算増幅器の出力端は、前記演算増幅器の反転入力端（－）に接続され」た「電圧増幅率１の非反転増幅回路」であることが開示されている。 （イ）この「前記演算増幅器の非反転入力端（＋）」、「前記演算増幅器の反転入力端（－）」及び「前記演算増幅器の出力端」は、それぞれ本件補正発明の「非反転入力端」、「反転入力端」及び「第３出力端」に対応するものであるから、引用文献２記載事項の「演算増幅器で構成され」「電圧増幅率１の非反転増幅回路」の「電圧バッファ２０」は、本件補正発明の「非反転入力端と、反転入力端と、第３出力端とを有し、前記第３出力端は前記反転入力端に接続される増幅ユニット」に対応するものである。 （ウ）また、上記「第２線路７１」は、「プローブ」に「相当」するとされているから、本件補正発明の「前記増幅ユニットの第３出力端及び前記反転入力端に接続される導電性プローブ」に対応する。 （エ）そして、引用文献２記載事項では、「前記演算増幅器の非反転入力端（＋）は抵抗Ｒ０を介して接地されて」いることが開示されており、この「抵抗Ｒ０」は、本件補正発明の「前記増幅ユニットの前記非反転入力を接地させるための第４抵抗器」に対応する。 （オ）ここで、引用発明及び引用文献２記載事項は、いずれも半導体デバイスの電気的特性試験装置である点で共通しているから、引用発明の「出力バッファＢＦ０」の具体的構成として、引用文献２記載事項において開示された「演算増幅器で構成され」「電圧増幅率１の非反転増幅回路」の「電圧バッファ２０」及び「前記演算増幅器の非反転入力端（＋）」を「接地」する「抵抗Ｒ０」を採用し、また、引用発明の「伝送線路３」を引用文献２記載事項の「第２線路７１」のように「プローブ」として構成することにより、上記相違点１に係る本件補正発明の構成Ｃ、Ｄ及びＥとすることは当業者ならば容易に想到し得たことである。 イ　相違点２について （ア）引用文献２記載事項には、「前記電圧バッファ２０、前記電流制御回路４０、前記電流電圧変換器５０をプローブニードル近傍のボード上に実装してプローブカードとして構成」することが開示されている。 （イ）また、引用文献３記載事項には、「ピンエレクトロニクス部３０およびプローブカード５０を含む試験装置１００」において、「ピンエレクトロニクス部３０」の「配線部４２」の「共通抵抗３８」および「共通伝送路４０」は「前記プローブカード５０に形成されてもよい」ことが開示されている。 （ウ）上記（ア）及び（イ）の開示内容に従えば、プローブカードにどのような構成要素を含めるかについては、当業者が適宜なし得た設計事項にすぎないというべきであって、引用発明において、引用文献２、３記載事項の開示内容に沿って、「複数のバッファ回路ＢＦ１～ＢＦｎ」、「複数の合成抵抗Ｒｏ１～Ｒｏｎ」、「出力バッファＢＦ０」及び「伝送線路３」を含むようなプローブカードモジュールとして構成することにより、上記相違点２に係る本件補正発明の構成Ｆとすることは、当業者が容易になし得たことである。 ウ　請求人の主張について （ア）審判請求書において、請求人は、 「４－６．考察 引用文献１の当業者には、本願発明のように「接触抵抗に起因する信号誤差を排除し、多段電圧の精度を向上させる」点についての課題意識がありません。したがって、引用文献１の当業者は、引用文献２及び３の開示事項を統合する動機付けがありません。 仮に引用文献１～３を組み合わせても、発明特定事項Ｒ１～Ｒ３を充足する構成には相当しません。よって、当業者は、引用文献１～３に基づいて容易に補正後の請求項１に係る発明、及びそれを引用する補正後の請求項２～７に係る発明に容易に想到し得たとは言えませんので、拒絶査定で指摘された理由２はあたらないものと思料いたします。」 と主張している。 （イ）しかしながら、上記発明特定事項Ｒ１～Ｒ３は、上記相違点１に係る本件補正発明の構成であり、相違点１については、上記アにおいて検討したとおり、引用発明及び引用文献２記載事項に基づいて当業者が容易に想到し得たことである。 また、本件補正発明の奏する効果についても、引用発明及び引用文献２、３記載事項から当業者が予測可能な範囲内のものにすぎず、格別顕著なものであるということはできない。 したがって、請求人の上記主張を採用することはできない。 ３　小括 以上のとおり、本件補正発明は、引用発明及び引用文献２、３記載事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。 したがって、本件補正については、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、本件補正は、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 よって、上記補正の却下の決定の結論のとおり決定する。 第３　本願発明について １　本願発明 本件補正は、上記第２において述べたとおり却下されたので、本願の請求項１～８に係る発明は、令和元年５月２７日に提出された手続補正書により補正された特許請求の範囲の請求項１～８に記載された事項により特定されるとおりのものであると認められるところ、そのうち、請求項１に係る発明（以下「本願発明」という。）は次に特定されるとおりである。 （本件補正発明と同じ構成については、同じ符号を用いている。） 「【請求項１】 Ａ　第１抵抗器に接続される第１出力端を有する第１駆動ユニットと、 Ｂ　第２抵抗器に接続される第２出力端を有する第２駆動ユニットと、 Ｃ　非反転入力端と、反転入力端と、第３出力端とを有し、前記第１抵抗器及び前記第２抵抗器は前記非反転入力端に接続され、且つ前記第３出力端は前記反転入力端に接続される増幅ユニットと、 Ｅ　前記増幅ユニットの第３出力端及び前記反転入力端に接続される導電性プローブと Ｆ　を備えることを特徴とするプローブカードモジュール。」 ２　原査定における拒絶の理由の概要 原査定の拒絶の理由のうち、本願発明についての理由は、 本願発明は、下記の引用文献１～３に記載された発明に基づいて、本願の優先権主張の日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 記 引用文献１：特開２０１２－１２９８１０号公報（再掲） 引用文献２：特開２００８－２６９７２５号公報（再掲） 引用文献３：国際公開第２００９／０８７８７４号（再掲） というものである。 ３　引用文献に記載された事項 上記引用文献１には、上記「[引用発明]」において認定したとおりの「引用発明」が記載されていると認められ、上記引用文献２及び３には、それぞれ上記「[引用文献２記載事項]」及び「［引用文献３記載事項］」において認定したとおりの技術事項が記載されていると認められる。 ４　対比・判断 本願発明は、本件補正発明の構成Ｄを省いたものであり、その他の構成は、本件補正発明の構成と同じである。 そうすると、本願発明の構成を全て含み、さらに他の構成Ｄを付加したものに相当する本件補正発明が、上記第２の３に示したとおり、引用発明及び引用文献２、３記載事項に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、引用発明及び引用文献２、３記載事項に基づいて当業者が容易に発明をすることができたものである。 第４　むすび 以上のとおりであるから、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。 したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。