2016-004721

特願２０１２－５３８４２９「発光ディスプレイおよびその安定的電流ソース・シンクのための効率的プログラミングおよび高速校正」拒絶査定不服審判事件〔平成２３年　５月１９日国際公開、ＷＯ２０１１／０５８４２８、平成２５年　３月２８日国内公表、特表２０１３－５１１０６１〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は、２０１０年１１月１２日（パリ条約による優先権主張　２００９年１１月１２日（以下、「最先の優先日」という。）、カナダ、２００９年１２月７日、カナダ、２０１０年２月１７日、カナダ、２０１０年１１月１１日、米国、２０１０年１１月１１日、米国、２０１０年１１月１１日、米国）を国際出願日とする出願であって、平成２６年８月２７日付けで拒絶理由が通知され、平成２６年１１月２７日付けで手続補正がなされ、平成２７年４月２１日付けで拒絶理由が通知され、平成２７年１０月２７日付けで手続補正がなされたが、平成２７年１１月２５日付けで拒絶査定がなされ（送達日：平成２７年１２月１日）、これに対し、平成２８年３月３１日に拒絶査定不服審判が請求され、同時に手続補正がなされたものである。 第２　平成２８年３月３１日付けの手続補正についての補正却下の決定 ［補正却下の決定の結論］ 平成２８年３月３１日付けの手続補正（以下、「本件補正」という」）を却下する。 ［理由］ １　補正の内容 （１）本件補正後の特許請求の範囲 本件補正により、特許請求の範囲の請求項１の記載は、次のとおり補正された（下線は、補正箇所である。）。 「【請求項１】 基板に配設された複数の発光素子を有するアクティブエリアと、前記アクティブエリアから区別されるディスプレイパネルの周辺エリアとを有するディスプレイパネルのための回路であって、 電圧データラインと、共有ラインとの間に接続された共有スイッチトランジスタであって、共有基準電圧スイッチを通して基準電圧に接続され、前記電圧データライン又は前記基準電圧を選択的に前記共有ラインに接続するように制御され、基準電圧制御ラインによる前記共有基準電圧スイッチの制御によって前記基準電圧に接続される共有スイッチトランジスタと、 第１蓄電素子を通して前記共有ラインに接続された第１駆動回路により電流駆動されるように構成された第１発光素子を含む第１画素と、 第２蓄電素子を通して前記共有ラインに接続された第２駆動回路により電流駆動されるように構成された第２発光素子を含み、前記第１蓄電素子及び前記第２蓄電素子は前記共有ラインによって直接接続されている第２画素と、 前記第１および第２駆動回路にバイアス電流を印加するように構成された基準電流ラインと、 を包含する回路。」 （２）本件補正前の特許請求の範囲 本件補正前の平成２７年１０月２７日付けの手続補正によって補正された特許請求の範囲の請求項１の記載は、次のとおりである。 「【請求項１】 基板に配設された複数の発光素子を有するアクティブエリアと、前記アクティブエリアから区別されるディスプレイパネルの周辺エリアとを有するディスプレイパネルのための回路であって、 電圧データラインと、共有ラインとの間に接続された共有スイッチトランジスタであって、共有基準電圧スイッチを通して基準電圧に接続され、前記電圧データライン又は前記基準電圧を選択的に前記共有ラインに接続するように制御される共有スイッチトランジスタと、 第１蓄電素子を通して前記共有ラインに接続された第１駆動回路により電流駆動されるように構成された第１発光素子を含む第１画素と、 第２蓄電素子を通して前記共有ラインに接続された第２駆動回路により電流駆動されるように構成された第２発光素子を含み、前記第１蓄電素子及び前記第２蓄電素子は共有ラインによって直接接続されている第２画素と、 前記第１および第２駆動回路にバイアス電流を印加するように構成された基準電流ラインと、 を包含する回路。」 ２　補正の適否について 本件補正は、特許請求の範囲についてするもので、請求項１については、本件補正前の請求項１に記載された「共有スイッチトランジスタ」について、「基準電圧制御ラインによる前記共有基準電圧スイッチの制御によって前記基準電圧に接続される」との限定を付加するものである。 よって、請求項１についての本件補正は、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。 そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。 （１）本願補正発明 本願補正発明は、本件補正により補正された特許請求の範囲の請求項１に記載された事項により特定される、上記「１」「（１）」に記載のとおりのものである （２）引用例の記載事項 ア　引用例１ 原査定の拒絶の理由に引用された、本願の最先の優先日前に頒布された刊行物である、特開２００４－３４１１４４号公報（以下、「引用例１」という。）には、次の事項が記載されている（下線は、当審で付与した。）。 「【０００１】 【発明の属する技術分野】 本発明は高画質画像表示装置に係り、特に低コスト化に好適な画像表示装置に関する。」 「【０００８】 【発明の実施の形態】 （第一の実施例） 以下図１～図５を用いて、本発明の第一の実施例に関して説明する。 始めに図１を用いて、本実施例の全体構成に関して述べる。 図１は本実施例である有機ＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ－ｌｕｍｉｎｅｓｃｅｎｔ）表示パネルの全体構成図である。表示領域２０内には画素１０がマトリクス状に設けられており、画素１０には信号線８及びリセットゲート線１１、ＯＬＥＤゲート線１２、及び電源線９がそれぞれ接続されている。信号線８の一端は信号線切替えスイッチ１７を介して信号電圧生成回路１６に、リセットゲート線１１、ＯＬＥＤゲート線１２の一端は走査回路１５に接続されている。電源線９の一端は電源入力線１３にまとめられ、また信号線切替えスイッチ１７は信号線８を信号電圧生成回路１６と定電圧入力線１４とに切替える。 【０００９】 実際には画素１０は表示領域２０内に多数個設けられているが、図面の簡略化のために図１には４画素のみを記載してある。また実際には単位表示画素はＲＧＢの３種類の発光特性を有する画素で構成されているが、これも省略している。また後述するように画素１０には他にも共通接地電極が配線されているが、これらの記載も省略してある。なお信号電圧生成回路１６はＤＡ変換器と電圧バッファ回路を用いて従来からよく知られているＬＳＩ技術で実現されており、走査回路１５も既知のシフトレジスタ回路と適当な論理回路を多結晶Ｓｉ－ＴＦＴ技術を用いてガラス基板上に実現したものである。 【００１０】 続いて図２を用いて、画素１０の構造に関して説明する。 図２は画素１０の回路構成図である。各画素１０には発光素子としての有機ＥＬ素子１が設けられており、有機ＥＬ素子１のカソード端は共通接地に接続されている。またアノード端はＯＬＥＤスイッチ７と駆動ＴＦＴ ２のチャネルとを介して電源線９に接続されている。また駆動ＴＦＴ ２のゲートは記憶容量４を介して信号線８に接続されており、駆動ＴＦＴ ２のドレイン端子とゲート端子間にはリセットスイッチ６が設けられている。なおここでＯＬＥＤスイッチ７、リセットスイッチ６はそれぞれ前述のＯＬＥＤゲート線１２、リセットゲート線１１に接続されている。駆動ＴＦＴ ２及びＯＬＥＤスイッチ７、リセットスイッチ６は、多結晶Ｓｉ ＴＦＴを用いてガラス基板上に構成されている。多結晶Ｓｉ－ＴＦＴ や有機ＥＬ素子１の製造方法などに関しては、一般に報告されているものと大きな相違はないため、ここではその説明は省略する。なお有機ＥＬ素子１に関しては、例えば特開２００１－１５９８７８号公報等従来の文献を参照することができる。 【００１１】 次に本第一の実施例の動作について図３及び図４を用いて説明する。 図３は本実施例における有機ＥＬ表示パネルの動作タイミングチャートであり、１フレーム期間における信号線８、リセットスイッチ６、ＯＬＥＤスイッチ７の動作を表している。なおリセットスイッチ６、ＯＬＥＤスイッチ７の駆動タイミング波形は、上をスイッチがオフの状態、下をスイッチがオンの状態として示した。１フレーム期間は前半の「書込み期間」と、後半の「発光期間」から構成されており、両期間の長さは凡そ等しく設定されている。前半の「書込み期間」においては走査回路１５の走査に従って、画素１０におけるリセットスイッチ６、ＯＬＥＤスイッチ７は順次駆動される。ここで走査回路１５によって選択された画素１０の「書込み期間」における動作について、図４を用いて説明する。 【００１２】 図４は本実施例における画素１０の動作タイミングチャートであり、当該画素１０が走査回路１５によって選択され、表示信号が書込まれる際の、信号線８、リセットスイッチ６、ＯＬＥＤスイッチ７の動作を表している。リセットスイッチ６、ＯＬＥＤスイッチ７の駆動タイミング波形は、上をスイッチがオフの状態、下をスイッチがオンの状態として示しているのは、これまでのと同様である。画素１０への表示信号電圧の書込み時には、始めにｔ０でリセットスイッチ６及びＯＬＥＤスイッチ７がオン状態になり、信号線８には信号電圧Ｖｓが印加される。これにより駆動ＴＦＴ２はゲートとドレインが接続されたダイオード接続になり、前のフィールドで記憶容量４に記憶されていた駆動ＴＦＴ２のゲート電圧はクリアされる。次にｔ１で ＯＬＥＤスイッチ７がオフすると、駆動ＴＦＴ２のゲート電圧が電源線９に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧まで上昇した時点で、駆動ＴＦＴ２を流れる電流は停止する。従ってこの状態で安定した後にｔ２でリセットスイッチ６をオフすると、駆動ＴＦＴ２のゲート電圧は電源線９に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧で固定される。即ち記憶容量４への書込みによって、信号線８に先の信号電圧Ｖｓが印加された際には、駆動ＴＦＴ２のゲート端子には、電源線９を介してソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧が再現されることになる。これに続いて次の画素１０への表示信号の書込みが開始され、信号線８には次の画素１０に書込むべき信号電圧が印加される。以上の繰返しによって全ての画素１０に対して信号電圧が書込まれたところで、前半の「書込み期間」が終了する。 【００１３】 次に後半の「発光期間」における有機ＥＬ表示パネルの動作について、再び図３を用いて説明する。後半の「発光期間」においては、信号線８には一定の電圧Ｖｉｌが印加され、同時に全ての画素１０についてリセットスイッチ６はオフ、ＯＬＥＤスイッチ７はオンに固定される。前述の記憶容量４への書込みによって、信号線８に信号電圧Ｖｓが印加された際には、駆動ＴＦＴ２のゲート端子には、電源線９を介してソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧が再現される。これに対して信号線８に一定の電圧Ｖｉｌが印加された際には、記憶容量４に対する駆動ＴＦＴ２のゲート容量が十分に小さいと仮定すると、駆動ＴＦＴ２のゲート端子には、電源線９を介してソース端子に印加されている電源電圧よりも（Ｖｓ－Ｖｉｌ＋しきい値電圧｜Ｖｔｈ｜）だけ低い電圧が再現されることになる。即ち各画素に対して予め所定の信号電圧Ｖｓを書込んでおくことによって、しきい値電圧Ｖｔｈのばらつきに影響されることなく、駆動ＴＦＴ２の駆動電流を用いて有機ＥＬ素子１を発光駆動することができる。 画素毎に存在する駆動ＴＦＴ２のしきい値電圧Ｖｔｈのばらつきをキャンセルしつつ、（Ｖｓ－Ｖｉｌ）なる信号電圧に対応したＯＬＥＤ発光を得ることができる点では、本実施例は従来例と同様の効果を得ることができるが、これに加えて本実施例には、上記しきい値電圧Ｖｔｈのばらつきのキャンセルを、各画素毎に設けられた駆動ＴＦＴ２、リセットスイッチ６、ＯＬＥＤスイッチ７からなる合計３個のトランジスタと、記憶容量４の１個の容量で実現できるという長所がある。本実施例においてはこのように一画素あたりの構成素子数を減少できた結果、発光表示デバイスの歩留りが向上し、コストの低下を図ることができた。」 「【００１６】 さて以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば本実施例ではＴＦＴ基板としてはガラス基板を用いたが、これを石英基板や透明プラスチック基板等の他の透明絶縁基板に変更することも可能であるし、また有機ＥＬ素子１の発光を上面に取り出すようにすれば、不透明基板を用いることも可能である。」 「【００１８】 また本実施例では走査回路１５や信号切替えスイッチ１７は、低温多結晶Ｓｉ－ＴＦＴ回路で構成している。しかしながらこれらの周辺駆動回路あるいはその一部分を単結晶ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）回路で構成して実装することも本発明の範囲内で可能であるし、逆に信号電圧生成回路１６を低温多結晶Ｓｉ－ＴＦＴ回路で構成しても良い。」 引用例１の段落【００１６】の記載を反対解釈すれば、引用例１の実施例において、有機ＥＬ素子１の発光を下面から取り出ため、有機ＥＬ素子１をガラス基板上に設けていることは明らかである。 よって、引用例１には、次の発明（以下、「引用発明」という。）が記載されているものと認められる（括弧内に、引用発明の認定の根拠とした引用例１の記載箇所を記載した。）。 「有機ＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ－ｌｕｍｉｎｅｓｃｅｎｔ）表示パネルの表示領域２０内には画素１０がマトリクス状に設けられており、画素１０には信号線８及び電源線９がそれぞれ接続され、信号線８の一端は信号線切替えスイッチ１７を介して信号電圧生成回路１６に接続されており、また信号線切替えスイッチ１７は信号線８を信号電圧生成回路１６と定電圧入力線１４とに切替え（【０００８】）、 画素１０は表示領域２０内に多数個設けられており（【０００９】）、 各画素１０には発光素子としての有機ＥＬ素子１が設けられており、また駆動ＴＦＴ２のゲートは記憶容量４を介して信号線８に接続されており（【００１０】）、 フレーム期間は前半の「書込み期間」と、後半の「発光期間」から構成されており（【００１１】）、 前半の「書込み期間」においては、画素１０が走査回路１５によって選択され、表示信号が書込まれ、信号線８には信号電圧Ｖｓが印加される際、即ち記憶容量４への書込みによって、信号線８に先の信号電圧Ｖｓが印加された際には、駆動ＴＦＴ２のゲート端子には、電源線９を介してソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧が再現されることになり、これに続いて次の画素１０への表示信号の書込みが開始され、信号線８には次の画素１０に書込むべき信号電圧が印加され（【００１１】、【００１２】）、 後半の「発光期間」においては、信号線８には一定の電圧Ｖｉｌが印加され、各画素に対して予め所定の信号電圧Ｖｓを書込んでおくことによって、しきい値電圧Ｖｔｈのばらつきに影響されることなく、駆動ＴＦＴ２の駆動電流を用いて有機ＥＬ素子１を発光駆動することができ（【００１３】）、 有機ＥＬ素子１をガラス基板上に設け（【００１６】）、 走査回路１５や信号切替えスイッチ１７は、周辺駆動回路として実装する（【００１８】）、 有機ＥＬ表示パネル。」 イ　引用例２ 原査定の拒絶の理由に引用された、本願の最先の優先日前に頒布された、国際公開第２００９／１２７０６５号（以下、「引用例２」という。）には、次の事項が記載されている（下線は、当審で付与した。）。 「[00149] Figure 24 illustrates a pixel circuit 400 in accordance with a further embodiment of the present invention. The pixel circuit 400 of Figure 24 is a 3-TFT current-biased voltage programmed pixel circuit and employs the CBVP driving scheme. The driving scheme improves the display lifetime and yield by compensating for the mismatches. [00150] The pixel circuit 400 includes an OLED 402, a storage capacitor 404, a driving transistor 406, and switch transistors 408 and 410. Each transistor has a gate terminal, a first terminal and a second terminal. The transistors 406, 408 and 410 are p-type TFT transistors. The driving technique applied to the pixel circuit 400 is also applicable to a complementary pixel circuit having n-type transistors as well understood by one of ordinary skill in the art. [00151] The transistors 406, 408 and 410 may be implemented using poly silicon, nano/micro (crystalline) silicon, amorphous silicon, CMOS, organic semiconductor, metal organic technologies, or combination thereof. A plurality of pixel circuits 400 may form an active matrix array. The driving scheme applied to the pixel circuit 400 compensates for temporal and spatial non-uniformities in the active matrix display. [00152] A select line SEL, a signal line Vdata, a bias line Ibias, and a voltage supply line Vdd are connected to the pixel circuit 400. The bias line Ibias provides a bias current (Ibias) that is defined based on display specifications, such as lifetime, power, and device performance and uniformity. [00153 ] The first terminal of the driving transistor 406 is connected to the voltage supply line Vdd. The second terminal of the driving transistor 406 is connected to the OLED 402 at node B20. One terminal of the capacitor 404 is connected to the signal line Vdata, and the other terminal of the capacitor 404 is connected to the gate terminal of the driving transistor 406 at node A20. [00154] The gate terminals of the switch transistors 408 and 410 are connected to the select line SEL. The switch transistor 408 is connected between node A20 and node B20. The switch transistor 410 is connected between the node B20 and the bias line Ibias. [00155] For the pixel circuit 400, a predetermined fixed current (Ibias) is provided through the transistor 410 to compensate for all spatial and temporal non-uniformities and voltage programming is used to divide the current in different current levels required for different gray scales. [00156] As shown in Figure 25, the operation of the pixel circuit 400 includes a programming phase X61 and a driving phase X62. Vdata [j] of Figure 25 corresponds to Vdd of Figure 24. Vp[kj] of Figure 25 (k=l, 2, ..., n) represents the kth programming voltage on Vdata (J] where "j" is the column number. [00157] Referring to Figures 24 and 25, during the programming cycle X61 , SEL is low so that the switch transistors 408 and 410 are on. The bias current Ibias is applied via the bias line Ibias to the pixel circuit 400, and the gate terminal of the driving transistor 406 is self-adjusted to allow all the current passes through source-drain of the driving transistor 406. At this cycle, Vdata has a programming voltage related to the gray scale of the pixel. During the driving cycle X62, the switch transistors 408 and 410 are off, and the current passes through the driving transistor 406 and the OLED 402.」（当審訳：なお、翻訳にあたっては、引用例２のパテントファミリーである、特表２０１１－５２０１３９号公報を参考にした。） [0149] 図２４は、本発明の更なる実施形態による画素回路４００を示す。図２４の画素回路４００は３－ＴＦＴ電流バイアス電圧プログラム画素回路（3-TFT current-biased voltage programmed pixel circuit）であり、ＣＢＶＰ駆動方式を使用する。この駆動方式は、不整合を補償することによりディスプレイの寿命および歩留りを改善する。 [00150] 画素回路４００は、ＯＬＥＤ４０２、ストレージ・キャパシタ４０４、駆動トランジスタ４０６、ならびにスイッチ・トランジスタ４０８および４１０を含む。各トランジスタは、ゲート端子、第１の端子、および第２の端子を有する。トランジスタ４０６、４０８、および４１０はｐ型ＴＦＴトランジスタである。画素回路４００に適用される駆動技術は、当業者には十分に理解されているｎ型トランジスタを有する相補型画素回路にも適用できる。 [00151] トランジスタ４０６、４０８、および４１０は、ポリシリコン、ナノ／マイクロ（結晶）シリコン、アモルファス・シリコン、ＣＭＯＳ、有機半導体、金属有機の技術、またはそれらの組み合わせを使用して実現することができる。複数の画素回路４００はアクティブ・マトリクス・アレイを形成することができる。画素回路４００に適用される駆動方式は、アクティブ・マトリクス・ディスプレイにおける時間的および空間的な不均一性を補償する。 [00152] 選択ラインＳＥＬ、信号ラインＶｄａｔａ、バイアス・ラインＩｂｉａｓ、および電圧供給ラインＶｄｄが、画素回路４００に接続される。バイアス・ラインＩｂｉａｓは、ディスプレイの仕様に基づいて規定されるバイアス電流（Ｉｂｉａｓ）を供給する。ディスプレイの仕様とは、寿命、パワー、ならびにデバイスの性能および均一性などである。 [00153] 駆動トランジスタ４０６の第１の端子は電圧供給ラインＶｄｄに接続される。駆動トランジスタ４０６の第２の端子は、ノードＢ２０でＯＬＥＤ４０２に接続される。キャパシタ４０４の一方の端子は、信号ラインＶｄａｔａに接続され、キャパシタ４０４の他方の端子は、ノードＡ２０で駆動トランジスタ４０６のゲート端子に接続される。 [00154] スイッチ・トランジスタ４０８および４１０のゲート端子は選択ラインＳＥＬに接続される。スイッチ・トランジスタ４０８はノードＡ２０とノードＢ２０との間に接続される。スイッチ・トランジスタ４１０はノードＢ２０とバイアス・ラインＩｂｉａｓとの間に接続される。 [00155] 画素回路４００では、すべての空間的および時間的な不均一性を補償するために、所定の固定電流（Ｉｂｉａｓ）が、トランジスタ４１０を通して供給され、また、様々なグレイ・スケールで必要とされる様々な電流レベルに電流を分割するために、電圧プログラミングが使用される。 [00156] 図２５に示されるように、画素回路４００の動作は、プログラミング・フェーズＸ６１および駆動フェーズＸ６２を含む。図２５のＶｄａｔａ［ｊ］は図２４のＶｄｄに対応する。図２５のＶｐ［ｋ，ｊ］（ｋ＝１、２、…、ｎ）は、Ｖｄａｔａ［ｊ］のｋ番目のプログラミング電圧を表し、ここで「ｊ」は列（コラム）番号である。 [00157] 図２４および図２５を参照すると、プログラミング・サイクルＸ６１の間、ＳＥＬはローであり、したがってスイッチ・トランジスタ４０８および４１０がオンである。バイアス電流Ｉｂｉａｓは、バイアス・ラインＩｂｉａｓを介して画素回路４００へ印加され、駆動トランジスタ４０６のゲート端子は自己調整され、すべての電流が駆動トランジスタ４０６のソース－ドレインを通過できるようになる。このサイクルで、Ｖｄａｔａは、画素のグレイ・スケールに関連するプログラミング電圧を有する。駆動サイクルＸ６２の間、スイッチ・トランジスタ４０８および４１０はオフであり、電流は駆動トランジスタ４０６およびＯＬＥＤ４０２を通る。） よって、引用例２には、次の技術が記載されている（以下、「引用例２記載技術」という。） 「キャパシタ４０４の一方の端子は、信号ラインＶｄａｔａに接続され、キャパシタ４０４の他方の端子は、駆動トランジスタ４０６のゲート端子に接続され、バイアス・ラインＩｂｉａｓは、バイアス電流（Ｉｂｉａｓ）を供給し、画素回路４００の動作は、プログラミング・フェーズＸ６１および駆動フェーズＸ６２を含み、プログラミング・フェーズＸ６１の間、バイアス電流Ｉｂｉａｓは、バイアス・ラインＩｂｉａｓを介して画素回路４００へ印加され、駆動トランジスタ４０６のゲート端子は自己調整され、すべての電流が駆動トランジスタ４０６のソース－ドレインを通過できるようになる、ＣＢＶＰ（電流バイアス電圧プログラム）駆動方式。」 （３）対比 本願補正発明と引用発明とを対比する。 ア　引用発明における「ガラス基板上に設け」られた「有機ＥＬ素子１」が、本願補正発明における「基板に配設された」「発光素子」に相当する。 イ　引用発明における「表示領域２０」には、「画素１０」が「多数個設けられて」おり、「画素１０」には、「ガラス基板上に設け」られた「有機ＥＬ素子１」が「発光素子」として設けられているから、引用発明における「表示領域２０」が、本願補正発明における「基板に配設された複数の発光素子を有するアクティブエリア」に相当する。 ウ　引用発明の「有機ＥＬ表示パネル」において、「周辺駆動回路」を「実装」する領域が、本願補正発明における「前記アクティブエリアから区別されるディスプレイパネルの周辺エリア」に相当する。 エ　引用発明における、「有機ＥＬ表示パネル」のための回路が、本願補正発明における「ディスプレイパネルのための回路」に相当する。 オ　引用発明において、「信号線切替えスイッチ１７は信号線８を信号電圧生成回路１６と定電圧入力線１４とに切替え」ているから、「信号電圧生成回路１６」が「線」により「信号線切替えスイッチ１７」と接続されていることは明らかである（引用例１の図１にも、「信号電圧生成回路１６」から延び、「信号線切替えスイッチ１７」と接続する「線」が概念的に描かれている。）。 よって、引用発明における、「信号電圧生成回路１６」を「信号線切替えスイッチ１７」に接続する「線」が、本願補正発明における「電圧データライン」に相当するといえる。 カ　引用発明における「信号線８」は、「走査回路１５によって選択され、表示信号が書込まれ」る「画素１０」と、「書込むべき信号電圧が印加される」「次の画素１０」とで共有されているから、本願補正発明における「共有ライン」に相当するといえる。 キ 引用発明における「一定の電圧Ｖｉｌ」が、本願補正発明における「基準電圧」に相当する。 ク　上記「オ」を踏まえると、引用発明における「信号線切替えスイッチ１７」は、「信号線８を信号電圧生成回路１６と定電圧入力線１４とに切替え」るものであって、「フレーム期間」の「前半の「書込み期間」」では「信号線８には信号電圧Ｖｓが印加され」、「後半の「発光期間」」においては「信号線８には一定の電圧Ｖｉｌが印加され」るから、本願補正発明における「電圧データラインと、共有ラインとの間に接続された共有スイッチトランジスタであって、共有基準電圧スイッチを通して基準電圧に接続され、前記電圧データライン又は前記基準電圧を選択的に前記共有ラインに接続するように制御され、基準電圧制御ラインによる前記共有基準電圧スイッチの制御によって前記基準電圧に接続される共有スイッチトランジスタ」とは、「電圧データライン又は前記基準電圧を選択的に前記共有ラインに接続するように制御する手段」の点で共通するといえる。 ケ　引用発明における「前半の「書込み期間」」において「走査回路１５によって選択され」た「画素１０」（以下、「選択された画素１０」という。）に設けられた「記憶容量４」が、本願補正発明における「第１蓄電素子」に相当する。 コ　引用発明における「選択された画素１０」の「駆動ＴＦＴ２」が、本願補正発明における「第１駆動回路」に相当する。 サ　引用発明における「選択された画素１０」の「有機ＥＬ素子１」は、「駆動ＴＦＴ２の駆動電流を用いて」「発光駆動」され、「駆動ＴＦＴ２のゲートは記憶容量４を介して信号線８に接続されて」いるから、本願補正発明における「第１蓄電素子を通して前記共有ラインに接続された第１駆動回路により電流駆動されるように構成された第１発光素子を含む第１画素」に相当する。 シ　引用発明における「前半の「書込み期間」」において「選択された画素１０」の「次の画素１０」（以下、「次の画素１０」という。）に設けられた「記憶容量４」が、本願補正発明における「第２蓄電素子」に相当する。 ス　引用発明における「次の画素１０」の「駆動ＴＦＴ２」が、本願補正発明における「第２駆動回路」に相当する。 セ　次に、引用発明における「次の画素１０」の「有機ＥＬ素子１」は、「駆動ＴＦＴ２の駆動電流を用いて」「発光駆動」され、「駆動ＴＦＴ２のゲートは記憶容量４を介して信号線８に接続されて」いるから、本願補正発明における「第２蓄電素子を通して前記共有ラインに接続された第２駆動回路により電流駆動されるように構成された第２発光素子」を含む「第２画素」に相当する。 ソ　引用発明における「選択された画素１０」の「記憶容量４」と、「次の画素１０」の「記憶容量４」が、共に「信号線８に接続されて」いることが、本願補正発明における「前記第１蓄電素子及び前記第２蓄電素子は前記共有ラインによって直接接続されている」ことに相当する。 タ　引用発明では、「信号線８」に、画素１０に書込むべき「信号電圧Ｖｓ」が印加される際、つまり「選択された画素１０」の「記憶容量４」への「書込み」と、「次の画素１０」の「記憶容量４」への「書込み」の際に、「駆動ＴＦＴ２のゲート端子」を「ソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧」に「再現」しているから、引用発明における「記憶容量４」への「書込み」の際に、「駆動ＴＦＴ２のゲート端子」を「ソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧」に「再現」する手段と、本願補正発明における「前記第１および第２駆動回路にバイアス電流を印加するように構成された基準電流ライン」とは、「前記第１および第２駆動回路にバイアスを印加するように構成された手段」の点で共通する。 よって、本願補正発明と引用発明との一致点、相違点は次のとおりである。 （一致点） 「基板に配設された複数の発光素子を有するアクティブエリアと、前記アクティブエリアから区別されるディスプレイパネルの周辺エリアとを有するディスプレイパネルのための回路であって、 電圧データライン又は前記基準電圧を選択的に前記共有ラインに接続するように制御する手段と、 第１蓄電素子を通して前記共有ラインに接続された第１駆動回路により電流駆動されるように構成された第１発光素子を含む第１画素と、 第２蓄電素子を通して前記共有ラインに接続された第２駆動回路により電流駆動されるように構成された第２発光素子を含み、前記第１蓄電素子及び前記第２蓄電素子は前記共有ラインによって直接接続されている第２画素と、 前記第１および第２駆動回路にバイアスを印加するように構成された手段と、 を包含する回路。」 （相違点１） 本願補正発明では、電圧データライン又は前記基準電圧を選択的に前記共有ラインに接続するように制御する手段が、「電圧データラインと、共有ラインとの間に接続された共有スイッチトランジスタであって、共有基準電圧スイッチを通して基準電圧に接続され」、「前記電圧データライン又は前記基準電圧を選択的に前記共有ラインに接続するように制御され、基準電圧制御ラインによる前記共有基準電圧スイッチの制御によって前記基準電圧に接続される共有スイッチトランジスタ」であるのに対し、引用発明では、「信号線８を信号電圧生成回路１６と定電圧入力線１４とに切替え」る「信号線切替えスイッチ１７」であって、「信号線切替えスイッチ１７」は、「フレーム期間」の「前半の「書込み期間」」では「信号線８には信号電圧Ｖｓが印加され」、「後半の「発光期間」」においては「信号線８には一定の電圧Ｖｉｌが印加され」るように切り替えるものである点。 （相違点２） 本願補正発明では、前記第１および第２駆動回路にバイアスを印加するように構成された手段が、「前記第１および第２駆動回路にバイアス電流を印加するように構成された基準電流ライン」であるのに対し、引用発明では、「記憶容量４」への「書込み」の際に、「駆動ＴＦＴ２のゲート端子」を「ソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧」に「再現」しているものの、「駆動ＴＦＴ２」にバイアス電流を印加することで、該電圧を「再現」するものではない点。 （４）判断 そこで、上記各相違点につて検討する。 ア　（相違点１）について： 例えば、特開平７－１４０９３９号公報の段落００４９～００５０、図５及び図８には、「切換スイッチＳＷ」について、「【００４９】次に、図８に示すものは、トランジスタＱ4のソースがトランジスタＱ1のドレインに直接接続されており、トランジスタＱ4のゲートにはコントロール信号ＣＴＬが供給されており、トランジスタＱ3のゲートにはコントロール信号ＣＴＬtが供給されている。 【００５０】この回路では、トランジスタＱ3，Ｑ4がコントロール信号ＣＴＬ，ＣＴＬtにより交互に切り換えられて、信号電圧ＶSとリファレンス電圧ＶRが交互に液晶容量ＣLに印加されるようになる。」 と記載されている。 このように、切換スイッチＳＷを、２つのトランジスタＱ3，Ｑ4で構成し、トランジスタＱ3，Ｑ4をコントロール信号ＣＴＬ，ＣＴＬtにより交互に切り換えて、２つのトランジスタＱ3，Ｑ4にそれぞれ供給された電圧を選択的に出力することは、周知の事項である。 そして、上記周知の事項は、「表示装置」における回路に適用し得るものであることは明らかであるから、引用発明における「信号線切替えスイッチ１７」を、２つのトランジスタＱ3，Ｑ4で構成し、トランジスタＱ3，Ｑ4をコントロール信号ＣＴＬ，ＣＴＬtにより交互に切り換えて、２つのトランジスタＱ3，Ｑ4にそれぞれ供給された電圧を選択的に出力すること、つまり、 （ア）「信号電圧生成回路１６」の「線」と、「信号線８」との間に接続されたトランジスタＱ4であって、トランジスタＱ3を通して「一定の電圧Ｖｉｌ」に接続され、 （イ）「信号電圧生成回路１６」の「線」又は「一定の電圧Ｖｉｌ」を選択的に「信号線８」に接続するように制御され、コントロール信号ＣＴＬtの信号線によるトランジスタＱ3の制御によって「一定の電圧Ｖｉｌ」に接続される、トランジスタＱ4 を用い、上記相違点１に係る本願補正発明の構成とすることは、当業者が容易になし得たことである。 イ　（相違点２）について： 引用例２記載技術（上記（２）イ）を再掲すれば、次のとおりである。 「キャパシタ４０４の一方の端子は、信号ラインＶｄａｔａに接続され、キャパシタ４０４の他方の端子は、駆動トランジスタ４０６のゲート端子に接続され、バイアス・ラインＩｂｉａｓは、バイアス電流（Ｉｂｉａｓ）を供給し、画素回路４００の動作は、プログラミング・フェーズＸ６１および駆動フェーズＸ６２を含み、プログラミング・フェーズＸ６１の間、バイアス電流Ｉｂｉａｓは、バイアス・ラインＩｂｉａｓを介して画素回路４００へ印加され、駆動トランジスタ４０６のゲート端子は自己調整され、すべての電流が駆動トランジスタ４０６のソース－ドレインを通過できるようになる、ＣＢＶＰ（電流バイアス電圧プログラム）駆動方式。」（なお、最後の文節は、「駆動トランジスタ４０６のゲート端子は、すべての電流が駆動トランジスタ４０６のソース－ドレインを通過できるように自己調整される」の意味である。） 引用発明と引用例２記載技術とは、画素への書込み（プログラミング）技術の点で共通するから、引用発明に引用例２記載技術を適用し、引用発明において、バイアス電流（Ｉｂｉａｓ）を供給するバイアス・ラインＩｂｉａｓを設け、「記憶容量４」への「書込み」の際に、バイアス・ラインＩｂｉａｓにより、駆動ＴＦＴ２にバイアス電流Ｉｂｉａｓを印加して「駆動ＴＦＴ２のゲート端子」を「ソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧」を「再現」するようにし、上記相違点２に係る本願補正発明の構成とすることは、当業者が容易になし得たことである。 ウ　そして、これらの相違点を総合的に勘案しても、本願補正発明の奏する作用効果は、引用発明、引用例２記載技術及び周知の事項の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。 エ　よって、本願補正発明は、引用発明、引用例２記載技術及び周知の事項に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、独立して特許を受けることができないものである。 （５）本件補正についてのむすび 以上のとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 第３　本願発明について １　本願発明 平成２８年３月３１日付けの手続補正は、上記のとおり却下されたので、本願の請求項１ないし２５に係る発明は、平成２７年１０月２７日付け手続補正書によって補正された特許請求の範囲の請求項１ないし２５に記載された事項により特定されるとおりのものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は、前記第２［理由］１（２）に記載したとおりのものである。再掲すれば、次のとおり。 「【請求項１】 基板に配設された複数の発光素子を有するアクティブエリアと、前記アクティブエリアから区別されるディスプレイパネルの周辺エリアとを有するディスプレイパネルのための回路であって、 電圧データラインと、共有ラインとの間に接続された共有スイッチトランジスタであって、共有基準電圧スイッチを通して基準電圧に接続され、前記電圧データライン又は前記基準電圧を選択的に前記共有ラインに接続するように制御される共有スイッチトランジスタと、 第１蓄電素子を通して前記共有ラインに接続された第１駆動回路により電流駆動されるように構成された第１発光素子を含む第１画素と、 第２蓄電素子を通して前記共有ラインに接続された第２駆動回路により電流駆動されるように構成された第２発光素子を含み、前記第１蓄電素子及び前記第２蓄電素子は共有ラインによって直接接続されている第２画素と、 前記第１および第２駆動回路にバイアス電流を印加するように構成された基準電流ラインと、 を包含する回路。」 ２　引用刊行物 原査定の拒絶の理由に引用された引用例１，引用例２及びその記載事項は、前記第２［理由］２（２）に記載したとおりである。 ３　対比・判断 本願発明は、前記第２［理由］２で検討した本願補正発明から、「共有スイッチトランジスタ」についての「基準電圧制御ラインによる前記共有基準電圧スイッチの制御によって前記基準電圧に接続される」との限定を削除したものである。 そうすると、本願発明の発明特定事項を全て含み、さらに他の事項を付加したものに相当する本願補正発明が、前記第２［理由］２（３）、（４）に記載したとおり、引用発明、引用例２記載技術及び周知の事項に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明、引用例２記載技術及び周知の事項に基づいて、当業者が容易に発明をすることができたものである。 ４　むすび 以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないから、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。 よって、結論のとおり審決する。