2016-003350

特願２０１３－５１２６４０「ＰＬＬにおけるドリフト補償の方法及び装置」拒絶査定不服審判事件〔平成２３年１２月　１日国際公開、ＷＯ２０１１／１４９６５７、平成２５年　７月２５日国内公表、特表２０１３－５３０６４１〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は、２０１１年（平成２３年）５月１０日（パリ条約による優先権主張　２０１０年５月２８日　米国）を国際出願日とする出願であって、その手続の経緯は以下のとおりである。 平成２７年６月９日付け　　拒絶理由の通知 平成２７年８月４日　　　　意見書及び手続補正書の提出 平成２７年９月１６日付け　拒絶理由（最後の拒絶理由）の通知 平成２７年１２月１１日　　意見書及び手続補正書の提出 平成２８年１月２２日付け　平成２７年１２月１１日の手続補正につい ての補正却下の決定、拒絶査定 平成２８年３月３日　　　　審判請求書、手続補正書の提出 平成２８年６月１４日　　　前置報告書 平成２９年１月６日付け　　当審における拒絶理由の通知 平成２９年３月２３日　　　意見書及び手続補正書の提出 第２　本願発明 本願の請求項に係る発明は、平成２９年３月２３日付け手続補正書の特許請求の範囲の請求項１から１８までに記載された事項により特定されるものであると認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された、次の事項により特定されるものである。 「　【請求項１】 複数のキャパシタユニットに基づいて生成された第２信号の関数として、前記第２信号の周波数を安定化させるべく前記複数のキャパシタユニットのうちの第１キャパシタユニットを制御するのに使用される第１信号を生成する検出器モジュールと、 第３信号を第４信号に基づいて生成し、前記第１信号が所定の範囲から外れた場合に生成された第５信号に応答してカウンタでカウントを行うことにより前記第４信号を生成し、複数の制御信号を生成し、前記第３信号と前記複数の制御信号のうちの１つとのいずれか一方を、前記第１信号を前記所定の範囲に維持するために前記複数のキャパシタユニットのうちの第２キャパシタユニットの容量を変化させるべく前記第２キャパシタユニットを制御するのに使用される電圧制御信号として選択するランプモジュールと、 前記複数のキャパシタユニット及び交差接続された一対のトランジスタを有し、前記第１キャパシタユニット及び前記第２キャパシタユニットの容量に基づく前記周波数を有する前記第２信号を生成する発振器であって、前記一対のトランジスタの複数のソース端子が共通の電流源に接続され、前記一対のトランジスタの複数のドレイン端子が前記発振器の正出力ノード及び負出力ノードを駆動する、発振器と を備え、 前記第２キャパシタユニットは、複数の前記電圧制御信号によってそれぞれ制御される複数のキャパシタユニットを有するキャパシタバンクを有し、 前記複数の電圧制御信号のそれぞれは、低電圧状態及び高電圧状態を有し、 前記ランプモジュールは、 前記複数の制御信号のうちの半分を前記高電圧状態の電圧に初期化して、前記複数の制御信号のうちの前記半分を、前記キャパシタバンクが有する前記複数のキャパシタユニットのうちの半分を制御する、前記複数の電圧制御信号のうちの半分として選択し、 前記複数の制御信号のうちの他の半分を前記低電圧状態の電圧に初期化して、前記複数の制御信号のうちの前記他の半分を、前記複数の電圧制御信号のうちの他の半分として選択し、 前記第１信号が前記所定の範囲の上限を上回る場合に、前記複数の電圧制御信号のうち前記低電圧状態にある１つの電圧制御信号を、前記低電圧状態から前記高電圧状態に増加する前記第３信号に切り換え、 前記第１信号が前記所定の範囲の下限を下回る場合に、前記複数の電圧制御信号のうち前記高電圧状態にある１つの電圧制御信号を、前記高電圧状態から前記低電圧状態に減少する前記第３信号に切り換える 装置。」 第３　当審の平成２９年１月６日付け拒絶理由の概要 当審が平成２９年１月６日付けで通知した拒絶理由の概要は、次のとおりである。 本件出願の請求項１－１８に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物１－４に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 記 １．米国特許第７１３３４８５号明細書 ２．特開２００５－１０１９５６号公報 ３．特表２００７－５２５１０８号公報 ４．特開２００６－２７９３９２号公報 第４　当審の判断 １．米国特許第７１３３４８５号明細書に記載された発明 米国特許第７１３３４８５号明細書（当審が平成２９年１月６日付けで通知した拒絶理由の引用文献１）には、以下の記載がある（なお、下線は、当審において付したものである。）。 （１）「Referring now to FIG.2, a generalized block diagram is shown of an exemplary PLL 130 configured for a clock and data recovery application which is similar in many respects to the earlier described PLL 100, but which incorporates a second feedback loop to better accommodate gradual environmental or parametric changes in the PLL. The phase locked loop 130 includes a phase detector 102 which generates on its output node 116 an error signal which is a function of the phase difference between the input data signal and the data clock signal, and which includes data retiming circuitry to generate on an output node 114 the reconstructed data, as shown. Unless the context so requires, as used herein a "phase detector" may also refer to a phase/frequency detector. A loop filter 104 filters the output of the phase detector 102 to generate a control voltage signal on node 118. A VCO 136 is provided which includes two separate control inputs (nodes 118 and 134), and which generates on its output node 120 a VCO clock signal. If the PLL 130 is configurable for operation at more than one data rate, the VCO output clock signal is preferably divided-down by divider 106 (based upon the expected data rate of the incoming data signal as communicated by a data rate signal conveyed on node 137) to generate the data clock signal conveyed on node 122.」（第４欄第５７行－第５欄第１３行） （当審訳：「ここで図２を参照すると、クロックおよびデータ回復アプリケーションのために構成された例示的なＰＬＬ１３０の一般化されたブロック図が示されており、多くの点で前述のＰＬＬ部１００に類似しているが、ＰＬＬの環境やパラメータの緩やかな変化により良く適応するための第２フィードバックループを内蔵している。位相ロックループ１３０は、入力データ信号とデータクロック信号との間の位相差の関数である誤差信号をその出力ノード１１６に生成するとともに、再構成されたデータを出力ノード１１４上に生成するためのデータリタイミング回路を含む、位相検出器１０２を備えている。文脈が要求しない限り、本明細書で使用される「位相検出器」は、位相／周波数検出器を指すことができる。ループフィルタ１０４は、位相検出器１０２の出力をフィルタリングしてノード１１８上の制御電圧信号を生成する。ＶＣＯ１３６は、２つの別個の制御入力(ノード１１８及び１３４)を含んでおり、それは、ＶＣＯクロック信号をその出力ノード１２０上に生成する。ＰＬＬ１３０は、２つ以上のデータレートで動作するように構成可能である場合、ＶＣＯの出力クロック信号は、好ましくは、ノード１２２上を伝達されるデータクロック信号を生成するために、分周器１０６（ノード１３７上を伝達されるデータレート信号によって伝達される入力データ信号の期待されるデータレートに基づいて）によって分周される。」） （２）「The control voltage signal conveyed on node 118 is coupled to the first control input of the voltage controlled oscillator 136 in order to influence the frequency (and hence the phase) of the VCO output clock signal. The control voltage signal is also conveyed to a digital control block 132 which generates a control signal on node 134 which is coupled to the second control input of the voltage controlled oscillator 136. Both control inputs influence the frequency (and hence the phase) of the VCO output clock signal, as is described in greater detail herebelow.」（第５欄第２６行－第３５行）） （当審訳：「ノード１１８上の制御電圧信号は、電圧制御発振器１３６の第１の制御入力に接続され、ＶＣＯの出力クロック信号の周波数（したがって位相）に影響を及ぼす。制御電圧信号は、また電圧制御発振器１３６の第２の制御入力に接続されるノード１３４の制御信号を生成するデジタル制御ブロック１３２に接続される。両制御入力は、以下詳細に説明されるように、ＶＣＯ出力クロック信号の周波数（したがって位相）に影響を及ぼす。」） （３）「Looking in detail again at FIG.10, the switch control circuit 240 generates a plurality of slow digital control signals VSD<0>, VSD<1>, VSD<2>, . . . VSD<N>. There can be any of a variety of choices for the exact number of such gate control signals, which may be collectively referred to as VSD<N:0> or alternatively as the group of signals VSD<i>. The quiescent value of each slow digital control signal VSD<0>, VSD<1>, VSD<2>, . . . VSD<N> is generated by the digital control circuit 242 on a corresponding one of a plurality of its outputs VALUE<0>, VALUE<1>, VALUE<2>, . . . VALUE<N>. Normally each slow digital control signal VSD<i> is connected through a corresponding switch 250.i to a corresponding VALUE<i> output signal of the digital control circuit 242. The digital control circuit 242 also generates a plurality of select signals SEL<N:0> to control which slow digital control signal VSD<i> is connected to the output of the slow transition generator 244. Preferably at most one of the SEL<i> signals is active to connect the corresponding slow digital control signal VSD<i> to the output of the slow transition generator 244 (i.e., preferably using a "one-hot" coding), with each remaining SEL<i> signal being inactive to connect the corresponding slow digital control signal VSD<i> to the corresponding VALUE<i> output signal. Quiescently, preferably none of the SEL<i> signals are active, and consequently each slow digital control signal VSD<i> is connected to the corresponding VALUE<i> output signal of the digital control circuit 242. Lastly, at least one transition control signal is generated by the digital control circuit 242 and conveyed on node(s) 246 to the slow transition generator 244 to control the level (and possibly the rise and/or fall time) of the slow transition output signal conveyed on node 245. As configured herein, each respective switch 250.i functions in effect as a multiplexer circuit to connect the respective VSD<i> signal to either the respective VALUE<i> signal or to the shared slow transition signal on node 245.」（第１０欄第６６行－第１１欄第３４欄） （当審訳：「再び図１０を詳細に見ると、スイッチ制御回路２４０は、複数の低速デジタル制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞、ＶＳＤ＜２＞、・・・ＶＳＤ＜Ｎ＞を生成する。ゲート制御信号は、集合的にＶＳＤ＜Ｎ：０＞として又は代替的に信号ＶＳＤ＜ｉ＞の群として参照され、その正確な数については様々な選択肢のいずれでもよい。各低速デジタル制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞、ＶＳＤ＜２＞、・・・ＶＳＤ＜Ｎ＞の無活動な値は、デジタル制御回路２４２によって、複数の出力ＶＡＬＵＥ＜０＞、ＶＡＬＵＥ＜１＞、ＶＡＬＵＥ＜２＞、・・・ＶＡＬＵＥ＜Ｎ＞のうちの対応する１つの出力に発生される。通常、各低速デジタル制御信号ＶＳＤ＜ｉ＞は、対応するスイッチ２５０．ｉを介してデジタル制御回路２４２の対応するＶＡＬＵＥ＜ｉ＞出力信号に接続される。また、ディジタル制御回路２４２は、どの低速デジタル制御信号ＶＳＤ＜ｉ＞を低速遷移発生器２４４の出力に接続するかを制御するための複数の選択信号ＳＥＬ＜Ｎ：０＞を生成する。好ましくはＳＥＬ＜ｉ＞信号の多くても１つが、対応する低速デジタル制御信号ＶＳＤ＜ｉ＞を低速遷移発生器２４４の出力(すなわち、好ましくは「ワンホット」コーディングを使用して)に接続するためにアクティブとなり、残りの各ＳＥＬ＜ｉ＞信号は、対応する低速デジタル制御信号ＶＳＤ＜ｉ＞を対応するＶＡＬＵＥ＜ｉ＞出力信号に接続に対するためにインアクティブとなる。無活動な状態で、好ましくはＳＥＬ＜ｉ＞信号のいずれもアクティブではなく、したがって、各低速デジタル制御信号ＶＳＤ＜ｉ＞は、デジタル制御回路２４２の対応するＶＡＬＵＥ＜ｉ＞出力信号に接続されている。最後に、少なくとも１つの遷移制御信号が、デジタル調整回路２４２によって生成され、ノード２４５上の低速遷移出力信号のレベル（及び場合によっては立上り時間あるいは立下り時間）を制御するべく、ノード(複数可)２４６上を搬送される低速遷移発生器２４４に入力される。ここで、各スイッチ２５０．ｉは、各ＶＡＬＵＥ＜ｉ＞信号のいずれかに、またはノード２４５上で共有される低速遷移信号にそれぞれのＶＳＤ＜ｉ＞信号を接続するマルチプレクサ回路として有効に機能する。」） （４）「A switch control circuit similar to the above-described switch control circuit 240 may be advantageously incorporated within the digital control block 132 of the phase locked loop 130 (as depicted in FIG.2). Referring now to FIG.11, an exemplary embodiment is shown of a portion of the phase locked loop 130 earlier described in relation to FIG.2. A portion of the VCO 136 is shown in detail which includes a symmetrical pair of series connected inductors 142A and 142B, and three variable capacitance circuits 270, 272, and 274, each coupled between nodes 146 and 148 to form a tunable LC tank circuit for the remainder of the VCO 136. Since an on-chip inductor is typically implemented as a spiral inductor (having an inner terminal and an outer terminal), two symmetrical inductors are preferably implemented in series to achieve a more balanced circuit. These three variable capacitance circuits 270, 272, and 274(as well as stray capacitances) together determine the total capacitance of nodes 146 and 148 and thus collectively determine the frequency of the VCO 136. The first of these variable capacitance circuits, labeled 270, is controlled by the VCO control voltage signal 118 and is the primary tunable circuit element for normal operation of the phase locked loop. Such a variable capacitance circuit 270 is preferably implemented generally as described in regards to FIG.5, and more preferably as described below. The second of the variable capacitance circuits, collectively labeled as 272, receives a plurality of dynamically changeable slow digital gate control signals VSD <0>, VSD <1>, . . . VSD <35i> from the digital control block 132 which collectively adjust the total capacitance of (i.e., “between”) nodes 146 and 148 so that the VCO control voltage 118 dynamically operates at a nominal voltage reasonably centered within its available voltage range. This second variable capacitance circuit 272 is preferably used to compensate for environmental changes (e.g., temperature and/or voltage changes) and parametric changes (e.g., component parameters, such as threshold voltage) that may occur during operation and particularly well after any power-up calibration. Such a variable capacitance circuit 272 is preferably implemented generally as described in regards to FIG.8 through FIG.10, and more preferably as described in regards to FIG.11 and as further described below.」（第１３欄第５行－第４７行） （当審訳：「上記スイッチ制御回路２４０と同様に、スイッチ制御回路は、位相ロックループ１３０のデジタル制御ブロック１３２内に有利に組み込むことができる(図２に示されているように)。ここで図１１を参照すると、図２に関連して前述した位相ロックループ１３０の一部を図示した実施形態である。対称的な一対の直列接続されたインダクタ１４２Ａ及び１４２Ｂ、並びに、３つの可変容量回路２７０、２７２及び２７４を含むＶＣＯ部１３６の一部が詳細に示されており、ＶＣＯ１３６の残りの同調可能なＬＣタンク回路を形成するために、各々がノード１４６と１４８との間に結合されている。オンチップインダクタは、通常、スパイラルインダクタ(インナー端子とアウター端子を有する)として実施されるので、２つの対称なインダクタは、好ましくは、よりバランスのとれた回路を達成するために直列に実装される。これらの３個の可変容量回路２７０、２７２及び２７４（ならびに浮遊容量）は、合わせてノード１４６、１４８の総キャパシタンスを決定し、従って、ＶＣＯ１３６の周波数を集合的に決定する。これらの可変容量回路のうちの第１の可変容量回路は、２７０とラベル付けされ、ＶＣＯ制御電圧信号１１８によって制御され、位相ロックループの通常の動作のために一次同調可能な回路素子である。このような可変容量回路２７０は、図５に関して説明したように、好ましくは一般的に実施され、より好ましくは後述のとおりである。 第２の可変容量回路は、集合的に２７２とラベル付けされ、ノード１４６と１４８（すなわち、「間に」）の総キャパシタンスを一括して調整する複数の動的に変更可能な低速デジタルゲート制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞、・・・ＶＳＤ＜３５ｉ＞を、デジタル制御ブロック１３２から受信し、これにより、ＶＣＯ制御電圧１１８は、利用可能な電圧範囲内で合理的に中心となる公称電圧で動的に動作する。この第２の可変容量回路２７２は、好ましくは、動作中に生じ得る環境変化（例えば、温度および／または電圧の変化）及びパラメトリックな変化（例えば、しきい値電圧のようなコンポーネント・パラメータ）を補償するために、特に、パワーアップ較正後に補償するために使用される。このような可変容量回路２７２は、一般的に図８から図１０に関して説明したように、より好ましくは図１１に関して説明したように、およびさらに以下に記載されるように実施される。」） （５）「If the digital control block 132 senses that the VCO control voltage 118 is too high, one or more of the gate control signals VSD are preferably driven so as to increase the value of variable capacitance circuit 272. The phase locked loop 130 responds by driving the VCO control voltage 118 downward by an amount which results in a decrease in value of the variable capacitance circuit 270 by an amount equal to the increase in value of the variable capacitance circuit 272. 」（第１４欄第１６行－第２４行） （当審訳：「デジタル制御ブロック１３２は、ＶＣＯ制御電圧１１８が高すぎることを検知すると、１つ以上のゲート制御信号ＶＳＤ＜ｉ＞は、好ましくは可変容量回路２７２の値を増加させるように駆動される。位相ロックループ１３０は、可変容量回路２７２の値の増加に等しい量だけ、可変容量回路２７０の値の減少をもたらす量でＶＣＯ制御電圧１１８を下方に駆動することによって応答する。」） （６）「With this understanding presented thus far, the operation of the circuitry depicted in FIG.11 should be readily apparent to one skilled in the art. Nonetheless, several details warrant discussion. The second of the variable capacitance circuits, collectively labeled as 272, is formed of a plurality of individual variable capacitance circuits 272.0, 272.1, 272.2, . . . 272.35, each of which receives a respective one of a corresponding plurality of dynamically changeable slow digital gate control signals VSD<0>, VSD<1>, . . . VSD<35> from the digital control block 132. Thirty-six such individual variable capacitance circuits (as shown) is a particularly advantageous number, although other choices may be equally advantageous depending upon the application. In this embodiment a DAC 268 is used to generate a controlled slow rise and fall time (both high-going and low-going) as described above. A 15-bit control word is generated by the digital control block 266 to communicate the desired value of the DAC's output signal conveyed on node 245 to each of the individual switches 250.i. Such a 15-bit DAC provides 32768 individual voltage levels that may be generated on its output, which allows its output waveform to be generated with an arbitrarily long transition time, yet one having relatively small "stair-steps" and thus relatively smooth. 」（第１４欄第３２行－第５７行） （当審訳：「ここまでに述べた理解で、図１１に示した回路の動作は、当業者に明らかである。それにもかかわらず、いくつかの詳細が説明を正当化している。集合的に２７２とラベル付けされた第２の可変容量回路は、複数の個々の可変容量回路２７２．０、２７２．１、２７２．２、・・・２７２．３５で形成され、これらの各々は、デジタル制御ブロック１３２から、対応する複数の動的に変更可能な低速デジタルゲート制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞・・・ＶＳＤ＜３５＞の１つをそれぞれ受信する。３６個のこのような個々の可変容量回路（図示のように）、特に有利な数であるが、用途に応じて他の選択肢も等しく有利であり得る。 本実施形態では、ＤＡＣ２６８は、上述したように、制御されたゆっくりした立ち上がり及び立ち下がり時間（上向きと下向きの両方)を発生させるために使用される。１５ビットの制御ワードは、ノード２４５上を伝達されるＤＡＣ出力信号の所望の値を、個々のスイッチ２５０ｉのそれぞれに伝えるためにデジタル制御ブロック２６６によって生成される。この１５ビットＤＡＣは、その出力に生成することができる３２７６８個の個別の電圧レベルを提供し、このことは、その出力波形が任意の長い遷移時間で発生されることを許容し、それは比較的小さい「階段ステップ」を有し、それ故、比較的平滑である。」） （７）「A pair of comparators 262, 264 monitor the voltage of the VCO control voltage 118 to determine whether it is too high or low in magnitude. Comparator 262 compares the VCO control voltage 118 to an upper voltage limit signal conveyed on node 263 and generates an OVERFLOW signal on node 276 which is communicated to the digital control block 266. Comparator 264 compares the VCO control voltage 118 to a lower voltage limit signal conveyed on node 265 and generates an UNDERFLOW signal on node 277 which is likewise communicated to the digital control block 266. 」（第１５欄第１行－第１０行） （当審訳：「一対の比較器２６２、２６４は、ＶＣＯ制御電圧１１８の電圧を監視し、大きさが高すぎるか又は低すぎるかを決定する。比較器２６２は、ＶＣＯ制御電圧１１８をノード２６３の上限電圧信号と比較してノード２７６にオーバーフロー信号を生成し、デジタル制御ブロック２６６に出力する。比較器２６４は、ＶＣＯ制御電圧１１８をノード２６５の下限電圧信号と比較してノード２７７にアンダーフロー信号を生成し、同様にデジタル制御ブロック２６６に出力する。」） （８）「Using any of a variety of well-known and not particularly critical design techniques, the digital control block 266 generates the DAC control word DAC<14:0>, the element value signals VALUE<35:0>, and the switch selection signals SELECT<35:0>, preferably in a fashion to behave consistently with the above description. For example, the element value signals VALUE<35:0> are preferably driven with a "thermometer code" in which each additionally driven-high signal is adjacent to the most recently driven-high signal. Nonetheless, such coding is not required, and any coding in which additional or lesser numbers of the element value signals are driven high or low to accomplish a desired change in capacitance of the variable capacitance circuit 272, as described above, is equally satisfactory. The switch select signals SELECT<35:0> are preferably driven with a "one-hot" coding so that, at most, only one individual variable capacitance circuit 272.i is connected to the DAC 268 and is potentially changing in value at any given time. However, other schemes are possible. For example, two or more such individual variable capacitance circuits 272.i could be driven at the same time with a gate control voltage having a slowly-changing voltage magnitude, although the perturbation to the VCO 136 may be more significant. The digital control block 266 also preferably generates a RECALIBRATE signal which is asserted when an UNDERFLOW or OVERFLOW signal is generated which attempts to adjust the slow digital capacitance circuit 272 beyond its control range. A recalibration of the DC calibration capacitance circuit 274 may then be performed to re-center the control voltage 118 and the slow-switched variable capacitance circuit 272.」（第１５欄第１６行－第３３行） （当審訳：「周知かつ特に重要ではない種々の設計技法のいずれかを使用して、該デジタル制御ブロック２６６は、好ましくは上記の説明と一貫して動作して、ＤＡＣ制御ワードＤＡＣ＜１４：０＞、要素値信号ＶＡＬＵＥ＜３５：０＞及びスイッチ選択信号ＳＥＬＥＣＴ＜３５：０＞を生成する。例えば、要素値信号ＶＡＬＵＥ＜３５：０＞は、好ましくは、さらなる高駆動信号が最も最近の高駆動信号に隣接する「温度計コード」で駆動される。それにもかかわらず、このようなコーディングは必須ではなく、上述したように、可変容量回路２７２の静電容量の所望の変化を達成するために、追加のまたはより少ない数の要素値信号がハイまたはローに駆動されている任意のコーディングで十分である。スイッチ選択信号ＳＥＬＥＣＴ＜３５：０＞は、好ましくは、多くてもただ１つの可変容量回路２７２．ｉがＤ－Ａ変換器２６８に接続され、任意の所与の時間に値が変化する「ワン・ホット」コーディングで駆動される。しかしながら、他のスキームが可能である。ＶＣＯ１３６への摂動がより重要であるものの、例えば、２つ以上のそのような個々の可変容量回路２７２．ｉを、ゆっくりと変化する電圧振幅を有するゲート制御電圧で同時に駆動することもできる。デジタル制御ブロック２６６はまた、その制御範囲を越えて低速ディジタル容量回路２７２を調整しようとしてアンダフローまたはオーバーフロー信号が生成されるときにアサートされる再較正信号を発生することが好ましい。ＤＣ較正容量回路２７４の再較正は、制御電圧１１８及び低速スイッチ可変容量回路２７２を再センタリングするために実行することができる。」） （９）図２、図１０及び図１１は以下のとおりである。 図２ 図１０ 図１１ （８）そうすると、引用文献１に記載された発明（以下、「引用発明１」という。）は、以下のとおりのものである。 「位相ロックループ１３０は、入力データ信号とデータクロック信号との間の位相差の関数である誤差信号をその出力ノード１１６に生成するとともに、再構成されたデータを出力ノード１１４上に生成するためのデータリタイミング回路を含む、位相検出器１０２を備え、 ループフィルタ１０４は、位相検出器１０２の出力をフィルタリングしてノード１１８上の制御電圧信号を生成し、 ＰＬＬ１３０は、２つ以上のデータレートで動作するように構成可能である場合、ＶＣＯの出力クロック信号は、好ましくは、ノード１２２上を伝達されるデータクロック信号を生成するために、分周器１０６（ノード１３７上を伝達されるデータレート信号によって伝達される入力データ信号の期待されるデータレートに基づいて）によって分周され、 ＶＣＯ１３６は、対称的な一対の直列接続されたインダクタ１４２Ａ及び１４２Ｂ、並びに、３つの可変容量回路２７０、２７２及び２７４を含み、同調可能なＬＣタンク回路を形成するために、各々がノード１４６と１４８との間に結合され、 これらの３個の可変容量回路２７０、２７２及び２７４（ならびに浮遊容量）は、合わせてノード１４６、１４８の総キャパシタンスを決定し、従って、ＶＣＯ１３６の周波数を集合的に決定し、 これらの可変容量回路のうちの第１の可変容量回路は、２７０とラベル付けされ、ＶＣＯ制御電圧信号１１８によって制御され、位相ロックループの通常の動作のために一次同調可能な回路素子であり、 ＶＣＯ１３６は、２の別個の制御入力(ノード１１８及び１３４)を含んでおり、それは、ＶＣＯクロック信号をその出力ノード１２０上に生成し、 ノード１１８上の制御電圧信号は、電圧制御発振器１３６の第１の制御入力に接続され、ＶＣＯの出力クロック信号の周波数（したがって位相）に影響を及ぼし、 ノード１１８上の制御電圧信号は、また電圧制御発振器１３６の第２の制御入力に接続されるノード１３４の制御信号を生成するデジタル制御ブロック１３２に接続され、 一対の比較器２６２、２６４は、ＶＣＯ制御電圧１１８の電圧を監視し、大きさが高すぎるか又は低すぎるかを決定し、 比較器２６２は、ＶＣＯ制御電圧１１８をノード２６３の上限電圧信号と比較してノード２７６にオーバーフロー信号を生成し、デジタル制御ブロック２６６に出力し、比較器２６４は、ＶＣＯ制御電圧１１８をノード２６５の下限電圧信号と比較してノード２７７にアンダーフロー信号を生成し、同様にデジタル制御ブロック２６６に出力し、 該デジタル制御ブロック２６６は、好ましくは上記の説明と一貫して動作して、ＤＡＣ制御ワードＤＡＣ＜１４：０＞、要素値信号ＶＡＬＵＥ＜３５：０＞及びスイッチ選択信号ＳＥＬＥＣＴ＜３５：０＞を生成し、可変容量回路２７２の静電容量の所望の変化を達成するために、追加のまたはより少ない数の要素値信号がハイまたはローに駆動されている任意のコーディングで十分であり、 ＤＡＣ２６８は、上述したように、制御されたゆっくりした立ち上がり及び立ち下がり時間（上向きと下向きの両方)を発生させるために使用され、１５ビットの制御ワードは、ノード２４５上を伝達されるＤＡＣ出力信号の所望の値を、個々のスイッチ２５０ｉのそれぞれに通信するためにデジタル制御ブロック２６６によって生成され、 各スイッチ２５０．ｉは、各ＶＡＬＵＥ＜ｉ＞信号のいずれかに、またはノード２４５上で共有される低速遷移信号にそれぞれのＶＳＤ＜ｉ＞信号を接続するマルチプレクサ回路として有効に機能し、 ディジタル制御回路２４２は、どの低速デジタル制御信号ＶＳＤ＜ｉ＞を低速遷移発生器２４４の出力に接続するかを制御するための複数の選択信号ＳＥＬ＜Ｎ：０＞を生成し、好ましくはＳＥＬ＜ｉ＞信号の多くても１つが、対応する低速デジタル制御信号ＶＳＤ＜ｉ＞を低速遷移発生器２４４の出力(すなわち、好ましくは「ワンホット」コーディングを使用して)に接続するためにアクティブとなり、残りの各ＳＥＬ＜ｉ＞信号は、対応する低速デジタル制御信号ＶＳＤ＜ｉ＞を対応するＶＡＬＵＥ＜ｉ＞出力信号に接続に対するためにインアクティブとなり、 集合的に２７２とラベル付けされた第２の可変容量回路は、複数の個々の可変容量回路２７２．０、２７２．１、２７２．２、・・・２７２．３５で形成され、 第２の可変容量回路は、ノード１４６と１４８（すなわち、「間に」）の総キャパシタンスを一括して調整する複数の動的に変更可能な低速デジタルゲート制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞、・・・ＶＳＤ＜３５ｉ＞を、デジタル制御ブロック１３２から受信し、これにより、ＶＣＯ制御電圧１１８は、利用可能な電圧範囲内で合理的に中心となる公称電圧で動的に動作し、 この第２の可変容量回路２７２は、好ましくは、動作中に生じ得る環境変化（例えば、温度および／または電圧の変化）及びパラメトリックな変化（例えば、しきい値電圧のようなコンポーネント・パラメータ）を補償するために、特に、パワーアップ較正後に補償するために使用され、 スイッチ選択信号ＳＥＬＥＣＴ＜３５：０＞は、好ましくは、多くてもただ１つの可変容量回路２７２．ｉがＤ－Ａ変換器２６８に接続され、任意の所与の時間に値が変化する「ワン・ホット」コーディングで駆動され、 各低速デジタル制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞、ＶＳＤ＜２＞・・・ＶＳＤ＜Ｎ＞の無活動な値は、デジタル制御回路２４２によって、複数の出力ＶＡＬＵＥ＜０＞、ＶＡＬＵＥ＜１＞、ＶＡＬＵＥ＜２＞、・・・ＶＡＬＵＥ＜Ｎ＞のうちの対応する１つの出力に発生され、通常、各低速デジタル制御信号ＶＳＤ＜ｉ＞は、対応するスイッチ２５０．ｉを介してデジタル制御回路２４２の対応するＶＡＬＵＥ＜ｉ＞出力信号に接続され、 無活動な状態で、好ましくはＳＥＬ＜ｉ＞信号のいずれもアクティブではなく、したがって、各低速デジタル制御信号ＶＳＤ＜ｉ＞は、デジタル制御回路２４２の対応するＶＡＬＵＥ＜ｉ＞出力信号に接続されており、 デジタル制御ブロック１３２は、ＶＣＯ制御電圧１１８が高すぎることを検知すると、１つ以上のゲート制御信号ＶＳＤ＜ｉ＞は、好ましくは可変容量回路２７２の値を増加させるように駆動される、 装置。」 ２．特開２００５－１０１９５６号公報に記載された発明 特開２００５－１０１９５６号公報（当審が平成２９年１月６日付けで通知した拒絶理由の引用文献２）には、以下の記載がある（なお、下線は、当審において付したものである。） （１）「【請求項３】 電圧制御発振器（ＶＣＯ）は、高感度と低感度の制御端子の入力電圧で制御され、 制御回路は、 前記ＶＣＯの周波数低感度の制御端子の電圧が予め定めた範囲の上限電圧以上であるか判断し、ヒステリシス特性を有する上限電圧比較器と、 前記ＶＣＯの周波数低感度の制御端子の電圧が予め定めた範囲の下限電圧以下であるか判断し、ヒステリシス特性を有する下限電圧比較器と、 前記上限電圧比較器が上限電圧と判断した場合に、この判定出力によって計数量をアップし、前記下限電圧比較器が下限電圧と判断した場合に、この判定出力によって計数量をダウンさせるアップ／ダウンカウンタと、 前記アップ／ダウンカウンタの計数出力を電圧値に変換するデジタル／アナログ変換器 とを備えた請求項１記載のＰＬＬ周波数シンセサイザ。」 （２）「【００１１】 実施の形態１． 図１は、本発明の実施の形態１によるＰＬＬ周波数シンセサイザの構成図である。 図示のＰＬＬ周波数シンセサイザは、基準発振器１、周波数位相比較器２、低域通過フィルタ３、電圧制御発振器（ＶＣＯ）４、制御回路５、分周器６からなる。 【００１２】 基準発振器１は、周波数制御の基準となる基準周波数の信号を発生させる発振器である。周波数位相比較器２は、基準発振器１からの基準周波数（ｆref ）と分周器６で分周されたＶＣＯ４の出力周波数（ｆout ／Ｎ）との周波数差または位相差を比較し、その差に応じたデューティの誤差パルス信号を出力する機能部である。低域通過フィルタ３は、周波数位相比較器２から出力された誤差パルス信号を直流電圧に平滑し、その電圧出力をＶＣＯ４における周波数低感度の制御端子に供給する機能部である。 【００１３】 ＶＣＯ４は、その周波数感度が低感度の制御端子（fine）と、高感度の制御端子（coarse）とを有し、これら低感度の制御端子への制御電圧（Ｖfine）と、高感度の制御端子への制御電圧（Ｖcoarse）によって、その周波数が制御されるもので、その詳細については後述する。制御回路５は、低域通過フィルタ３の出力とＶＣＯ４の高感度制御端子４０２との間に挿入される回路であり、任意の発振周波数において、低感度の周波数制御端子の入力電圧を予め定めた範囲内に制御する機能を有している。また、制御回路５の一例については後述する。分周器６は、ＶＣＯ４の出力を１／Ｎ分周して周波数位相比較器２に出力する分周器である。」 （３）「【００２８】 また、制御回路５としては、他の構成も考えられる。 図６は、他の例の制御回路５の回路図である。 図示の制御回路５は、上限電圧比較器５２１、下限電圧比較器５２２、基準電圧源５２３，５２４、クロック源５２５、アンドゲート５２６，５２７、アップ／ダウンカウンタ５２８、デジタル／アナログ変換器５２９、抵抗５３０を備えている。」 （４）「【００３０】 このように構成された制御回路５では、その入力電圧（Ｖfine）が予め定めた範囲の上限を超えた場合、上限電圧比較器５２１の出力はクロック源５２５から出力されるクロックのタイミングでアップ／ダウンカウンタ５２８のカウントアップ端子に入力される。これにより、アップ／ダウンカウンタ５２８は、その計数出力をデジタル／アナログ変換器５２９に出力し、デジタル／アナログ変換器５２９では、デジタル値をアナログ電圧に変換して、抵抗５３０を介して高感度制御端子４０２制御電圧を上げる。これにより、ＶＣＯ４の低感度制御端子４０１への制御電圧は下がり、予め定めた範囲内の電圧に制御され、上限電圧比較器５２１の出力はＬに戻る。また、入力電圧が予め定めた範囲の下限を超えた場合、下限電圧比較器５２２の出力はクロック源５２５から出力されるクロックのタイミングでアップ／ダウンカウンタ５２８のカウントダウン端子に入力される。これにより、アップ／ダウンカウンタ５２８の計数値は減少し、その計数出力をデジタル／アナログ変換器５２９でアナログ電圧に変換して、抵抗５３０を介して高感度制御端子４０２の制御電圧を下げる。これによって、低感度制御端子４０１への制御電圧は上がり、予め定めた範囲内の電圧に制御され、下限電圧比較器５２２の出力はＬに戻る。」 （５）図１、図２及び図６は以下のとおりである。 図１ 図２ 図６ そうすると、引用文献２には、電圧制御発振器（ＶＣＯ）の低感度の周波数制御端子の入力電圧を予め定めた範囲内に制御する機能を有する制御回路であって、 「電圧制御発振器（ＶＣＯ）を、高感度と低感度の制御端子の入力電圧で制御するＰＬＬ周波数シンセサイザの制御回路において、 前記ＶＣＯの周波数低感度の制御端子の電圧が予め定めた範囲の上限電圧以上又は下限電圧以下であると判断した場合に出力される判定出力を、アップ／ダウンカウンタで計数し、高感度の制御信号を生成するためのデジタル／アナログ変換器に入力するもの」（以下、「引用発明２」という。）が記載されている。 ３．対比 本願発明と引用発明１とを対比する。 （１）引用発明１は、ノード１４６と１４８との間に結合された３つの可変容量回路２７０、２７２及び２７４を含む「ＶＣＯ１３６」からの「ＶＣＯクロック信号」が入力される分周器１０６、位相検出器１０２及びループフィルタ１０４を含む位相ロックループにより、ノード１１８上に「ＶＣＯ制御電圧信号１１８」を生成し、３つの可変容量回路のうちの第１の可変容量回路２７０を制御することで、ＶＣＯの出力クロック信号の周波数（したがって位相）を制御し、位相ロックループの通常の動作のための一次同調を行うものである。 そうすると、引用発明１の「３つの可変容量回路のうちの第１の可変容量回路２７０」、「ＶＣＯクロック信号」、ノード１１８上の「ＶＣＯ制御電圧信号１１８」は、それぞれ本願発明の「複数のキャパシタユニットのうちの第１キャパシタユニット」、「第２信号」及び「第１信号」に相当し、引用発明１において、位相ロックループを構成する「分周器１０６」、「位相検出器１０２」及び「ループフィルタ１０４」からなる部分は、本願発明にいう「複数のキャパシタユニットに基づいて生成された第２信号の関数として、前記第２信号の周波数を安定化させるべく前記複数のキャパシタユニットのうちの第１キャパシタユニットを制御するのに使用される第１信号を生成する検出器モジュール」に相当する。 （２）引用発明１の「デジタル制御ブロック１３２」は、図２、図１０及び図１１も参照すれば、一対の比較器２６２、２６４、デジタル制御ブロック２６６、ＤＡＣ２６８、スイッチ２５０．ｉを含み、「ＶＣＯ制御電圧信号１１８」に接続されて、電圧制御発振器１３６の第２の制御入力に接続されるノード１３４の制御信号を生成する。 ここで、比較器２６２は、「ＶＣＯ制御電圧信号１１８」をノード２６３の上限電圧信号と比較してノード２７６にオーバーフロー信号を生成し、比較器２６４は、「ＶＣＯ制御電圧信号１１８」をノード２６５の下限電圧信号と比較してノード２７７にアンダーフロー信号を生成し、それぞれデジタル制御ブロック２６６に出力する。 ＤＡＣ２６８は、低速遷移発生器２４４として機能し、デジタル制御ブロック２６６が生成した「ＤＡＣ制御ワードＤＡＣ＜１４：０＞」から、ゆっくりした立ち上がり及び立ち下がり時間を有する「ノード２４５上を伝達されるＤＡＣ出力信号」を生成する。 また、デジタル制御ブロック２６６は、各スイッチ２５０．ｉを制御するスイッチ選択信号ＳＥＬＥＣＴ＜３５：０＞を生成し、「ノード２４５上を伝達されるＤＡＣ出力信号」又は「複数の出力ＶＡＬＵＥ＜０＞、ＶＡＬＵＥ＜１＞、ＶＡＬＵＥ＜２＞、・・・ＶＡＬＵＥ＜Ｎ＞」のいずれかを、「低速デジタル制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞、ＶＳＤ＜２＞・・・ＶＳＤ＜Ｎ＞」として出力して、「第２の可変容量回路２７２」に入力し、ノード１４６と１４８の間の総キャパシタンスを調整する。 そうすると、引用発明１の「ノード２４５上を伝達されるＤＡＣ出力信号」、「ＤＡＣ制御ワードＤＡＣ＜１４：０＞」、「複数の出力ＶＡＬＵＥ＜０＞、ＶＡＬＵＥ＜１＞、ＶＡＬＵＥ＜２＞、・・・ＶＡＬＵＥ＜Ｎ＞」、「第２の可変容量回路２７２」及び「低速デジタル制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞、ＶＳＤ＜２＞・・・ＶＳＤ＜Ｎ＞」は、それぞれ本願発明の「第３信号」、「第４信号」、「複数の制御信号」、「第２キャパシタユニット」及び「第２キャパシタユニットを制御するのに使用される電圧制御信号」に相当し、引用発明１の「オーバーフロー信号」及び「アンダーフロー信号」は、本願発明にいう「第１信号が所定の範囲から外れた場合に生成された第５信号」に相当する。 そして、引用発明１の「デジタル制御ブロック１３２」が「カウンタでカウントを行うことにより」第４信号を生成するものかどうかは別として、本願発明の「ランプモジュール」と引用発明１の「デジタル制御ブロック１３２」とは、「第３信号を第４信号に基づいて生成し、前記第１信号が所定の範囲から外れた場合に生成された第５信号に応答して前記第４信号を生成し、複数の制御信号を生成し、前記第３信号と前記複数の制御信号のうちの１つとのいずれか一方を、前記第１信号を前記所定の範囲に維持するために前記複数のキャパシタユニットのうちの第２キャパシタユニットの容量を変化させるべく前記第２キャパシタユニットを制御するのに使用される電圧制御信号として選択するランプモジュール」である点で共通する。 （３）引用発明１の「ＶＣＯ１３６」は、ノード１４６と１４８との間に結合される「第１の可変容量回路２７０」及び「第２の可変容量回路２７２」を有し、ノード１４６、１４８の総キャパシタンスに基づいてその周波数が決定され、該「ＶＣＯ１３６」の出力は、「ＶＣＯクロック信号」としてノード１２０上に出力される。 そうすると、本願発明の「発振器」と引用発明１の「ＶＣＯ１３６」とは、「前記複数のキャパシタユニットを有し、前記第１キャパシタユニット及び前記第２キャパシタユニットの容量に基づく前記周波数を有する前記第２信号を生成する発振器」である点で共通する。 （４）引用発明１の「第２の可変容量回路２７２」は、複数の個々の可変容量回路２７２．０、２７２．１、２７２．２、・・・２７２．３５で形成されるから、本願発明と同様、「前記第２キャパシタユニットは、複数の前記電圧制御信号によってそれぞれ制御される複数のキャパシタユニットを有するキャパシタバンクを有し」ているといえる。 また、引用発明１では、可変容量回路２７２の静電容量の所望の変化を達成するために、要素値信号ＶＡＬＵＥ＜３５：０＞がハイまたはローに駆動されている任意のコーディングでよいとしているから、引用発明１の「複数の出力ＶＡＬＵＥ＜０＞、ＶＡＬＵＥ＜１＞、ＶＡＬＵＥ＜２＞、・・・ＶＡＬＵＥ＜Ｎ＞」は、本願発明と同様、「前記複数の電圧制御信号のそれぞれは、低電圧状態及び高電圧状態を有し」ているといえる。 （５）引用発明１では、無活動な状態では、ＳＥＬ＜ｉ＞信号のいずれもアクティブではなく、したがって、各低速デジタル制御信号ＶＳＤ＜ｉ＞は、デジタル制御回路２４２の対応するＶＡＬＵＥ＜ｉ＞出力信号に接続されており、ＶＣＯ制御電圧１１８が高すぎることを検知すると、１つ以上のゲート制御信号ＶＳＤ＜ｉ＞は、好ましくは可変容量回路２７２の値を増加させるように駆動されるとしている。 ここで、引用発明１において、「無活動な状態」とは、装置の初期状態を含む、ＶＣＯ制御電圧１１８が所定範囲に収まっている状態であり、「ＶＣＯ制御電圧１１８が高すぎることを検知」した場合とは、装置の動作中に、ＶＣＯ制御電圧１１８がノード２６３の上限電圧信号を上回ったことを比較器２６２が検知した場合であると解することができる。 そうすると、本願発明と引用発明１とは、「前記複数の制御信号を前記高電圧状態又は低電圧状態の電圧にして、前記複数の制御信号を、前記キャパシタバンクが有する前記複数のキャパシタユニットを制御する、前記複数の電圧制御信号として選択し」ている点で共通するといえる。 （６）引用発明１では、該「ＶＣＯ制御電圧１１８が高すぎることを検知」した場合に、可変容量回路２７２の値を増加させるようにゲート制御信号ＶＳＤ＜ｉ＞を駆動するとしており、この場合、ゲート制御信号ＶＳＤ＜ｉ＞は増加する方向に駆動されるのであるから、低電圧状態にあるＶＡＬＵＥ＜ｉ＞に代えて低速遷移発生器２４４の出力（「ノード２４５上を伝達されるＤＡＣ出力信号」）が選択されるように、ＳＥＬ＜ｉ＞信号の１つがアクティブになるといえる。 また、引用発明１は、ＶＣＯ制御電圧１１８がノード２６５の下限電圧信号を下回ったことを検出する比較器２６４を有していることから、同様の原理に基づき、下限電圧信号を下回った場合には、可変容量回路２７２の値を減少させるべく、高電圧状態にあるＶＡＬＵＥ＜ｉ＞に代えて低速遷移発生器２４４の出力（「ノード２４５上を伝達されるＤＡＣ出力信号」）が選択されるように、ＳＥＬ＜ｉ＞信号の１つがアクティブになると解することができる。 そうすると、引用発明１の「デジタル制御ブロック１３２」は、本願発明と同様に、「前記第１信号が前記所定の範囲の上限を上回る場合に、前記複数の電圧制御信号のうち前記低電圧状態にある１つの電圧制御信号を、前記低電圧状態から前記高電圧状態に増加する前記第３信号に切り換え、 前記第１信号が前記所定の範囲の下限を下回る場合に、前記複数の電圧制御信号のうち前記高電圧状態にある１つの電圧制御信号を、前記高電圧状態から前記低電圧状態に減少する前記第３信号に切り換える」ものといえる。 （７）よって、本願発明と引用発明１とは、以下の点で一致し、相違する。 ＜一致点＞ 「複数のキャパシタユニットに基づいて生成された第２信号の関数として、前記第２信号の周波数を安定化させるべく前記複数のキャパシタユニットのうちの第１キャパシタユニットを制御するのに使用される第１信号を生成する検出器モジュールと、 第３信号を第４信号に基づいて生成し、前記第１信号が所定の範囲から外れた場合に生成された第５信号に応答して前記第４信号を生成し、複数の制御信号を生成し、前記第３信号と前記複数の制御信号のうちの１つとのいずれか一方を、前記第１信号を前記所定の範囲に維持するために前記複数のキャパシタユニットのうちの第２キャパシタユニットの容量を変化させるべく前記第２キャパシタユニットを制御するのに使用される電圧制御信号として選択するランプモジュールと、 前記複数のキャパシタユニットを有し、前記第１キャパシタユニット及び前記第２キャパシタユニットの容量に基づく前記周波数を有する前記第２信号を生成する発振器と を備え、 前記第２キャパシタユニットは、複数の前記電圧制御信号によってそれぞれ制御される複数のキャパシタユニットを有するキャパシタバンクを有し、 前記複数の電圧制御信号のそれぞれは、低電圧状態及び高電圧状態を有し、 前記ランプモジュールは、 前記複数の制御信号を前記高電圧状態又は低電圧状態の電圧にして、前記複数の制御信号を、前記キャパシタバンクが有する前記複数のキャパシタユニットを制御する、前記複数の電圧制御信号として選択し 前記第１信号が前記所定の範囲の上限を上回る場合に、前記複数の電圧制御信号のうち前記低電圧状態にある１つの電圧制御信号を、前記低電圧状態から前記高電圧状態に増加する前記第３信号に切り換え、 前記第１信号が前記所定の範囲の下限を下回る場合に、前記複数の電圧制御信号のうち前記高電圧状態にある１つの電圧制御信号を、前記高電圧状態から前記低電圧状態に減少する前記第３信号に切り換える 装置。」 ＜相違点１＞ 「ランプモジュール」が第５信号に応答して前記第４信号を生成する際、本願発明では、「カウンタでカウントを行うことにより」生成するのに対し、引用発明１では、「カウンタでカウントを行うことにより」生成するかどうか定かでない点 ＜相違点２＞ 「発振器」が、本願発明では、「交差接続された一対のトランジスタを有し」、「前記一対のトランジスタの複数のソース端子が共通の電流源に接続され、前記一対のトランジスタの複数のドレイン端子が前記発振器の正出力ノード及び負出力ノードを駆動する」のに対し、引用発明１では、そのようなトランジスタを有するかどうか定かでない点 ＜相違点３＞ 「ランプモジュール」は、本願発明では、「前記複数の制御信号のうちの半分を前記高電圧状態の電圧に初期化して、前記複数の制御信号のうちの前記半分を、前記キャパシタバンクが有する前記複数のキャパシタユニットのうちの半分を制御する、前記複数の電圧制御信号のうちの半分として選択し、 前記複数の制御信号のうちの他の半分を前記低電圧状態の電圧に初期化して、前記複数の制御信号のうちの前記他の半分を、前記複数の電圧制御信号のうちの他の半分として選択」するのに対し、引用発明１では、どのように初期化されるかが定かでない点。 ４．判断 （１）相違点１について 引用発明１及び２は、いずれもＰＬＬのＶＣＯの制御電圧信号が所定範囲から外れた場合に、ＶＣＯの全体としての容量を変更するべく制御信号を生成するものであるから、引用発明１の「デジタル制御ブロック２６６」に引用発明２を適用して相違点１に係る構成とすることは、当業者が容易になし得ることといえる。 また、これによる効果も当業者が予測できる範囲のものである。 （２）相違点２について 相違点２に係る構成は、ＶＣＯの技術分野における周知技術（例えば、特表２００７－５２５１０８号公報（当審が平成２９年１月６日付けで通知した拒絶理由の引用文献３（特に、図１０参照））又は特開２００６－２７９３９２号公報（同引用文献４（特に、図２参照）））であり、引用発明１に上記周知技術を採用することに格別の困難はない。 また、これによる効果も当業者が予測できる範囲のものである。 （３）相違点３について 引用発明１の「低速デジタル制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞、ＶＳＤ＜２＞・・・ＶＳＤ＜Ｎ＞」は、ＶＣＯ制御電圧１１８が所定範囲に収まっている状態では、「ハイまたはローに駆動」された「複数の出力ＶＡＬＵＥ＜０＞、ＶＡＬＵＥ＜１＞、ＶＡＬＵＥ＜２＞、・・・ＶＡＬＵＥ＜Ｎ＞」がそれぞれ選択されるものであるところ、装置の初期状態として、調整対象である第２の可変容量回路の容量が調整可能範囲の略中央の値になるよう、「複数の出力ＶＡＬＵＥ＜０＞、ＶＡＬＵＥ＜１＞、ＶＡＬＵＥ＜２＞、・・・ＶＡＬＵＥ＜Ｎ＞」のうちの半分をハイ、他の半分をローに初期化してそれぞれ選択し、相違点３に係る構成とすることは、当業者が通常の創作力の範囲で適宜なし得ることにすぎない。 また、これによる効果も格別のものとはいえない。 （４）小括 したがって、請求項１に係る発明は、引用文献１及び引用文献２に記載された発明並びに周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 第５　むすび 以上のとおり、本願の請求項１に係る発明は、引用文献１及び引用文献２に記載された発明並びに周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 したがって、本願の他の請求項について検討するまでもなく、また、他の理由について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。