2024-020377

特願２０２３－５２７０７８「外部発振器の制御及び較正」拒絶査定不服審判事件〔令和４年６月１６日国際公開、ＷＯ２０２２／１２６０９７、令和５年１１月１７日国内公表、特表２０２３－５４８５６８〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、２０２１年（令和３年）１２月７日（パリ条約による優先権主張外国庁受理 ２０２０年１２月８日 （ＵＳ）アメリカ合衆国）を国際出願日とする出願であって、その手続の経緯の概要は以下のとおりである。 令和 ６年 ３月２６日付け 拒絶理由通知書 ７月 １日 意見書・手続補正書 ８月 ６日付け 拒絶査定 １２月１９日 審判請求書 以下では、令和６年８月６日付け拒絶査定を「原査定」という。 第２ 本願発明 本願の請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されたとおりのものと認定する。 後の参照の便宜のため、請求項１の記載に記号Ａ～Ｇを付して以下のように分説し、「発明特定事項Ａ」のようにして参照する。 【請求項１】 Ａ 電子発振器システムであって、 Ｂ 半導体ダイと、 Ｃ 前記半導体ダイの外部にある制御可能発振器と、 Ｄ 前記制御可能発振器の発振周波数を調整するように構成された第１のバラクタと、 Ｅ 前記制御可能発振器の前記発振周波数を調整するように構成された第２のバラクタと、を備え、 Ｆ 前記半導体ダイは、 Ｆ１ 前記第１のバラクタを制御することによって前記制御可能発振器に微調整を提供するように構成された位相ロックループ（ＰＬＬ）と、 Ｆ２ 前記第２のバラクタを制御することによって前記制御可能発振器に粗調整を提供するように構成された較正回路と、 Ｆ３ 前記第２のバラクタを制御する粗制御電圧を出力するように構成された粗調整電圧ピンと Ｆ′ を備える、 Ｇ 電子発振器システム。 第３ 原査定の概要 原査定の概要は、以下のとおりである。 １．（進歩性）この出願の請求項１、６、１２、１３、１６、１８及び２０に係る発明は、以下の文献１に記載された発明及び文献２に示される周知技術に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者（以下「当業者」という。）が容易に発明をすることができたものであり、 この出願の請求項２及び１４に係る発明は、以下の文献１に記載された発明、文献２に示される周知技術及び文献３に示される周知技術に基づいて、その出願前に当業者が容易に発明をすることができたものであり、 この出願の請求項８に係る発明は、以下の文献１に記載された発明、文献２に示される周知技術及び文献４に示される周知技術に基づいて、その出願前に当業者が容易に発明をすることができたものであり、 この出願の請求項９、１０、１７及び１９に係る発明は、以下の文献１に記載された発明、文献２に示される周知技術及び文献５に示される周知技術に基づいて、その出願前に当業者が容易に発明をすることができたものであり、 この出願の請求項１１に係る発明は、以下の文献１に記載された発明、文献２に示される周知技術及び文献６に示される周知技術に基づいて、その出願前に当業者が容易に発明をすることができたものであるから、 請求項１、２、６、８～１４及び１６～２０に係る発明は、特許法２９条２項の規定により特許を受けることができない。 文献１．特開平９－１６２７３０号公報 文献２．特開２００５－２２９５４８号公報（周知技術を示す文献） 文献３．特開平１１－２９８３２４号公報（周知技術を示す文献） 文献４．特開２０１５－１５４３９４号公報（周知技術を示す文献） 文献５．特開２０１２－２３９１６８号公報（周知技術を示す文献） 文献６．特開２００７－１１０５０４号公報（周知技術を示す文献） 第４ 引用文献の記載内容 原査定の拒絶の理由で引用された特開平９－１６２７３０号公報（以下「引用文献」という。）の記載及び該記載から認定される発明（以下「引用発明」という。）は、以下のとおりである。 １ 引用文献の記載 引用文献には、以下の記載がある。なお、下線は強調のために当審で付した。 （１）「【００３１】 【発明の実施の形態】本発明の実施の形態を図１乃至図３を用いて説明する。図１は本発明の実施の形態であるＰＬＬ回路の回路構成を示す図である。本回路の特徴は、ロック時に、低いループゲインを有するメインループにより低雑音化を維持しながら、ワンチップ・マイコンにより制御される高変換利得のサブループにより、単一のＶＣＯで幅広い周波数捕獲領域を得ている点にある。 【００３２】まず、本発明によるＰＬＬ回路の構成を説明する。本発明のＰＬＬ回路は、従来例の図７に示したＰＬＬ回路と同様にＬＣ共振を利用したＶＣＯ５０を用いている。ＶＣＯ５０は、共振用のバリキャップとして粗調（ｃｏｕｒｓｅ）用Ｃｃ５２と微調（ｆｉｎｅ）用Ｃｆ５４とを備え、これらバリキャップ５２、５４はコイル５６を介し及び直接にＶＣＯ制御用ＩＣ５８に接続されている。コイル５６及びＶＣＯ制御用ＩＣ５８を共通回路部として、バリキャップ５４を含む回路を微調発振回路部、バリキャップ５２を含む回路を粗調発振回路部と呼ぶこととする。」 （２）「【００３４】ローパス・フィルタ３４の出力は、ＶＣＯ５０のバリキャップＣｆ５４に微調発振回路部の制御電圧Ｖｃｆとして入力されるとともに、バッファ６０を介してワンチップ・マイコン１０のＡ／Ｄコンバータ６２に入力される。」 （３）「【００３６】Ｄ／Ａコンバータ６６の出力はローパス・フィルタ（ＬＰＦ－ｃ）６８を介して、ＶＣＯ５０のバリキャップＣｃ５２に粗調発振回路部の制御電圧Ｖｃｃとして入力される。 【００３７】本発明のＰＬＬ回路のＶＣＯ５０が従来の図７のＰＬＬ回路と異なるのは共振用のバリキャップとして粗調（ｃｏｕｒｓｅ）用Ｃｃ５２と微調（ｆｉｎｅ）用Ｃｆ５４とを備えている点にある。この場合、ＶＣＯ５０の発振周波数ｆは次のようになる。 【００３８】 ｆ（Ｖｃｆ，Ｖｃｃ） ＝ １／２π＊｛Ｌ（Ｃｃ＋Ｃｆ）｝-1/2 ・・・（１） 【００３９】ここにおいて、Ｃｆ５４は微調発振回路部の制御電圧Ｖｃｆに対して、発振可能周波数ｆをＶＣＸＯと同程度の＋／－０．０１％程度可変できる小さなｄＣｆ／ｄＶｃｆを有するものを選択する。」 （４）「【００４１】ＰＬＬがロックしているとき、粗調回路の制御電圧（Ｖｃｃ）は固定されており、帰還がかかっているのは、可変分周器１４－－＞位相比較器１８－－＞チャージポンプ３０－－＞ＬＰＦ－ｆ３４－－＞ＶＣＯ５０の微調発振回路からなるメインループだけであるため、ＶＣＯ５０の変換利得Ｋは次式で与えられる。」 （５）「【００４８】仮にＶｃｆのダイナミック・レンジを０－５Ｖとし、周波数がｆ（ｉｎｉｔｉａｌ）からｆ（ｆｉｎａｌ）に上がったとすれば、Ｖｃｆは上限５Ｖにはりつき、ＰＬＬのロックははずれる。このときＡ／Ｄコンバータ６２の出力は最大となり、マイコン１０はロックがはずれたと判断し、Ｄ／Ａコンバータ６６への出力を１ステップ変化させ、Ｖｃｃを少し上げる。粗調発振回路部の変換利得は大きいので、発振周波数は大きく変化し上昇していく。 【００４９】この状態で、マイコン１０はメインループのアクイジョンタイムの間待った後、再度Ｖｃｆを参照し、ロックしていなければ出力をもう１ステップ上げる。このような動作を繰り返すことにより、Ｖｃｆは図２の破線の軌跡をたどり、最終的にＤＡＣ６６の出力がステップ５でメインループがロックする。」 （６）図１ ［図：0001429810000001.jpg］ 【００３１】の記載によれば、図１はＰＬＬ回路の回路構成を示しているので、図１によれば、ＰＬＬ回路は、可変分周器１４、位相比較器１８、チャージ・ポンプ３０、ＬＰＦ－ｆ３４及びＶＣＯ５０からなるメインループと、ワンチップ・マイコン１０、ＥＥＰＲＯＭ１２、Ｄ／Ａコンバータ６６、ＬＰＦ－ｃ６８及びＶＣＯ５０を含むサブループとを備えると解される。 ２ 引用発明の認定 引用文献に記載された「ワンチップ・マイコン」（【００３１】）、「ワンチップ・マイコン１０」（【００３４】、図１）及び「マイコン１０」（【００４８】、【００４９】）は、同一のものを表していると解されるので、以下の引用発明の認定では、これらを「マイコン１０」に表記を統一する。 引用文献に記載された「粗調（ｃｏｕｒｓｅ）用Ｃｃ５２」（【００３２】、【００３７】）、「バリキャップ５２」（【００３２】）及び「バリキャップＣｃ５２」（【００３６】）は、同一のものを表していると解されるので、以下の引用発明の認定では、これらを「粗調用バリキャップＣｃ５２」に表記を統一する。 引用文献に記載された「微調（ｆｉｎｅ）用Ｃｆ５４」（【００３２】、【００３７】）、「バリキャップ５４」（【００３２】）及び「バリキャップＣｆ５４」（【００３４】）は、同一のものを表していると解されるので、以下の引用発明の認定では、これらを「微調用バリキャップＣｆ５４」に表記を統一する。 引用文献に記載された「ローパス・フィルタ（ＬＰＦ－ｃ）６８」（【００３６】）及び「ＬＰＦ－ｃ６８」（図１）は、同一のものを表していると解されるので、以下の引用発明の認定では、これらを「ＬＰＦ－ｃ６８」に表記を統一する。 引用文献に記載された「ローパス・フィルタ３４」（【００３４】）及び「ＬＰＦ－ｆ３４」（図１）は、同一のものを表していると解されるので、以下の引用発明の認定では、これらを「ＬＰＦ－ｆ３４」に表記を統一する。 以上を踏まえると、前記１の記載により、引用文献には、以下に示す引用発明が記載されていると認められる。なお、後の参照の便宜のため、引用発明を記号ａ～ｉで分説し、「構成ａ」のようにして参照する。 〈引用発明〉 ａ 可変分周器１４、位相比較器１８、チャージ・ポンプ３０、ＬＰＦ－ｆ３４及びＶＣＯ５０からなるメインループと、マイコン１０、ＥＥＰＲＯＭ１２、Ｄ／Ａコンバータ６６、ＬＰＦ－ｃ６８及びＶＣＯ５０を含むサブループとを備えるＰＬＬ回路であって、（図１） ｂ ロック時に、低いループゲインを有するメインループにより低雑音化を維持しながら、マイコン１０により制御される高変換利得のサブループにより、単一のＶＣＯで幅広い周波数捕獲領域を得、（【００３１】） ｃ ＶＣＯ５０は、共振用のバリキャップとして粗調用バリキャップＣｃ５２と微調用バリキャップＣｆ５４とを備え、（【００３２】） ｄ ＬＰＦ－ｆ３４の出力は、ＶＣＯ５０の微調用バリキャップＣｆ５４に微調発振回路部の制御電圧Ｖｃｆとして入力され、（【００３４】） ｅ Ｄ／Ａコンバータ６６の出力はＬＰＦ－ｃ６８を介して、ＶＣＯ５０の粗調用バリキャップＣｃ５２に粗調発振回路部の制御電圧Ｖｃｃとして入力され、（【００３６】） ｆ ＶＣＯ５０の発振周波数ｆは、 ｆ（Ｖｃｆ，Ｖｃｃ） ＝ １／２π＊｛Ｌ（Ｃｃ＋Ｃｆ）｝-1/2 となり、（【００３７】、【００３８】） ｇ ＰＬＬがロックしているとき、粗調回路の制御電圧（Ｖｃｃ）は固定されており、（【００４１】） ｈ ＰＬＬのロックがはずれるときＡ／Ｄコンバータ６２の出力は最大となり、マイコン１０はロックがはずれたと判断し、Ｄ／Ａコンバータ６６への出力を１ステップ変化させ、Ｖｃｃを少し上げ、この状態でロックしていなければ出力をもう１ステップ上げ、このような動作を繰り返すことにより、最終的にメインループがロックする、（【００４８】、【００４９】） ｉ ＰＬＬ回路。 第５ 本願発明と引用発明との対比 本願発明と引用発明とを対比する。 １ 発明特定事項Ａ及びＧについて 発明特定事項Ａは「電子発振器システムであって、」というものであり、発明特定事項Ｇは「電子発振器システム。」というものである。 引用発明は、「ＶＣＯ５０」を備える「ＰＬＬ回路」である（構成ａ）から、本願発明の「電子発振器システム」に相当する。 よって、本願発明と引用発明とは、「電子発振器システムであ」る点で一致する。 ２ 発明特定事項Ｂについて 発明特定事項Ｂは「半導体ダイと、」というものである。 引用発明は、半導体ダイを備えることが特定されていない点で、本願発明と相違する。 ３ 発明特定事項Ｃについて 発明特定事項Ｃは「前記半導体ダイの外部にある制御可能発振器と、」というものである。 引用発明の「ＶＣＯ５０」は、本願発明の「制御可能発振器」に相当する。 よって、本願発明と引用発明とは、「制御可能発振器」を備える点で共通するものの、本願発明の「制御可能発振器」は「前記半導体ダイの外部にある」のに対し、引用発明では半導体ダイについて特定されていないため、「ＶＣＯ５０」が半導体ダイの外部にあるとはいえない点で相違する。 ４ 発明特定事項Ｄ及びＥについて 発明特定事項Ｄは「前記制御可能発振器の発振周波数を調整するように構成された第１のバラクタと、」というものであり、発明特定事項Ｅは「前記制御可能発振器の前記発振周波数を調整するように構成された第２のバラクタと、を備え、」というものである。 引用発明の「ＶＣＯ５０」は、「共振用のバリキャップとして粗調用バリキャップＣｃ５２と微調用バリキャップＣｆ５４とを備え」（構成ｃ）、ＶＣＯ５０の発振周波数ｆは、「１／２π＊｛Ｌ（Ｃｃ＋Ｃｆ）｝-1/2」となる（構成ｆ）から、引用発明の「微調用バリキャップＣｆ５４」及び「粗調用バリキャップＣｃ５２」は、「ＶＣＯ５０の発振周波数ｆ」を調整するように構成されており、前者を第１のバラクタ、後者を第２のバラクタと呼ぶことは任意である。 よって、本願発明と引用発明とは、「前記制御可能発振器の発振周波数を調整するように構成された第１のバラクタと、」「前記制御可能発振器の前記発振周波数を調整するように構成された第２のバラクタと、を備え」る点で一致する。 ５ 発明特定事項Ｆ１について 発明特定事項Ｆ１は「前記第１のバラクタを制御することによって前記制御可能発振器に微調整を提供するように構成された位相ロックループ（ＰＬＬ）と、」というものである。 引用発明の「可変分周器１４、位相比較器１８、チャージ・ポンプ３０、ＬＰＦ－ｆ３４及びＶＣＯ５０からなるメインループ」（構成ａ）は、一般的な位相ロックループ（ＰＬＬ）であるから、本願発明の「位相ロックループ（ＰＬＬ）」に相当する。 引用発明では、「ＬＰＦ－ｆ３４の出力は、ＶＣＯ５０の微調用バリキャップＣｆ５４に微調発振回路部の制御電圧Ｖｃｆとして入力され」る（構成ｄ）から、引用発明の「ＬＰＦ－ｆ３４」を含む「メインループ」は、「微調用バリキャップＣｆ５４」を制御すると解される。 そして、引用発明の「制御電圧Ｖｃｆ」により、「微調用バリキャップＣｆ５４」の容量Ｃｆが定まり、「ＶＣＯ５０」の発振周波数ｆは、構成ｆのように制御されると解される。 よって、本願発明と引用発明とは、「前記第１のバラクタを制御することによって前記制御可能発振器に微調整を提供するように構成された位相ロックループ（ＰＬＬ）」を備える点で一致する。 ６ 発明特定事項Ｆ２について 発明特定事項Ｆ２は「前記第２のバラクタを制御することによって前記制御可能発振器に粗調整を提供するように構成された較正回路と、」というものである。 引用発明は、「ＰＬＬのロックがはずれるときＡ／Ｄコンバータ６２の出力は最大となり、マイコン１０はロックがはずれたと判断し、Ｄ／Ａコンバータ６６への出力を１ステップ変化させ、Ｖｃｃを少し上げ、この状態でロックしていなければ出力をもう１ステップ上げ、このような動作を繰り返すことにより、最終的にメインループがロックする」ものであり（構成ｈ）、「Ｖｃｃ」は、「ＶＣＯ５０の粗調用バリキャップＣｃ５２に」入力される「粗調発振回路部の制御電圧Ｖｃｃ」である（構成ｅ）から、引用発明の「マイコン１０」及び「Ｄ／Ａコンバータ６６」は、「ＶＣＯ５０」の粗調整を提供するように構成されているといえる。 また、引用発明では、「ＰＬＬがロックしているとき、粗調回路の制御電圧（Ｖｃｃ）は固定されて」いる（構成ｇ）ものであり、構成ｈの動作を考慮すると、Ｖｃｃは、ロックが外れているときにロックできるように変化させるものと解される。よって、「制御電圧Ｖｃｃ」を生成する「マイコン１０」及び「Ｄ／Ａコンバータ６６」は、引用発明の「ＰＬＬ回路」がロック外れを起こすようなＶｃｃを較正するための回路であるといえる。 そうすると、本願発明と引用発明とは、「前記第２のバラクタを制御することによって前記制御可能発振器に粗調整を提供するように構成された較正回路」を備える点で一致する。 ７ 発明特定事項Ｆ３について 発明特定事項Ｆ３は「前記第２のバラクタを制御する粗制御電圧を出力するように構成された粗調整電圧ピンと」というものである。 引用発明は、制御電圧を出力するピンについて特定されていない点で、本願発明と相違する。 ８ 発明特定事項Ｆ及びＦ′について 発明特定事項Ｆ及びＦ′は、「前記半導体ダイは」、発明特定事項Ｆ１～Ｆ３「を備える、」というものである。 前記２のとおり、引用発明は、半導体ダイを備えることが特定されていない点で、本願発明と相違する。 ９ 一致点及び相違点 前記１～８によれば、本願発明と引用発明との一致点及び相違点は、以下のとおりである。 〈一致点〉 「電子発振器システムであって、 制御可能発振器と、 前記制御可能発振器の発振周波数を調整するように構成された第１のバラクタと、 前記制御可能発振器の前記発振周波数を調整するように構成された第２のバラクタと、を備え、 前記第１のバラクタを制御することによって前記制御可能発振器に微調整を提供するように構成された位相ロックループ（ＰＬＬ）と、前記第２のバラクタを制御することによって前記制御可能発振器に粗調整を提供するように構成された較正回路と、を備える、電子発振器システム。」である点。 〈相違点〉 本願発明は「半導体ダイ」を備えるのに対し、引用発明は、半導体ダイを備えることが特定されていない点。（発明特定事項Ｂ） それに付随する相違点として、本願発明の「制御可能発振器」は「前記半導体ダイの外部にある」のに対し、引用発明の「ＶＣＯ５０」が半導体ダイの外部にあるとはいえない点（発明特定事項Ｃ）に加え、本願発明の「位相ロックループ（ＰＬＬ）」及び「較正回路」が「前記半導体ダイ」に備わる（発明特定事項Ｆ、Ｆ１、Ｆ２、Ｆ′）のに対し、引用発明の「メインループ」、「マイコン１０」及び「Ｄ／Ａコンバータ６６」は、半導体ダイに備わるとは特定されない点。 さらに、本願発明は「前記半導体ダイ」に「前記第２のバラクタを制御する粗制御電圧を出力するように構成された粗調整電圧ピン」を備えるのに対し、引用発明は半導体ダイに粗調整電圧ピンを備えることが特定されない点。（発明特定事項Ｆ、Ｆ３、Ｆ′） 第６ 進歩性の判断 以下では、本願発明の引用発明に対する進歩性の有無を判断する。 １ 相違点についての判断 一般に、電子回路のどの部分を１つの半導体ダイに集積するかは、設計的事項に過ぎない。例えば、ＰＬＬについて、ＰＦＤ（位相比較器）、ＶＣＯ、帰還回路及びＬＰＦを、すべて同一の半導体チップ上に形成しても、ＶＣＯを外付けにしても良いことは、当審で新たに引用する特開２０００－２９５０９８号公報（平成１２年１０月２０日公開）に開示される（【００４２】）ように、周知技術である。 そして、引用発明において、ＶＣＯを外付けとし、それ以外のすべてを同一の半導体チップに集積することを阻害する要因はない。 そうすると、引用発明の「ＰＬＬ回路」のうち、「ＶＣＯ５０」のみを外付けとし、それ以外のすべてを同一の半導体チップ（半導体ダイ）に集積するよう設計することは、当業者の通常の創作能力の発揮に過ぎず、格別のこととは認められない。 そして、引用発明において「ＶＣＯ５０」のみを外付けとしたならば、「ＶＣＯ５０」の「粗調用バリキャップＣｃ５２」に対して「制御電圧（Ｖｃｃ）」を出力するためのピンを設けることは、当然のことである。 したがって、相違点に係る構成は、当業者が引用発明及び周知技術に基づいて容易になし得たと認められる。 ２ 効果について 引用発明及び周知技術に鑑みれば、本願発明の効果は、格別のものとは認められない。 ３ 請求人の主張について 請求人は、概略、以下の主張１及び２を主張する。 主張１ 引用文献及び文献２（当審注：特開２００５－２２９５４８号公報）は、いずれも「前記半導体ダイは、前記第１のバラクタを制御することによって前記制御可能発振器に微調整を提供するように構成された位相ロックループ（ＰＬＬ）と、前記第２のバラクタを制御することによって前記制御可能発振器に粗調整を提供するように構成された較正回路と、前記第２のバラクタを制御する粗制御電圧を出力するように構成された粗調整電圧ピンとを備える」という本願発明の構成を開示も示唆もしていないので、当業者は、引用文献及び文献２に基づき、本願の補正後の請求項１、１３、１８に係る発明に容易に想到しうるものではない。（意見書３頁、下線は請求人が付した。） 主張２ 引用文献と文献２の発明は、解決しようとする課題が異なるため、当業者は、引用発明に文献２に記載の発明を適用する動機付けがない。 さらに、文献２は、ループフィルタ（ＬＰＦ）５や発振回路６がチップ内に含まれずに外付けとなれば、ＰＬＬ周波数シンセサイザを構成する回路基板の全体の面積が大きくなるという問題があると述べている。たとえ、引用文献に文献２を適用して、ワンチップマイコン１０とディスクリート構成のＰＬＬ回路とを一つのＩＣとして集積化したとしても、本願発明の「前記半導体ダイの外部にある制御可能発振器」に対する阻害要因があると考える。 よって、引用発明のＰＬＬ回路において、文献２に開示されるようにＰＬＬ回路を適宜ＩＣ化する構成を適用し、ワンチップマイコン１０とディスクリート構成のＰＬＬ回路とを一つのＩＣとして集積化し本願発明の構成とすることは当業者が容易に想到し得たものではないと思料する。（審判請求書７～８頁） （１）主張１について 請求人は、要するに、引用文献及び文献２には、発明特定事項Ｆ～Ｆ′、特に、発明特定事項Ｆ３が記載も示唆もされていないと主張する。 この点については、第５、９に示したとおり、本願発明と引用発明との相違点となるものの、該相違点は、前記１のとおり、当業者が容易になし得たから、請求人の主張は採用できない。 （２）主張２について 原査定で引用された文献２は、「発振回路において、ＰＬＬ回路を適宜ＩＣ化して実装する」（原査定１頁）という周知技術を示すために引用されたに過ぎず、文献２全体の記載から、課題等を含めて技術的思想を引用するものではない。文献２に記載された「ＰＬＬ周波数シンセサイザを構成する回路基板の全体の面積が大きくなるという問題」（【００１３】）は、文献２の全体に記載された発明に特有の事情であり、前記周知技術に普遍的に存在する事情ではない。そもそも、前記１で触れたように、電子回路のどの部分を１つの半導体ダイに集積するかは、設計的事項に過ぎない。 そして、前記１で触れたように、引用発明にはＶＣＯを外付けとし、それ以外のすべてを同一の半導体チップに集積することを阻害する要因はない。 よって、請求人の主張は採用できない。 ４ 進歩性についての小括 以上のとおりであるから、本願発明は、当業者が引用発明及び周知技術に基づいて容易に発明をすることができたものと認められる。 第７ むすび 前記第６のとおり、本願発明は、当業者が引用発明及び周知技術に基づいて容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。