2022-007447

特願２０１８－５１５５５４「サブ解像度基板パターニングのためのエッチングマスクを形成する方法」拒絶査定不服審判事件〔平成２９年 ３月３０日国際公開、ＷＯ２０１７／０５３３１６、平成３０年１０月２５日国内公表、特表２０１８－５３１５０６〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、２０１８年（平成２８年）９月２０日（パリ条約による優先権主張外国庁受理２０１５年（平成２７年）９月２４日（以下「最先の優先日」という。）、２０１５年（平成２７年）１１月２０日 いずれも米国）を国際出願日の出願であって、その手続の経緯は以下のとおりである。 令和 １年 ９月１７日 ：手続補正書 令和 ２年１０月２２日付け：拒絶理由通知書 令和 ３年 ３月２６日 ：意見書、手続補正書 令和 ３年 ７月 ６日付け：拒絶理由(最後の拒絶理由）通知書 令和 ３年１０月１２日 ：意見書、手続補正書 令和 ４年 １月 ４日付け：令和３年１０月１２日の手続補正について の補正の却下の決定、拒絶査定 令和 ４年 ５月１８日 ：審判請求書、手続補正書 第２ 令和４年５月１８日にされた手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 令和４年５月１８日にされた手続補正（以下「本件補正」という。）を却下する。 ［理由］ １ 本件補正について（補正の内容） （１）本件補正後の特許請求の範囲の記載 本件補正により、特許請求の範囲の請求項１及び１２の記載は、次のとおり補正された。（下線部は、補正箇所である。） 「【請求項１】 基板をパターニングする方法であって、 基板の下地層上にマルチライン層を形成するステップであって、該マルチライン層は、 ２つ以上の異なる材料の交互するラインのパターンを有する領域を含み、各ラインは、横方向の厚さ、縦方向の高さを有し、該下地層を横切って延び、該交互するラインのパターンの各ラインは、該マルチライン層の上面で覆われないようにし、該マルチライン層の底面まで縦方向に延び、該２つ以上の異なる材料のうちの少なくとも２つは、互いに対して異なるエッチング耐性を有することによって互いに化学的に異なり、該マルチライン層を形成するステップは、該異なる材料のうちの第１の材料の複数のラインを形成するステップと、該複数のラインに該異なる材料のうちの第２の材料を付着させることによって隣接する複数のラインを形成するステップと、を含む、形成するステップと、 パターニングされたマスク層を前記マルチライン層上に形成するステップであって、前記パターニングされたマスク層は、前記マルチライン層の一部をマスクするマスク材料を含む、形成するステップと、 前記２つ以上の異なる材料の少なくとも１つを選択的に除去して、前記下地層の一部が覆われないことをもたらすステップと、を含み、 前記２つ以上の異なる材料は、４つ以上の異なる材料を含み、前記２つ以上の異なる材料のうちの少なくとも１つを選択的に除去することは、前記４つ以上の異なる材料のうちの２つを選択的に除去して、前記下地層の対応する部分が覆われないことをもたらし、 前記第１の材料の各ラインの水平方向の幅は同じであり、前記パターンのハーフピッチは、４０ナノメートル未満である、方法。」 「【請求項１２】 基板をパターニングする方法であって、 基板の下地層上にマルチライン層を形成するステップであって、該マルチライン層は、２つ以上の異なる材料の交互するラインのパターンを有する領域を含み、各ラインは、横方向の厚さ、縦方向の高さを有し、該下地層を横切って延び、該交互するラインのパターンの各ラインは、該マルチライン層の上面で覆われないようにし、前記マルチライン層の底面まで縦方向に延び、該２つ以上の異なる材料のうちの少なくとも２つは、互いに対して異なるエッチング耐性を有することによって互いに化学的に異なり、該マルチライン層を形成するステップは、該異なる材料のうちの第１の材料の複数のラインを形成するステップと、該複数のラインに該異なる材料のうちの第２の材料を付着させることによって隣接する複数のラインを形成するステップとを含み、該マルチライン層は、２つ以上の異なる材料の交互するラインのパターンの一部としてトレンチも規定し、規定されたトレンチは、材料のラインと平行に延び、前記パターニングされたマスク層の一部を覆わないようにする、形成するステップと、 前記パターニングされたマスク層を前記マルチライン層上に形成するステップであって、前記パターニングされたマスク層は、前記マルチライン層の一部をマスクするマスク材料を含む、形成するステップと、 複合パターンを前記下地層に転写するステップであって、前記複合パターンは、マスク材料及び前記下地層を覆う前記マルチライン層の材料によって規定される、転写するステップと、を含み、 前記２つ以上の異なる材料は、４つ以上の異なる材料を含み、前記２つ以上の異なる材料のうちの少なくとも１つを選択的に除去することは、前記４つ以上の異なる材料のうちの２つを選択的に除去して、前記下地層の対応する部分が覆われないことをもたらし、 前記第１の材料の各ラインの水平方向の幅は同じであり、前記パターンのハーフピッチは、４０ナノメートル未満である、方法。」 （２）本件補正前の特許請求の範囲 本件補正前の、令和３年３月２６日にされた手続補正により補正された特許請求の範囲の請求項１及び１３の記載は次のとおりである。 「【請求項１】 基板をパターニングする方法であって、 基板の下地層上にマルチライン層を形成するステップであって、該マルチライン層は、２つ以上の異なる材料の交互するラインのパターンを有する領域を含み、各ラインは、横方向の厚さ、縦方向の高さを有し、該下地層を横切って延び、該交互するラインのパターンの各ラインは、該マルチライン層の上面で覆われないようにし、該マルチライン層の底面まで縦方向に延び、該２つ以上の異なる材料のうちの少なくとも２つは、互いに対して異なるエッチング耐性を有することによって互いに化学的に異なり、該マルチライン層を形成するステップは、該異なる材料のうちの第１の材料の複数のラインを形成するステップと、該複数のラインに該異なる材料のうちの第２の材料を付着させることによって隣接する複数のラインを形成するステップと、を含む、形成するステップと、 パターニングされたマスク層を前記マルチライン層上に形成するステップであって、前記パターニングされたマスク層は、前記マルチライン層の一部をマスクするマスク材料を含む、形成するステップと、 前記２つ以上の異なる材料の少なくとも１つを選択的に除去して、前記下地層の一部が覆われないことをもたらすステップと、を含み、 前記２つ以上の異なる材料は、４つ以上の異なる材料を含み、前記２つ以上の異なる材料のうちの少なくとも１つを選択的に除去することは、前記４つ以上の異なる材料のうちの２つを選択的に除去して、前記下地層の対応する部分が覆われないことをもたらし、 前記第１の材料の各ラインの水平方向の幅は同じである、方法。」 「【請求項１３】 基板をパターニングする方法であって、 基板の下地層上にマルチライン層を形成するステップであって、該マルチライン層は、２つ以上の異なる材料の交互するラインのパターンを有する領域を含み、各ラインは、横方向の厚さ、縦方向の高さを有し、該下地層を横切って延び、該交互するラインのパターンの各ラインは、該マルチライン層の上面で覆われないようにし、前記マルチライン層の底面まで縦方向に延び、該２つ以上の異なる材料のうちの少なくとも２つは、互いに対して異なるエッチング耐性を有することによって互いに化学的に異なり、該マルチライン層を形成するステップは、該異なる材料のうちの第１の材料の複数のラインを形成するステップと、該複数のラインに該異なる材料のうちの第２の材料を付着させることによって隣接する複数のラインを形成するステップとを含み、該マルチライン層は、２つ以上の異なる材料の交互するラインのパターンの一部としてトレンチも規定し、規定されたトレンチは、材料のラインと平行に延び、前記パターニングされたマスク層の一部を覆わないようにする、形成するステップと、 前記パターニングされたマスク層を前記マルチライン層上に形成するステップであって、前記パターニングされたマスク層は、前記マルチライン層の一部をマスクするマスク材料を含む、形成するステップと、 複合パターンを前記下地層に転写するステップであって、前記複合パターンは、マスク材料及び前記下地層を覆う前記マルチライン層の材料によって規定される、転写するステップと、を含み、 前記２つ以上の異なる材料は、４つ以上の異なる材料を含み、前記２つ以上の異なる材料のうちの少なくとも１つを選択的に除去することは、前記４つ以上の異なる材料のうちの２つを選択的に除去して、前記下地層の対応する部分が覆われないことをもたらし、 前記第１の材料の各ラインの水平方向の幅は同じである、方法。」 ２ 補正の適否 本件補正は、本件補正前の請求項１１が削除され、補正前の請求項１３が補正後の請求項１２となり、かつ、補正前の請求項１及び１３に記載された発明を特定するために必要な事項である「２つ以上の異なる材料の交互するラインのパターン」について、上記のとおり限定を付加するものである。前記限定を付加する補正は、補正前の請求項１及び１３に記載された発明と補正後の請求項１及び１２に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法１７条の２第５項２号の特許請求の範囲の減縮を目的とするものに該当する。 そこで、本件補正後の請求項１に記載される発明（以下「本件補正発明１」という。）が同条第６項において準用する同法１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について、以下、検討する。 （１）本件補正発明１ 本件補正発明１は、上記１（１）に記載したとおりのものである。 （２）引用文献の記載事項 ア 引用文献１ （ア）原査定の拒絶の理由で引用された本願の最先の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である米国特許出願公開第２００７／００９９４３１号明細書（２００７年（平成１９年）５月３日出願公開。以下「引用文献１」という。）には、図面とともに、次の記載がある。（なお、下線及び括弧内の日本語訳は当審が付したものである。以下同じ。） ａ 「[0001] This invention relates to the field of semiconductor manufacture and, more particularly, to a method for forming features at a starting density with a lithography mask, and approximately tripling the final density through the use of various conformal layers and selective etches.」 （日本語訳：［０００１］本発明は、半導体製造の分野に関し、より具体的には、リソグラフィ・マスクを用いた最初の密度と、さまざまなコンフォーマル層および選択的エッチングを使用することにより、最終密度を約３倍にした、フィーチャを形成するための方法に関する。） 「[0019] A first embodiment of an inventive method for manufacturing a semiconductor device is depicted in FIGS. 7-17. FIG. 7 depicts a semiconductor wafer substrate assembly 10, a bottom masking layer 70, an etch stop layer 72, and a first support layer 74, each originally formed as a blanket layer. The bottom masking layer 70 and the first support layer 74 may be formed from the same material, for example carbon, while the etch stop layer is formed from a material which resists an etch of the first support layer 74 (i.e. the first support layer may be etched selective to the etch stop layer), for example amorphous silicon (a-Si) and low silane oxide (LSO). The first support layer is sacrificial, as it will be removed prior to an etch of the bottom masking layer. FIG. 7 depicts five features formed from layer 74 in a distance 76, and includes four pitch measurements 78. Each first support layer feature comprises first and second vertically oriented sidewalls.」 （日本語訳［００１９］半導体装置を製造する本発明の方法の第１の実施の形態は、図７－１７に示されている。図７は、半導体ウェハ基板アセンブリ１０、下部マスク層７０、エッチストップ層７２及び第１支持層７４が示され、それぞれは、初めに、ブランケット層として形成されている。下部マスク層７０及び第１支持層７４は、同じ材料から形成され、例えば炭素であってもよく、エッチストップ層は、第１支持層７４(例えば、第１支持層は、エッチストップ層に対して選択的にエッチングされてもよい。)のエッチングに耐性を有する材料、例えばアモルファスシリコン（ａ－Ｓｉ)及び低シラン酸化物（ＬＳＯ）で形成されている。第１支持層は犠牲的であり、下部マスク層のエッチングの前に除去することが可能である。図７は、距離７６中の層７４で形成された５個のフィーチャを示し、４ピッチの寸法７８を含む。各第１支持層のフィーチャは、第１および第２の垂直に配向された側壁を含む。） 「[0022] After forming the bottom masking layer 70, etch stop layer 72, and first support layer 74, each as a blanket layer, the first support layer is masked, for example with a patterned photoresist or hard mask layer (not depicted), then etched selective to the etch stop layer 72 to result in the structure of FIG. 7. The first support layer 74 may be etched selective to the etch stop layer 72, for example using an etch comprising hydrogen bromide (HBr) at a flow rate of about 80 sccm, oxygen (O2) at a flow rate of about 25 sccm, and nitrogen (N2) at a flow rate of about 80 sccm. The rate of removal using this etch is about 25Å/sec. The five remaining first support layer portions 74 each have a first width, with the distance between each adjacent first support layer portion being about five time the width of each individual first support layer portion (i.e. the feature pitch is six times the width of each individual feature). Thus for a first support layer portion having a width of about 33 nanometers (nm), the spacing between each adjacent portion will be about 165 nm and the pitch will be about 200 nm. [0023] After forming the FIG. 7 structure, a conformal blanket first top masking layer 80 is formed over the first support layer 74 to result in the structure of FIG. 8. Layer 80 is formed to about the same width as first support layer 74, in the present embodiment about 33 nm, and is a material which will withstand an etch of first support layer 74 and, preferably, which may be etched selective to the material of layer 74. In this embodiment, a layer of tetraethyl orthosilicate (TEOS) would be sufficient, and may be formed by one of ordinary skill in the art. [0024] Next, the structure of FIG. 8 is subjected to a vertical etch to remove horizontally oriented portions of layer 80, while leaving vertically oriented portions. This etch, such as a TEOS spacer etch, may be performed by an artisan of ordinary skill in the art and results in the structure of FIG. 9. The spacer etch of layer 80 results in a plurality of first top masking layer spacers 80, with one spacer formed on each vertically oriented sidewall of the first support layer 74 as depicted in FIG. 9. [0025] A second support layer comprising a plurality of second support layer features (spacers) 100 is formed as depicted in FIG. 10, preferably from a material which may be etched simultaneously with first support layer 74, and which may be etched selective to masking layer 80. One sufficient material is a polymer formed using a gas modulated etch (GMODE) process, which uses a plurality of periods alternating between a deposition phase and an etch phase to result in a polymer spacer along vertical topography, such as on each exposed sidewall of masking layer 80. The resulting polymer spacers are depicted at FIG. 10 as element 80. This process is known in the art, for example as discussed in U.S. Pat. No. 6,916,746 which is assigned to LAM Research Corp. of Fremont, Calif. A typical GMODE process begins by placing the semiconductor wafer substrate assembly of FIG. 9 into a chamber such as a LAM GMODE etch chamber, then a hydrocarbon, fluorocarbon, or hydrofluorocarbon gas, including but not limited to carbon tetrafluoride (CF4), methyl fluoride (CH3F), or hexafluorobutadiene 1,3-(C4F6), is flowed into the chamber along with an optional second gas, for example hydrogen or nitrogen. Cyclic polymer deposition and etch are achieved by cyclically varying the relative ratio between etchant species and passivation species in the gas mixture. It is contemplated that during polymerization, CF4 may be introduced into the chamber at a flow rate of between about 75 sccm and about 125 sccm, for example at about 100 ｓｃｃｍ, and hydrogen may be introduced at a flow rate of between about 75 sccm and about 125 sccm, for example at about 100 sccm. During the etch phase, CF4 alone may be introduced into the chamber at a flow rate of between about 175 sccm and about 225 sccm, for example at a rate of about 200 sccm. This cyclic polymerization and etch process forms the GMODE polymer at a rate of between about 1 nm/sec and about 10 nm/sec, thus the process is performed for between about 3 seconds and about 33 seconds to form a spacer layer 100 which is about 33 nm in thickness and to result in the structure of FIG. 10. [0026] In an alternate method to form spacer 100, a conformal layer is formed, then the conformal layer is exposed to a spacer etch to remove the conformal layer from horizontal surfaces. After the etch, the structure of FIG. 10 remains, including spacer 100. With either method of formation, the second support layer 100 (as well as the first support layer 74) is sacrificial, as it will be removed prior to an etch of the bottom masking layer 70 as discussed below. Further, as depicted in FIG. 10, each second support layer feature 100 is separated by an adjacent second support layer feature by a gap. [0027] Regardless of the method of formation of spacer 100, a conformal blanket second top masking layer 110 is then formed over the FIG. 10 structure to result in the structure of FIG. 11. Layer 110 fills the remaining gaps between the vertical portions of layer 100 of FIG. 10. It is preferable that the material of the second top masking layer 110 is one which will withstand an etch of the first support layer 74 and the second support layer 100. One suitable material comprises SHB-MA001, which is a silicon-containing polymer available from Shin-Etsu Chemical Co., Ltd. of Tokyo, Japan. This layer may be deposited by spin-coating and should be sufficiently thick to planarize the surface topography. [0028] The upper portion of second top masking layer 110 of FIG. 11 is removed to result in the structure of FIG. 12. The removal may be performed through a mechanical planarization process, for example with chemical-mechanical polishing (CMP), or with a dry etch, for example using CF4/H2 gas chemistry, which may be performed by an artisan of ordinary skill in the art. [0029] After forming the FIG. 12 structure, the first support layer 74 and the second support layer 100 are removed by etching them selective to the first top masking layer 80 and the second top masking layer 110. The first and second support layers may be etched individually with different etches or, preferably, they are removed with a single etch to minimize processing time. An etch which would remove both a carbon first support layer and a GMODE polymer second support layer selective to a TEOS first top masking layer and a spun-on polymer second top masking layer includes an oxygen plasma ashing process. After etching the first and second support layers, the structure of FIG. 13 remains. [0030] Next, the first top mask layer 80 and second top mask layer 110 are used as a patterned mask to etch the etch stop layer 72 and to result in the structure of FIG. 14. As known in the art, an a-Si etch stop layer may be etched using chlorine gas (Cl2) and hydrogen bromide (HBr), and an LSO etch stop layer may be etched using CF4 and CHF3. Subsequently, any remaining portions of the first top mask layer 80 and the second top mask layer 110, and the etch stop layer 72 are used as a patterned mask to etch the bottom mask layer 70 to result in the FIG. 15 structure. [0031] Next, the semiconductor wafer substrate assembly 10 is etched. During the etch, any remaining portions of the first top mask layer 80 and second top mask layer 110 may be removed, as is the etch stop layer 72 to leave just the bottom mask layer 70 remaining over the semiconductor wafer substrate assembly 10. Finally, the semiconductor wafer substrate assembly is etched using the bottom mask layer 70 as a patterned mask, and the bottom mask layer 70 is then removed, to result in the structure of FIG. 16. This process, for example, may form trenches in the semiconductor wafer to be filled with dielectric to provide shallow trench isolation (STI).」 （日本語訳：［００２２］ブランケット層として、下部マスク層７０、エッチングストップ層７２及び第１支持層７４を形成した後、第１支持層は、例えばパターニングされたフォトレジストまたはハードマスク層（図示せず）により、マスクされ、次にエッチストップ層７２に対して選択的にエッチングされ、図７の構造となる。第１支持層７４は、エッチストップ層７２に対して選択的にエッチング、例えば流量が約８０ｓｃｃｍの臭化水素（ＨＢｒ）、流量が約２５ｓｃｃｍの酸素（Ｏ２）及び流量が約８０ｓｃｃｍの窒素（Ｎ２）からなるエッチング、することができる。このエッチングを使用してのエッチング速度は約２５Å／ｓｅｃである。残りの５個の第１支持部７４は、第１の幅を有し、隣接する各第１の支持部の第１支持層部分の幅の約５倍の距離（例えばフィーチャピッチで個々のフィーチャの幅の６倍。）である。このようにして、幅約３３ナノメートル（ｎｍ）を有する第１の支持部分の各々の隣接する部分の間の間隔は約１６５ｎｍであり、ピッチが約２００ｎｍである。 ［００２３］図７の構造の形成後、コンフォーマルブランケット第１上部マスキング層８０が、第１支持層７４上に形成された図８の構造が得られる。層８０は、第１支持層７４と略同じ幅に形成され、本実施形態では、約３３ｎｍであり、第１支持層７４のエッチングに耐え、そして好ましくは、層７４の材料に対して選択的にエッチングすることができる材料である。この実施形態では、テトラエチルオルソシリケート（ＴＥＯＳ）の層で十分であろうし、当業者によって形成することができる。 ［００２４］ 次に、図８に示す構造は、垂直エッチングを受ける層８０の水平部分が除去され、垂直に配向された部分が残る。ＥＯＳスペーサエッチングなどの、エッチングは、当技術分野における通常の熟練者によって実行されてもよく、結果として図９の構造となる。層８０は、スペーサエッチングの結果、複数の第１上部マスキング層スペーサ８０になり、１つのスペーサは、第１支持層７４のそれぞれの垂直な側壁上に形成されることとなる。 ［００２５］複数の第２支持層フィーチャ（スペーサ）１００からなる第２支持層は、図１０で示されるように形成され、好ましくは、第１支持層７４と同時にエッチングすることができ、マスク層８０に対して選択的にエッチングされうる材料からなる。十分な材料は、ガス変調されたエッチング（ＧＭＯＤＥ）プロセスを用いて形成されたポリマーであり、堆積フェーズおよびエッチングフェーズの間で交互の複数の期間を使用して、垂直方向の形状のマスキング層８０の露出された側壁上にポリマースペーサをもたらす。得られたポリマーは、要素８０として図１０に示されている。このプロセスは、例えば、Ｕ．Ｓ．ＬＡＭ Ｒｅｓｅａｒｃｈ Ｃｏｒｐ． ｏｆ Ｆｒｅｍｏｎｔ，Ｃａｌｉｆ のＰａｔ．Ｎｏ．６，９１６，７４６で議論されているように、この技術分野では知られている。図９の半導体ウエハ基板をＬＡＭ ＧＭＯＤＥエッチングチャンバのようなチャンバには、炭化水素、フルオロカーボン、ハイドロフルオロカーボンガスを入れることから始まる代表的ＧＭＯＤＥプロセスなどを含むフッ化炭素（ＣＦ４）、弗化メチル（ＣＨ３Ｆ）、またはヘキサフルオロブタジエン１，３－（Ｃ４Ｆ６）であるがこれらに限定されない、任意の第２のガス、例えば水素または窒素と一緒にチャンバ内に流入させる。環状ポリマー堆積およびエッチングは、ガス混合物中のエッチャント種およびパッシベーション種間の相対比を周期的に変えることにより達成される。重合の間、ＣＦ４は、約７５ｓｃｃｍから約１２５ｓｃｃｍの間の流量でチャンバに導入され、例えば、約１００ｓｃｃｍであり得ると企図されるが、水素は約７５ｓｃｃｍと約１２５ｓｃｃｍとの間の流量で、例えば約１００ｓｃｃｍで導入することができる。エッチング段階の間、ＣＦ４は、単独では、約１７５ｓｃｃｍと約２２５ｓｃｃｍとの間の流量で、例えば約２００ｓｃｃｍの速度でチャンバに導入することができる。この環化重合及びエッチング処理は、約１ｎｍ／ｓｅｃ、１０ｎｍ／ｓｅｃ程度の速度でＧＭＯＤＥポリマーを形成し、これにより、厚さ約３３ｎｍのスペーサ層１００を形成し、図１０の構造をもたらすために、約３秒～約３３秒の間、処理が行われる。 ［００２６］スペーサ１００を形成するため、別の方法では、コンフォーマル層が形成され、次にコンフォーマル層は、スペーサエッチングに暴露され、水平な表面からコンフォーマル層が除去される。エッチングの後、図１０の構造は、スペーサ１００を含む。どちらの方法でも、第２支持層１００（ならびに第１支持層７４）が、犠牲的である、以下に説明するように、下部マスク層７０のエッチングの前に除去することが可能である。また、図１０に示すように、第２支持層１００は、間隙によって、隣接する第２支持層と分離されている。 ［００２７］スペーサ１００の形成方法にかかわらず、図１０の構造上に形成された図１１の構造が得られるコンフォーマルブランケット第２フォトレジスト層１１０は、図１０の層１００の垂直部分の間の残りの隙間を充填する。なお、第２フォトレジスト層１１０の材料は、第１支持層７４と第２支持層１００のエッチングに耐えるものであることが好ましい。１つの適切な材料は、ＳＨＢ ＭＡ００１、Ｓｈｉｎ－Ｅｔｓｕ Ｃｈｅｍｉｃａｌ Ｃｏ，Ｌｔｄ．ｏｆ Ｔｏｋｙｏ，Ｊａｐａｎから市販されているシリコン含有ポリマーを含んでいる。この層は、スピンコーティングによって堆積させることができる、表面トポグラフィを平坦化するために十分に厚くなければならない。 ［００２８］図１１の第２フォトレジスト層１１０の上部を除去することにより、図１２の構造体がもたらされる。その除去は、機械的平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチングを用いて、例えばＣＨ４／Ｈ２ガスを使用してもよいが、これはこの分野で通常の技術を有する技術者によって実行することができる。 [００２９] 図１２の構造を形成した後、第１支持層７４及び第２支持層１００は、第１上部マスキング層８０および第２上部マスキング層１１０に対して選択的にエッチングされることによって除去される。第１及び第２支持層は、異なるエッチング剤でエッチングを逐次行うこともできるし、または、好ましくは、処理時間を最小にするために、単一のエッチングによって除去される。第１上部マスキング層およびスピンオン・ポリマーの第２上部マスキング層に対して選択的に炭素の第１支持層、及びＧＭＯＤＥポリマーの第２支持層の両方を除去するエッチングは、酸素プラズマアッシングプロセスを含む。第１及び第２支持層をエッチングした後は、図１３の構造となる。 [００３０] 次に、第１上部マスキング層８０および第２上部マスキング層１１０をマスクとして使用してエッチストップ層７２をエッチングすると、図１４の構造体がもたらされる。当技術分野で知られているように、ａ－Ｓｉのエッチストップ層は、塩素ガス（Ｃｌ２）と臭化水素（ＨＢｒ）を用いてエッチングして、ＣＦ４およびＣＨＦ３を用いてエッチングされてもよいＬＳＯエッチストップ層を成長させる。続いて、第１マスク層８０の残りの部分及び第２の上部マスク層１１０及びエッチストップ層７２は、パターン化マスクとして下部マスク層７０をエッチングし、図１５の構造が得られるようにする。 [００３１] 次に、半導体ウェハ基板アセンブリ１０がエッチングされる。エッチングの間に、第１マスク層８０および第２マスク層１１０の任意の残りの部分が除去され、下部マスク層７０のみが存在する目的でエッチストップ層７２が、半導体ウェハ基板アセンブリ１０上に残る。最終的に、半導体ウェハ基板アセンブリは、パターン化されたマスクとして下部マスク層７０を用いてエッチングされ、そして、下部マスク層７０が除去され、図１６の構造が得られる。このプロセスは、例えば、半導体ウェハは誘電体で充填される浅いトレンチ分離（ＳＴＩ）を提供することでトレンチを形成してもよい。） 「[0037] The pattern depicted in FIG. 16 has three times the features of the FIG. 7 pattern for a given distance. Thus the FIG. 16 pattern has the formula 3n, where n is the number of features 74 depicted in a certain distance, for example in distance 76 of FIG. 7. It is contemplated that the process may be repeated with some modification on the resulting structure of one of FIGS. 13-16 to result in a pattern which is some other multiple of three, for example 6n, 9n, etc. A trim etch of the FIG. 13 structures 80, 110, or on a structure similar to layer 72 of FIG. 14, may aid in this process. [0038] As depicted in FIG. 17, a semiconductor device 170 formed in accordance with the invention may be attached along with other devices such as a microprocessor 172 to a printed circuit board 174, for example to a computer motherboard or as a part of a memory module used in a personal computer, a minicomputer, or a mainframe 176. FIG. 17 may also represent use of device 170 in other electronic devices comprising a housing 176, for example devices comprising a microprocessor 172, related to telecommunications, the automobile industry, semiconductor test and manufacturing equipment, consumer electronics, or virtually any piece of consumer or industrial electronic equipment.」 （日本語訳）[００３７] 図１６で示されるパターンは、所定の距離での図７のパターンの３倍のフィーチャを有している。このように、図１６のパターンは、式３ｎを有し、ここで、ｎは特定の距離、例えば図７の距離７６、にあるフィーチャ７４の個数である。プロセスは、図１３－１６の１つの構造となる結果を、いくつかの修正と共に繰り返してもよく、例えば６ｎ、９ｎのパターンをもたらす等であってもよいことが企図される。図１３の構造部８０、１１０への、または図１４の層７２と同様の構成への、トリムエッチは、このプロセスを促進することもできる。 ［００３８］図１７に示すように、本発明に従って形成された半導体装置１７０は、マイクロプロセッサ１７２のような他の装置と共に、プリント回路基板１７４に取り付けられ、例えば、コンピュータのマザーボードに、または、パーソナルコンピュータ、ミニコンピュータ、あるいはメインフレーム１７６中に用いられるメモリモジュールの一部としてもよい。また、図１７は、ハウジング１７６、例えばマイクロプロセッサ１７２、電気通信、自動車産業、半導体試験製造機器、消費者用電子機器、あるいは消費者用または産業用電子装置の実質的にあらゆる部品に関連する装置を含む他の電子デバイスにおけるデバイス１７０の使用を表すことができる。） ｂ 「 ［図：0001402245000001.jpg］ ［図：0001402245000002.jpg］ ［図：0001402245000003.jpg］ ［図：0001402245000004.jpg］ ［図：0001402245000005.jpg］ ［図：0001402245000006.jpg］ ［図：0001402245000007.jpg］ 」 ｃ ＦＩＧ．１２から、「第１支持層７４」、「第１上部マスキング層８０」、「第２支持層１００」及び「第２上部マスキング層１１０」のそれぞれは、横方向の厚さと縦方向の高さを有し、上面は覆われずに、エッチストップ層７２まで形成され、かつ、前記各層が一体となって一つの層が形成されること、が見て取れる。 （イ）上記（ア）から、引用文献１には、次の発明（以下「引用発明」という。）が記載されていると認められる。（なお、括弧内は認定の根拠とした段落番号などを参考までに示す。以下同じ。） 「リソグラフィ・マスクを用いた最初の密度と、さまざまなコンフォーマル層および選択的エッチングを使用することにより、最終密度を約３倍にした、フィーチャを形成するための方法であって、（［０００１］） 半導体ウェハ基板アセンブリ１０、下部マスク層７０、エッチストップ層７２及び第１支持層７４が形成され、（［００１９］） 下部マスク層７０、エッチングストップ層７２及び第１支持層７４を形成した後、第１支持層は、例えばパターニングされたフォトレジストまたはハードマスク層(図示せず)により、マスクされ、次にエッチストップ層７２に対して選択的にエッチングされ、（［００２２］） 第１支持層７４は、第１の幅を有し、隣接する各第１支持層７４の幅の約５倍の距離であり、幅約３３ナノメートル（ｎｍ）を有する第１支持層７４の各々の隣接する部分の間の間隔は約１６５ｎｍであり、ピッチが約２００ｎｍであり、（［００２２］） 複数の第１上部マスキング層８０が第１支持層７４のそれぞれの垂直な側壁上に形成され、（［００２４］） 第１上部マスキング層８０は、第１支持層７４と略同じ幅に形成され、本実施形態では、約３３ｎｍであり、第１支持層７４のエッチングに耐えるものであり、（［００２３］） 複数の第２支持層１００からなる第２支持層が第１上部マスキング層８０の側壁に形成され、第２支持層１００は第１支持層７４と同時にエッチングすることができ、第１上部マスキング層８０に対して選択的にエッチングされる材料からなり、（［００２５］） 第２上部マスキング層１１０は、第２支持層１００の垂直部分の間の残りの隙間を充填し、第２上部マスキング層１１０の材料は、第１支持層７４と第２支持層１００のエッチングに耐えるものであり、（［００２７］） 第２上部マスキング層１１０により第２支持層１００の垂直部分の間の残りの隙間を充填し、（[００２８]） 第１支持層７４、第１上部マスキング層８０、第２支持層１００及び第２上部マスキング層１１０のそれぞれは、横方向の厚さと縦方向の高さを有し、上面は覆われずに、エッチストップ層７２まで形成され、かつ、前記各層が一体となって一つの層が形成され、（上記（ア）ｃ） 第１支持層７４及び第２支持層１００は、第１上部マスキング層８０および第２上部マスキング層１１０に対して選択的にエッチングされることによって除去され、第１及び第２支持層は、異なるエッチング剤でエッチングを逐次行う、または、処理時間を最小にするために、単一のエッチング、によって除去され、([００２８]、ＦＩＧ．１２ ) 第１上部マスキング層８０および第２上部マスキング層１１０をマスクとして使用してエッチストップ層７２がエッチングされ、（［０２９］） 続いて、第１上部マスキング層８０の残りの部分及び第２上部マスク層１１０及びエッチストップ層７２は、パターン化マスクとして下部マスク層７０がエッチングされ、（［００３０］、ＦＩＧ．１５） 半導体ウェハ基板アセンブリは、パターン化されたマスクとして下部マスク層７０を用いてエッチングされ、そして、下部マスク層７０が除去され、（[００３１]、ＦＩＧ．１６） エッチングにより得られた半導体ウェハ基板アセンブリのパターンは、所定の距離において、第１支持層７４のパターンの3倍の個数のフィーチャを有しており、（[００３７]、ＦＩＧ．７，１６） 半導体装置を形成するためのものである、（［００３８］） 方法。」 （ウ）上記（ア）から、引用文献１には、次の技術的事項（以下「引用文献１に記載された技術的事項」という。）が記載されていると認められる。 「最終的に半導体ウェハ基板アセンブリに形成されたパターンの個数を、最初の第１支持層のフィーチャの個数に対して３倍以外の３の倍数、例えば、６倍や９倍とすること。」（[００３７]） イ 引用文献２ （ア）原査定の拒絶の理由で引用された本願の最先の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、米国特許出願公開第２０１２／０２０８３６１号（２０１２年（平成２４年）８月１６日出願公開。以下「引用文献２」という。）には、図面とともに、次の記載がある。 ａ 「[0002] The inventive concepts relate generally to a method for forming fine patterns in a semiconductor device. More particularly, the inventive concepts relate to a method of simultaneously forming patterns having widths different from each other.」 （日本語訳：[０００２] 本発明は、一般に半導体装置の微細パターン形成方法に関するものである。より詳細には、本発明の概念は、互いに異なる幅を有するパターンを形成するための方法に関する。） 「[0059] Referring to FIG. 7, a trimming mask pattern 180 may be formed on the mask structure. The trimming mask pattern 180 may be formed to expose a portion of the mask structure on the second region 20. In some embodiments, a top surface of at least one of the second gap-filling patterns 173 may be exposed by the trimming mask pattern 180. In other embodiments, at least one of the second gap-filling patterns 173 and the second spacers 161 disposed at both sides thereof may be exposed by the trimming mask pattern 180. Here, the trimming mask pattern 180 may be formed to have an opening wholly or partially exposing top surfaces of the second spacers 161, as shown in FIG. 7. For instance, the opening of the trimming mask pattern 180 may have a width equivalent to or smaller than an interval D2 between the second photoresist patterns 153 shown FIG. 1. The formation of the trimming mask pattern 180 may include coating a photoresist layer, and then performing an exposure and development step on the photoresist layer.」 （日本語訳：［００５９］図７を参照すると、トリミングマスクパターン１８０はマスク構造体上に形成することができる。トリミングマスクパターン１８０は、第２の領域２０上にマスク構造の一部を露出するように形成することができる。いくつかの実施形態では、第２間隙充填パターン１７３の少なくとも１つの頂部表面が、トリミングマスクパターン１８０によって露出することができる。他の実施形態では、その両側に配置された第２間隙充填パターン１７３と第２スペーサ１６１の少なくとも一方は、トリミングマスクパターン１８０によって露出することができる。ここで、前記トリミングマスクパターン１８０は、第２のスペーサ１６１の上部表面を露出させる完全または部分的に開口部を有するように形成してもよいし、図７に示すように、トリミングマスクパターン１８０の開口部は、図１に示す第２のフォトレジストパターン１５３間の間隔Ｄ２より狭い幅を有することができる。トリミングマスクパターン１８０の形成は、フォトレジスト層を塗布した後、フォトレジスト層に露光及び現像工程を行う段階を含むことができる。 ［００６０］ 図８を参照すると、トリミングマスクパターン１８０によって露出された第２のスペーサ１６１を選択的に除去することができる。いくつかの実施形態では、露出された第２スペーサ１６１は、等方性エッチングプロセスを用いて選択的に除去することができる。第２スペーサ１６１は、上部マスクパターン１４３及び第２の充填パターン１７３に対してエッチング選択比を有する物質で形成することができる場合には、等方性エッチング処理は、マスクパターン１４３、第２隙間パターン１７３に対してエッチング選択性を有するエッチングレシピを使用して露出した第２スペーサ１６１をエッチングするために実行されてもよい。） ｂ Ｆｉｇ．７の記載は、次のとおりである。 「 ［図：0001402245000008.jpg］ 」 （イ）上記（ア）から、引用文献２には、次の技術的事項（以下「引用文献２に記載された技術的事項」という。）が記載されていると認められる。 「半導体装置の微細パターン形成方法において、（[０００２]） トリミングマスクパターン１８０をマスク構造体上に形成し、（[００５９]） トリミングマスクパターン１８０によって露出された第２のスペーサ１６１を選択的に除去すること。（[００６０]）」 ウ 引用文献３ （ア）原査定の拒絶の理由で引用された本願の最先の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、特開２０１０－８０６２５号公報（２０１０年（平成２２年）４月８日出願公開。以下「引用文献３」という。）には、図面とともに、次の記載がある。 ａ 「【０００１】 本発明は、マスクパターンの形成方法および半導体装置の製造方法に関するものである。」 「【００２２】 次に、側壁芯材パターン１１ａを除去する工程に入るが、側壁芯材パターン１１ａの一部を残すために、少なくとも側壁芯材パターン１１ａの一部を保護領域として覆って保護する保護パターンをリソグラフィで形成する。すなわち、図２（ｂ）、図６（ｂ）に示すように、側壁芯材パターン１１ａを残したい所望の領域上に、リソグラフィで第２のフォトレジストパターン１４を形成する。図２（ｂ）は図６（ｂ）の線分Ａ－Ａにおける断面図である。」 ｂ 図２（ｂ）及び図６（ｂ）は、次のとおりである。 「【図２】（ｂ） ［図：0001402245000009.jpg］ 【図６】（ｂ） ［図：0001402245000010.jpg］ 」 （イ）上記（ア）から、引用文献３には、次の技術的事項（以下「引用文献３に記載された技術的事項」という。）が記載されていると認められる。 「半導体装置の製造方法に関するマスクパターンの形成方法において、（【０００１】） 側壁芯材パターン１１ａの一部を残すために、少なくとも側壁芯材パターン１１ａの一部を保護領域として覆って保護する保護パターンをリソグラフィで形成すること。（【００２２】）」 エ 引用文献４ （ア）原査定の拒絶の理由で引用された本願の最先の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、特開２０１３－１６１９８７公報（２０１３年（平成２５年）８月１９日出願公開。以下「引用文献４」という。）には、図面とともに、次の記載がある。 ａ 「【０００１】 本発明の実施形態は、パターン形成方法に関する。 【背景技術】 【０００２】 近年、ＬＳＩの微細化に伴い、微細な半導体回路パターンを基板上に形成する技術の開発が進められている。微細な半導体回路パターンを基板上に形成する技術の１つに側壁プロセスがある。」 「【００２８】 ＜図１－２の（ｎ）、図２－２の（ｎ）、図３－２の（ｎ）＞ さらに、斜交ラインパターン６ｂおよび第１のエッチング用膜５ａ上からエッチングを行う。これにより、斜交ラインパターン６ｂが除去されるとともに、斜交ラインパターン６ｂと直交ラインパターン３ｂとが重なっていた領域に形成されている斜交ラインパターン９が残される。これにより、第１のエッチング用膜５ａ上に分断領域パターン９が形成される。分断領域パターン９は、直交ラインパターン３ｂと斜交ラインパターン６ｂとが重なる第２の重なり領域に形成される平行四辺形パターンである。分断領域パターン９は、分断線状パターンが形成される領域のうち、１本の線状パターンを分断する領域に形成されるカットパターンである。換言すると、１本の線状パターンが、分断領域パターン９に対応する領域で分断されることにより、分断線状パターンが形成される。 【００２９】 ＜図１－２の（ｏ）、図２－２の（ｏ）、図３－２の（ｏ）＞ この後、分断領域パターン９および第１のエッチング用膜５ａ上からエッチングを行う。これにより、分断領域パターン９以外の領域と略同じ領域にあった第１のエッチング用膜５ａが除去される。さらにエッチングを進めると、分断領域パターン９以外の領域にあるエッチング抑制材２が除去される。また、分断領域パターン９が除去され、エッチング抑制材２のうち分断領域パターン９と同じ領域のエッチング抑制材２が分断領域パターン５ｂとして残される。この結果、側壁パターン１間にエッチング抑制材２を用いた分断領域パターン５ｂが残される。」 ｂ 「【図１－２】 ［図：0001402245000011.jpg］ 【図２－２】 ［図：0001402245000012.jpg］ 」 （イ）上記（ア）から、引用文献４には、次の技術的事項（以下「引用文献４に記載された技術的事項」という。）が記載されていると認められる。 「微細な半導体回路パターンを基板上に形成する技術に関するパターン形成方法において、（【０００１】、【０００２】） 第１のエッチング用膜５ａ上に分断領域パターン９が形成され、（【００２８】） 分断領域パターン９および第１のエッチング用膜５ａ上からエッチングを行い、分断領域パターン９以外の領域と略同じ領域にあった第１のエッチング用膜５ａが除去され、分断領域パターン９と同じ領域のエッチング抑制材２が分断領域パターン５ｂとして残されること。（【００２９】）」 （３）本件補正発明１と引用発明との対比 ア 本件補正発明１と引用発明とを対比する。 （ア）本件補正発明１の「基板をパターニングする方法であって、」との特定事項について ａ 引用発明の「『半導体ウェハ基板アセンブリ１０』及び『下部マスク層７０、エッチストップ層７２』」からなる構成は、本願補正発明１の「基板」に相当する。 ｂ 引用発明は「半導体ウェハ基板アセンブリ１０」にエッチングによりパターンを形成する方法であるから、当該方法は本件補正発明の「基板をパターニングする方法」に相当する。 ｃ ａ及びｂから、引用発明は、本件補正発明１の上記特定事項を満たす。 （イ）本件補正発明１の「基板の下地層上にマルチライン層を形成するステップであって、該マルチライン層は、２つ以上の異なる材料の交互するラインのパターンを有する領域を含み、各ラインは、横方向の厚さ、縦方向の高さを有し、該下地層を横切って延び、該交互するラインのパターンの各ラインは、該マルチライン層の上面で覆われないようにし、該マルチライン層の底面まで縦方向に延び、該２つ以上の異なる材料のうちの少なくとも２つは、互いに対して異なるエッチング耐性を有することによって互いに化学的に異なり、該マルチライン層を形成するステップは、該異なる材料のうちの第１の材料の複数のラインを形成するステップと、該複数のラインに該異なる材料のうちの第２の材料を付着させることによって隣接する複数のラインを形成するステップと、を含む、形成するステップと、」との特定事項について ａ 上記ア（ア）ａで説示したとおり引用発明の「『半導体ウェハ基板アセンブリ１０』及び『下部マスク層７０、エッチストップ層７２』」からなる構成が、本願補正発明1の「基板」に相当するところ、引用発明の「下部マスク層７０、エッチストップ層７２」は、本件補正発明の「基板の下地層」に相当する。 ｂ 引用発明の「第１支持層７４」、「第１上部マスキング層８０」、「第２支持層１００」及び「第２上部マスキング層１１０」（以下、これらの各層のことを「パターン層」という。）のそれぞれは、幅や間隔といった一方向のパラメータにより規定されるものであることから１次元形状であるといえ、そのような形状の引用発明の「パターン層」は、本件補正発明の「ライン」の特定事項を満たす。さらに、引用発明の前記「パターン層」が一体となって一つの層が形成されることから、引用発明の当該「一つの層」は、本件補正発明１の「マルチライン層」に相当する。 ｃ 引用発明において、「パターン層」が、横方向の厚さと縦方向の高さを有し、上面は覆われずに、エッチストップ層７２まで形成されることは、本件補正発明の「各ラインは、横方向の厚さ、縦方向の高さを有し、該下地層を横切って延び、該交互するラインのパターンの各ラインは、該マルチライン層の上面で覆われないようにし、該マルチライン層の底面まで縦方向に延び」ることに相当する。 ｄ 引用発明において、第１上部マスキング層８０は第１支持層７４のエッチングに耐えるものであり、第２上部マスキング層１１０の材料は、第１支持層７４と第２支持層１００のエッチングに耐えるものであることから、引用発明は、本件補正発明１の「該２つ以上の異なる材料のうちの少なくとも２つは、互いに対して異なるエッチング耐性を有することによって互いに化学的に異なり、」との特定事項を満たす。 ｅ 引用発明の「第１支持層７４」は、本件補正発明１の「第１の材料」に相当する。そして、引用発明の前記「第１支持層７４」は「隣接する各第１支持層７４の幅の約５倍の距離であり、幅約３３ナノメートル（ｎｍ）を有する第１支持層７４の各々の隣接する部分の間の間隔は約１６５ｎｍであり、ピッチが約２００ｎｍ」であるところ、当該「第１支持層７４」は「隣接」し、「ピッチ」が規定できることから複数形成されたものといえる。そうすると、引用発明は、本件補正発明１の「第１の材料の複数のラインを形成する」ことを満たす。 ｆ 引用発明の「第１上部マスキング層スペーサ８０」は、本件補正発明１の「第２の材料」に相当する。さらに、引用発明の「複数の第１上部マスキング層スペーサ８０が第１支持層７４のそれぞれの垂直な側壁上に形成され」ることは、本件補正発明１の「該複数のラインに該異なる材料のうちの第２の材料を付着させることによって隣接する複数のラインを形成するステップ」に相当する。 ｇ 上記ａ～ｆから、引用発明は、本件補正発明１の上記特定事項を満たす。 （ウ）本件補正発明１の「パターニングされたマスク層を前記マルチライン層上に形成するステップであって、前記パターニングされたマスク層は、前記マルチライン層の一部をマスクするマスク材料を含む、形成するステップと、」との特定事項について 引用発明は、本件補正発明の上記特定事項を満たさない。 （エ）本件補正発明１の「前記２つ以上の異なる材料の少なくとも１つを選択的に除去して、前記下地層の一部が覆われないことをもたらすステップと、」との特定事項について ａ 引用発明の「第１支持層７４及び第２支持層１００は、第１上部マスキング層８０および第２上部マスキング層１１０に対して選択的にエッチングされることによって除去され」は、本件補正発明１の「前記２つ以上の異なる材料の少なくとも１つを選択的に除去して、」に相当する。 ｂ 引用発明の「第１支持層７４及び第２支持層１００」は、「エッチングストップ層７２」の上に形成されたものであることを踏まえると、引用発明において、「第１支持層７４及び第２支持層１００は、第１上部マスキング層８０および第２上部マスキング層１１０に対して選択的にエッチングされることによって除去され」たことにより、「エッチングストップ層７２」の一部が覆われていない状態になるといえる。そうすると、引用発明は、本件補正発明１の「前記下地層の一部が覆われないことをもたらす」特定事項を満たす。 ｃ 上記ａ及びｂから、引用発明は、本件補正発明１の上記特定事項を満たす。 （オ）本件補正発明１の「前記２つ以上の異なる材料は、４つ以上の異なる材料を含み、前記２つ以上の異なる材料のうちの少なくとも１つを選択的に除去することは、前記４つ以上の異なる材料のうちの２つを選択的に除去して、前記下地層の対応する部分が覆われないことをもたらし、」との特定事項について ａ 本件補正発明１の「前記２つ以上の異なる材料は、４つ以上の異なる材料を含み、前記２つ以上の異なる材料のうちの少なくとも１つを選択的に除去することは、」及び「前記下地層の対応する部分が覆われないことをもたらし、」との特定事項は、上記（エ）で説示したとおり、引用発明により満たされる特定事項である。 ｂ 引用発明における「第１支持層７４及び第２支持層１００は、第１上部マスキング層８０および第２上部マスキング層１１０に対して選択的にエッチングされることによって除去され、第１及び第２支持層は、異なるエッチング材でエッチングを逐次行うこともできるし、または、好ましくは、処理時間を最小にするために、単一のエッチングによって除去され」ることは、本件補正発明１の「前記２つ以上の異なる材料のうちの少なくとも１つを選択的に除去することは、前記４つ以上の異なる材料のうちの２つを選択的に除去」することに相当する。 ｃ 上記ａ及びｂから、引用発明は、本件補正発明１の上記特定事項を満たす。 （カ）本件補正発明１の「前記第１の材料の各ラインの水平方向の幅は同じであり、前記パターンのハーフピッチは、４０ナノメートル未満である、」との特定事項について ａ 引用発明の「第１支持層７４」（本件補正発明１の「第１の材料」に相当。）は、「第１の幅」を有することは、本件補正発明１の「前記第１の材料の各ラインの水平方向の幅は同じであり、」に相当する。 ｂ 一方で、引用発明は、「第１支持層７４」のピッチが「約２００ｎｍ」であることから、そのハーフピッチは約１００ｎｍといえるところ、当該ハーフピッチは、本件補正発明１の「前記パターンのハーフピッチは、４０ナノメートル未満である」との特定事項で特定されたハーフピッチの数値範囲外である。 よって、引用発明は、本件補正発明１の「前記パターンのハーフピッチは、４０ナノメートル未満である」との特定事項を満たさない。 （キ）上記（ア）～（カ）から、本件補正発明１と引用発明１との一致点及び相違点は、次のとおりである。 【一致点】 「基板をパターニングする方法であって、 基板の下地層上にマルチライン層を形成するステップであって、該マルチライン層は、 ２つ以上の異なる材料の交互するラインのパターンを有する領域を含み、各ラインは、横方向の厚さ、縦方向の高さを有し、該下地層を横切って延び、該交互するラインのパターンの各ラインは、該マルチライン層の上面で覆われないようにし、該マルチライン層の底面まで縦方向に延び、該２つ以上の異なる材料のうちの少なくとも２つは、互いに対して異なるエッチング耐性を有することによって互いに化学的に異なり、該マルチライン層を形成するステップは、該異なる材料のうちの第１の材料の複数のラインを形成するステップと、該複数のラインに該異なる材料のうちの第２の材料を付着させることによって隣接する複数のラインを形成するステップと、を含む、形成するステップと、 前記２つ以上の異なる材料の少なくとも１つを選択的に除去して、前記下地層の一部が覆われないことをもたらすステップと、を含み、 前記２つ以上の異なる材料は、４つ以上の異なる材料を含み、前記２つ以上の異なる材料のうちの少なくとも１つを選択的に除去することは、前記４つ以上の異なる材料のうちの２つを選択的に除去して、前記下地層の対応する部分が覆われないことをもたらし、 前記第１の材料の各ラインの水平方向の幅は同じである、 方法。」 【相違点１】 本件補正発明１は「パターニングされたマスク層を前記マルチライン層上に形成するステップであって、前記パターニングされたマスク層は、前記マルチライン層の一部をマスクするマスク材料を含む、形成するステップ」を備えるのに対して、引用発明は、そのようなステップを備えていない点。 【相違点２】 本件補正発明１は「前記パターンのハーフピッチは、４０ナノメートル未満である」のに対して、引用発明は「第１支持層７４」のピッチが「約２００ｎｍ」であり、そのハーフピッチが約１００ｎｍである点。 （４）判断 以下、相違点１及び２について検討する。 ア 相違点１について 半導体装置の微細パターン形成方法において、前記微細パターンは半導体装置の回路パターンに相当するものであって、半導体装置の一部領域に前記回路パターンを形成することは通常行われるものであるところ、前記一部領域においてマスク構造体を選択的に除去するためにマスクパターンを形成し、当該マスクパターンが形成されていない前記一部領域の前記マスク構造体を除去することは周知技術である。（上記２（２）イ～エそれぞれの（イ）で示した引用文献２～４に記載された技術的事項参照。） 引用発明に係る「方法」も、半導体装置の形成に用いられるものであり、引用文献１の図１６で形成されているものは半導体の回路パターンであることは明らかであるから、半導体装置の一部領域に回路パターンを形成することが想定されうると認められる。 そうすると、引用発明において、上記周知技術を採用してマスクパターンを形成して、上記相違点１に係る本件補正発明１の構成をなすことは、当業者が容易に想到し得るものである。 イ 相違点２について （ア）まず、数値の最適化・好適化は当業者の通常の創作能力の発揮に過ぎないと認められるところ、引用文献１はパターンの微細化を目指すものであることが明らかであるといえ、そうすると、引用発明において、サイズを変更し、相違点２に係る本件補正発明１の構成を採用することは、当業者が容易に想到し得たことである。 （イ）また、引用発明は、半導体基板アセンブリにフィーチャを形成するものであって、当該フィーチャの密度について、第１支持層７４の密度に対して、最終密度を約３倍にする方法であるところ、引用文献１には、当該最終密度を９倍とすることが記載されている。（上記２（２）ア（ウ）の引用文献１に記載された技術的事項参照。） 引用発明は、第１支持層７４の幅が約３３ｎｍ、ピッチが前記第１支持層７４の幅の約６倍の約２００ｎｍとして最終密度を約３倍にする方法であるところ、当該約２００ｎｍのピッチにおいて前記最終密度を９倍としたならば、第１支持層７４の幅の約１８倍をピッチとする必要があることから、第１支持層７４として約３３ｎｍの幅の１／３の約１１ｎｍの幅のものを用いることとなる。そうすると、引用文献１には、最終密度を３倍から９倍とすることから、半導体基板アセンブリのフィーチャの幅を約１１ｎｍに微細化した構造を得ることが示唆されているといえる。ここで、最終密度を約３倍にする引用発明において、最終倍率を３倍にするという手法を変更せずに、前記示唆された約１１ｎｍ幅の半導体基板アセンブリのフィーチャを形成しようとすれば、第１支持層７４の幅を約１１ｎｍ、ピッチを当該幅の６倍の約６６ｎｍとすればいいことは当業者には明らかなことである。 そして、本願の優先日において、引用発明における第１支持層７４のピッチとして示された約２００ｎｍよりも小さいピッチの構造が形成しうることは技術常識である。 そうすると、引用発明において、半導体基板アセンブリのフィーチャの幅を約１１ｎｍに微細化した構造を得るため、第１支持層７４の幅を約１１ｎｍ、ピッチを約６６ｎｍ、すなわちハーフピッチを約３３ｎｍとして、上記相違点２に係る本件補正発明１の構成をなすことは、当業者が容易に想到し得たことであるともいえる。 ウ そして、これらの相違点１及び２を総合的に勘案しても、本件補正発明１の奏する作用効果は、引用発明１及び引用文献２～４に記載された技術的事項から認められる周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。 エ 小括 したがって、本件補正発明１は、引用発明１及び引用文献２～４に記載された技術的事項から認められる周知技術に基づいて、当業者が容易に発明をすることができたものであり、特許法２９条２項の規定により、特許出願の際独立して特許を受けることができないものである。 ３ 本件補正についてのむすび よって、本件補正は、特許法１７条の２第６項において準用する同法１２６条７項の規定に違反するので、同法１５９条１項の規定において読み替えて準用する同法５３条１項の規定により却下すべきものである。 よって、上記補正の却下の決定の結論のとおり決定する。 第３ 本願発明について １ 本願発明 令和４年５月１８日にされた手続補正は、上記のとおり却下され、また、令和３年１０月１２日にされた手続補正は令和４年１月４日付けの補正の却下の決定により却下されているので、本願の請求項に係る発明は、平成３年３月２６日にされた手続補正により補正された特許請求の範囲の請求項１～１３に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下「本願発明１」という。）は、その請求項１に記載された事項により特定される、前記第２［理由］１（２）に記載のとおりのものである。 ２ 原査定の拒絶の理由 原査定の拒絶の理由は、 この出願の請求項１に係る発明は、本願の最先の優先権主張の日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１に記載された発明及び周知技術に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであり、特許法２９条２項の規定により特許を受けることができない、 という理由を含むものである。 引用文献１：米国特許出願公開第２００７／００９９４３１号明細書 引用文献２：米国特許出願公開第２０１２／０２０８３６１号明細書（周知技術を示す文献） 引用文献３：特開２０１０－８０６２５号公報（周知技術を示す文献） 引用文献４：特開２０１３－１６１９８７号公報（周知技術を示す文献） ３ 引用文献 原査定の拒絶の理由で引用された引用文献１～４の記載事項は、前記第２の［理由］２（２）に記載したとおりである。 ４ 対比・判断 本願発明１は、前記第２の［理由］２で検討した本件補正発明１から、「前記パターンのハーフピッチは、４０ナノメートル未満である」との限定事項を削除したものである。 そうすると、前記第２の［理由］２（３）、（４）に記載したとおり、本願発明１の発明特定事項を全て含み、さらに他の事項を付加したものに相当する本件補正発明１が引用発明１及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明１は、引用発明１および周知技術に基づいて、当業者が容易に発明をすることができたものである。 第４ むすび 以上のとおり、本願発明１は、特許法２９条２項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。 よって、結論のとおり審決する。