2021-800085

上記当事者間の特許第６０４３４５７号発明「半導体装置」の特許無効審判事件について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。 審判費用は、請求人の負担とする。

理 由 第１ 請求の趣旨及び答弁の趣旨 １ 請求の趣旨 次の(１)及び(２)を結論とする審決を求める。 (１) 特許第６０４３４５７号の特許請求の範囲の請求項４に記載された発明についての特許を無効とする。 (２) 審判費用は被請求人の負担とする。 ２ 答弁の趣旨 次の(１)及び(２)を結論とする審決を求める。 (１) 本件審判の請求は成り立たない。 (２) 審判費用は、請求人の負担とする。 第２ 手続の経緯 １ 出願分割の経緯の概略 本件無効審判の請求に係る特許第６０４３４５７号（以下「本件特許」という。）に係る出願は、平成２８年９月２３日にされた特許法４４条１項の規定による特許出願であって、平成２２年９月９日（優先権主張 ２００９年（平成２１年）９月１０日）に出願した特願２０１０－２０１８９７号を最先の出願とする、いわゆる第３世代の分割出願であるところ、出願の分割の経緯は、次のとおりである。なお、括弧内は当該出願の提出日を示す。 最先の出願：特願２０１０－２０１８９７号（平成２２年 ９月 ９日） 第１世代 ：特願２０１４－ ８２８３７号（平成２６年 ４月１４日） 第２世代 ：特願２０１５－２０４２３３号（平成２７年１０月１６日） 本願 ：特願２０１６－１８５０６２号（平成２８年 ９月２３日） ２ 本件特許の手続の経緯の概略 （１）本件特許の出願から設定登録までの経緯 本件特許の請求項１－２４に係る発明についての、出願から本件無効審判請求の前までの手続の経緯の概略は、次のとおりである。 平成２８年 ９月２３日 ：出願（特願２０１６－１８５０６２号） 平成２８年１０月２４日付け：特許査定 平成２８年１１月１８日 ：設定登録 （２）本件無効審判の手続の経緯 本件無効審判における手続の経緯の概略は、次のとおりである。 令和３年１０月２０日 ：審判請求書（以下、「請求書」という。）の提出 令和４年 １月 ７日 ：審判事件答弁書（以下、「答弁書」という。）の提出 同年 ５月２５日 ：審判事件弁駁書（以下、「弁駁書」という。）の提出 同年 ８月１９日付け：審理事項通知書 同年１０月 ３日 ：口頭審理陳述要領書の提出（請求人） 同日 ：口頭審理陳述要領書の提出（被請求人） 同年１０月１７日 ：口頭審理 以下、口頭審理陳述要領書について、提出者を書面名の頭につけて、「請求人陳述要領書」などという。 第３ 本件特許発明 本件特許の請求項４に係る発明（以下、「本件特許発明」という。）は、特許請求の範囲の請求項４に記載された事項により特定されるとおりのものであるところ、請求項４の記載は次のとおりである。 なお、請求項において、「Ａ」～「Ｒ」として付された記号は、請求項において特定される事項を識別するために当審で付加したものであり、以下、それぞれの記号が付される特定事項を、「構成Ａ」～「構成Ｒ」などという。 「【請求項４】 Ａ ゲートドライバを有し、 Ｂ 前記ゲートドライバは、第１乃至第６のトランジスタを有し、 Ｃ 前記第１のトランジスタのソース又はドレインの一方は、第１のクロック信号線と電気的に接続され、 Ｄ 前記第１のトランジスタのソース又はドレインの他方は、第２のゲート信号線と電気的に接続され、 Ｅ 前記第２のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され、 Ｆ 前記第２のトランジスタのソース又はドレインの他方は、前記第２のゲート信号線と電気的に接続され、 Ｇ 前記第３のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、 Ｈ 前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、 Ｉ 前記第３のトランジスタのゲートは、第２のクロック信号線と電気的に接続され、 Ｊ 前記第４のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され、 Ｋ 前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、 Ｌ 前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、 Ｍ 前記第５のトランジスタのソース又はドレインの一方は、前記第２のクロック信号線と電気的に接続され、 Ｎ 前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、 Ｏ 前記第５のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、 Ｐ 前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、 Ｑ 前記第６のトランジスタのゲートは、前記第２のクロック信号線と電気的に接続される Ｒ ことを特徴とする半導体装置。」 第４ 請求人の主張及び証拠方法 １ 請求人の主張の概要 （１）無効理由１ ア 無効理由１－１ 本件特許発明は、甲第２号証に記載された発明と同一であるから、特許法２９条１項３号の規定に違反してされたものであり、同法１２３条１項２号に該当し、無効とすべきものである。 （請求書１１－１３、１９、２３－４９頁） イ 無効理由１－２ 仮に、甲第２号証に記載された発明に本件特許発明の構成Ｍに相当する構成がないとしても、本件特許発明は、甲第２号証に記載された発明及び甲第３号証若しくは甲第４号証に記載された技術から容易に発明できたものであるから、特許法２９条２項の規定に違反してされたものであり、同法１２３条１項２号に該当し、無効とすべきである。 （請求書１１－１３、１９、２３－７６頁） （２）無効理由２ ア 無効理由２－１ 本件特許発明は、甲第３号証に記載された発明と同一であるから、特許法２９条１項３号の規定に違反してされたものであり、同法１２３条１項２号に該当し、無効とすべきものである。 （請求書１３－１５、１９、７６－９５頁） イ 無効理由２－２ 仮に、甲第３号証に記載された発明に本件特許発明の構成Ｇ及びＩに相当する構成がないとしても、本件特許発明は、甲第３号証に記載された発明及び甲第５号証に記載の技術から容易に発明できたものであるから、特許法２９条２項の規定に違反してされたものであり、同法１２３条１項２号に該当し、無効とすべきである。 （請求書１３－１５、１９、７６－１０１頁） （３）無効理由３ 本件特許発明は、甲第６号証に記載された発明と同一であるから、特許法２９条１項３号の規定に違反してされたものであり、同法１２３条１項２号に該当し、無効とすべきものである。 （請求書１６－１８、１９、１０２－１２７頁） （４）無効理由４ 本件特許発明と甲第６号証に記載された発明は同一であるが、甲第６号証は本件明細書の先行技術文献として挙げられたものであり、そうすると、本件特許の請求項４に記載されている事項では、課題を解決する手段が記載されておらず、本件特許の明細書の発明の詳細な説明に記載されていない構成を含むものであるため、本件特許出願は、特許法３６条６項１号の規定する、いわゆるサポート要件に違反し、本件特許は同法１２３条１項４号に該当し、無効とすべきである。 （請求書１８、２０、１２７－１３１頁） ２ 証拠方法 甲第１号証 ：特許第６０４３４５７号公報（本件特許） 甲第２号証 ：韓国公開特許１０－２００５－０１１４８５０号公報 甲第３号証 ：特開２００６－３５１１７１号公報 甲第４号証 ：米国特許出願公開第２００６／０００１６３７号明細書 甲第５号証 ：米国特許出願公開第２００８／０１７００６４号明細書 甲第６号証 ：特開２００５－５０５０２号公報 甲第７号証 ：早期審査に関する事情説明書（本件特許の特許出願２０１６－１８５０６２号に関して） 以降、「甲第１号証」ないし「甲第７号証」を、「甲１」ないし「甲７」などと省略して記載する場合がある。 第５ 被請求人の主張及び証拠方法 １ 被請求人の主張の概要 （１） 無効理由１について ア 無効理由１－１について 甲２の図８には誤記があり、構成Ｍ、構成Ｎを備えておらず、新規性欠如に関して理由がない。 （答弁書７－１３、１８、１９頁） イ 無効理由１－２について 甲２の図８には誤記があり、構成Ｍ、構成Ｎにおいて相違し、甲３または甲４には構成Ｍに相当する構成は開示されておらず、さらに、甲２に記載の発明に甲３または甲４に記載の技術を組み合わせる動機づけもない。したがって、進歩性欠如に関しても理由がない。 （答弁書７－１９頁） （２） 無効理由２について ア 無効理由２－１について 甲３に記載された発明と本件特許発明では、構成Ｈ、構成Ｍにおいて相違することから、新規性欠如に関して理由がない。 （答弁書１９、２０頁） イ 無効理由２－２について 甲３に記載された発明と本件特許発明では、構成Ｈ、構成Ｍにおいて相違しており、さらに、甲３記載の発明に甲５に記載の技術を組み合わせる動機づけもない。したがって、進歩性欠如に関しても理由がない。 （答弁書１９－２１頁） （３） 無効理由３について 甲６に記載された発明と本件特許発明では、構成Ｇ、構成Ｍ、構成Ｎ、構成Ｐ、及び構成Ｑにおいて相違することから、新規性欠如に関して理由がない。 （答弁書２２－２５頁） （４） 無効理由４について 本件特許発明の「電気的に接続」に関して請求人の独自の誤った解釈に基づくものであって、本件特許発明と甲６に記載された発明は同一でなく、本件明細書の発明の詳細な説明に記載されていない構成を含むものではない。 （答弁書２５－２６頁） ２ 証拠方法 乙第１号証 ：「REPLY TO OFFICE ACTION UNDER 37 C.F.R §1.111」と題する書面 乙第２の１号証 ：「AMENDMENT IN REPLY TO ACTION OF MAY 18,2017」 乙第２の２号証 ：Amendment to the Claims（US15334397の補正書） 乙第２の３号証 ：REMARKS（US15334397の意見書） 以降、「乙第１号証」ないし「乙第２の３号証」を、「乙１」ないし「乙２の３」などと省略して記載する場合がある。 第６ 当審の判断 １ 本件特許発明の「電気的に接続」について 本件無効審判においては、本件特許発明の「電気的に接続」の解釈に争いがあり、その解釈は、無効理由１～４に係る判断の前提となることから、まず、「電気的に接続」の解釈について検討する。 （１）請求人の主張 請求人は「電気的に接続」について請求書において次のア～エのとおり主張している。 ア 「３ 本件特許発明と甲２発明の対比 ・・・中略・・・ （７）構成要件Ｇと構成ｇの対比 ・・・中略・・・ この点、本件明細書の段落【００２７】には、「ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）が、ＸとＹとの間に１個以上接続されることが可能である。」と記載されている。 そうすると、甲２発明において、Ｎ２トランジスタのソース又はドレインの一方と、開始信号線との間に、Ｎ１トランジスタが１個接続されていたとしても、Ｎ２トランジスタのソース又はドレインの一方と、開始信号線とが電気的に接続されていることに変わりはない。 ・・・中略・・・ （１３）構成要件Ｍと構成ｍの対比 ・・・中略・・・ この点、Ｎ９トランジスタのソース又はドレインの一方と第１クロック信号（ＣＬＫ１）の信号線との間に、Ｎ５トランジスタが１個接続されているが、上記「第２」「３」「（７）」で詳述したとおり、本件明細書の段落【００２７】の記載からすれば、Ｎ９トランジスタのソース又はドレインの一方は、第１クロック信号（ＣＬＫ１）の信号線と電気的に接続されているといえる。」（請求書４３－４７頁） イ 「２ 本件特許発明と甲３発明の対比 ・・・中略・・・ （７）構成要件Ｇと構成ｇ’の対比 ・・・中略・・・ この点、トランジスタＴ６のソース又はドレインの一方と前段ゲート出力Ｇｏｕｔ（ｊ－２）の信号線の間に、トランジスタＴ２及びキャパシタＣが接続しているが、上記「第２」「３」「（７）」で詳述したとおり、本件明細書の段落【００２７】の記載からすれば、トランジスタＴ６のソース又はドレインの一方は、前段ゲート出力Ｇｏｕｔ（ｊ－２）の信号線と電気的に接続されているといえる。 ・・・中略・・・ （１３）構成要件Ｍと構成ｍ’の対比 ・・・中略・・・ この点、トランジスタＴ１１及びＴ１０を介している点については、上記「第２」「３」「（７）」で詳述したとおり、本件明細書の段落【００２７】の記載からすれば、トランジスタＴ７のソース又はドレインの一方は、前記第２クロック信号（ＬＣＬＫ２）の信号線と電気的に接続されているといえる。」（請求書８９－９３頁） ウ 「３ 本件特許発明と甲６発明の対比 ・・・中略・・・ （７）構成要件Ｇと構成ｇ”の対比 ・・・中略・・・ この点、第６ホールドトランジスタＱ４６のドレーンと第１入力信号の信号線の間に、第４トランジスタＱ４及び第１トランジスタＱ１が接続しているが、上記「第２」「３」「（７）」で詳述したとおり、本件明細書の段落【００２７】の記載からすれば、第６ホールドトランジスタＱ４６のドレーンは、第１入力信号の信号線と電気的に接続されているといえる。 ・・・中略・・・ （８）構成要件Ｈと構成ｈ”の対比 ・・・中略・・・ この点、キャパシタＣを介している点については、上記「第２」「３」「（７）」で詳述したとおり、本件明細書の段落【００２７】の記載によれば、電気的に接続されていることを否定するものではない。 ・・・中略・・・ （１３）構成要件Ｍと構成ｍ”の対比 ・・・中略・・・ この点、第４ホールドトランジスタＱ３４のドレーンと前記第２クロックＣＫＶＢの信号線との間に、第５ホールドトランジスタＱ４５及び第６ホールドトランジスタＱ４６が接続しているが、上記「第２」「３」「（７）」で詳述したとおり、本件明細書の段落【００２７】の記載からすれば、第４ホールドトランジスタＱ３４のドレーンは、前記第２クロックＣＫＶＢの信号線と電気的に接続されているといえる。 （１４）構成要件Ｎと構成ｎ”の対比 ・・・中略・・・ この点、第４ホールドトランジスタＱ３４のソースと前記第３トランジスタＱ３のゲートとの間に、第４トランジスタＱ４が接続しているが、上記「第２」「３」「（７）」で詳述したとおり、本件明細書の段落【００２７】の記載からすれば、第４ホールドトランジスタＱ３４のソースは、前記第３トランジスタＱ３のゲートと電気的に接続されているといえる。」 （１５）構成要件Ｏと構成ｏ”の対比 ・・・中略・・・ この点、キャパシタＣを介している点については、本件明細書の段落【００２７】の記載のとおり、電気的に接続されていることを否定するものではない。 （１６）構成要件Ｐと構成ｐ”の対比 ・・・中略・・・ この点、第５ホールドトランジスタＱ４５のソースと前記第３トランジスタＱ３のゲートとの間に、第４トランジスタＱ４が接続しているが、上記「第２」「３」「（７）」で詳述したとおり、本件明細書の段落【００２７】の記載からすれば、第５ホールドトランジスタＱ４５のソースは、前記第３トランジスタＱ３のゲートと電気的に接続されているといえる。 （１７）構成要件Ｑと構成ｑ”の対比 ・・・中略・・・ この点、第５ホールドトランジスタＱ４５のゲートと第２クロックＣＫＶＢの信号線との間に、第４ホールドトランジスタＱ３４及び第６ホールドトランジスタＱ４６が接続しているが、上記「第２」「３」「（７）」で詳述したとおり、本件明細書の段落【００２７】の記載からすれば、第５ホールドトランジスタＱ４５のゲートは、第２クロックＣＫＶＢの信号線と電気的に接続されているといえる。」（請求書１２１－１２７頁） エ 「第５ 無効理由４（サポート要件違反） ・・・中略・・・ （３）本件特許の請求項の記載では、発明の詳細な説明の記載により当業者が発明の課題を解決できると認識できないこと 本件特許発明のうち、「電気的に接続され」という発明特定事項について、当業者が、本件特許発明の課題を解決できると認識できる範囲を超えているものであるから、サポート要件に違反する。すなわち、「電気的に接続」について、本件明細書の段落【００２７】には「ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）が、ＸとＹとの間に１個以上接続されることが可能である」と記載されている。」（請求書１２７－１３０頁） また、請求人は「電気的に接続」について弁駁書において次のオ、カのとおり主張している。 オ 「２ 「２ 甲２発明の構成」（１１頁）について」 構成ｎに関して、被請求人は、「正しい図８から把握される甲２発明のＮ９トランジスタのソース又はドレインの他方は、Ｎ４トランジスタのゲートと電気的に接続されていない」と主張する（１１頁９～１１行）。 しかしながら、甲２において、Ｎ９トランジスタのソース又はドレインの一方は、下図に示す経路で、Ｎ４トランジスタのゲートに電気的に接続することもできると考えられるから、構成ｎを有することは明らかである。 ［図：0001399903000001.jpg］ また、被請求人は、構成ｍに関して、「ソース又はドレインからゲートヘ電位が供給されることはなく、このような構成をもって電気的に接続されているとはいえない」と主張し（１１頁２０行～１２頁１行）、「本件特許発明は、回路の発明であり、そこで素子や配線の接続関係が規定されているのは、そのような接続関係によって電位等を伝え、回路として所望の動作をなしうるようにするためであることは、当業者から見れば明らかである。【００２７】が説明しているのは、トランジスタ等が間に接続されていても、そのトランジスタがオンすれば所望の電位等が伝わり、所望の回路として動作する（回路として同じ技術的思想を持つ）のであるから、そのような接続関係は、電気的な接続と言えるということである。」と主張する（１２頁６～１１行）。 しかしながら、本件明細書の【００２７】には、「ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）が、ＸとＹとの間に１個以上接続されることが可能である。」としか記載されておらず、「ソース又はドレインからゲートヘ電位が供給されることはなく、このような構成をもって電気的に接続されているとはいえない」という被請求人の主張の根拠となるような記載はないし、また、「【００２７】が説明しているのは、トランジスタ等が間に接続されていても、そのトランジスタがオンすれば所望の電位等が伝わり、所望の回路として動作する（回路として同じ技術的思想を持つ）のであるから、そのような接続関係は、電気的な接続と言えるということ」（１２頁８～１１行）を示す記載も一切ない。 この点について、被請求人は、「実際、本件明細書の他の記載を見ても、トランジスタのソース及びドレインを介して電位等を伝えることが説明されているのであって（例えば【０１０１】など）、本件特許発明の電気的接続とは、このような接続関係を意味するものである」と主張する（１２頁１２～１４行）。 しかしながら、本件明細書の【０１０１】には、電気的接続についての説明は一切ない。むしろ、本件明細書の【００９９】には、「次に、トランジスタ１０１～１０５のチャネル幅の比率について説明する」と記載されており、【０１０１】でも、「したがって、トランジスタ１０１のチャネル幅は、トランジスタ１０２のチャネル幅、及び／又は、トランジスタ１０３のチャネル幅よりも大きいことが可能である。このような場合、トランジスタ１０１のチャネル幅は、トランジスタ１０２のチャネル幅又はトランジスタ１０３のチャネル幅の３倍以下であることが好ましい。より好ましくは、２倍以下であることが好ましい。」と記載されているのであるから、【０１０１】は、電気的接続についての説明ではなく、チャンネル幅の比率についての説明にすぎないことは明らかである。 したがって、【０１０１】が、電気的接続についての説明であるという被請求人の主張は全く根拠がない。 また、請求人の主張が正しいことは、被請求人が本件特許の審査過程で提出した早期審査に関する事情説明書（甲７）からも明らかである。すなわち、甲７において、被請求人は、以下のとおり説明している。 ［図：0001399903000002.jpg］ ［図：0001399903000003.jpg］ 以上の説明をまとめて、本件明細書の図２７（被請求人が甲７で引用している）に当てはめると、以下のとおりとなる。 ［図：0001399903000004.jpg］ そして、本件発明の構成要件Ｉは、「前記第３のトランジスタのゲートは、第２のクロック信号線と電気的に接続され」というものであるが、上記図２７によれば、第３のトランジスタ２０５のゲートと、第２のクロック信号線１１３との接続関係は、下図の緑線のとおりとなり、途中でトランジスタ２０６（ピンク丸箇所）のソース又はドレインの一方とゲートを介して接続されている。 ［図：0001399903000005.jpg］ また、本件発明の構成要件Ｎは、「前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され」というものであるが、上記図２７によれば、第５のトランジスタ１０２のソース又はドレインの一方と、第２のトランジスタ２０２のゲートとの接続関係は、下図の緑線のとおりとなり、途中でトランジスタ２０６（ピンク丸箇所）のソース又はドレインの一方とゲートを介して接続されている。 ［図：0001399903000006.jpg］ このように、早期審査に関する事情説明書（甲７）における被請求人の説明を前提としても、「電気的に接続されている場合」においては、トランジスタのゲートを介して接続されている場合を含むことが明らかである。 以上から、甲２発明については、「Ｎ９トランジスタのソース又はドレインの一方は、前記Ｎ５トランジスタを介して、前記第１クロック信号（ＣＬＫ１）の信号線と電気的に接続されている」という構成ｍを有していることは明らかである」（弁駁書５－１０頁） カ 「第４ 無効理由４について サポート要件違反についての被請求人の反論は、要は、「電気的に接続」の解釈について、本件特許発明の構成要件が、素子や配線の接続関係を規定しているのは、そのような接続関係によって電位等を伝え、回路として所望の動作をなしうるようにするためであることは、当業者から見れば明らかであり、本件明細書の【００２７】もそのことを説明しているものであるというものである（２５頁末行～２６頁３行）。 しかしながら、本件明細書【００２７】には、単に、「ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）が、ＸとＹとの間に１個以上接続されることが可能である。」としか記載されていないのであり、被請求人の主張を支える記載は一切ないから、被請求人の主張は失当である。」（弁駁書１９－２０頁） （２）被請求人の主張 これに対して、被請求人は答弁書において、次のア～オのとおり主張している。 ア 「２ 甲２発明の構成 ・・・中略・・・ （２）構成ｍ 構成要件Ｍに対応する構成ｍに関し、請求人は、Ｎ９トランジスタのソース又はドレインの一方は、Ｎ５トランジスタを介して、前記第１クロック信号（ＣＬＫ１）の信号線と電気的に接続されていると主張する。 しかしここで請求人は、Ｎ９トランジスタのソース又はドレインの一方は、Ｎ５トランジスタのソース又はドレインから、Ｎ５トランジスタのゲートヘと抜けてＣＬＫ１に電気的に接続されていると主張するが、ソース又はドレインからゲートヘ電位が供給されることはなく、このような構成をもって電気的に接続されているとはいえない。 本件明細書【００２７】では、「ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）が、ＸとＹとの間に１個以上接続されることが可能である。」と説明されており、ここではトランジスタが介在しても良いことは記載されている。本件特許発明は、回路の発明であり、そこで素子や配線の接続関係が規定されているのは、そのような接続関係によって電位等を伝え、回路として所望の動作をなしうるようにするためであることは、当業者から見れば明らかである。【００２７】が説明しているのは、トランジスタ等が間に接続されていても、そのトランジスタがオンすれば所望の電位等が伝わり、所望の回路として動作する（回路として同じ技術的思想を持つ）のであるから、そのような接続関係は、電気的な接続と言えるということである。 実際、本件明細書の他の記載を見ても、トランジスタのソース及びドレインを介して電位等を伝えることが説明されているのであって（例えば【０１０１】など）、本件特許発明の電気的接続とは、このような接続関係を意味するものである。 これに対し、請求人が主張するような態様でトランジスタを配置してしまうと、ＸとＹの間では電位等が伝わらなくなってしまうのであって、このような接続は「ＸとＹとの電気的な接続を可能」ではなく、電気的接続に当たらないことは明らかである。 ［図：0001399903000007.jpg］ 以上より、甲２発明のＮ９トランジスタのソース又はドレインの一方は、第１クロック信号（ＣＬＫ１）の信号線と電気的に接続されていない。」（答弁書１１－１２頁） イ 「（２）構成要件Ｍ ア 甲３との組み合わせ」 ・・・中略・・・ （イ）トランジスタＴ７はＬＣＬＫ２と電気的に接続されていないこと 加えて、請求人は、甲３文献記載のトランジスタＴ７のソース又はドレインの一方が、トランジスタ１１及び１０を介して、ＬＣＬＫ２と電気的に接続されていると主張した上で、トランジスタＴ７が本件特許発明の「第５のトランジスタ」に、ＬＣＬＫ２が同「第２のクロック信号線」に、それぞれ相当し、甲３には本件特許発明の構成要件Ｍに相当する構成が開示されていると主張する（審判請求書６０、６１頁）。 しかし、請求人が主張するトランジスタＴ７のソース又はドレインの一方（下記図の赤で示した方）は、電源線Ｖｏｆｆに接続されているのであって、ＬＣＬＫ２とは電気的に接続されていない。 ［図：0001399903000008.jpg］ すなわち、前述のとおり、本件明細書【００２７】では、「ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電汽的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）が、ＸとＹとの間に１個以上接続されることが可能である。」と説明されているところ、この記載が、トランジスタ等が間に接続されていても、そのトランジスタがオンすれば所望の電位等が伝わり、所望の回路として動作するから、そのような接続関係であれば、電気的な接続と言えるということを説明したものであることは、前述のとおりである。 これを本件特許発明の構成要件Ｍについて見ると、同構成要件が第２のクロック信号線と電気的に接続することを規定しているのは、第２のクロック信号線の信号が第５のトランジスタのソース又はドレインの一方に供給されることを意味していることは、技術的に明らかである。 これに対し、甲３発明のトランジスタＴ７は電源線に接続されており、電源線は一定の電位Ｖｏｆｆに固定されていることから、甲３記載の回路において、ＬＣＬＫ２の信号（電位の変化）が、トランジスタＴ７のソース又はドレインの一方に伝わることはない。このような請求人が主張するような構成をもって、トランジスタＴｒ７のソース又はドレインの一方が、ＬＣＬＫ２と電気的に接続されているとはいえない。」（答弁書１３－１５頁） ウ 「第２ 無効理由２について １ 甲３発明の構成 （１）構成ｈ’ 請求人は、甲３発明のトランジスタＴ６のソース又はドレインの他方（下記図の赤で示した方）は、トランジスタＴ１のゲートと電気的に接続されていると主張する（審判請求書８１頁）。 ［図：0001399903000009.jpg］ しかし、無効理由１の箇所で、Ｔ７とＬＣＬＫ２の接続関係について述べたのと同様、Ｔ６のソース又はドレインの他方とＴ１のゲートとは、それぞれが電源線Ｖｏｆｆに接続されているのであって、Ｔ６のソース又はドレインの他方の電位がＴ１のゲートに伝わることはない。 本件特許発明の構成要件Ｈが、第３のトランジスタのソース又はドレインの他方と第１のトランジスタのゲートが電気的に接続することを規定しているのは、第３のトランジスタのソース又はドレインの他方の電位を第１のトランジスタのゲートに伝えることで第１のトランジスタのオン／オフを制御することを意味していることは、技術的に明らかであって、請求人が主張するような構成をもって、トランジスタＴ６のソース又はドレインの他方が、Ｔ１のゲートと電気的に接続されているとはいえない。 （２）構成ｍ’ 無効理由１の箇所で述べたとおり、甲３発明のトランジスタＴ７のソース又はドレインの一方（下記図の赤で示した方）は、電源線（ゲートオフ電圧Ｖｏｆｆ）に接続されているのであって、ＬＣＬＫ２とは電気的に接続されていない。 ［図：0001399903000010.jpg］ 」（答弁書１９－２０頁） エ 「第３ 無効理由３について １ 甲６発明の構成 （１）構成ｇ” 請求人は、甲６発明の第６ホールドトランジスタＱ４６のソース又はドレインの一方（下記図の赤で示した方）が、第４トランジスタＱ４及び第１トランジスタＱ１を経由して、第１入力信号（ＩＮ１）と電気的に接続されていると主張する。 ［図：0001399903000011.jpg］ しかし、無効理由１の箇所で、Ｔ７とＬＣＬＫ２の接続関係について述べたのと同様、第６ホールドトランジスタＱ４６のソース又はドレインの一方は、電源線ＶＯＦＦに接続されているのであって、ＩＮ１の信号（電位の変化）が、第６ホールドトランジスタＱ４６のソース又はドレインの一方に伝わることはない。 本件特許発明の構成要件Ｇが、第３のトランジスタのソース又はドレインの一方と第１のゲート信号線が電気的に接続することを規定しているのは、第１のゲート信号線の信号が第３のトランジスタのソース又はドレインの一方に供給されることを意味していることは、技術的に明らかであって、請求人が主張するような構成をもって、第６ホールドトランジスタＱ４６のソース又はドレインの一方が、ＩＮ１と電気的に接続されているとはいえない。 （２）構成ｍ” 請求人は、甲６発明の第４ホールドトランジスタＱ３４のドレイン（下記図の赤で示した方）は、第５ホールドトランジスタＱ４５及び第６ホールドトランジスタＱ４６を介して、第２クロックＣＫ２の信号線と電気的に接続されていると主張する（審査請求書１１５頁）。 ［図：0001399903000012.jpg］ しかし、無効理由１の箇所で、甲２発明の構成ｍに関して述べたのと同様、請求人は、トランジスタのゲートとソース又はドレインを通じた経路であっても電気的に接続されていると主張しているが、ソース又はドレインとゲートを通じて、電位等が伝わることはないから、このような構成をもって、第４ホールドトランジスタＱ３４のドレインが、第２クロックＣＫ２の信号線と電気的に接続されているとはいえない。 （３）構成ｎ” 請求人は、甲６発明の第４ホールドトランジスタＱ３４のソース（下記図の赤で示した方）は、第４トランジスタＱ４を介して、第３トランジスタＱ３のゲートと電気的に接続されていると主張する（審査請求書１１６頁）。 ［図：0001399903000013.jpg］ しかし第一に、構成ｍ”で述べたのと同様、請求人は、第４トランジスタＱ４のゲートとソース又はドレインを通じた経路であっても電気的に接続されていると主張しているが、誤りである。 また第二に、構成ｇ”で述べたのと同様、第４ホールドトランジスタＱ３４のソースは、電源線ＶＯＦＦと接続されているのであって、その電位が、トランジスタＱ３のゲートに伝わることはないから、この点からしても第４ホールドトランジスタＱ３４のソースとトランジスタＱ３のゲートとは、電気的に接続されているとはいえない。 （４）構成ｐ” 構成ｎ”に関して述べたのと同様の理由（トランジスタＱ４のゲートとソース又はドレインを通じていること及び第５ホールドトランジスタＱ４５のソースは電源線ＶＯＦＦと接続されていること）により、第５ホールドトランジスタＱ４５のソースとトランジス夕Ｑ３のゲートとは、電気的に接続されているとはいえない。 （５）構成ｑ” 構成ｑ”についても、構成ｎ”に関して述べたのと同様の理由（第６ホールドトランジスタＱ４６のゲートとソース又はドレインを通じていること及び第５ホールドトランジスタＱ４５のゲートは電源線ＶＯＦＦと接続されていること）により、第５ホールドトランジスタＱ４５のゲートとＣＫ２とは、電気的に接続されているとはいえない。」（答弁書２２－２５頁） オ 「第４ 無効理由４について ・・・中略・・・ ２ 請求人の解釈誤り 上記請求人の主張は、「電気的に接続」の解釈について、電位等を伝えないような態様ですら、「電気的に接続」に当たるという独自の解釈を前提としているが、その解釈自体が誤りであることは、既に繰り返し述べたとおりである。 本件特許発明の構成要件が、素子や配線の接続関係を規定しているのは、そのような接続関係によって電位等を伝え、回路として所望の動作をなしうるようにするためであることは、当業者から見れば明らかであり、本件明細書【００２７】もそのことを説明しているものである。 請求人自身も指摘するとおり、甲６は、本件明細書の【０００４】、【０００５】に記載されている「特許文献１」である。被請求人が上記第３で主張したとおり、本件特許発明と甲６発明とは異なる発明であって、特許庁も、本件特許発明の内容を正しく理解し、そのように理解したからこそ、本件特許発明が登録に至っているのであり、それが当業者の通常の解釈である。」（答弁書２５－２６頁） また、被請求人は、被請求人陳述要領書において、次のカ、キのとおり主張している。 カ 「「（１）無効理由４について」について （１）本件特許発明と実施例との対応関係について 早期審査に関する事情説明書（甲７）に記載された対応関係には、誤りがあるため、以下、正しい対応関係を説明する。 甲７の１枚目の赤枠内で示された箇所の、「第２のトランジスタ」に対応するとされている「トランジスタ２０２」は「トランジスタ２０１」の、「第３のトランジスタ」に対応するとされている「トランジスタ２０５」は「トランジスタ２０６」の、それぞれ誤記である。 甲７の誤記を前提とした請求人の主張によれば、第５のトランジスタ（１０２）のソース又はドレインの他方は、以下のような経路で第２のトランジスタのゲートに接続されていることになるが、いかにも迂遠な経路であり、この時点において甲７に明らかに誤記があることが伺える。 ・・・中略・・・ そして正しい対応関係に基づいて、第5のトランジスタのソース又はドレインの他方と第2のトランジスタのゲートとの接続関係（構成要件N)及び第3のトランジスタのゲートと第2のクロック信号線との接続関係（構成要件I)を見ると、以下のとおりの経路で接続されており、いずれもソース又はドレインからゲートヘと抜ける経路は辿っていない。 ［図：0001399903000014.jpg］ 以上より、甲７の対応関係には誤記があり、甲７を根拠とする請求人の主張も誤りである。」（被請求人陳述要領書５―７頁） キ 「（２）「電気的に接続」に関して ア 電気的接続の意味については、審判事件答弁書別紙答弁の理由１２頁でも説明したとおりであるが、本件特許発明のような回路の発明において、素子や配線の接続関係が規定されているのは、そのような接続関係によって電位等を伝え、回路として所望の動作をなしうるようにするためである。 本件特許明細書の【００２７】の記載は、このような当業者の理解を当然の前提として、ＸとＹとの間に何か素子が配置されていたとしても、その素子を介して電位等を伝達することができるのであれば、ＸとＹとが電気的に接続されていると言える（配置された素子は、「ＸとＹとの電気的な接続を可能とする素子」と言える）ことを説明しているものである。すなわち、ＸとＹとの間で電位等の伝達が適切に行えないような態様で素子が配置されている場合には、電気的接続とは言えない（電気的な接続を可能とする素子とは言えない）ことになる。 イ 審判事件答弁書別紙答弁の理由１２頁では、電気的接続に当たらない（電位等が伝わらない）例として、以下の図の右のような、トランジスタのソース又はドレインと、ゲートを介した経路を挙げた。 ［図：0001399903000015.jpg］ 例えば本件特許明細書【０２１９】には、トランジスタ２０５（下記【図２１】Ａを参照）の機能について、「配線２１２とノード１３の導通状態を制御する」とか「配線２１２の電位をノード１３に供給するタイミングを制御する」などと説明されている。 ［図：0001399903000016.jpg］ このように、本件特許明細書におけるトランジスタとは、ソース及びドレインを介して接続された２点間（上記例では配線２１２とノード１３）との間の導通状態を制御したり、電位等を供給する機能を有する素子であって、このようにソース及びドレインを介して２点間を接続することで「電気的接続」を実現しているものである。 ウ また、審判事件答弁書別紙答弁の理由１９頁では、甲３発明のトランジスタＴ６の他方の端子（下記図の●（審判注：原文は赤丸）で示した方の端子）とＴ１のゲートの接続関係に関し、間に電源線が介在している場合には、電気的接続に当たらないことを説明した。 ［図：0001399903000017.jpg］ このように、間に電源線を介する場合に、電位や信号（以下「電位等」という。）が伝わらないという点について、若干説明を補足すると以下のとおりとなる。 ［図：0001399903000018.jpg］ 例えば、上記図のような単純な回路を例とする。このスイッチをオンにした時に、Ａの電位等がＢに供給又は伝送されるかを検討する。 まず図２のように、ＡとＢとが通常の配線でつながっている場合、スイッチをオンにすると、Ａの電位等（例えば１５Ｖ）は、Ｂに供給又は伝送され、Ｂも１５Ｖになる。この場合、ＡとＢとは、スイッチを介して電気的に接続されていると言える。 ［図：0001399903000019.jpg］ これに対し、下記図３のように、もしＡとＢとが配線でつながっていなければ当然のことながら、Ａの電位等がＢに供給又は伝送されることはない。この場合、ＡとＢとは、電気的に接続されているとは言えない。 ［図：0001399903000020.jpg］ 本件で問題となっている電源線について検討する。図４Ａのように、ＡとＢとの間に電源線（例えば１０Ｖの電池が接続されているとする）が介在しているとする。電源線とＢとの間には、スイッチ等が介在していないため、Ｂの電位は１０Ｖである。 ［図：0001399903000021.jpg］ 図４Ａの状態から、図４Ｂのようにスイッチをオンすると、Ａには電源線の電位（１０Ｖ）が供給される。一方、電源線の電位（１０Ｖ）は、一定であり、Ｂの電位は１０Ｖのままになるため、Ａの電位（１５Ｖ）がＢに供給されることはない。この場合、ＡとＢとは、電気的に接続されていると言えない。 ［図：0001399903000022.jpg］ このことは、スイッチがオフの時点でのＡの電位等が電源線の電位等よりも低かった場合でも同様である。 電源線は、その名のとおり、電位等を供給する「源」であり、その電位等は変化しない。そのような電源線が間に介在すると、電源線から電位等が供給又は伝送されることはあっても、逆は生じない。そのため、電源線を介してつながっているＡとＢとの間で、互いに電位等を供給又は伝送されることはなく、このような場合には、ＡとＢとは、電気的に接続されているとは言えない。 エ 以上が、審判事件答弁書において明示した電気的接続に当たらない例である。審理事項通知書では、「答弁書で記載されること以外にも例外があるのかも含め」電気的接続について説明することが求められているが、電気的接続の意義は上述のとおり、電位等を伝達しうる関係を意味するので、電位等を伝達することができないような接続関係は、電気的接続には当たらない。 そこで、答弁書に記載した上記２つ以外で、電気的接続に当たらない場合の具体例を挙げるならば例えば容量素子を介在させる場合にも、接続関係によって、電気的接続に当たる場合と当たらない場合とがありうる。 本件特許明細書の【００２７】には「ＸとＹとの電気的な接続を可能とする素子（例えばスイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）がある」と記載されており、容量素子も、配置の態様によっては、電気的な接続を可能とする素子の一つになりうる。 下記図の左のように容量素子が配置されている場合には、ノードＡの電位が変化すると、赤で示したノードＢの電位も変化する。したがって、このような接続関係であればＡとＢとは容量素子を介して電気的に接続されていると言える。 これに対し、下記図の右のような場合には、ノードＢは、スイッチを介して、ノードＣから電位が供給されている。ノードＣの電位に応じて、ノードＢの電位が決まる。このとき、ノードＡの電位は、接地されているため変化せず、容量素子はノードＢの電位を保持しているだけである。また、ノードＢの電位は、ノードＣの電位が伝達されるのであり、ノードＢにノードＡの電位が伝達されるのではない。このような接続関係の場合には、ＣとＢは電気的に接続されているが、ＡとＢは電気的に接続されていないと言える。 ［図：0001399903000023.jpg］ なお、上記図は、容量素子がトランジスタのゲートに接続されている場合の一例を示したが、トランジスタのソースやドレインに、容量素子が追加して設けられた場合にも、適切に電位等を伝達できず、所望の動作をなし得ないような場合などにおいて、電気的接続に当てはまらない場合がある。 このように、【００２７】は、ただ間に素子が介在してもよいということを述べているのではなく、その接続関係によって、素子を介して電位等を伝えることができる場合（電気的接続を可能とする素子が介在している場合）には、電気的接続にあたることを説明したものである。 オ さらに、審理事項通知書では、本件特許発明に関する実施例において、直接接続される以外の「電気的に接続」されるものがあるのかという点についても釈明を求められているので、この点に回答すると、本件特許明細書における、直接接続される以外の電気的接続の例としては、上述した【図２１】Ａにおけるトランジスタ２０５を介した配線２１２とノード１３との電気的接続のほか、【０１４１】には、図９は、図１（Ａ）の回路に、回路１２０を新たに設けた回路であって、回路１２０を介してトランジスタ１０３やトランジスタ１０５のゲートと配線１１３とが電気的に接続されることが説明されている。 ここでは「例えば図９（Ｂ）に示すように、トランジスタ１０３のゲートは、回路１２０を介さずに配線１１３と接続され、トランジスタ１０５のゲートは、回路１２０を介して配線１１３と接続されることが可能である。」と説明されているところ、下記図のとおり、図９（Ｂ）の回路１２０に、例えば図９（Ｄ）に開示されている回路例を適用してみると、抵抗素子及び容量素子を介して、配線１１３とトランジスタ１０５のゲートとが電気的に接続されており、配線１１３とトランジスタ１０３のゲートとは、抵抗素子及び容量素子を介さずに直接接続されていることが理解できる。 ［図：0001399903000024.jpg］ また、図１（Ａ）と図９とで対比させてみると、図１（Ａ）では、配線１１３とトランジスタ１０３、１０５のゲートは直接接続されているが、図９（Ａ）（Ｂ）では、配線１１３とトランジスタ１０３や１０５のゲートの間に回路１２０が設けられており、その回路１２０に図９（Ｃ）（Ｄ）に開示されている回路例を適用してみると、抵抗素子などを介して、電気的に接続されていることが理解できる。」（被請求人陳述要領書７－１５頁） （３）合議体の判断 本件特許発明は、その特許請求の範囲の請求項４に記載のとおり、「半導体装置」に係る発明であって、その発明特定事項は実質的に、複数の信号線及び複数のトランジスタの接続態様を規定することにより、回路構成として特定されたものである。 ここで、本件特許発明において、信号線及びトランジスタの接続態様の規定に用いられている「電気的に接続」との表現については、その文言が示すとおり、特定の信号線とトランジスタの特定の端子との間、もしくは、トランジスタの特定の端子同士の間では、少なくとも、その「接続」を介して、電気信号の授受や電位の相互作用が発生するような態様を指示するものと解すべきであり、そのような解釈によって初めて、本件特許発明が備える回路構成を明確に特定できるといえる。 してみると、例えば、下記の図に示すように、トランジスタのソースとドレインの間は、トランジスタがオン状態であれば、トランジスタのソースとドレインを介した接続によって電気信号の授受や電位の相互作用が発生するといえるから、電気的に接続されているといえる一方、下記の図に示すように、トランジスタのゲートとドレイン（又はソース）を介した接続（以下、「トランジスタのゲートを介する接続」という。）では、ゲートに印加された信号や電位は、ドレイン（又はソース）から出力される信号や電位とは異なるものであるから、そのような接続は電気的に接続とはいえない。 ［図：0001399903000025.jpg］ また、２つの端子が電源線を介して接続されている場合（以下、「電源線を介する接続」という。）には、当該２つの端子に電源線の電位が印加されているのであって、２つの端子の一方の端子から他方の端子に電位や信号が伝達されることはないから、そのような場合も、２つの端子が電気的に接続されているとはいえない。例えば、下図のようにＡ端子とＢ端子が常に一定の電位である電源線（例えば、アース）を介して接続されている場合には、Ａ端子の電位を５Ｖと１０Ｖに交互に変動させようとしても、Ａ端子の電位は常に０Ｖに固定されるのであってこれを変化させることはできず、また、同様に電源線に接続されているＢ端子の電位も常に０Ｖに固定されていて、これも変化することはないから、Ａ端子からＢ端子へ電位や信号を伝達することは不可能である。 ［図：0001399903000026.jpg］ これに対し、請求人は、本件特許の明細書の段落【００２７】の「ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）が、ＸとＹとの間に１個以上接続されることが可能である。」との記載を根拠に、例えば、甲２の図８における信号線ＣＬＫ１と、Ｎ９トランジスタのソースまたはドレインとが、電気的に接続されている旨主張するが、両者の間には、Ｎ５トランジスタが介在しており、信号線ＣＬＫ１はＮ５トランジスタのゲートと、Ｎ９トランジスタのソースまたはドレインはＮ５トランジスタのソースまたはドレインと、それぞれ接続されているのであって、信号線ＣＬＫ１上に電位として生じる電気信号そのものが、Ｎ９トランジスタのソースまたはドレイン端子の状態に作用するような接続態様を構成していないことは明らかであるから、「電気的に接続」との表現について、請求人の主張する解釈は、採用することができない。 また、本件特許発明のトランジスタと、本件特許の明細書の実施例におけるトランジスタの対応関係に関して、本件特許の審査過程で提出された早期審査の事情説明書（甲７）では、「第２のトランジスタ」が「トランジスタ２０２」に対応し、「第３のトランジスタ」が「トランジスタ２０５」に対応するものとしているが、仮にそうであるとすると、本件特許発明の構成Ｉは、トランジスタ２０５のゲートが、トランジスタ２０６のソース（又はドレイン）・ゲート間を介して第２のクロック信号線１１３に接続されるものとなり（上記（１）オに引用した弁駁書９頁の上側の図の緑色の線を参照。）、また、構成Ｎは、トランジスタ１０２のソースが電源線１１５、トランジスタ２０４のソース・ドレイン間、トランジスタ２０６のソース（又はドレイン）・ゲート間を介してトランジスタ２０２のゲートに接続されるものとなり（上記（１）オに引用した弁駁書９頁の下側の図の緑色の線を参照。）、いずれも「トランジスタのゲートを介する接続」を含むものであり、さらに、構成Ｎに関しては「電源線を介する接続」も含むものであるから、これらの接続経路を介して所定の電位や信号が伝達されているとは認められない。 これに対して、被請求人が陳述要領書で記載する、「第２のトランジスタ」が「トランジスタ２０１」に対応し、「第３のトランジスタ」が「トランジスタ２０６」に対応するものであるとすると、構成Ｉ、Ｎに対応する実施例他の記載は、「トランジスタのゲートを介する接続」や「電源線を介する接続」を含むものではない。そうすると、本件特許の明細書に接した当業者であれば、被請求人が陳述要領書で記載する対応関係であったと理解するのが自然であるから、本件特許発明の「第２のトランジスタ」及び「第３のトランジスタ」と、本件特許の明細書の実施例におけるトランジスタの対応関係については、早期審査の事情説明書には誤記があり、被請求人が陳述要領書で記載する対応関係であったと認められ、本件特許の図２７（但し、構成Ｍに対応する記載は図７（Ｃ）の記載に基づいて青線で付加した。）をもとに、本件特許発明の「第１のトランジスタ」～「第６のトランジスタ」を「Ａ１」～「Ａ６」として重ねて記載すると以下の図のような対応関係となる。 ［図：0001399903000027.jpg］ そして、この誤記が訂正された、本件特許発明に対応する実施例の記載においては、 「トランジスタ２０３」（「第１のトランジスタ」）のソース又はドレインの一方は、「配線１１２」（「第１のクロック信号線」）と直接接続され（構成Ｃ）、 「トランジスタ２０３」（「第１のトランジスタ」）のソース又はドレインの他方は、「配線２１１」（「第２のゲート信号線」）と直接接続され（構成Ｄ）、 「トランジスタ２０１」（「第２のトランジスタ」）のソース又はドレインの一方は、「配線１１５」（「電源線」）と直接接続され（構成Ｅ）、 「トランジスタ２０１」（「第２のトランジスタ」）のソース又はドレインの他方は、「配線２１１」（「第２のゲート信号線」）と直接接続され（構成Ｆ）、 「トランジスタ２０６」（前記第３のトランジスタのソース又はドレインの一方は、「配線２１２」（「第１のゲート信号線」）と直接接続され（構成Ｇ）、 「トランジスタ２０６」（「第３のトランジスタ」）のソース又はドレインの他方は、「トランジスタ２０３」（「第１のトランジスタ」）のゲートと直接接続され（構成Ｈ）、 「トランジスタ２０６」（「第３のトランジスタ」）のゲートは、「配線１１３」（「第２のクロック信号線」）と直接接続され（構成Ｉ）、 「トランジスタ２０４」（「第４のトランジスタ」）のソース又はドレインの一方は、「配線１１５」（「電源線」）と直接接続され（構成Ｊ）、 「トランジスタ２０４」（「第４のトランジスタ」）のソース又はドレインの他方は、「トランジスタ２０３」（「第１のトランジスタ」）のゲートと直接接続され（構成Ｋ）、 「トランジスタ２０４」（「第４のトランジスタ」）のゲートは、「トランジスタ２０１」（「第２のトランジスタ」）のゲートと直接接続され（構成Ｌ）、 「トランジスタ１０２」（「第５のトランジスタ」）のソース又はドレインの一方は、「配線１１３」（「第２のクロック信号線」）と直接接続され（構成Ｍ）、 「トランジスタ１０２」（「第５のトランジスタ」）のソース又はドレインの他方は、「トランジスタ２０１」（「「第２のトランジスタ」」のゲートと直接接続され（構成Ｎ）、 「トランジスタ１０２」（「第５のトランジスタ」）のゲートは、「トランジスタ２０３」（「第１のトランジスタ」）のゲートと直接接続され（構成Ｏ）、 「トランジスタ１０３」（「第６のトランジスタ」）のソース又はドレインの一方は、「トランジスタ２０１」（「第２のトランジスタ」）のゲートと直接接続され（構成Ｐ）、 「トランジスタ１０３」（「第６のトランジスタ」）のゲートは、「配線１１３」（「第２のクロック信号線」）と直接接続される（構成Ｑ）、 ものであり、いずれも、「トランジスタのゲートを介する接続」でも、「電源線を介する接続」でもなく、トランジスタの端子に対して信号線が伝達する信号が入力し、電源線の電位が作用し、また、トランジスタの端子間では信号が伝達されるものとなっている。 したがって、本件特許発明において、トランジスタの端子（ソース、ドレイン、ゲート）と、信号線あるいは電源線とが「電気的に接続」される態様、ならびに、他のトランジスタの端子と「電気的に接続」される態様とは、トランジスタの端子と接続先との間に他の素子が介在する場合であっても、トランジスタの端子に対して信号線が伝達する信号が入力し、電源線の電位が作用し、また、トランジスタの端子間で信号が伝達されるものをいい、例えば、「トランジスタのゲートを介する接続」や、「電源線を介する接続」は、「電気的に接続」には含まれないものと判断する。 ２ 甲第２号証の図８、及び甲第４号証のＦＩＧ．１０について また、本件無効審判においては、甲第２号証の図８（以下、「甲２図８」ともいう。）、及び甲第４号証のＦＩＧ．１０の解釈にも争いがあり、その解釈は、甲第２号証及び甲第４号証に記載された事項の認定の前提となることから、甲第２号証の図８、及び甲第４号証のＦＩＧ．１０について検討する。 （１）甲第２号証の図８について ア 被請求人の主張 被請求人は答弁書において次のとおり主張している。 「１ 図８の誤記 （１）甲２の図８ 甲２には、図８として以下の図が掲載されている。 ［図：0001399903000028.jpg］ この図８を見ると、当業者であれば、一見して誤りであることが理解できる点がいくつかある。 例えば、トランジスタＮ４及びＮ６のソース（下記図の赤色で示した端子）及びゲートがいずれも第２電源電圧ＶＳＳと接続されており、同電位に固定されている。 ［図：0001399903000029.jpg］ トランジスタは、ゲート電位（ＶＧ）とソース電位（Ｖｓ）との電位差（ＶＧＳ）が変化し、トランジスタの閾値（Ｖｔｈ）を超えると電流が流れる（オフからオンに切り替わる）ものであるため、甲２の図８のトランジスタＮ４、Ｎ６のようにＶＧＳが０Ｖで固定されてしまえば、これらのトランジスタはオンすることがなくなり、トランジスタの意味をなさなくなってしまう。 また、トランジスタＮ７及びＮ９のソース及びドレインを見ると、その双方が第２電源電圧ＶＳＳと接続されており、同電位に固定されている。 ［図：0001399903000030.jpg］ これでは、トランジスタＮ７やＮ９をオン／オフしてもソースとドレインの電位が変化しないのであり、トランジスタを設ける意味がない。 このように、甲２の図８は、当業者から見ると一見して誤りであることが理解でき、結論を先に述べると、以下のとおりが正しい（赤の破線で囲った箇所の配線がない）。 ［図：0001399903000031.jpg］ 」（答弁書７－９頁） イ 請求人の主張 請求人は弁駁書において次のとおり主張している。 「１「１ 図８の誤記」（７頁）について 被請求人は、甲２の図８について誤りがあると主張する（７頁８～９行）。その根拠の一つとして、被請求人は、トランジスタＮ４及びＮ６のソース及びゲートが同電位に固定されているため、「甲２の図８のトランジスタＮ４、Ｎ６のようにＶＧＳが０Ｖで固定されてしまえば、これらのトランジスタはオンすることがなくな（る）」と主張する。 しかしながら、トランジスタがオンできるかどうかは、ゲートの電位がその閾値に達するかどうかにかかっているのであるから、被請求人の主張は誤っている。さらに、本件明細書のトランジスタ１０４は、ゲートとソースが直接接続されているため（下記図１（Ａ）参照）、トランジスタ１０４は、ＶＧＳが０Ｖで固定されていることになる。 ［図：0001399903000032.jpg］ そうすると、仮に、被請求人の上記主張を前提とすると、本件明細書のトランジスタ１０４もオンすることができなくなるのであり、本件明細書の記載に基づき当業者が、本件発明を容易に実施することもできなくなる（本件発明には、実施可能要件違反があることとなる）。 また、被請求人は、「トランジスタＮ７及びＮ９のソース及びドレインを見ると、その双方が第２電源電圧ＶＳＳと接続されており、同電位に固定されている。これでは、トランジスタＮ７やＮ９をオン／オフしてもソースとドレインの電位が変化しないのであり、トランジスタを設ける意味がない」と主張する（８頁５～９行）。 被請求人の当該主張の要点は、トランジスタをオンにしたとき、ソース電位とドレイン電位が変化するはずで、そうでなければトランジスタの意味がないということになる。 しかしながら、当業者は、トランジスタは、電気信号がソースとドレインに電位変化を発生させるように設定されているとは考えない。ソースとドレインの電位が同じであることは現実に存在する。したがって、「トランジスタをオンにしたとき、そのソース電位とドレイン電位が変わるはずで、そうでなければトランジスタの意味がない」という被請求人の主張は誤りである。 以上のとおり、被請求人の主張が誤っていることは明らかであり、万が一、被請求人の主張が正しいのであれば、本件発明には、実施可能要件違反があることとなる。 被請求人は、「甲２の図８は、当業者から見ると一見して誤りであることが理解でき、結論を先に述べると、以下のとおりが正しい」（８頁１１～１２行）と述べて、「正しい図８」なるものを示している（９頁）。 しかしながら、被請求人の主張する正しい図８（９頁）は、甲２の図８に誤記があるという被請求人の主張に基づいているが、当該被請求人の主張が誤ったものであることは、上述したとおりである。また、被請求人の「正しい図８」を裏付ける記載は、甲２には一切記載されていない。 したがって、被請求人の主張する「正しい図８」（９頁）は、誤っている。」（弁駁書３－５頁） また、請求人は、請求人陳述要領書において次のとおり主張している。 「第１ 「（２）無効理由１について」（３頁）について １「ウ 請求人に対して」（５頁）について 審判合議体は、甲２図８及び甲４図１０について、誤記であるとの見解を示されています。 しかしながら、本件における図を誤記であるとした場合、図における構成をどのように訂正すべきかが明確ではありません。したがって、先行技術文献における明らかな誤記ではない以上、不明確な訂正をするべきではなく、先行技術文献に記載された内容をそのまま引用発明として認定するべきです。しかも、客観的には、甲２及び甲４において、それぞれ、課題解決手段としての構成が図に開示されている以上、当該図に触れた当業者は、当該構成を実施し得るといえます。 また、特許法の観点からは、課題解決手段としての構成が開示されている以上、発明者の誤記であるかどうかとは関係がないといえます。特許出願人が、意図的に冗長なことや曖昧なことを明細書に記載することは、よくあることです。明白な誤記ではない以上、先行技術文献に開示されている構成を引用発明として認定するべきです。」（請求人陳述要領書３頁） ウ 合議体の判断 甲第２号証の明細書の記載（特に、下記３（１）ア（ソ）の記載）によれば、第２ノード（ＱＢ）は「Ｎ５トランジスタ」によって充電されるものであるが、甲２図８のように第２ノード（ＱＢ）と放電の電位である第２電源電圧（ＶＳＳ）線とが直接接続されていると、第２ノード（ＱＢ）の電位は第２電源電圧（ＶＳＳ）と常に等しくなる（放電される）ことから、充電ができなくなってしまうことは明らかである。 また、ＭＯＳ薄膜トランジスタが、ゲート、ソース、ドレインを有し、ゲート・ソース間の電圧がしきい値の電圧を超えることで動作（オン）することは技術常識（必要であれば、特開２００８－３４８２６号公報（特に、段落【００３６】、【００４４】等参照）、特開２００７－１５６４２０号公報（特に、段落【００３３】、【００４０】等参照）等参照。）である。 そして、甲第２号証の下記３（１）ア（セ）には、「Ｎ１トランジスタ」～「Ｎ９トランジスタ」がＮＭＯＳ薄膜トランジスタであることが記載されている。 そうすると、甲２図８において、Ｎ４トランジスタ及びＮ６トランジスタのソースとゲートが直接接続されているとすると、ソースとゲートは常に同電位であって、ゲート・ソース間の電圧はゼロであり、しきい値の電圧を超えることはなく、Ｎ４トランジスタ及びＮ６トランジスタはオンすることができなくなってしまうことは明らかである。この点に関して、請求人は、本件明細書のトランジスタ１０４も、ゲートとソースが直接接続されてＶＧＳが０Ｖで固定されている旨を主張しているが、本件明細書の図１（Ａ）のトランジスタ１０４の記載は、ドレインとゲートが接続されているものと認められ、ゲートとソースが直接接続されているものとは認められない。 してみると、甲第２号証の図８の下記の部分（赤線部分）の接続に関して、直接接続されていないことは明らかである。 したがって、この部分の接続に関しては直接接続されていないものとして判断する。 ［図：0001399903000033.jpg］ （２）甲第４号証のＦＩＧ．１０について ア 被請求人の主張 被請求人は答弁書において次のとおり主張している。 「（イ）トランジスタＴ６はＣＫＢと接続されていない 加えて、請求人は、甲４文献記載のトランジスタＴ６のソースが第２クロック信号ＣＫＢの信号線と電気的に接続されていると主張した上で、トランジスタＴ６が本件特許発明の「第５のトランジスタ」に、第２クロック信号ＣＫＢの信号線が同「第２のクロック信号線」に、それぞれ相当し、甲４には本件特許発明の構成要件Ｍに相当する構成が開示されていると主張する（審判請求書７４、７５頁）。しかし、その根拠として挙げる甲４のＦＩＧ．１０には誤記があり、トランジスタＴ６は、ＣＫＢとは接続されていない。 すなわち、甲４のＦＩＧ．１０はその審査過程で、出願人から、クロック信号線であるＣＫＢと電源線であるＶＯＦＦとが接続されてしまっており、そのままでは動作しないことは、当業者から見て明らかであるとして誤記の訂正が行われている（乙１）。 正しいＦＩＧ．１０は以下のとおりであり、そこではトランジスタＴ６は、ＣＫＢとは接続されていない。 ［図：0001399903000034.jpg］ 」（答弁書１５－１６頁） イ 請求人の主張 請求人は弁駁書において次のとおり主張している。 「イ 甲４との組み合わせについて ・・・中略・・・ また、被請求人は、甲４のトランジスタＴ６はＣＫＢと接続されていないと主張し、甲４の図１０について、甲４の審査過程で誤記の訂正がなされたと主張する（１７頁１３～１５行）。 しかしながら、先行技術文献については、当業者が、当該先行技術文献に記載されている事項から技術内容をどのように理解するかを検討するべきであり、当該先行技術文献の頒布後の事情（審査過程等を含む）を考慮するべきではない。むしろ、甲４文献に触れた当業者は、ＶｏｆｆとＣＫＢが同じ電位であれば接続は可能であると理解する。」（弁駁書１３頁） また、請求人は、請求人陳述要領書において次のとおり主張している。 「第１ 「（２）無効理由１について」（３頁）について １「ウ 請求人に対して」（５頁）について 審判合議体は、甲２図８及び甲４図１０について、誤記であるとの見解を示されています。 しかしながら、本件における図を誤記であるとした場合、図における構成をどのように訂正すべきかが明確ではありません。したがって、先行技術文献における明らかな誤記ではない以上、不明確な訂正をするべきではなく、先行技術文献に記載された内容をそのまま引用発明として認定するべきです。しかも、客観的には、甲２及び甲４において、それぞれ、課題解決手段としての構成が図に開示されている以上、当該図に触れた当業者は、当該構成を実施し得るといえます。 また、特許法の観点からは、課題解決手段としての構成が開示されている以上、発明者の誤記であるかどうかとは関係がないといえます。特許出願人が、意図的に冗長なことや曖昧なことを明細書に記載することは、よくあることです。明白な誤記ではない以上、先行技術文献に開示されている構成を引用発明として認定するべきです。」（請求人陳述要領書３頁） ウ 合議体の判断 甲第４号証のＦＩＧ．１０の記載では、第２クロック信号ＣＫＢの信号線と第１電圧ＶＯＦＦの電源線とが接続されてしまっているが、ＣＫＢの信号線とＶＯＦＦの電源線が接続されてしまうと、第４トランジスタＴ４、第９トランジスタＴ９のゲートには第１電圧ＶＯＦＦが供給されてしまい、第２クロック信号ＣＫＢが入力されないことは明らかであるが、甲第４号証の段落[0136]には、第４トランジスタＴ４及び第９トランジスタＴ９のゲートには、第２クロック信号ＣＫＢが入力されることが記載されており、甲第４号証のＦＩＧ．１０の記載は、この記載と矛盾するものである。 そして、第２クロック信号ＣＫＢの信号線と第１電圧ＶＯＦＦの電源線とが接続されていなければ、第４トランジスタＴ４、第９トランジスタＴ９のゲートには第２クロック信号ＣＫＢが入力できることは明らかである。 したがって、合議体は、甲第４号証のＦＩＧ．１０において、第２クロック信号ＣＫＢの信号線と第１電圧ＶＯＦＦの電源線とが接続されていることは明白な誤記であって、両者は接続されていないものと判断する。 なおこのことは、米国特許商標局の審査過程で、答弁書ｐ．１８のＦＩＧ．１０に示す誤記の訂正がなされたことからも証左される（乙１、米国特許公報US.8605027.B2）。 ３ 各甲号証に記載された事項及び発明 （１）甲第２号証に記載された事項及び甲２発明 ア 甲第２号証に記載された事項 甲第２号証には、以下の事項が記載されている。（下線は当審で付加。以下同様。） ［図：0001399903000035.jpg］ ［図：0001399903000036.jpg］ ［図：0001399903000037.jpg］ ［図：0001399903000038.jpg］ ［図：0001399903000039.jpg］ ［図：0001399903000040.jpg］ ［図：0001399903000041.jpg］ ［図：0001399903000042.jpg］ ［図：0001399903000043.jpg］ ［図：0001399903000044.jpg］ ［図：0001399903000045.jpg］ ［図：0001399903000046.jpg］ ［図：0001399903000047.jpg］ イ 甲２発明 上記アの記載事項（ア）～（チ）から、甲第２号証には、次の事項が記載されているといえる。 （ア）上記ア（イ）には、“ゲート駆動回路であるシフトレジスタを用いた液晶表示装置”が記載されている。 （イ）上記ア（カ）には、“図８はシフトレジスタのＮ番目のステージ回路”であることが記載され、また、上記ア（ク）、（ス）の記載と図８（上記ア（チ））から、“ステージ回路は、第１プルアップスイッチング部（１０）、駆動信号出力スイッチ（２０）、第２プルアップスイッチ（３０）、第１プルダウンスイッチング部（４０）、第２プルダウンスイッチ（５０）、第３プルアップスイッチ（６０）、第３プルダウンスイッチ（７０）を備え”ることが看取できる。 さらに、上記ア（キ）には、“ステージ回路に、第１電源電圧（ＶＤＤ）及び第２電源電圧（ＶＳＳ）と、お互いに位相が反対である第１クロック（ＣＬＫ１）及び第２クロック（ＣＬＫ２）と、前段（Ｎ－１）番目のステージの出力信号である開始信号（Ｖｓｔ）と、が入力される”ことが記載されている。 してみると、甲第２号証には、“シフトレジスタのＮ番目のステージ回路は、第１プルアップスイッチング部（１０）、駆動信号出力スイッチ（２０）、第２プルアップスイッチ（３０）、第１プルダウンスイッチング部（４０）、第２プルダウンスイッチ（５０）、第３プルアップスイッチ（６０）、第３プルダウンスイッチ（７０）を備え、また、第１電源電圧（ＶＤＤ）及び第２電源電圧（ＶＳＳ）と、お互いに位相が反対である第１クロック（ＣＬＫ１）及び第２クロック（ＣＬＫ２）と、前段（Ｎ－１）番目のステージの出力信号である開始信号（Ｖｓｔ）と、が入力される”ことが記載されているといえる。 （ウ）上記ア（セ）には、“各スイッチのトランジスタはすべて非晶質シリコン（ａ－Ｓｉ）を用いたＮＭＯＳ薄膜トランジスタであ”ることが記載されている。 （エ）上記ア（ク）の記載と図８（上記ア（チ））より、“第１プルアップスイッチング部（１０）は、第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）と、第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）とで構成され、第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）のドレイン及びゲートが開始信号（Ｖｓｔ）線に直接接続され、第１ＮＭＯＳプルアップ スイッチング素子（Ｎ１）のソースと第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のドレインが直接接続され、第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のソースに第１ノード（Ｑ）が直接接続され、第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のゲートに第１クロック信号（ＣＬＫ１）線が直接接続されるものであ”ることが看取できる。 また、上記ア（ク）には、“第１プルアップスイッチング部（１０）は、入力される第１クロック信号（ＣＬＫ１）または開始信号（Ｖｓｔ）に応答して第１ノード（Ｑ）を充電させて駆動信号出力スイッチ（２０）を駆動させるものであ”ることが記載されている。 してみると、甲第２号証には、“第１プルアップスイッチング部（１０）は、第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）と、第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）とで構成され、第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）のドレイン及びゲートが開始信号（Ｖｓｔ）線に直接接続され、第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）のソースと第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のドレインが直接接続され、第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のソースに第１ノード（Ｑ）が直接接続され、第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のゲートに第１クロック信号（ＣＬＫ１）線が直接接続されるものであり、入力される第１クロック信号（ＣＬＫ１）または開始信号（Ｖｓｔ）に応答して第１ノード（Ｑ）を充電させて駆動信号出力スイッチ（２０）を駆動させるものであ”ることが記載されているといえる。 （オ） 上記ア（ク）の記載と図８（上記ア（チ））より、“駆動信号出力スイッチ（２０）は、Ｎ３トランジスタ（Ｎ３）であって、ドレインが第２クロック信号（ＣＬＫ２）線に直接接続され、ソースがゲート駆動信号｛（Ｎ）＿ｏｕｔ｝の出力線に直接接続され、ゲートが第１ノード（Ｑ）に直接接続されるものであ”ることが看取できる。 また、上記ア（ク）には、“駆動信号出力スイッチ（２０）は、第１ノード（Ｑ）を充電してオン（ｏｎ）状態に転換することによって駆動され、入力された第２クロック信号（ＣＬＫ２）を用いたゲート駆動信号｛（Ｎ）＿ｏｕｔ｝を出力するものであ”ることが記載されている。 （カ）上記ア（コ）の記載と図８（上記ア（チ））より、“第２プルアップスイッチ（３０）は、Ｎ５トランジスタ（Ｎ５）であって、ドレインが第１電源電圧（ＶＤＤ）線に直接接続され、ソースが第２ノード（ＱＢ）に直接接続され、ゲートが第１クロック信号（ＣＬＫ１）線に直接接続されるものであ”ることが看取できる。 また、上記ア（ケ）には、“第２プルアップスイッチ（３０）は、前記第１プルアップスイッチング部（１０）のオン／オフ状態と関係なく、第１クロック信号（ＣＬＫ１）と第１電源電圧（ＶＤＤ）に応答し、駆動されるものであ”ることが記載されている。 （キ）図８（上記ア（チ））より、“第１プルダウンスイッチング部（４０）は、Ｎ４トランジスタ（Ｎ４）とＮ６トランジスタ（Ｎ６）で構成され、Ｎ４トランジスタ（Ｎ４）のドレインがゲート駆動信号｛（Ｎ）＿ｏｕｔ｝の出力線に直接接続され、Ｎ４トランジスタ（Ｎ４）のソースが第２電源電圧（ＶＳＳ）線に直接接続され、Ｎ４トランジスタ（Ｎ４）のゲートがＮ６トランジスタ（Ｎ６）のゲートに直接接続され、さらに、第２ノード（ＱＢ）に接続されており、Ｎ６トランジスタ（Ｎ６）のドレインが第１ノード（Ｑ）に直接接続され、Ｎ６トランジスタ（Ｎ６）のソースが第２電源電圧（ＶＳＳ）線に直接接続されるものであ”ることが看取できる。 また、上記ア（コ）には、“第１プルダウンスイッチング部（４０）は、第２プルアップスイッチ（３０）と第２ノード（ＱＢ）を形成し、前記第２プルアップスイッチ（３０）の出力に応答して接続された第１ノード（Ｑ）を放電させるものであ”ることが記載されている。 （ク）図８（上記ア（チ））より、“第２プルダウンスイッチ（５０）は、Ｎ７トランジスタ（Ｎ７）であって、ドレインが第２ノード（ＱＢ）に直接接続され、ソースが第２電源電圧（ＶＳＳ）線に直接接続され、ゲートが開始信号（Ｖｓｔ）線に直接接続されるものであ”ることが看取できる。 また、上記ア（サ）には、“第２プルダウンスイッチ（５０）は、前記開始信号（Ｖｓｔ）によって駆動され、第２プルアップスイッチ（３０）の信号により接続された第２ノード（ＱＢ）を放電するものであ”ることが記載されている。 （ケ）図８（上記ア（チ））より、“第３プルアップスイッチ（６０）は、Ｎ８トランジスタ（Ｎ８）であって、ドレインが第１ノード（Ｑ）に直接接続され、ソースが第２電源電圧（ＶＳＳ）線に直接接続され、ゲートが次段ステージの出力｛（Ｎ＋１）＿ｏｕｔ｝線に直接接続されるものであ”ることが看取できる。 また、上記ア（シ）には、“第３プルアップスイッチ（６０）は、次段ステージの出力｛（Ｎ＋１）＿ｏｕｔ｝が入力されて駆動され、接続された第１ノード（Ｑ）の放電を行うものであ”ることが記載されている。 （コ）図８（上記ア（チ））より、“第３プルダウンスイッチ（７０）は、Ｎ９トランジスタ（Ｎ９）であって、ドレインが第２ノード（ＱＢ）に直接接続され、ソースが第２電源電圧（ＶＳＳ）線に直接接続され、ゲートが第１ノード（Ｑ）に直接接続されるものであ”ることが看取できる。 また、上記ア（ス）には、“第３プルダウンスイッチ（７０）は、前記第１プルアップスイッチング部（１０）による第１ノード（Ｑ）の充電により動作し、前記第２ノード（ＱＢ）を放電させるものであ”ることが記載されている。 （サ）なお、請求人は、本件特許発明の構成Ｎに対応する甲第２号証の構成として、次のとおり主張している。 「（１４）構成要件Ｎ（「前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、」）に対応する構成 上記○５（審判注：原文は丸数字）及び○７（審判注：原文は丸数字）のとおり、Ｎ９トランジスタのソース又はドレインの他方は、Ｎ４トランジスタのゲートと電気的に接続されている（下記参照）。 ［図：0001399903000048.jpg］ したがって、甲２発明は、以下の構成を有する。 ｎ Ｎ９トランジスタのソース又はドレインの他方は、前記Ｎ４トランジスタのゲートと電気的に接続されている 」（請求書３９頁） しかしながら、このＮ９トランジスタのソース又はドレインの他方と、Ｎ４トランジスタのゲートの接続は、上記１（２）で検討した図８の誤記の部分を含むものであって、直接は接続されておらず、仮に、誤記の部分が接続されているとしても、第２電源電圧（ＶＳＳ）を介するものであって、「電源線を介する接続」を含むものであるから、上記１の意味において電気的に接続されているとはいえず、請求人の主張するこの「構成ｎ」は採用しないものとした。 （但し、上記「（キ）」及び「（コ）」で検討したとおり、Ｎ９トランジスタのソース又はドレインの一方であるドレインと、Ｎ４トランジスタのゲートは、第２ノード（ＱＢ）を経由して直接接続されているとはいえる。） （シ）以上、（ア）～（サ）の検討から、甲第２号証には次の発明（以下、「甲２発明」という。）が記載されているといえる。 「ゲート駆動回路であるシフトレジスタを用いた液晶表示装置であって、 シフトレジスタのＮ番目のステージ回路は、第１プルアップスイッチング部（１０）、駆動信号出力スイッチ（２０）、第２プルアップスイッチ（３０）、第１プルダウンスイッチング部（４０）、第２プルダウンスイッチ（５０）、第３プルアップスイッチ（６０）、第３プルダウンスイッチ（７０）を備え、また、第１電源電圧（ＶＤＤ）及び第２電源電圧（ＶＳＳ）と、お互いに位相が反対である第１クロック（ＣＬＫ１）及び第２クロック（ＣＬＫ２）と、前段（Ｎ－１）番目のステージの出力信号である開始信号（Ｖｓｔ）と、が入力されるものであって、 各スイッチのトランジスタはすべて非晶質シリコン（ａ－Ｓｉ）を用いたＮＭＯＳ薄膜トランジスタであって、 第１プルアップスイッチング部（１０）は、第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）と、第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）とで構成され、第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）のドレイン及びゲートが開始信号（Ｖｓｔ）線に直接接続され、第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）のソースと第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のドレインが直接接続され、第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のソースに第１ノード（Ｑ）が直接接続され、第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のゲートに第１クロック信号（ＣＬＫ１）線が直接接続されるものであり、入力される第１クロック信号（ＣＬＫ１）または開始信号（Ｖｓｔ）に応答して第１ノード（Ｑ）を充電させて駆動信号出力スイッチ（２０）を駆動させるものであって、 駆動信号出力スイッチ（２０）は、Ｎ３トランジスタ（Ｎ３）であって、ドレインが第２クロック信号（ＣＬＫ２）線に直接接続され、ソースがゲート駆動信号｛（Ｎ）＿ｏｕｔ｝の出力線に直接接続され、ゲートが第１ノード（Ｑ）に直接接続されるものであり、第１ノード（Ｑ）を充電してオン（ｏｎ）状態に転換することによって駆動され、入力された第２クロック信号（ＣＬＫ２）を用いたゲート駆動信号｛（Ｎ）＿ｏｕｔ｝を出力するものであって、 第２プルアップスイッチ（３０）は、Ｎ５トランジスタ（Ｎ５）であって、ドレインが第１電源電圧（ＶＤＤ）線に直接接続され、ソースが第２ノード（ＱＢ）に直接接続され、ゲートが第１クロック信号（ＣＬＫ１）線に直接接続されるものであり、前記第１プルアップスイッチング部（１０）のオン／オフ状態と関係なく、第１クロック信号（ＣＬＫ１）と第１電源電圧（ＶＤＤ）に応答し、駆動されるものであって、 第１プルダウンスイッチング部（４０）は、Ｎ４トランジスタ（Ｎ４）とＮ６トランジスタ（Ｎ６）で構成され、Ｎ４トランジスタ（Ｎ４）のドレインがゲート駆動信号｛（Ｎ）＿ｏｕｔ｝の出力線に直接接続され、Ｎ４トランジスタ（Ｎ４）のソースが第２電源電圧（ＶＳＳ）線に直接接続され、Ｎ４トランジスタ（Ｎ４）のゲートがＮ６トランジスタ（Ｎ６）のゲートに直接接続され、さらに、第２ノード（ＱＢ）に接続されており、Ｎ６トランジスタ（Ｎ６）のドレインが第１ノード（Ｑ）に直接接続され、Ｎ６トランジスタ（Ｎ６）のソースが第２電源電圧（ＶＳＳ）線に直接接続されるものであり、第２プルアップスイッチ（３０）と第２ノード（ＱＢ）を形成し、前記第２プルアップスイッチ（３０）の出力に応答して接続された第１ノード（Ｑ）を放電させるものであり、 第２プルダウンスイッチ（５０）は、Ｎ７トランジスタ（Ｎ７）であって、ドレインが第２ノード（ＱＢ）に直接接続され、ソースが第２電源電圧（ＶＳＳ）線に直接接続され、ゲートが開始信号（Ｖｓｔ）線に直接接続されるものであり、前記開始信号（Ｖｓｔ）によって駆動され、第２プルアップスイッチ（３０）の信号により接続された第２ノード（ＱＢ）を放電するものであり、 第３プルアップスイッチ（６０）は、Ｎ８トランジスタ（Ｎ８）であって、ドレインが第１ノード（Ｑ）に直接接続され、ソースが第２電源電圧（ＶＳＳ）線に直接接続され、ゲートが次段ステージの出力｛（Ｎ＋１）＿ｏｕｔ｝線に直接接続されるものであり、次段ステージの出力｛（Ｎ＋１）＿ｏｕｔ｝が入力されて駆動され、接続された第１ノード（Ｑ）の放電を行うものであり、 第３プルダウンスイッチ（７０）は、Ｎ９トランジスタ（Ｎ９）であって、ドレインが第２ノード（ＱＢ）に直接接続され、ソースが第２電源電圧（ＶＳＳ）線に直接接続され、ゲートが第１ノード（Ｑ）に直接接続されるものであり、前記第１プルアップスイッチング部（１０）による第１ノード（Ｑ）の充電により動作し、前記第２ノード（ＱＢ）を放電させるものである、 液晶表示装置。」 （２）甲第３号証に記載された事項及び甲３発明 ア 甲第３号証に記載された事項 甲第３号証には、以下の事項が記載されている。 （ア）「【技術分野】 【０００１】 本発明はシフトレジスタ及びこれを備える表示装置に関し、特に、寄生容量の影響を殆ど受けないゲート出力を生成するシフトレジスタ及びこれを備える表示装置に関する。 【背景技術】 【０００２】 近年、重くて大きい陰極線管（ＣＲＴ）の代わり有機発光表示装置（ＯＬＥＤ）、プラズマ表示装置（ＰＤＰ）、液晶表示装置（ＬＣＤ）のような平板表示装置が盛んに開発されている。 ＰＤＰは、気体放電により生じるプラズマを利用して文字及び画像を表示する装置であり、有機発光表示装置は、特定有機物または高分子等の電界発光を利用して文字及び画像を表示する。液晶表示装置は、二つの表示板の間に挟持された液晶層に電場を印加し、この電場の強さを調節して、液晶層を通過する光の透過率を調節することで所望の画像を得る。 【０００３】 この中で特に、携帯電話機などに採用される中小型表示装置として外部と内部にそれぞれ表示板部を備えたデュアル表示装置の開発が進められている。 このデュアル表示装置は、内部に装着される主表示板部、外部に装着される副表示板部、外部からの入力信号を伝達する配線が設けられた駆動フレキシブル印刷回路基板（ＦＰＣ）、主表示板部と副表示板部を接続する補助ＦＰＣ、並びにこれらを制御するための統合チップを備える。 【０００４】 デュアル表示装置のうち、例えば、液晶表示装置と有機発光表示装置は、スイッチング素子を有する画素と表示信号線を有する表示板、並びに表示信号線のうちゲート線にゲートオン電圧とゲートオフ電圧を送出して、画素のスイッチング素子を導通又は非導通の少なくとも一方を行うゲート駆動部と、表示信号線のうちのデータ線にデータ電圧を送出して、導通したスイッチング素子を通じて画素に印加するデータ駆動部を備え、統合チップは、主表示板部と副表示板部のゲート駆動部とデータ駆動部を制御するための制御信号及び駆動信号を生成し、主に主表示板部にＣＯＧ（ｃｈｉｐ ｏｎ ｇｌａｓｓ）形態で装着されている。 【０００５】 一方、このような中小型表示装置は勿論、大型表示装置において、コスト節減などのためにゲート駆動部が画素のスイッチング素子と同一の工程で形成され表示板部に集積される場合がある。 ゲート駆動部は実質的にシフトレジスタとして、互いに接続され、一列に配列されている複数のステージを含み、第１ステージが走査開始信号の印加を受けてゲート出力を送出すると同時に、次のステージにキャリー出力（ｃａｒｒｙ ｏｕｔｐｕｔ）を送出して順次にゲート出力を生成する。このようなキャリー出力はゲート出力を使用することもできる。 各ステージは、複数のＮＭＯＳまたはＰＭＯＳトランジスタと少なくとも一つのキャパシタを含んで構成されており、位相差が９０゜乃至１８０゜である複数のクロック信号に同期してゲート出力を生成する。 【０００６】 この時、トランジスタが非晶質シリコンからなる場合、ゲート出力を生成した後、ゲート線に印加される電圧を低電圧に維持するためにトランジスタを導通状態に維持する。しかし、長時間導通しているため、トランジスタのしきい電圧が増加して誤動作の原因になる。 現在、７個のトランジスタを用いることでしきい電圧が増加するなどの問題点は解決されたが、位相が異なる二つのクロック信号が全てローである区間でゲート線が浮遊状態となり、二つの表示板のうちの上部表示板に備えられた共通電極の間の寄生容量によってゲート線に印加された電圧が変化するという問題がある。中小型表示装置において、低電圧駆動のために共通電圧が周期的に変化する場合は特にそうである。 【発明の開示】 【発明が解決しようとする課題】 【０００７】 そこで、本発明は上記従来のシフトレジスタ及びこれを備える表示装置における問題点に鑑みてなされたものであって、本発明の目的は、寄生容量の影響を殆ど受けないゲート出力を生成するシフトレジスタ及びこれを備える表示装置を提供することにある。」 （イ）「【発明を実施するための最良の形態】 【００１５】 次に、本発明に係るシフトレジスタ及びこれを備える表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。 ・・・中略・・・ 【００２５】 階調電圧生成部８００は、画素ＰＸの透過率に関連する二組の階調電圧群（または基準階調電圧群）を生成する。そのうち一組は、共通電圧Ｖｃｏｍに対してプラスの値を有し、もう一組はマイナスの値を有する。 ゲート駆動部４００ＲＭ、４００ＬＭ、４００Ｓは、ゲート線（Ｇ１－Ｇ２ｎ）に接続されてスイッチング素子Ｑを導通させることができるゲートオン電圧Ｖｏｎと、スイッチング素子Ｑを非導通させることができるゲートオフ電圧Ｖｏｆｆの組み合わせからなるゲート信号をゲート線（Ｇ１－Ｇ２ｎ）に印加する。ここで、ゲート駆動部４００ＲＭ、４００ＬＭ、４００Ｓは、画素のスイッチング素子Ｑと同一工程で形成し、集積され、信号線ＳＬ１、ＳＬ２、ＳＬ３を介して統合チップ７００にそれぞれ接続される。副表示板３００Ｓにもゲート駆動部４００Ｓが右側に配置されることもできる。 ・・・中略・・・ 【００３２】 図４に示したゲート駆動部４００Ｌ、４００Ｒは、左右に一列に配列されており、ゲート線（Ｇ１－Ｇ２ｎ）にそれぞれ接続されている複数のステージから成る左側ステージ４１０Ｌ、右側ステージ４１０Ｒを含むシフトレジスタであって、第１及び第２垂直同期開始信号ＬＳＴＶ、ＲＳＴＶ、第１乃至第４クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２及びゲートオフ電圧Ｖｏｆｆが入力される。 各ステージ４１０Ｌ、４１０Ｒは、セット端子Ｓ、リセット端子Ｒ、ゲート電圧端子ＧＶ、出力端子ＯＵＴ、並びに第１及び第２クロック端子ＣＫ１、ＣＫ２を含む。 【００３３】 各ステージ４１０Ｌ、４１０Ｒは、上述したように、画素のスイッチング素子Ｑと同一工程で形成されて同一基板上に集積されており、奇数番目のゲート線Ｇ１、Ｇ３、．．．、Ｇ２ｎ－１にそれぞれ接続されている奇数番目のステージＳＴ１、ＳＴ３、．．．、ＳＴ（２ｎ－１）が左側シフトレジスタ４００Ｌに配置されており、偶数番目のゲート線Ｇ２、Ｇ４、．．．、Ｇ２ｎにそれぞれ接続されている偶数番目のステージＳＴ２、ＳＴ４、．．．、ＳＴ（２ｎ）が右側シフトレジスタ４００Ｒに配置されている。 左側及び右側ステージ４１０Ｌ、４１０Ｒ、例えば、左側シフトレジスタ４００Ｌに位置したｊ番目ステージＳＴ（ｊ）のセット端子Ｓには、前段ステージＳＴ（ｊ－２）のゲート出力、つまり、前段ゲート出力Ｇｏｕｔ（ｊ－２）が、リセット端子Ｒには後段ステージＳＴ（ｊ＋２）のゲート出力、つまり、後段ゲート出力Ｇｏｕｔ（ｊ＋２）が入力され、クロック端子ＣＫ１、ＣＫ２には第１及び第２クロック信号ＬＣＬＫ１、ＬＣＬＫ２がそれぞれ入力される。出力端子ＯＵＴはゲート線Ｇ１、Ｇ３、．．．、Ｇ２ｎ－１と前段及び後段ステージＳＴ（ｊ－２）、ＳＴ（ｊ＋２）にゲート出力Ｇｏｕｔ（ｊ）を送出する。これと異なり、前段及び後段ステージに出力されるキャリー信号を送出する別個の出力端子をさらに一つ設けることができ、出力端子ＯＵＴに接続されるバッファーをさらに設けることもできる。 【００３４】 即ち、左側及び右側ステージ４１０Ｌ、４１０Ｒは、前段ゲート出力Ｇｏｕｔ（ｊ－２）と後段ゲート出力Ｇｏｕｔ（ｊ＋２）に基づき、クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２に同期してゲート出力を生成する。 但し、各シフトレジスタ４００Ｌ、４００Ｒの第１番目のステージＳＴ１、ＳＴ２には前段ゲート出力の代わりに垂直同期開始信号ＬＳＴＶ、ＲＳＴＶが入力され、左側シフトレジスタ４００Ｌに入力される第１垂直同期開始信号ＬＳＴＶと、右側シフトレジスタ４００Ｒに入力される第２垂直同期開始信号ＲＳＴＶは、幅が１Ｈである複数のパルスを１フレームに一個含む１フレーム周期の信号であり、第２垂直同期開始信号ＲＳＴＶは、第１垂直同期開始信号ＬＳＴＶに比べて１Ｈほど遅延された信号である。第１乃至第４クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２はデューティ比が２５％で、４Ｈの周期を有し、順に９０゜の位相差を有する。 【００３５】 この時、例えば、ｊ番目のステージＳＴ（ｊ）のクロック端子ＣＫ１に第１クロック信号ＬＣＬＫ１が、クロック端子ＣＫ２に第３クロック信号ＬＣＬＫ２が入力される場合、これに隣接したｊ－２番目及びｊ＋２番目のステージＳＴ（ｊ－２）、ＳＴ（ｊ＋２）のクロック端子ＣＫ１には第３クロック信号ＬＣＬＫ２が、クロック端子ＣＫ２には第１クロック信号ＬＣＬＫ１が入力される。 各クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２は、画素のスイッチング素子Ｑを駆動することができるように、電圧レベルがハイである場合はゲートオン電圧Ｖｏｎと同一であり、ローである場合はゲートオフ電圧Ｖｏｆｆと同一であることが好ましい。 【００３６】 図５を参照すると、本発明の一実施形態によるゲート駆動部４００の各ステージ、例えば、ｊ番目のステージは、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０、並びに出力部４５０を含み、これらは少なくとも一つのＮＭＯＳトランジスタＴ１～Ｔ１１及びキャパシタＣからなる。しかし、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを使用することもできる。また、キャパシタＣは実際に工程時に形成されるゲートとドレイン－ソース間の寄生容量であることができる。 説明上、クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２のハイレバルに相当する電圧を高電圧と称し、クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２のローレベルに相当する電圧の大きさはゲートオフ電圧Ｖｏｆｆと同一であり、これを低電圧と称する。 【００３７】 入力部４２０は、セット端子Ｓに接続されているトランジスタＴ２を含み、このトランジスタＴ２は入力端子と制御端子がセット端子Ｓに共通的に接続されて一種のダイオード的役割を果たし、高電圧を接続点Ｊ１に出力する。 プルアップ駆動部４３０は、入力端子と制御端子が共通的にクロック端子ＣＫ１とクロック端子ＣＫ２にそれぞれ接続されている２個のトランジスタＴ９、Ｔ１０を含み、このトランジスタＴ９、Ｔ１０もダイオード的役割を果たし、高電圧を接続点Ｊ２と接続点Ｊ３にそれぞれ出力する。 【００３８】 プルダウン駆動部４４０は、低電圧を接続点Ｊ１、Ｊ２、Ｊ３にそれぞれ出力するトランジスタＴ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１を含む。トランジスタＴ３の制御端子はリセット端子Ｒに、トランジスタＴ４の制御端子は接続点Ｊ２にそれぞれ接続されている。トランジスタＴ７の制御端子Ｊ１は接続点Ｊ１に、トランジスタＴ８の制御端子は第２クロック端子ＣＫ２に、トランジスタＴ１１の制御端子は第１クロック端子ＣＫ１に接続されている。 出力部４５０は、第１クロック端子ＣＫ１とゲートオフ電圧端子ＧＶとの間に接続され、接続点Ｊ１、Ｊ２、Ｊ３の電圧に従って第１クロック信号ＬＣＬＫ１と低電圧を選択的に出力するトランジスタＴ１、Ｔ５、Ｔ６とキャパシタＣを含む。トランジスタＴ１の制御端子は接続点Ｊ１に接続されており、キャパシタＣを介して出力端ＯＵＴに接続されている。トランジスタＴ５の制御端子は接続点Ｊ２に接続されており、トランジスタＴ６の制御端子Ｔ６は接続点Ｊ３に接続されている。２個のトランジスタＴ５、Ｔ６の接続点は出力端子ＯＵＴに接続されている。 【００３９】 次に、図５に示したシフトレジスタの動作についてｊ番目のステージを例に挙げて図６及び７を参照して説明する。 ｊ番目のステージＳＴ（ｊ）が第１クロック信号ＬＣＬＫ１に同期してゲート出力を生成する場合、前段及び後段ステージＳＴ（ｊ－２）、ＳＴ（ｊ＋２）は、第３クロック信号ＬＣＬＫ２に同期してゲート出力を生成する。 【００４０】 まず、第３クロック信号ＬＣＬＫ２及び前段ゲート出力Ｇｏｕｔ（ｊ－２）がハイになれば、トランジスタＴ２、Ｔ８、Ｔ１０が導通する。するとトランジスタＴ２は、高電圧を接続点Ｊ１に伝達して、２個のトランジスタＴ１、Ｔ７を導通させ、トランジスタＴ１０は高電圧を接続点Ｊ３に伝達してトランジスタＴ６を導通させる。これにより、２個のトランジスタＴ７、Ｔ８は低電圧を接続点Ｊ２に、トランジスタＴ６は低電圧を出力端子ＯＵＴに伝達する。また、トランジスタＴ１が導通し第１クロック信号ＬＣＬＫ１が出力端子ＯＵＴに出力されるが、この際、第１クロック信号ＬＣＬＫ１が低電圧であるので、ゲート出力Ｇｏｕｔ（ｊ）はもう一度低電圧になる。これと同時に、キャパシタＣは、高電圧と低電圧との差に相当する大きさの電圧を充電する。 この時、後段ゲート出力Ｇｏｕｔ（ｊ＋２）がローであるので、リセット端子Ｒの入力もローである。従って、リセット端子Ｒと接続点Ｊ２に制御端子が接続されているトランジスタＴ３、Ｔ４、Ｔ５は非導通状態である。 【００４１】 次に、前段ゲート出力Ｃｏｕｔ（ｊ－２）と第３クロック信号ＬＣＬＫ２がローになれば、接続点Ｊ１はセット端子Ｓとの接続が遮断され浮遊状態となって高電圧を維持し、第１クロック信号ＬＣＬＫ１は依然としてローであるので、ゲート出力Ｇｏｕｔ（ｊ）もローを維持する。この際、接続点Ｊ３も第３クロック信号ＬＣＬＫ２と遮断されて浮遊状態になるので、図６に示したように、直前の電圧である高電圧を維持する。 【００４２】 次に、第１クロック信号ＬＣＬＫ１がハイになれば、２個のトランジスタＴ９、Ｔ１１がそれぞれ導通する。この状態で２個のトランジスタＴ９、Ｔ７は、第１クロック信号ＬＣＬＫ１とゲートオフ電圧Ｖｏｆｆの間に直列に接続され、接続点Ｊ２の電位は２個のトランジスタＴ９、Ｔ７の導通時の抵抗値によって決定され、接続点Ｊ２に制御端子が接続されているトランジスタＴ４、Ｔ５が非導通となるように、トランジスタＴ７の導通時の抵抗値が小さいことが好ましい。また、接続点Ｊ３は、導通したトランジスタＴ１１を介して低電圧が伝達されてローに変化し、制御端子がこれに接続されているトランジスタＴ６が非導通となる。従って、出力端子ＯＵＴは、第１クロック信号ＬＣＬＫ１にのみ接続され、ゲートオフ電圧Ｖｏｆｆとは遮断されて高電圧を送出する。一方、キャパシタＣの一端、つまり、接続点Ｊ１の電位は高電圧ほどさらに上昇する。図６には、直前の電圧と同一のものとして示されているが、実際は高電圧ほどさらに上昇する。 【００４３】 次に、第１クロック信号ＬＣＬＫ１がローになれば、トランジスタＴ９、Ｔ１１が非導通となり、接続点Ｊ２、Ｊ３は浮遊状態となって直前の電圧を維持する。接続点Ｊ１も浮遊状態であるので直前の電圧を維持してトランジスタＴ１は導通状態を維持し、出力端子ＯＵＴはローである第１クロック信号ＬＣＬＫ１を出力する。 また、第３クロック信号ＬＣＬＫ２もローであるので、トランジスタＴ８は非導通状態を維持する。 【００４４】 次に、後段ゲート出力Ｇｏｕｔ（ｊ＋２）がハイになれば、トランジスタＴ３が導通して低電圧を接続点Ｊ１に伝達する。これにより、トランジスタＴ１が非導通となって第１クロック信号ＬＣＬＫ１と出力端子ＯＵＴの接続が遮断される。 これと同時に、第３クロック信号ＬＣＬＫ３がハイになってトランジスタＴ１０が導通して接続点Ｊ３に高電圧を伝達する。これにより、トランジスタＴ６が導通して出力端子ＯＵＴとゲートオフ電圧Ｖｏｆｆが接続するので、出力端子ＯＵＴは低電圧を引き続き送出する。また、接続点Ｊ２は浮遊状態であるため、直前の電圧である低電圧を維持する。」 （ウ）「【図４】 ［図：0001399903000049.jpg］ 」 （エ）「【図５】 ［図：0001399903000050.jpg］ 」 イ 甲３発明 上記アの記載事項（ア）～（エ）から、甲第３号証には、次の事項が記載されているといえる。 （ア）上記ア（ア）、及びア（イ）の段落【００２５】によれば甲第３号証には、“画素のスイッチング素子と同一の工程で形成され表示板部に集積されるゲート駆動部であるシフトレジスタを備える表示装置”が記載されているといえる。 （イ）上記ア（ア）の段落【０００５】には、“シフトレジスタは複数のステージからなる”ことが記載され、また、上記ア（イ）の段落【００３２】には、“各ステージは、セット端子Ｓ、リセット端子Ｒ、ゲート電圧端子ＧＶ、出力端子ＯＵＴ、並びに第１及び第２クロック端子ＣＫ１、ＣＫ２を含む”ことが記載されている。 してみると、甲第３号証には、“シフトレジスタの各ステージは、セット端子Ｓ、リセット端子Ｒ、ゲート電圧端子ＧＶ、出力端子ＯＵＴ、並びに第１及び第２クロック端子ＣＫ１、ＣＫ２を含”むことが記載されているといえる。 （ウ）上記ア（イ）の段落【００３６】には、“各ステージは、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０、並びに出力部４５０を含み、これらは少なくとも一つのＮＭＯＳトランジスタＴ１～Ｔ１１及びキャパシタＣからなって”いることが記載されている。 （エ）上記ア（イ）の段落【００３２】、【００３３】、及び図４（上記ア（ウ））には、“ｊ番目ステージＳＴ（ｊ）のセット端子Ｓには、前段ステージＳＴ（ｊ－２）のゲート出力、つまり、前段ゲート出力Ｇｏｕｔ（ｊ－２）が、リセット端子Ｒには後段ステージＳＴ（ｊ＋２）のゲート出力、つまり、後段ゲート出力Ｇｏｕｔ（ｊ＋２）が入力され、クロック端子ＣＫ１、ＣＫ２には第１及び第３クロック信号ＬＣＬＫ１、ＬＣＬＫ２がそれぞれ入力され、ゲート電圧端子ＧＶにはゲートオフ電圧Ｖｏｆｆが入力し、出力端子ＯＵＴはゲート線Ｇ１、Ｇ３、．．．、Ｇ２ｎ－１と前段及び後段ステージＳＴ（ｊ－２）、ＳＴ（ｊ＋２）にゲート出力Ｇｏｕｔ（ｊ）を送出するものであ”ることが記載されている。 （オ）上記ア（イ）の段落【００３６】、【００３７】及び図５（上記ア（エ））によれば、甲第３号証には、“入力部４２０は、セット端子Ｓに直接接続されているＮＭＯＳトランジスタＴ２を含み、このＮＭＯＳトランジスタＴ２はドレインとゲートがセット端子Ｓに共通的に直接接続されて一種のダイオード的役割を果たし、ソースがＪ１に直接接続されていることで、高電圧を接続点Ｊ１に出力”することが記載されている。 （カ）上記ア（イ）の段落【００３７】及び図５（上記ア（エ））によれば、甲第３号証には、“プルアップ駆動部４３０は、ドレインとゲートが共通的にクロック端子ＣＫ１とクロック端子ＣＫ２にそれぞれ直接接続されている２個のＮＭＯＳトランジスタＴ９、Ｔ１０を含み、このＮＭＯＳトランジスタＴ９、Ｔ１０もダイオード的役割を果たし、ＮＭＯＳトランジスタＴ９のソースがＪ２に直接接続され、ＮＭＯＳトランジスタＴ１０のソースがＪ３に直接接続されていることで、高電圧を接続点Ｊ２と接続点Ｊ３にそれぞれ出力”することが記載されている。 （キ）上記ア（イ）の段落【００３８】及び図５（上記ア（エ））によれば、甲第３号証には、“プルダウン駆動部４４０は、低電圧を接続点Ｊ１、Ｊ２、Ｊ３にそれぞれ出力するＮＭＯＳトランジスタＴ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１を含み、ＮＭＯＳトランジスタＴ３のゲートはリセット端子Ｒに、ＮＭＯＳトランジスタＴ４のゲートは接続点Ｊ２にそれぞれ直接接続され、ＮＭＯＳトランジスタＴ７のゲートは接続点Ｊ１に、ＮＭＯＳトランジスタＴ８のゲートは第２クロック端子ＣＫ２に、ＮＭＯＳトランジスタＴ１１のゲートは第１クロック端子ＣＫ１に直接接続されており、ＮＭＯＳトランジスタＴ３、Ｔ４のドレインは接続点Ｊ１に、ＮＭＯＳトランジスタＴ７、Ｔ８のドレインは接続点Ｊ２に、ＮＭＯＳトランジスタＴ１１のドレインは接続点Ｊ３に、それぞれ直接接続されており、ＮＭＯＳトランジスタＴ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１のソースはゲート電圧端子ＧＶに直接接続され”ることが記載されている。 （ク）上記ア（イ）の段落【００３８】及び図５（上記ア（エ））によれば、甲第３号証には、“出力部４５０は、第１クロック端子ＣＫ１とゲートオフ電圧端子ＧＶとの間に接続され、接続点Ｊ１、Ｊ２、Ｊ３の電圧に従って第１クロック信号ＬＣＬＫ１と低電圧を選択的に出力するＮＭＯＳトランジスタＴ１、Ｔ５、Ｔ６とキャパシタＣを含み、ＮＭＯＳトランジスタＴ１のゲートは接続点Ｊ１に直接接続されており、キャパシタＣを介して出力端子ＯＵＴに接続されており、ＮＭＯＳトランジスタＴ５のゲートは接続点Ｊ２に直接接続されており、ＮＭＯＳトランジスタＴ６のゲートは接続点Ｊ３に直接接続されており、ＮＭＯＳトランジスタＴ１のドレインは第１クロック信号ＬＣＬＫ１に直接接続され、ＮＭＯＳトランジスタＴ５、Ｔ６のドレインは出力端子ＯＵＴに直接接続され、ＮＭＯＳトランジスタＴ１のソースは出力端子ＯＵＴに直接接続され、ＮＭＯＳトランジスタＴ５、Ｔ６のソースは、ゲート電圧端子ＧＶに直接接続されている” ことが記載されている。 （ケ）以上、（ア）～（ク）の検討から、甲第３号証には次の発明（以下、「甲３発明」という。）が記載されているといえる。 「画素のスイッチング素子と同一の工程で形成され表示板部に集積されるゲート駆動部であるシフトレジスタを備える表示装置において、 シフトレジスタの各ステージは、セット端子Ｓ、リセット端子Ｒ、ゲート電圧端子ＧＶ、出力端子ＯＵＴ、並びに第１及び第２クロック端子ＣＫ１、ＣＫ２を含み、 各ステージは、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０、並びに出力部４５０を含み、これらは少なくとも一つのＮＭＯＳトランジスタＴ１～Ｔ１１及びキャパシタＣからなっており、 ｊ番目ステージＳＴ（ｊ）のセット端子Ｓには、前段ステージＳＴ（ｊ－２）のゲート出力、つまり、前段ゲート出力Ｇｏｕｔ（ｊ－２）が、リセット端子Ｒには後段ステージＳＴ（ｊ＋２）のゲート出力、つまり、後段ゲート出力Ｇｏｕｔ（ｊ＋２）が入力され、クロック端子ＣＫ１、ＣＫ２には第１及び第３クロック信号ＬＣＬＫ１、ＬＣＬＫ２がそれぞれ入力され、ゲート電圧端子ＧＶにはゲートオフ電圧Ｖｏｆｆが入力し、出力端子ＯＵＴはゲート線Ｇ１、Ｇ３、．．．、Ｇ２ｎ－１と前段及び後段ステージＳＴ（ｊ－２）、ＳＴ（ｊ＋２）にゲート出力Ｇｏｕｔ（ｊ）を送出するものであって、 入力部４２０は、セット端子Ｓに直接接続されているＮＭＯＳトランジスタＴ２を含み、このＮＭＯＳトランジスタＴ２はドレインとゲートがセット端子Ｓに共通的に直接接続されて一種のダイオード的役割を果たし、ソースがＪ１に直接接続されていることで、高電圧を接続点Ｊ１に出力し、 プルアップ駆動部４３０は、ドレインとゲートが共通的にクロック端子ＣＫ１とクロック端子ＣＫ２にそれぞれ直接接続されている２個のＮＭＯＳトランジスタＴ９、Ｔ１０を含み、このＮＭＯＳトランジスタＴ９、Ｔ１０もダイオード的役割を果たし、ＮＭＯＳトランジスタＴ９のソースがＪ２に直接接続され、ＮＭＯＳトランジスタＴ１０のソースがＪ３に直接接続されていることで、高電圧を接続点Ｊ２と接続点Ｊ３にそれぞれ出力し、 プルダウン駆動部４４０は、低電圧を接続点Ｊ１、Ｊ２、Ｊ３にそれぞれ出力するＮＭＯＳトランジスタＴ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１を含み、ＮＭＯＳトランジスタＴ３のゲートはリセット端子Ｒに、ＮＭＯＳトランジスタＴ４のゲートは接続点Ｊ２にそれぞれ直接接続され、ＮＭＯＳトランジスタＴ７のゲートは接続点Ｊ１に、ＮＭＯＳトランジスタＴ８のゲートは第２クロック端子ＣＫ２に、ＮＭＯＳトランジスタＴ１１のゲートは第１クロック端子ＣＫ１に直接接続されており、ＮＭＯＳトランジスタＴ３、Ｔ４のドレインは接続点Ｊ１に、ＮＭＯＳトランジスタＴ７、Ｔ８のドレインは接続点Ｊ２に、ＮＭＯＳトランジスタＴ１１のドレインは接続点Ｊ３に、それぞれ直接接続されており、ＮＭＯＳトランジスタＴ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１のソースはゲート電圧端子ＧＶに直接接続されており、 出力部４５０は、第１クロック端子ＣＫ１とゲートオフ電圧端子ＧＶとの間に接続され、接続点Ｊ１、Ｊ２、Ｊ３の電圧に従って第１クロック信号ＬＣＬＫ１と低電圧を選択的に出力するＮＭＯＳトランジスタＴ１、Ｔ５、Ｔ６とキャパシタＣを含み、ＮＭＯＳトランジスタＴ１のゲートは接続点Ｊ１に直接接続されており、キャパシタＣを介して出力端子ＯＵＴに接続されており、ＮＭＯＳトランジスタＴ５のゲートは接続点Ｊ２に直接接続されており、ＮＭＯＳトランジスタＴ６のゲートは接続点Ｊ３に直接接続されており、ＮＭＯＳトランジスタＴ１のドレインは第１クロック信号ＬＣＬＫ１に直接接続され、ＮＭＯＳトランジスタＴ５、Ｔ６のドレインは出力端子ＯＵＴに直接接続され、ＮＭＯＳトランジスタＴ１のソースは出力端子ＯＵＴに直接接続され、ＮＭＯＳトランジスタＴ５、Ｔ６のソースは、ゲート電圧端子ＧＶに直接接続されている、 表示装置。」 （３）甲第４号証 ア 甲第４号証に記載された事項 甲第４号証には、以下の事項が記載されている。 （ア）「[0002] 1. Field of the Invention [0003] The present invention relates to a shift register, a display device having the shift register and a method of driving the shift register, and more particularly to a shift register capable of generating a scan signal for scanning a gate line of an active matrix thin film transistor liquid crystal display device (“AMTFT-LCD”), a display device having the shift register and a method of driving the shift register.」 （当審訳：[0002] 1. 発明の分野 [0003] 本発明は、シフトレジスタ、該シフトレジスタを有する表示装置及び該シフトレジスタの駆動方法に関し、より詳細には、アクティブマトリクス薄膜トランジスタ液晶表示装置（「ＡＭＴＦＴ－ＬＣＤ」）のゲートラインを走査するための走査信号を生成することができるシフトレジスタと、該シフトレジスタを有する表示装置及び該シフトレジスタの駆動方法に関する。） （イ）「[0012] FIG. 1 is a plan view showing a thin film transistor (TFT) substrate of a conventional poly-silicon liquid crystal display device (“poly-Si TFT LCD”). [0013] Referring to FIG. 1, the poly-Si TFT LCD includes a glass substrate 10, an integrated printed circuit board (“PCB”) 20 and a film cable 18. A data drive circuit 12 and a gate drive circuit 14 are formed on the glass substrate 10. A terminal 16 and the glass substrate 10 are electrically connected to the integrated PCB 20 through the film cable 18. Therefore, the manufacturing cost of the poly-Si TFT LCD is decreased. In addition, the data and gate drive circuits 12 and 14 are directly formed on the glass substrate 10 so that power consumption of the poly-Si TFT LCD is decreased. [0014] FIG. 2 is a plan view showing a TFT substrate of a conventional amorphous silicon liquid crystal display device. [0015] Referring to FIG. 2, a data driver chip 34 is formed on a data flexible PCB 32 through a chip-on-film (“COF”) process. End portions of data lines of a pixel array are electrically connected to a data PCB 36 through the data flexible PCB 32. In addition, a gate driver chip 40 is formed on a gate flexible PCB 38 through the COF process. End portions of gate lines of the pixel array are electrically connected to a gate PCB 42 through the gate flexible PCB 38. [0016] The gate drive circuit may be mounted on the data PCB so that the gate PCB is omitted. An LCD module having an integrated PCB, which does not have a gate PCB, is disclosed in Korean Patent Laid Open Publication No. 2000-66493. [0017] The LCD module having the integrated PCB, however, includes the gate flexible PCB, although the LCD module does not have the gate PCB. Therefore, the number of the flexible PCBs in an a-Si TFT LCD is larger than that in a poly-Si TFT LCD, so that the a-Si TFT LCD has more complex outer lead bonding (“OLB”) process than the poly-Si TFT LCD, thereby increasing the manufacturing cost thereof. [0018] A shift register of a gate drive circuit is disclosed in U.S. Pat. No. 5,517,542. [0019] In this patent, the shift register for the gate drive circuit outputs signals using three clock signals. Each of stages of the shift register outputs an output signal using two clock signals of the three clock signals. Each of the stages is enabled using an output signal from a previous stage as an input signal. In addition, each of the stages is disabled using a feedback signal from a following stage. [0020] To maintain a selected stage inactive, a stored charge in a capacitor is provided to a gate electrode of a pull down transistor. Therefore, when a threshold voltage of the pull down transistor exceeds the charged voltage of the capacitor as a result of over stress, the pull down transistor is erroneously turned off in the inactive state of the selected stage. [0021] To overcome the problem, U.S. Pat. No. 5,517,542 employs a threshold voltage drift compensations circuit that increases a VDD voltage proportional to a threshold voltage drift to prevent a decrease in the conductivity of the pull down transistor. [0022] However, a need still exists for a shift register that improves functional and operational reliability by effectively preventing or reducing deterioration of components of the shift register, and a display device employing such shift register.」 (当審訳：[0012] 図１は、従来のポリシリコン液晶表示装置（「ポリシリコンＴＦＴ ＬＣＤ」)の薄膜トランジスタ(ＴＦＴ)基板を示す平面図である。 [0013] 図１を参照すると、ポリシリコンＴＦＴ ＬＣＤは、ガラス基板１０、集積プリント回路基板（「ＰＣＢ」）２０及びフィルムケーブル１８を含む。ガラス基板１０上には、データドライバ回路１２とゲートドライバ回路１４とが形成されている。端子１６とガラス基板１０は、フィルムケーブル１８を介して集積プリント回路基板２０に電気的に接続されている。そのため、ポリシリコンＴＦＴ ＬＣＤの製造コストが低減される。また、データドライバ回路１２及びゲートドライバ回路１４がガラス基板１０上に直接形成されるので、ポリシリコンＴＦＴ ＬＣＤの消費電力が低減される。 [0014] 図２を参照すると、従来のアモルファスシリコン液晶表示装置のＴＦＴ基板を示す平面図である。 [0015] 図２を参照すると、データドライバチップ３４はチップオンフィルム(「ＣＯＦ」)プロセスにより、データフレキシブル基板３２上に形成されている。画素アレイのデータ線の端部は、データフレキシブル基板３２を介してデータＰＣＢ３６に電気的に接続される。また、ゲートフレキシブルプリント基板３８上には、ＣＯＦプロセスによりゲートドライブチップ４０が形成されている。画素アレイのゲート線の端部は、ゲートフレキシブルプリント基板３８を介してゲートプリント基板４２と電気的に接続されている。 [0016] ゲートドライブ回路は、ゲートＰＣＢを省略するようにデータＰＣＢに実装してもよい。韓国公開特許第２０００－６６４９３には、ゲートＰＣＢを持たない一体型ＰＣＢを有するＬＣＤモジュールが開示されている。 [0017] しかしながら、一体型ＰＣＢを有するＬＣＤモジュールは、ゲートＰＣＢを有していないものの、ゲートフレキシブルＰＣＢを含んでいる。そのため、ａ－Ｓｉ ＴＦＴ ＬＣＤのフレキシブルＰＣＢの数は、ポリシリコンＴＦＴ ＬＣＤのそれよりも多くなるので、ａ－Ｓｉ ＴＦＴ ＬＣＤは、ポリシリコンＴＦＴ ＬＣＤよりも複雑なアウターリードボンディング（「ＯＬＢ」）行程を有することになり、その製造コストが増大する。 [0018] ゲートドライブ回路のシフトレジスタは、米国特許第５５１７５４２号に開示されている。 [0019] この特許では、ゲートドライブ回路のシフトレジスタは、３つのクロック信号を用いて信号を出力する。シフトレジスタの各ステージは、３つのクロック信号のうちの２つのクロック信号を用いて出力信号を出力する。各ステージは、前のステージの出力信号を入力信号としてイネーブルされる。また、後続のステージからのフィードバック信号により、各ステージが無効にされる。 [0020] 選択されたステージを非アクティブに保つために、キャパシタに蓄積された電荷がプルダウントランジスタのゲート電極に供給される。そのため、過大なストレスによりプルダウントランジスタの閾値電圧が、キャパシタの充電電圧を超えると、プルダウントランジスタが誤ってオフになり、選択されたステージが非アクティブ状態になってしまう。 [0021] この問題を解決するために、米国特許第５５１７５４２号では、プルダウントランジスタの導電性の低下を防ぐために、閾値電圧ドリフトに比例してＶＤＤ電圧を増大さる閾値電圧ドリフト補償回路を採用している。 [0022] しかしながら、シフトレジスタの構成する部品の劣化を効果的に防止または低減することで、機能的・動作的な信頼性を向上させたシフトレジスタ、及びそのようなシフトレジスタを採用した表示装置が求められている。） （ウ）「[0100] FIG. 7 is a block diagram illustrating a shift register according to another example embodiment of the present invention. [0101] Referring to FIG. 7, the shift register 700 includes N stages ASRC1, ASRC2, . . . and ASRCN for outputting N gate signals (or scan signal) GOUT1, GOUT2, GOUT3, . . . and GOUTN, and a dummy stage ASRC+X for outputting a dummy gate signal GDUMMY. [0102] The dummy stage ASRC+X may output the dummy gate signal GDUMMY to a preceding stage ASRCN, thereby controllably inactivating the preceding stage ASRCN. Alternatively, the dummy stage ASRC+X may output the dummy gate signal GDUMMY to all the N stages ASRC1, ASRC2, . . . , ASRCN, thereby controllably inactivating all the stages ASRC1, ASRC2, . . . , ASRCN. [0103] The shift register 700 may be formed on the display panel 100 (referring to FIG. 3). [0104] A clock generator (not shown) for generating a plurality of clock signals provides a first clock signal CK and a second clock signal CKB to the first stage ASRC1 of the shift register 700 through the first and second clock terminals CK1 and CK2, respectively. [0105] The first stage ASRC1 may receive the start scan signal STV and a gate signal GOUT2 of the second stage ASRC2 through the first and second control terminals IN1 and IN2, respectively. [0106] The first stage ASRC1 of the shift register 700 outputs a gate signal GOUT1 and a first voltage VOFF (or VSS) to a first gate line via an output terminal OUT of the first stage ASRC1. The first stage ASRC1 also outputs a carry signal to the first control terminal IN1 of the second stage ASRC2 via a carry terminal CR based on the first clock signal CK. [0107] The second clock signal CKB is applied to the first clock terminal CK1 of the second stage ASRC2 of the shift register 700 and the first clock signal CK is applied to the second clock terminal CK2 of the second stage ASRC2. The carry signal outputted from the first stage ASRC1 is applied to the first control terminal IN1 of the second stage ASRC2. A gate signal GOUT3 outputted from a third stage ASRC3 is applied to a second control terminal IN2 of the second stage ASRC2. [0108] The second stage ASRC2 outputs the gate signal GOUT2 and a first voltage VOFF (or VSS) to a second gate line via an output terminal OUT of second stage ASRC2. The second stage ASRC2 also outputs the carry signal to the first control terminal IN1 of the third stage ASRC3 via the carry terminal CR based on the second clock signal CKB. [0109] Thus, the Nth stage ASRCN receives the first and second clock signals CK and CKB through the first and second clock terminals CK1 and CK2, respectively. [0110] Also, the carry signal outputted from the preceding stage ASRCN-1 is applied to the first control terminal IN1 of the Nth stage ASRCN, and the dummy gate signal GDUMMY outputted from the dummy stage ASRC+X is applied to a second control terminal IN2 thereof. The Nth stage ASRCN outputs the gate signal GOUTN and the first voltage VOFF (or VSS) to the Nth gate line via the output terminal OUT of the Nth stage ASRCN. The Nth stage ASRCN also outputs the carry signal to the first control terminal IN1 of the dummy stage GDUMMY. [0111] The carry signal is generated based on the first clock signal CK so that the gate signal GOUTN of the Nth stage for an Nth gate line, which would have been delayed by a load of the gate line, etc., is prevented from being applied to an input terminal of a next stage. [0112] The first and second clock signals CK and CKB are alternately applied to the first and second clock terminals CK1 and CK2 of the respective stages ASRC1, ASRC2, . . . ASRCN, and ASRC+X. [0113] In this embodiment, each of the stages ASRC1, ASRC2, . . . ASRCN, and ASRC+X receives the output signals GOUT1, GOUT2, . . . , GOUTN and GDUMMY outputted from the nearest stages (i.e., preceding stage and/or the next stage). [0114] However, in other embodiments, each of the stages ASRC1, ASRC2, . . . ASRCN and ASRC+X may receive the output signals GOUT1, GOUT2, . . . GOUTN and GDUMMY outputted from any preceding and/or following stages. For example, Mth stage may receive an output signal GOUTM+2 outputted from an M+2th stage and/or an output signal GOUTM-2 outputted from an M-2th stage. 」 （当審訳：[0100] 図７は、本発明の別の例示的な実施形態によるシフトレジスタを示すブロック図である。 [0101] 図７を参照すると、シフトレジスタ７００は、Ｎ個のゲート信号（またはスキャン信号ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３、．．．、ＧＯＵＴＮを出力するためのＮ個のステージＡＳＲＣ１、ＡＳＲＣ２、．．．、ＡＳＲＣＮと、ダミーゲート信号ＧＤＵＭＭＹを出力するためのダミーステージＡＳＲＣ＋Ｘとを含む。 [0102] ダミーステージＡＳＲＣ＋Ｘは、ダミーゲート信号ＧＤＵＭＭＹを先行ステージＡＳＲＣＮに出力することで、先行ステージＡＳＲＣＮを制御可能に不活性化してもよい。あるいは、ダミーステージＡＳＲＣ＋Ｘは、ダミーゲート信号ＧＤＵＭＭＹを、Ｎ個のステージＡＳＲＣ１、ＡＳＲＣ２、．．．、ＡＳＲＣＮの全てに出力してもよい。Ｎ個のステージＡＳＲＣ１、ＡＳＲＣ２、．．．、ＡＳＲＣＮにダミーゲート信号ＧＤＵＭＭＹを出力して、全てのステージＡＳＲＣ１、ＡＳＲＣ２、．．．、ＡＳＲＣＮを制御的に不活性化する。 [0103] シフトレジスタ７００は、表示パネル１００上に形成されてもよい（図３を参照のこと）。 [0104] 複数のクロック信号を生成するためのクロックジェネレータ（図示せず）は、第１クロック端子ＣＫ１及び第２クロック端子ＣＫ２を介して、第１クロック信号ＣＫ及び第２クロック信号ＣＫＢを、それぞれシフトレジスタ７００の初段ＡＳＲＣ１に供給する。 [0105] 第１段ＡＳＲＣ１は、第１及び第２制御端子ＩＮ１及びＩＮ２をそれぞれ介して、開始走査信号ＳＴＶ及び第２段ＡＳＲＣ２のゲート信号ＧＯＵＴ２を受信してもよい。 [0106] シフトレジスタ７００の第１段ＡＳＲＣ１は、第１段ＡＳＲＣ１の出力端子ＯＵＴを介してゲート信号ＧＯＵＴ１及び第１電圧ＶＯＦＦ（またはＶＳＳ）を第１ゲート線に出力する。また、第１段ＡＳＲＣ１は、第１クロック信号ＣＫに基づいて、キャリー端子ＣＲを介して、第２段ＡＳＲＣ２の第１制御端子ＩＮ１にキャリー信号を出力する。 [0107] シフトレジスタ７００の第２段ＡＳＲＣ２の第１クロック端子ＣＫ１には、第２クロック信号ＣＫＢが印加され、第２段ＡＳＲＣ２の第２クロック端子ＣＫ２には、第１クロック信号ＣＫが印加される。初段ＡＳＲＣ１から出力されたキャリー信号は、２段目ＡＳＲＣ２の第１制御端子ＩＮ１に印加される。第２段ＡＳＲＣ２の第２制御端子ＩＮ２には、第３段ＡＳＲＣ３から出力されたゲート信号ＧＯＵＴ３が印加される。 [0108] 第２段ＡＳＲＣ２は、ゲート信号ＧＯＵＴ２と第１電圧ＶＯＦＦ（またはＶＳＳ）とを、第２段ＡＳＲＣ２の出力端子ＯＵＴを介して第２ゲート線に出力する。また、第２段ＡＳＲＣ２は、第２クロック信号ＣＫＢに基づいて、キャリー端子ＣＲを介して、第３段ＡＳＲＣ３の第１制御端子ＩＮ１にキャリー信号を出力する。 [0109] このように、Ｎ段目のＡＳＲＣＮは、第１及び第２クロック端子ＣＫ１及びＣＫ２を介して、第１及び第２クロック信号ＣＫ及びＣＫＢをそれぞれ受信する。 [0110] また、前段のＡＳＲＣＮ－１から出力されたキャリー信号は、Ｎ段目のＡＳＲＣＮの第１制御端子ＩＮ１に印加され、ダミー段ＡＳＲＣ＋Ｘから出力されたダミーゲート信号ＧＤＵＭＭＹは、その第２制御端子ＩＮ２に印加される。Ｎ番目のステージＡＳＲＣＮは、Ｎ番目のステージＡＳＲＣＮの出力端子ＯＵＴを介して、ゲート信号ＧＯＵＴＮと第１電圧ＶＯＦＦ（またはＶＳＳ）をＮ番目のゲート線に出力する。また、Ｎ番目のステージＡＳＲＣＮは、ダミーステージＧＤＵＭＭＹの第１制御端子ＩＮ１にキャリー信号を出力する。 [0111] キャリー信号は、第１クロック信号ＣＫに基づいて生成されるので、ゲート線の負荷などによって遅延していたであろうＮ番目のゲート線に対するＮ番目のステージのゲート信号ＧＯＵＴＮが、次のステージの入力端子に印加されることを防止することができる。 [0112] 第１及び第２のクロック信号ＣＫ及びＣＫＢは、それぞれのステージＡＳＲＣ１、ＡＳＲＣ２、．．．の第１及び第２のクロック端子ＣＫ１及びＣＫ２に交互に印加される。ＡＳＲＣＮ，及びＡＳＲＣ＋Ｘに交互に印加される。 [0113] 本実施形態では、ステージＡＳＲＣ１、ＡＳＲＣ２、．．．ＡＳＲＣＮ、ＡＳＲＣ＋Ｘのそれぞれが、第１及び第２のクロック端子ＣＫ１及びＣＫ２に交互に印加される。ＡＳＲＣＮ、及びＡＳＲＣ＋Ｘは、出力信号ＧＯＵＴ１、ＧＯＵＴ２、．．．ＧＯＵＴＮ，ＧＤＵＭＭＹが、直近のステージ（すなわち、前段及び／または次段）から出力される。 [0114] しかしながら、他の実施形態では、各ステージＡＳＲＣ１、ＡＳＲＣ２、．．．ＡＳＲＣＮ及びＡＳＲＣ＋Ｘは、前の及び/又は次の段から出力される出力信号ＧＯＵＴ１、ＧＯＵＴ２、……ＧＯＵＴ１，ＧＯＵＴ２，……ＧＯＵＴＮ，ＧＤＵＭＭＹを受信することができる。例えば、Ｍ番目のステージは、Ｍ＋２番目のステージから出力された出力信号ＧＯＵＴＭ＋２及び／またはＭ－２番目のステージから出力された出力信号ＧＯＵＴＭ－２を受信してもよい。） （エ）「[0128] FIG. 10 is a circuit diagram illustrating an example stage of the shift register in FIG. 7 according to another example embodiment of the present invention. [0129] Referring to FIG. 10, the example stage (e.g., Nth stage) of the shift register includes a pull up drive section 1010, a first pull up drive control section 1020, a second pull up drive control section 1030, a pull down drive section 1040 and a maintaining section 1050. [0130] The pull up drive section 1010 includes switching elements, such as a first transistor T1 and an eighth transistor T8. The first clock signal CK is applied to drain electrodes of the first and eighth transistors T1 and T8. Gate electrodes of the first and eighth transistors T1 and T8 are connected to a node N1, thereby being controlled by a control signal CNTR2. A source electrode of the first transistor T1 is connected to an output terminal 1060 of the Nth stage, and a source electrode of the eighth transistor T8 is connected to a carry output terminal 1070 of the Nth stage. [0131] Additionally, a first capacitor C1 is coupled between the source electrode and the gate electrode of the first transistor T1. A second capacitor C2 is coupled between the source electrode and gate electrode of the eighth transistor T8. The first and second capacitors C1 and C2 may correspond to a parasitic capacitor or an additionally installed capacitor. For example, the first and second capacitors C1 and C2 store an electric charge corresponding to the control signal CNTR2 at the node N1 to perform a boot-strap operation, so that overlap area between the gate electrode and the source electrode is larger than overlap area between the gate electrode and the drain electrode in the first and eighth transistors T1 and T8. The first and eighth transistors T1 and T8 may be implemented with NMOS transistors. [0132] The first pull up drive control section 1020 includes a switching element, such as a second transistor T2 whose drain electrode and gate electrode are commonly connected to each other. The second transistor T2 receives a gate signal GOUTN-1 of an N#1th stage and outputs the control signal CNTR2 to the node N1. Assuming that the Nth stage is the first stage, the start scan signal STV is applied to the second transistor T2 of the first pull up drive control section 1020. The second transistor T2 may be implemented with an NMOS transistor. [0133] The second pull up drive control section 1030 includes a switching element, for example, a third transistor T3. A gate electrode of the third transistor T3 receives a gate signal GOUTN+1 outputted from an output terminal of an N+1th stage. A drain electrode of the third transistor T3 is connected to the node N1 and thereby connected to the gate electrode of the first transistor T1. A source electrode of the third transistor T3 is connected to the first voltage VOFF (or VSS). [0134] When the third transistor T3 is turned on in response to the gate signal GOUTN+1 outputted from the output terminal of the N+1th stage, the first voltage VOFF (or VSS) is provided to the node N1. The third transistor T3 may be implemented with an NMOS transistor. [0135] The output terminal 1060 of the Nth stage of the shift register is connected to the second pull up drive control section 1030 of an N#1th stage, and outputs a gate signal GOUTN of the Nth stage. [0136] The pull down drive section 1040 includes switching elements, such as a fourth transistor T4 and a ninth transistor T9. Gate electrodes of the fourth and ninth transistors T4 and T9 receive the second clock signal CKB, and source electrodes thereof are connected to the first voltage VOFF (or VSS). A drain electrode of the fourth transistor T4 is connected to the source electrode of the first transistor T1 of the pull up drive section 1010 and the output terminal 1060 of the Nth stage. A drain electrode of the ninth transistor T9 is connected to the source electrode of the eighth transistor T8 of the pull up drive section 1010 and the carry output terminal 1070 of the Nth stage. The pull down drive section 1040 is controlled by the second clock signal CKB to inactivate a gate line and a carry signal line. The second clock signal CKB that is an AC pulse signal rather than a DC signal is used to control the gate electrodes of the fourth and ninth transistors T4 and T9, so that the fourth and ninth transistors T4 and T9 may be prevented from being deteriorated. The fourth and ninth transistors T4 and T9 may be implemented with NMOS transistors. [0137] The maintaining section 1050 includes switching elements, such as a fifth transistor T5, a sixth transistor T6, a seventh transistor T7 and a tenth transistor T10, and a third capacitor C3. [0138] Each gate electrode of the fifth, seventh and tenth transistors T5, T7 and T10 is connected to a node N2, and each source electrode thereof is connected at the first voltage VOFF (or VSS). The first clock signal CK is applied to one end of the third capacitor C3. Each gate electrode of the fifth, seventh and tenth transistors T5, T7 and T10 is connected to a drain electrode of a sixth transistor T6. [0139] Therefore, when the sixth transistor T6 is turned on, the fifth, seventh and tenth transistors T5, T7 and T10 are turned off in response to the first voltage VOFF (or VSS). When the sixth transistor T6 is turned off, the fifth, seventh and tenth transistors T5, T7 and T10 are turned on in response to the first clock signal CK that is charged in the third capacitor C3, thereby outputting the first clock signal CK to the node N1, the carry output terminal 1070 and the output terminal 1060 of the Nth stage. [0140] The maintaining section 1050 outputs the first clock signal CK as the gate signal GOUTN and the carry signal to an Nth gate line until an N+1th gate line is activated. Therefore, the maintaining section 1050 prevents the gate line from receiving a malfunction signal until the next scanning cycle. [0141] In this embodiment, an AC pulse signal is applied as the clock signal to the gate electrodes of the fourth and ninth transistors T4 and T9 of the pull down drive section 1040, so that the deterioration of the fourth and ninth transistors T4 and T9, which would have been caused by a DC voltage, may be reduced or prevented. Therefore, output from the output terminal 1060 and the carry output terminal 1070 is maintained by operation of the fourth and fifth transistors T4 and T5 and ninth and tenth transistors T9 and T10 that are turned on in response to the first and second clock signals CK and CKB. [0142] The first and second clock signals CK and CKB are alternately applied to the first and second clock terminals CK1 and CK2 of the respective stages ASRC1, ASRC2, . . . ASRCN and ASRC+X. [0143] In this embodiment, each of the stages ASRC1, ASRC2, . . . ASRCN and ASRC+X receives the output signals GOUT1, GOUT2, . . . GOUTN and GDUMMY outputted from the nearest stages (i.e., preceding stage and/or the next stage). However, in the alternative embodiment, each of the stages ASRC1, ASRC2, . . . ASRCN and ASRC+X may receive the output signals GOUT1, GOUT2, . . . GOUTN and GDUMMY outputted from any preceding and/or following stages. For example, an Mth stage may receive an output signal GOUTM+2 outputted from an M+2th stage and/or an output signal GOUTM-2 outputted from an M-2th stage.」 （当審訳：[0128] 図１０は、本発明の別の例示的な実施形態による、図７のシフトレジスタの例示的なステージを示す回路図である。 [0129] 図１０を参照すると、シフトレジスタの例示的なステージ（例えば、Ｎ番目のステージ）は、プルアップ駆動部１０１０と、第１プルアップ駆動制御部１０２０と、第２プルアップ駆動制御部１０３０と、プルダウン駆動部１０４０と、維持部１０５０とを含む。 [0130] プルアップ駆動部１０１０は、第１トランジスタＴ１及び第８トランジスタＴ８などのスイッチング素子を含む。第１トランジスタＴ１及び第８トランジスタＴ８のドレイン電極には、第１クロック信号ＣＫが印加される。第１及び第８トランジスタＴ１、Ｔ８のゲート電極はノードＮ１に接続され、それによって制御信号ＣＮＴＲ２によって制御される。第１トランジスタＴ１のソース電極は、Ｎ段の出力端子１０６０に接続され、第８トランジスタＴ８のソース電極は、Ｎ段のキャリー出力端子１０７０に接続されている。 [0131] さらに、第１のキャパシタＣ１は、第１トランジスタＴ１のソース電極とゲート電極との間に結合されている。第２キャパシタＣ２は、第８トランジスタＴ８のソース電極とゲート電極の間に結合される。第１及び第２キャパシタＣ１、Ｃ２は、寄生キャパシタまたは追加的に設置されたキャパシタに対応することができる。例えば、第１及び第２キャパシタＣ１、Ｃ２は、第１及び第８トランジスタＴ１、Ｔ８において、ゲート電極とソース電極との間のオーバーラップ面積が、ゲート電極とドレイン電極との間のオーバーラップ面積よりも大きくなるように、ノードＮ１に制御信号ＣＮＴＲ２に対応する電荷を蓄積してブートストラップ動作を行う。なお、第１及び第８トランジスタＴ１、Ｔ８は、ＮＭＯＳトランジスタで実装してもよい。 [0132] 第１プルアップ駆動制御部１０２０は、ドレイン電極とゲート電極とが共通に接続された第２トランジスタＴ２などのスイッチング素子を含む。第２トランジスタＴ２は、Ｎ－１段目のゲート信号ＧＯＵＴＮ－１を受けて、制御信号ＣＮＴＲ２をノードＮ１に出力する。Ｎ番目のステージが１番目のステージであるとすると、第１プルアップ駆動制御部１０２０の第２トランジスタＴ２には、スタートスキャン信号ＳＴＶが印加される。なお、第２トランジスタＴ２は、ＮＭＯＳトランジスタで実装してもよい。 [0133] 第２プルアップ駆動制御部１０３０は、スイッチング素子、例えば、第３トランジスタＴ３を含む。第３トランジスタＴ３のゲート電極には、Ｎ＋１段目の出力端子から出力されたゲート信号ＧＯＵＴＮ＋１が入力される。第３のトランジスタＴ３のドレイン電極は、ノードＮ１に接続されることで、第１のトランジスタＴ１のゲート電極に接続される。第３トランジスタＴ３のソース電極は、第１電圧ＶＯＦＦ（またはＶＳＳ）に接続されている。 [0134] Ｎ＋１段目の出力端子から出力されるゲート信号ＧＯＵＴＮ＋１に応答して、第３トランジスタＴ３がオンすると、第１電圧ＶＯＦＦ（またはＶＳＳ）がノードＮ１に供給される。なお、第３トランジスタＴ３は、ＮＭＯＳトランジスタで実装してもよい。 [0135] シフトレジスタのＮ段目の出力端子１０６０は、Ｎ－１段目の第２プルアップ駆動制御部１０３０に接続され、Ｎ段目のゲート信号ＧＯＵＴＮを出力する。 [0136] プルダウン駆動部１０４０は、第４トランジスタＴ４及び第９トランジスタＴ９などのスイッチング素子を含む。第４トランジスタＴ４及び第９トランジスタＴ９のゲート電極は、第２クロック信号ＣＫＢを受け、そのソース電極は、第１電圧ＶＯＦＦ（またはＶＳＳ）に接続される。第４トランジスタＴ４のドレイン電極は、プルアップ駆動部１０１０の第１トランジスタＴ１のソース電極とＮ段目の出力端子１０６０に接続されている。第９のトランジスタＴ９のドレイン電極は、プルアップ駆動部１０１０の第８のトランジスタＴ８のソース電極とＮ段目のキャリー出力端子１０７０に接続されている。プルダウン駆動部１０４０は、第２クロック信号ＣＫＢによって制御され、ゲート線とキャリー信号線とを不活性化する。ＤＣ信号ではなくＡＣパルス信号である第２クロック信号ＣＫＢを用いて、第４トランジスタＴ４及び第９トランジスタＴ９のゲート電極を制御することで、第４トランジスタＴ４及び第９トランジスタＴ９の劣化を防止することができる。なお、第４及び第９トランジスタＴ４、Ｔ９は、ＮＭＯＳトランジスタで実装してもよい。 [0137] 維持部１０５０は、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第１０トランジスタＴ１０などのスイッチング素子と、第３キャパシタＣ３とを含む。 [0138] 第５、第７、第１０トランジスタＴ５、Ｔ７、Ｔ１０の各ゲート電極はノードＮ２に接続され、それらの各ソース電極は第１電圧ＶＯＦＦ（またはＶＳＳ）に接続されている。第３キャパシタＣ３の一端には、第１クロック信号ＣＫが印加される。また、第５、第７、第１０トランジスタＴ５、Ｔ７、Ｔ１０の各ゲート電極は、第６トランジスタＴ６のドレイン電極に接続されている。 [0139] したがって、第６トランジスタＴ６がオンになると、第１電圧ＶＯＦＦ（またはＶＳＳ）に応答して、第５、第７及び第１０トランジスタＴ５、Ｔ７及びＴ１０がオフになる。第６トランジスタＴ６がオフになると、第３キャパシタＣ３に充電される第１クロック信号ＣＫに応答して、第５、第７、第１０トランジスタＴ５、Ｔ７、Ｔ１０がオンになり、これにより、第１クロック信号ＣＫをノードＮ１、キャリー出力端子１０７０、Ｎ段目の出力端子１０６０に出力する。 [0140] 維持部１０５０は、Ｎ＋１番目のゲート線が活性化するまで、第１クロック信号ＣＫをゲート信号ＧＯＵＴＮ及びキャリー信号としてＮ番目のゲート線に出力する。したがって、維持部１０５０は、次の走査サイクルまでゲート線が誤動作信号を受信することを防止する。 [0141] 本実施形態では、プルダウン駆動部１０４０の第４トランジスタＴ４及び第９トランジスタＴ９のゲート電極に、クロック信号としてＡＣパルス信号を印加しているので、直流電圧を印加した場合に生じるであろう第４トランジスタＴ４及び第９トランジスタＴ９の劣化を低減又は防止することができる。したがって、出力端子１０６０及びキャリー出力端子１０７０からの出力は、第１及び第２クロック信号ＣＫ及びＣＫＢに応答してオンされる第４及び第５トランジスタＴ４及びＴ５ならびに第９及び第１０トランジスタＴ９及びＴ１０の動作によって維持される。 [0142] 第１及び第２クロック信号ＣＫ及びＣＫＢは、それぞれのステージＡＳＲＣ１、ＡＳＲＣ２、．．．の第１及び第２クロック端子ＣＫ１及びＣＫ２に交互に印加される。ＡＳＲＣＮ及びＡＳＲＣ＋Ｘである。 [0143] 本実施形態では、ステージＡＳＲＣ１、ＡＳＲＣ２、．．．ＡＳＲＣＮ、ＡＳＲＣ＋Ｘのそれぞれは、出力信号ＧＯＵＴ１、ＧＯＵＴ２、……を受信する。ＧＯＵＴ１、ＧＯＵＴ２、……ＡＳＲＣＮ、ＡＳＲＣ＋Ｘは、直近のステージ（1つ前の段及び次段）から出力された出力信号ＧＯＵＴ１、ＧＯＵＴ２、．．．ＧＯＵＴＮ、ＧＤＵＭＭＹを受信する。しかし、代替実施形態では、各ステージＡＳＲＣ１、ＡＳＲＣ２、．．．ＡＳＲＣＮ及びＡＳＲＣ＋Ｘは、任意の前の段及び任意の後段の出力信号ＧＯＵＴ１、ＧＯＵＴ２、．．．ＧＯＵＴＮ及びＧＤＵＭＭＹを受信してもよい。例えば、Ｍ番目のステージには、Ｍ＋２番目のステージから出力された出力信号ＧＯＵＴＭ＋２及び／またはＭ－２番目のステージから出力された出力信号ＧＯＵＴＭ－２が入力されることがある。） （オ）「ＦＩＧ．１０ ［図：0001399903000051.jpg］ 」 （４）甲第５号証 ア 甲第５号証に記載された事項 甲第５号証には、以下の事項が記載されている。 （ア）「[0002] 1. Technical Field [0003] The present invention relates to a liquid crystal display (LCD) device and, more particularly, to an LCD device and a method of driving the same that can substantially prevent variations in brightness of an LCD panel by gradually increasing the level of a gate-on voltage. [0004] 2. Discussion of Related Art [0005] A liquid crystal display (LCD) device displays an image by applying an electric field to a liquid crystal material having dielectric anisotropy injected between two substrates and by controlling the intensity of the electric field to control the amount of light transmitted through the liquid crystal material. [0006] The LCD device may be classified into an active matrix type and a passive matrix type according to driving methods. An LCD device using a thin film transistor (TFT) of the active matrix type is widely used. The TFT may be formed of amorphous silicon or polysilicon. The TFT using polysilicon has low power consumption and low manufacturing costs; however, the manufacturing process is complicated. The TFT using amorphous silicon, having a less complicated manufacturing process, is widely used as an LCD element for a large screen LCD. Moreover, a gate driving circuit may be integrated into an LCD panel using the amorphous silicon TFTs. In this case, the gate driving circuit is provided on the LCD panel and thereby a separate driving integrated circuit is not required. [0007] When such an amorphous silicon gate (ASG) is used, variations in brightness occur between the top and bottom of the panel as the panel size increases due to a gate-on voltage being lower towards the bottom of the panel. Therefore, voltages applied to pixels vary according to the position of the panel, even though the same data voltage is applied. ＳＵＭＭＡＲＹ ＯＦ ＴＨＥ ＩＮＶＥＮＴＩＯＮ [0008] According to embodiments of the present invention a liquid crystal display (LCD) device and a method of driving the same that can substantially prevent variations in brightness between the top and bottom of an LCD panel by including a voltage compensation signal generator.」 （当審訳：[0002] １．技術分野 [0003] 本発明は、液晶表示（ＬＣＤ）デバイスに関し、より詳しくは、ゲートオン電圧のレベルを徐々に増加させることによってＬＣＤパネルの輝度変化を実質的に防止できるＬＣＤデバイス及びその駆動方法に関する。 [0004] ２．関連技術の考察 [0005] 液晶表示（ＬＣＤ）デバイスは、２つの基板間に注入された誘電異方性を有する液晶材料に電界を印加し、液晶材料中を透過する光の量を制御すべくその電界の強度を制御することによって画像を表示する。 [0006] ＬＣＤデバイスは、駆動方法に従ってアクティブマトリクス型及びパッシブマトリクス型に分類されてよい。アクティブマトリクス型の薄膜トランジスタ（ＴＦＴ）を用いたＬＣＤデバイスが広く用いられている。ＴＦＴは、非晶質シリコンまたはポリシリコンから形成されてよい。ポリシリコンを用いたＴＦＴは、低消費電力及び低製造コストを有する、しかしながら、製造プロセスが複雑である。非晶質シリコンを用いたＴＦＴは、より複雑でない製造プロセスを有し、大画面ＬＣＤのためのＬＣＤ素子として広く用いられている。そのうえ、非晶質シリコンＴＦＴを用いたＬＣＤパネル中にゲート駆動回路が一体化されてよい。このケースでは、ゲート駆動回路がＬＣＤパネル上に設けられ、それによって、分離した駆動集積回路は必要とされない。 [0007] かかる非晶質シリコンゲート（ＡＳＧ）が用いられるときには、ゲートオン電圧がパネルの下部に向かって低くなるため、パネルサイズが増加するにつれてパネルの上部と下部との間に輝度変化が発生する。それゆえに、たとえ同じデータ電圧は印加されても、画素に印加される電圧は、パネルの位置に従って変化する。 発明の概要 [0008] 本発明の実施形態によれば、電圧補償信号発生器を含めることによってＬＣＤパネルの上部と下部との間の輝度変化を実質的に防止できる液晶表示(ＬＣＤ)デバイス及びその駆動方法。） （イ）「[0027] FIG. 3 is a block diagram schematically showing the configuration of a gate driver shown in FIGS. 1 and 2; [0028] FIG. 4 is a detailed circuit diagram showing a first shift register shown in FIG. 3;」 （当審訳：[0027] 図３は、図１及び２に示されるゲートドライバの構成を概略的に示すブロック図である。 [0028] 図４は、図３に示される第１シフトレジスタを示す詳細な回路図である。） （ウ）「[0047] FIG. 3 is a block diagram of the first and second gate driving circuits shown in FIGS. 1 and 2. [0048] As shown in FIG. 3, the first and second gate drivers 20 and 30 have a structure symmetric to each other with respect to the gate lines GL1, . . . , GLn. The first and second gate drivers 20 and 30 receive various signals from the data driver 60 and transmit the received signals to the shift registers through signal lines to sequentially output the gate driving signal. The shift register includes a plurality of stages STG1, . . . , STGn+1, which are cascaded to each other. Each of the first to the (n+1)th stages STG1, . . . , STG(n+1) connected to one another is electrically connected to sequentially output the gate driving signal. The (n+1)th stage STG(n+1) indicates a dummy stage. Herein, n is an even number. [0049] Each of the stages STG1, . . . , STG(n+1) includes first and second clock terminals CK1 and CK2, an input terminal IN, a control terminal CT, an output terminal OUT, a reset terminal RE, a carry terminal CR, and a ground voltage terminal VSS. [0050] In odd-numbered stages STG1, STG3, . . . , STG(n+1) among the stages STG1, . . . , STG(n+1), the first clock terminal CK1 receives a gate clock pulse CKV and the second clock terminal CK2 receives a gate clock bar pulse CKVB. In even-numbered stages STG2, STG4, . . . , STGn among the stages STG1, . . . , STG(n+1), the first clock terminal CK1 receives a gate clock bar pulse CKVB and the second clock terminal CK2 receives a gate clock pulse CKV.」 （当審訳：[OO47] 図３は、図１及び２に示される第１及び第２ゲート駆動回路のブロック図である。 [OO48] 図３に示されるように、第１及び第２ゲートドライバ２０及び３０は、ゲート線ＧＬ１、．．．、ＧＬｎに関して互いに対称な構造を有する。第１及び第２ゲートドライバ２０及び３０は、様々な信号をデータドライバ６０から受信して、ゲート駆動信号を順次に出力するために、受信された信号を信号線を通してシフトレジスタヘ送信する。シフトレジスタは、互いにカスケード接続された、複数のステージＳＴＧｌ、．．．、ＳＴＧｎ＋１を含む。互いに接続された第１～第（ｎ＋１）ステージＳＴＧ１、．．．、ＳＴＧ（ｎ＋１）の各々がゲート駆動信号を順次に出力するように電気的に接続される。第（ｎ＋１）ステージＳＴＧ（ｎ＋１）は、ダミーステージを示す。ここで、ｎは偶数である。 [OO49] ステージＳＴＧ１、．．．、ＳＴＧ（ｎ＋１）の各々は、第１及び第２クロック端子ＣＫ１及びＣＫ２、入力端子ＩＮ、制御端子ＣＴ、出力端子ＯＵＴ、リセット端子ＲＥ、キャリー端子ＣＲ、ならびにグラウンド電圧端子ＶＳＳを含む。 [0050] ステージＳＴＧ１、．．．、ＳＴＧ（ｎ＋１）のうちで奇数ステージＳＴＧ１、ＳＴＧ３、．．．、ＳＴＧ（ｎ＋１）では、第１クロック端子ＣＫ１がゲートクロックパルスＣＫＶを受信して、第２クロック端子ＣＫ２がゲートクロックバーパルスＣＫＶＢを受信する。ステージＳＴＧ１、．．．、ＳＴＧ（ｎ＋１）のうちで偶数ステージＳＴＧ２、ＳＴＧ４、．．．、ＳＴＧｎでは、第１クロック端子ＣＫ１がゲートクロックバーパルスＣＫＶＢを受信して、第２クロック端子ＣＫ２がゲートクロックパルスＣＫＶを受信する。） （エ）「[0065] FIG. 4 is a circuit diagram for explaining the first stage shown in FIG. 3. [0066] Herein, the first stage has the same configuration as each of the second to the (n+1)th stages, and therefore only configuration of the first stage will be described except for that of the second to the (n+1)th stages. [0067] As shown in FIG. 4, the first stage includes a pull-up portion 132a, a pull-down portion 132b, a driving portion 132c, a holding portion 132d, a switching portion 132e, and a carry portion 132f. [0068] The pull-up portion 132a pulls up the gate clock pulse CKV supplied through the first clock terminal CK1 to be output as the gate driving signal through the output terminal OUT. The pull-up portion 132a includes a first transistor NT1 with a gate electrode connected to a first node N1, a source electrode connected to the first clock terminal CK1, and a drain electrode connected to the output terminal OUT. The first transistor NT1 represents a pull-up transistor pulling up the gate clock pulse CKV. And the first transistor NT1 supplies the gate line of the pixel area with the gate driving signal through the output terminal OUT.」 （当審訳：[OO65] 図４は、図３に示される第１ステージを説明するための回路図である。 [OO66] ここで、第１ステージは、第２～第（ｎ＋１）ステージの各々と同じ構成を有し、それゆえに、第２～第（ｎ＋１）ステージを除いて、第１ステージの構成のみが記載される。 [OO67] 図４に示されるように、第１ステージは、プルアップ部１３２ａ、プルダウン部１３２ｂ、駆動部１３２ｃ、ホールディング部１３２ｄ、スイッチング部１３２ｅ、及びキャリー部１３２ｆを含む。 [0068] プルアップ部１３２ａは、第１クロック端子ＣＫ１を通して供給されたゲートクロックパルスＣＫＶをゲート駆動信号として出力端子ＯＵＴを通して出力するためにプルアップする。プルアップ部１３２ａは、第１ノードＮ１へ接続されたゲート電極、第１クロック端子ＣＫ１へ接続されたソース電極、及び出力端子ＯＵＴへ接続されたドレイン電極をもつ第１トランジスタＮＴ１を含む。第１トランジスタＮＴ１は、ゲートクロックパルスＣＫＶをプルアップするプルアップトランジスタを表す。そして第１トランジスタＮＴ１は、ゲート駆動信号を出力端子ＯＵＴを通して画素領域のゲート線に供給する。） （オ）「[0080] The first stage further includes a ripple preventing portion 132g and a reset portion 132h. The ripple preventing portion 132g prevents the gate driving signal maintained at the ground voltage VOFF from being rippled by a noise inputted through the input terminal IN. The ripple preventing portion 132g includes a twelfth transistor NT12 and a thirteenth transistor NT13. The twelfth transistor NT12 has a source electrode connected to the input terminal IN, a gate electrode connected to the second clock terminal CK2, and a drain electrode connected to the first node N1. The thirteen transistor NT13 has a drain electrode connected to the first node N1, a gate electrode connected to the first clock terminal CK1, and a source electrode connected to the second electrode N2.」 （当審訳：[0080] 第１ステージは、リップル防止部１３２ｇ及びリセット部１３２ｈをさらに含む。リップル防止部１３２ｇは、グラウンド電圧に維持されたゲート駆動信号が入力端子ＩＮを通して入力されたノイズによってリップルされることを防止する。リップル防止部１３２ｇは、第１２トランジスタＮＴ１２及び第１３トランジスタＮＴ１３を含む。第１２トランジスタＮＴ１２は、入力端子ＩＮへ接続されたソース電極、第２クロック端子ＣＫ２へ接続されたゲート電極、及び第１ノードＮ１へ接続されたドレイン電極を有する。第１３トランジスタＮＴ１３は、第１ノードＮ１へ接続されたドレイン電極、第１クロック端子ＣＫ１へ接続されたゲート電極、及び第２電極Ｎ２へ接続されたソース電極を有する。） （カ）「ＦＩＧ．３ ［図：0001399903000052.jpg］ 」 （キ）「ＦＩＧ．４ ［図：0001399903000053.jpg］ 」 （５）甲第６号証 ア 甲第６号証に記載された事項 甲第６号証には、以下の事項が記載されている。 （ア）「【技術分野】 【０００１】 本発明は、シフトレジスタとこれを有するスキャン駆動回路及び表示装置に関するものである。 【背景技術】 【０００２】 一般に、製造コストを低減させ、サイズを縮小させるために、データドライバーＩＣやゲートドライバーＩＣを液晶パネルに集積化しようとする努力が行われている。前記した集積化を具現するためには、液晶パネルのスキャン駆動回路は、単純な構造を有する。」 （イ）「【発明を実施するための最良の形態】 【００２８】 以下では、添付図面を参照して、本発明の好ましい実施例をより詳細に説明する。 【００２９】 図１は、本発明の第１実施例によるシフトレジスタの単位ステージを説明するための回路図である。特に、ａ－Ｓｉ ＴＦＴでスキャン駆動回路を構成した時、第２トランジスタＱ２のゲートがフローティングされることを防止するための単位ステージを図示する。 【００３０】 図１を参照すると、本発明の第１実施例によるシフトレジスタの単位ステージ１００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、及びホールディング部１５０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてゲート信号（又は、走査信号、スキャン信号）を出力する。 【００３１】 バッファー部１１０は、ドレーンとゲート（又は、制御電極）が共通され、第１入力信号ＩＮ１の供給を受け、ソースが充電部１２０の第１端に連結された第１トランジスタＱ１で構成され、前段ステージの出力端子ＯＵＴから提供される第１入力信号ＩＮ１に応答して第１トランジスタＱ１のソースに連結された充電部１２０、駆動部１３０、放電部１４０、及びホールディング部１５０にゲートオン電圧ＶＯＮを供給する。仮に、前記単位ステージが一番目ステージであると、前記第１入力信号ＩＮ１はスキャン開始信号ＳＴＶである。 【００３２】 充電部１２０は、第１端が前記第１トランジスタＱ１のソースと放電部１４０に連結され、第２端が駆動部１３０の出力端子ＯＵＴに連結されたキャパシタＣで構成される。 【００３３】 駆動部１３０は、ドレーンがクロック端子ＣＫに連結され、ゲートが第１ノードＮ１を経由してキャパシタＣの第１端に連結され、ソースがキャパシタＣの第２端及び出力端子ＯＵＴに連結された第２トランジスタＱ２と、ドレーンが第２トランジスタＱ２のソース及びキャパシタＣの第２端に連結され、ソースが第１電圧ＶＯＦＦに連結された第３トランジスタＱ３で構成される。この際、第２トランジスタＱ２のドレーンには、単位ステージが奇数番目ステージである場合には、クロック端子ＣＫに第１クロックＣＫＶが印加され、偶数番目ステージである場合には、クロック端子ＣＫに第１クロックＣＫＶと位相が反対である第２クロックＣＫＶＢが入力される。前記第２トランジスタＱ２は、プル－アップ機能を行い、第３トランジスタＱ３は、プル－ダウン機能を行う。 【００３４】 放電部１４０は、ドレーンがキャパシタＣの第１端に連結され、ゲートが第３トランジスタＱ３のゲートと共通され第２入力信号ＩＮ２が印加され、ソースが前記第１電圧ＶＯＦＦに連結された第４トランジスタＱ４で構成され、第２入力信号ＩＮ２に応答してキャパシタＣに充電された電荷を、ソースを通じて第１電圧ＶＯＦＦ端に放電する。」 （ウ）「【００７２】 図６は、本発明の第４実施例によるシフトレジスタの単位ステージを説明するための回路図である。前記ステージは、ａ－Ｓｉ ＴＦＴを含み、スキャン信号を出力する出力端子ＯＵＴ、第２トランジスタＱ２のソースがフローティングされることを防止する。 【００７３】 図６を参照すると、本発明の第４実施例によるシフトレジスタの単位ステージ４００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、ホールディング制御部３５０、及びホールディング部４６０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号（又は、走査信号）を出力する。前記した図１及び図５と比較して、同じ構成要素には同じ図面番号を付与し、その説明は省略する。 【００７４】 ホールディング部４６０は、第５ホールドトランジスタＱ４５と第６ホールドトランジスタＱ４６を含み、出力端子ＯＵＴがフローティングされることを防止する。ホールディング部４６０は、出力端子ＯＵＴがハイレベルである時、オフ状態を維持する。第５ホールドトランジスタＱ４５は、ドレーンが出力端子ＯＵＴに連結され、ゲートがホールディング制御部３５０に連結され、ソースに第１電圧ＶＯＦＦが印加される。第６ホールドトランジスタＱ４６は、ドレーンが出力端子ＯＵＴに連結され、ゲートに第２クロック端子ＣＫ２が印加（当審注：「連結」の誤記と認められる。）され、ソースに第１電圧ＶＯＦＦが印加される。第５ホールドトランジスタＱ４５に連結された第１クロック端子ＣＫ１に印加される第１クロックＣＫＶと第６ホールドトランジスタＱ４６に連結された第２クロック端子ＣＫ２に印加される第２クロックＣＫＶＢは、互いに反対位相を有する。ここで、シフトレジスタの単位ステージに印加される信号は、図４ｂと同様である。 【００７５】 第２ホールドトランジスタＱ３２及び第４ホールドトランジスタＱ３４は、現在ステージの出力端子ＯＵＴがハイレベルである時、第５ホールドトランジスタＱ４５のゲートを第１電圧ＶＯＦＦにプル－ダウンする。 【００７６】 現在ステージの出力信号ＯＵＴがローである時、第１クロックＣＫＶと同期されるコントロール電圧が第２ホールドトランジスタＱ３２を通じて第５ホールドトランジスタＱ４５のゲートに伝達される。なお、第３ホールドトランジスタＱ３３及び第４ホールドトランジスタＱ３４はターンオフしている。出力端子ＯＵＴがハイレベルではなく、クロック端子ＣＫ１がハイレベルである場合、第２ホールドトランジスタＱ３２のゲート電圧は、第１クロックＣＫＶのハイレベル電圧から第１ホールドトランジスタＱ３１のしきい電圧を引いた電圧と同じである。 【００７７】 第２ホールドトランジスタＱ３２は、出力端子ＯＵＴがハイレベルではない場合、第１クロックＣＫＶと同期されるコントロール電圧を第５ホールドトランジスタＱ４５のゲートに印加する。 【００７８】 一方、第２クロックＣＫＶＢがハイレベルであり、前記レジスタ出力端子ＯＵＴがローレベルである場合、第６ホールドトランジスタＱ４６は、第２クロックＣＫＶＢに応答して出力端子ＯＵＴを第１電圧ＶＯＦＦにホールディングする。 【００７９】 以上で説明したように、第４実施例によると、第１クロック端子ＣＫ１に印加される第１クロックＣＫＶと第２クロック端子ＣＫ２に印加される第２クロックＣＫＶＢは、常に反対位相である。出力端子ＯＵＴがハイレベルではなく、第１クロックＣＫ１がハイレベルである時、第５ホールドトランジスタＱ４５により出力端子ＯＵＴに第１電圧ＶＯＦＦが印加される。出力端子ＯＵＴがハイレベルではなく、第２クロックＣＫＶＢがハイレベルである時、第６ホールドトランジスタＱ４６により出力端子ＯＵＴに第１電圧ＶＯＦＦが印加される。これにより、出力端子ＯＵＴ、第２トランジスタＱ２のソースやキャパシタＣの第１端がフローティングされることを防止することができる。」 （エ）「【０１００】 以上で説明した本発明の多様な実施例によると、一種の交流波形である第１クロックＣＫＶ又は第２クロックＣＫＶＢを用いてａ－Ｓｉ ＴＦＴ ＬＣＤのスキャン駆動回路の内部ノードと出力ノードのフローティング状態を防止することができる。これにより、高電圧が印加されるトランジスタの寿命を増加させて信頼性を高めることができ、ａ－Ｓｉ ＴＦＴを有するスキャン駆動回路を含む液晶パネルや前記液晶パネルを有するＬＣＤの表示品質を高めることができる。」 （オ）「【図６】 ［図：0001399903000054.jpg］ 」 イ 甲６発明 上記アの記載事項（ア）～（オ）から、甲第６号証には、次の事項が記載されているといえる。 （ア） 上記ア（ア）の段落【０００１】には、「シフトレジスタとこれを有するスキャン駆動回路」が記載され、また、段落【０００２】には、「データドライバーＩＣやゲートドライバーＩＣを液晶パネルに集積化しようとする努力が行われている。前記した集積化を具現するためには、液晶パネルのスキャン駆動回路は、単純な構造を有する」と記載されている。 してみると、甲第６号証には、“ゲートドライバーＩＣを具現化するシフトレジスタを有するスキャン駆動回路が集積化される液晶パネル”が記載されているといえる。 （イ）上記ア（ウ）の段落【００７３】には図６（上記ア（オ））のシフトレジスタの単位ステージ４００に関して、“シフトレジスタの単位ステージ４００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、ホールディング制御部３５０、及びホールディング部４６０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号を出力するものであ”ることが記載されている。 （ウ）上記ア（ウ）の段落【００７３】には図６（上記ア（オ））のシフトレジスタの単位ステージ４００に関して、「前記した図１及び図５と比較して、同じ構成要素には同じ図面番号を付与し、その説明は省略する」と記載され、さらに、上記ア（イ）の段落【００３０】－【００３４】には図１のシフトレジスタの単位ステージ１００に関して、 “バッファー部１１０は、ドレーンとゲート（又は、制御電極）が共通され、第１入力信号ＩＮ１の供給を受け、ソースが充電部１２０の第１端に連結された第１トランジスタＱ１で構成され、前段ステージの出力端子ＯＵＴから提供される第１入力信号ＩＮ１に応答して第１トランジスタＱ１のソースに連結された充電部１２０、駆動部１３０、放電部１４０にゲートオン電圧ＶＯＮを供給するものであって、 充電部１２０は、第１端が前記第１トランジスタＱ１のソースと放電部１４０に連結され、第２端が駆動部１３０の出力端子ＯＵＴに連結されたキャパシタＣで構成され、 駆動部１３０は、ドレーンがクロック端子ＣＫに連結され、ゲートが第１ノードＮ１を経由してキャパシタＣの第１端に連結され、ソースがキャパシタＣの第２端及び出力端子ＯＵＴに連結された第２トランジスタＱ２と、ドレーンが第２トランジスタＱ２のソース及びキャパシタＣの第２端に連結され、ソースが第１電圧ＶＯＦＦに連結された第３トランジスタＱ３で構成され、 放電部１４０は、ドレーンがキャパシタＣの第１端に連結され、ゲートが第３トランジスタＱ３のゲートと共通され第２入力信号ＩＮ２が印加され、ソースが前記第１電圧ＶＯＦＦに連結された第４トランジスタＱ４で構成され、第２入力信号ＩＮ２に応答してキャパシタＣに充電された電荷を、ソースを通じて第１電圧ＶＯＦＦ端に放電するものであ” ることが記載されている。 また、図６（上記ア（オ））によれば、単位ステージ４００においては、駆動部１３０の第２トランジスタＱ２のドレーンは第１クロック端子ＣＫ１に連結されていることが看取できる。 してみると、甲第６号証には図６（上記ア（オ））のシフトレジスタの単位ステージ４００に関して、 “バッファー部１１０は、ドレーンとゲート（又は、制御電極）が共通され、第１入力信号ＩＮ１の供給を受け、ソースが充電部１２０の第１端に連結された第１トランジスタＱ１で構成され、前段ステージの出力端子ＯＵＴから提供される第１入力信号ＩＮ１に応答して第１トランジスタＱ１のソースに連結された充電部１２０、駆動部１３０、放電部１４０にゲートオン電圧ＶＯＮを供給するものであって、 充電部１２０は、第１端が前記第１トランジスタＱ１のソースと放電部１４０に連結され、第２端が駆動部１３０の出力端子ＯＵＴに連結されたキャパシタＣで構成され、 駆動部１３０は、ドレーンが第１クロック端子ＣＫ１に連結され、ゲートが第１ノードＮ１を経由してキャパシタＣの第１端に連結され、ソースがキャパシタＣの第２端及び出力端子ＯＵＴに連結された第２トランジスタＱ２と、ドレーンが第２トランジスタＱ２のソース及びキャパシタＣの第２端に連結され、ソースが第１電圧ＶＯＦＦに連結された第３トランジスタＱ３で構成され、 放電部１４０は、ドレーンがキャパシタＣの第１端に連結され、ゲートが第３トランジスタＱ３のゲートと共通され第２入力信号ＩＮ２が印加され、ソースが前記第１電圧ＶＯＦＦに連結された第４トランジスタＱ４で構成され、第２入力信号ＩＮ２に応答してキャパシタＣに充電された電荷を、ソースを通じて第１電圧ＶＯＦＦ端に放電するものであ” ることが記載されているといえる。 （エ）上記ア（ウ）の段落【００７３】、【００７４】には図６（上記ア（オ））のシフトレジスタの単位ステージ４００に関して、 “ホールディング部４６０は、第５ホールドトランジスタＱ４５と第６ホールドトランジスタＱ４６を含み、出力端子ＯＵＴがフローティングされることを防止し、出力端子ＯＵＴがハイレベルである時、オフ状態を維持するもので、第５ホールドトランジスタＱ４５は、ドレーンが出力端子ＯＵＴに連結され、ゲートがホールディング制御部３５０に連結され、ソースに第１電圧ＶＯＦＦが印加され、さらに、第６ホールドトランジスタＱ４６は、ドレーンが出力端子ＯＵＴに連結され、ゲートに第２クロック端子ＣＫ２が連結され、ソースに第１電圧ＶＯＦＦが印加されるものであって、また、第５ホールドトランジスタＱ４５に連結された第１クロック端子ＣＫ１に印加される第１クロックＣＫＶと第６ホールドトランジスタＱ４６に連結された第２クロック端子ＣＫ２に印加される第２クロックＣＫＶＢは、互いに反対位相を有し、 第２ホールドトランジスタＱ３２及び第４ホールドトランジスタＱ３４は、現在ステージの出力端子ＯＵＴがハイレベルである時、第５ホールドトランジスタＱ４５のゲートを第１電圧ＶＯＦＦにプル－ダウンするものであ” ることが記載されている。 また、図６（上記ア（オ））によれば、“第４ホールドトランジスタＱ３４は、ドレーンが第５ホールドトランジスタＱ４５のゲートに連結され、ゲートが出力端子ＯＵＴに連結され、ソースに第１電圧ＶＯＦＦが印加されるものであ”ることが看取できる。 （オ）以上、（ア）～（エ）の検討から、甲第６号証には次の発明（以下、「甲６発明」という。）が記載されているといえる。 「ゲートドライバーＩＣを具現化するシフトレジスタを有するスキャン駆動回路が集積化される液晶パネルにおいて、 シフトレジスタの単位ステージ４００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、ホールディング制御部３５０、及びホールディング部４６０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号を出力するものであって、 バッファー部１１０は、ドレーンとゲート（又は、制御電極）が共通され、第１入力信号ＩＮ１の供給を受け、ソースが充電部１２０の第１端に連結された第１トランジスタＱ１で構成され、前段ステージの出力端子ＯＵＴから提供される第１入力信号ＩＮ１に応答して第１トランジスタＱ１のソースに連結された充電部１２０、駆動部１３０、放電部１４０にゲートオン電圧ＶＯＮを供給するものであって、 充電部１２０は、第１端が前記第１トランジスタＱ１のソースと放電部１４０に連結され、第２端が駆動部１３０の出力端子ＯＵＴに連結されたキャパシタＣで構成され、 駆動部１３０は、ドレーンが第１クロック端子ＣＫ１に連結され、ゲートが第１ノードＮ１を経由してキャパシタＣの第１端に連結され、ソースがキャパシタＣの第２端及び出力端子ＯＵＴに連結された第２トランジスタＱ２と、ドレーンが第２トランジスタＱ２のソース及びキャパシタＣの第２端に連結され、ソースが第１電圧ＶＯＦＦに連結された第３トランジスタＱ３で構成され、 放電部１４０は、ドレーンがキャパシタＣの第１端に連結され、ゲートが第３トランジスタＱ３のゲートと共通され第２入力信号ＩＮ２が印加され、ソースが前記第１電圧ＶＯＦＦに連結された第４トランジスタＱ４で構成され、第２入力信号ＩＮ２に応答してキャパシタＣに充電された電荷を、ソースを通じて第１電圧ＶＯＦＦ端に放電するものであって、 ホールディング部４６０は、第５ホールドトランジスタＱ４５と第６ホールドトランジスタＱ４６を含み、出力端子ＯＵＴがフローティングされることを防止し、出力端子ＯＵＴがハイレベルである時、オフ状態を維持するもので、第５ホールドトランジスタＱ４５は、ドレーンが出力端子ＯＵＴに連結され、ゲートがホールディング制御部３５０に連結され、ソースに第１電圧ＶＯＦＦが印加され、さらに、第６ホールドトランジスタＱ４６は、ドレーンが出力端子ＯＵＴに連結され、ゲートに第２クロック端子ＣＫ２が連結され、ソースに第１電圧ＶＯＦＦが印加されるものであって、また、第５ホールドトランジスタＱ４５に連結された第１クロック端子ＣＫ１に印加される第１クロックＣＫＶと第６ホールドトランジスタＱ４６に連結された第２クロック端子ＣＫ２に印加される第２クロックＣＫＶＢは、互いに反対位相を有し、 第２ホールドトランジスタＱ３２及び第４ホールドトランジスタＱ３４は、現在ステージの出力端子ＯＵＴがハイレベルである時、第５ホールドトランジスタＱ４５のゲートを第１電圧ＶＯＦＦにプル－ダウンするものであって、第４ホールドトランジスタＱ３４は、ドレーンが第５ホールドトランジスタＱ４５のゲートに連結され、ゲートが出力端子ＯＵＴに連結され、ソースに第１電圧ＶＯＦＦが印加されるものである、 液晶パネル。」 ４ 無効理由１（甲２発明に基づく新規性及び進歩性の欠如）について （１） 無効理由１－１（甲２発明に基づく新規性の欠如）について ア 対比 本件特許発明と甲２発明を対比する。 理解の便宜のため、最初に、甲第２号証の図８（但し、上記２（１）で検討した部分は点線とした。）に、本件特許発明の各「ゲート信号線」、各「クロック信号線」、「電源線」、及び「第１のトランジスタ」～「第６のトランジスタ」を「Ａ１」～「Ａ６」として、赤字で対応する構成に書き入れたものを掲げる。 ［図：0001399903000055.jpg］ （ア）構成Ａについて 甲２発明の「シフトレジスタ」は、「ゲート駆動回路である」から、本件特許発明の「ゲートドライバ」に相当する。 （イ）構成Ｂについて 甲２発明の「Ｎ３トランジスタ（Ｎ３）」、「Ｎ４トランジスタ（Ｎ４）」、「第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）」、「Ｎ６トランジスタ（Ｎ６）」、「Ｎ９トランジスタ（Ｎ９）」、「Ｎ５トランジスタ（Ｎ５）」は、各々、本件特許発明の「第１のトランジスタ」、「第２のトランジスタ」、「第３のトランジスタ」、「第４のトランジスタ」、「第５のトランジスタ」、「第６のトランジスタ」に相当する。 そして、甲２発明の「シフトレジスタのＮ番目のステージ回路」は、「Ｎ３トランジスタ（Ｎ３）」、「Ｎ４トランジスタ（Ｎ４）」、「第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）」、「Ｎ６トランジスタ（Ｎ６）」、「Ｎ９トランジスタ（Ｎ９）」、「Ｎ５トランジスタ（Ｎ５）」を有するものであるから、甲２発明と本件特許発明は「前記ゲートドライバは、第１乃至第６のトランジスタを有」する点で一致する。 （ウ）構成Ｃ、Ｄについて 甲２発明の「Ｎ３トランジスタ（Ｎ３）」は、「ドレインが第２クロック信号（ＣＬＫ２）線に直接接続され、ソースがゲート駆動信号｛（Ｎ）＿ｏｕｔ｝の出力線に直接接続され」るものである。 してみると、甲２発明の「第２クロック信号（ＣＬＫ２）線」、「ゲート駆動信号｛（Ｎ）＿ｏｕｔ｝の出力線」は、本件特許発明の「第１のクロック信号線」、「第２のゲート信号線」に相当し、甲２発明の「Ｎ３トランジスタ（Ｎ３）」の「ドレインが第２クロック信号（ＣＬＫ２）線に直接接続され、ソースがゲート駆動信号｛（Ｎ）＿ｏｕｔ｝の出力線に直接接続され」ることは、本件特許発明の「前記第１のトランジスタのソース又はドレインの一方は、第１のクロック信号線と電気的に接続され、前記第１のトランジスタのソース又はドレインの他方は、第２のゲート信号線と電気的に接続され」ることに相当する。 （エ）構成Ｅ、Ｆについて 甲２発明の「Ｎ４トランジスタ（Ｎ４）」は、「Ｎ４トランジスタ（Ｎ４）のドレインがゲート駆動信号｛（Ｎ）＿ｏｕｔ｝の出力線に直接接続され、Ｎ４トランジスタ（Ｎ４）のソースが第２電源電圧（ＶＳＳ）線に直接接続され」るものである。 してみると、甲２発明の「第２電源電圧（ＶＳＳ）線」は、本件特許発明の「電源線」に相当し、上記（ウ）の点を踏まえると、甲２発明の「Ｎ４トランジスタ（Ｎ４）のドレインがゲート駆動信号｛（Ｎ）＿ｏｕｔ｝の出力線に直接接続され、Ｎ４トランジスタ（Ｎ４）のソースが第２電源電圧（ＶＳＳ）線に直接接続され」ることは、本件特許発明の「前記第２のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され、前記第２のトランジスタのソース又はドレインの他方は、前記第２のゲート信号線と電気的に接続され」ることに相当する。 （オ）構成Ｇについて 甲２発明の「第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）」は、「ドレイン」に「第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）のソース」が「直接接続され」るものである。また、「第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）のドレイン及びゲートが開始信号（Ｖｓｔ）線に直接接続され」るものであり、「第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）」は、開始信号（Ｖｓｔ）線と「第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）」の「ドレイン」との間においていわゆるダイオード接続されるものであり、「第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）」の「ドレイン」には、直接ではないが開始信号（Ｖｓｔ）が入力されているといえる。 してみると、甲２発明の「開始信号（Ｖｓｔ）線」は、本件特許発明の「第１のゲート信号線」に相当し、甲２発明の「第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）のドレイン及びゲートが開始信号（Ｖｓｔ）線に直接接続され、第１ＮＭＯＳプルアップスイッチング素子（Ｎ１）のソースと第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のドレインが直接接続され」ることは、本件特許発明の「前記第３のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され」ることに相当する。 （カ）構成Ｈについて 甲２発明は、「第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のソースに第１ノード（Ｑ）が直接接続され」るものであって、また、「Ｎ３トランジスタ（Ｎ３）」の「ゲートが第１ノード（Ｑ）に直接接続される」ものであるから、「第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のソース」と「Ｎ３トランジスタ（Ｎ３）」の「ゲート」は直接接続されているといえる。 してみると、甲２発明の、「第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のソースに第１ノード（Ｑ）が直接接続され」、「Ｎ３トランジスタ（Ｎ３）」の「ゲートが第１ノード（Ｑ）に直接接続される」ことは、本件特許発明の「前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され」ることに相当する。 （キ）構成Ｉについて 甲２発明は、「第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のゲートに第１クロック信号（ＣＬＫ１）線が直接接続されるものであ」る。 してみると、甲２発明の「第１クロック信号（ＣＬＫ１）線」は、本件特許発明の「第２のクロック信号線」に相当し、甲２発明の「第２ＮＭＯＳプルアップスイッチング素子（Ｎ２）のゲートに第１クロック信号（ＣＬＫ１）線が直接接続されるものであ」ることは、本件特許発明の「前記第３のトランジスタのゲートは、第２のクロック信号線と電気的に接続され」ることに相当する。 （ク）構成Ｊについて 甲２発明の「Ｎ６トランジスタ（Ｎ６）のソースが第２電源電圧（ＶＳＳ）線に直接接続される」ことは、本件特許発明の「前記第４のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され」ることに相当する。 （ケ）構成Ｋについて 甲２発明は「Ｎ６トランジスタ（Ｎ６）のドレインが第１ノード（Ｑ）に直接接続され」るものであって、また、「Ｎ３トランジスタ（Ｎ３）」の「ゲートが第１ノード（Ｑ）に直接接続される」ものであるから、「Ｎ６トランジスタ（Ｎ６）のドレイン」と「Ｎ３トランジスタ（Ｎ３）」の「ゲート」は直接接続されているといえる。 してみると、甲２発明の「Ｎ６トランジスタ（Ｎ６）のドレインが第１ノード（Ｑ）に直接接続され」、「Ｎ３トランジスタ（Ｎ３）」の「ゲートが第１ノード（Ｑ）に直接接続される」ことは、本件特許発明の「前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され」ることに相当する。 （コ）構成Ｌについて 甲２発明の「Ｎ４トランジスタ（Ｎ４）のゲートがＮ６トランジスタ（Ｎ６）のゲートに直接接続され」ることは、本件特許発明の「前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され」ることに相当する。 （サ）構成Ｍについて 甲２発明は「Ｎ９トランジスタ（Ｎ９）」の「ソースが第２電源電圧（ＶＳＳ）線に直接接続され」るものであって、「第２クロック信号（ＣＬＫ２）」が入力するものではない。 （シ）構成Ｎについて 甲２発明の「Ｎ９トランジスタ（Ｎ９）」は「ドレインが第２ノード（ＱＢ）に直接接続され」るものであって、また、「Ｎ４トランジスタのゲート」は「第２ノード（ＱＢ）に接続され」るものであるから、「Ｎ９トランジスタ（Ｎ９）」の「ドレイン」と、「Ｎ４トランジスタのゲート」は直接接続されているといえる。 してみると、甲２発明のＮ９トランジスタ（Ｎ９）」の「ドレインが第２ノード（ＱＢ）に直接接続され」、「Ｎ４トランジスタのゲートが」「第２ノード（ＱＢ）に接続され」ることは、本件特許発明の「前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され」ることに相当する。 （ス）構成Ｏについて 甲２発明は「Ｎ９トランジスタ（Ｎ９）」の「ゲートが第１ノード（Ｑ）に直接接続され」るものであって、また、「Ｎ３トランジスタ（Ｎ３）」の「ゲートが第１ノード（Ｑ）に直接接続されるものであ」るから、「Ｎ９トランジスタ（Ｎ９）」の「ゲート」と「Ｎ３トランジスタ（Ｎ３）」の「ゲート」は直接接続されているといえる。 してみると、甲２発明の「Ｎ９トランジスタ（Ｎ９）」の「ゲートが第１ノード（Ｑ）に直接接続され」、「Ｎ３トランジスタ（Ｎ３）」の「ゲートが第１ノード（Ｑ）に直接接続される」ことは、本件特許発明の「前記第５のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され」ることに相当する。 （セ）構成Ｐについて 甲２発明は「Ｎ５トランジスタ（Ｎ５）」の「ソースが第２ノード（ＱＢ）に直接接続され」るものであって、また、「Ｎ４トランジスタのゲート」は「第２ノード（ＱＢ）に接続され」るものであるから、「Ｎ５トランジスタ（Ｎ５）」の「ソース」と、「Ｎ４トランジスタのゲート」は直接接続されているといえる。 してみると、甲２発明の「Ｎ５トランジスタ（Ｎ５）」の「ソースが第２ノード（ＱＢ）に直接接続され」、「Ｎ４トランジスタのゲートが」「第２ノード（ＱＢ）に接続され」ることは、本件特許発明の「前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され」ることに相当する。 （ソ）構成Ｑについて 甲２発明の「Ｎ５トランジスタ（Ｎ５）」の「ゲートが第１クロック信号（ＣＬＫ１）線に直接接続される」ことは、本件特許発明の「前記第６のトランジスタのゲートは、前記第２のクロック信号線と電気的に接続されること」に相当する。 （タ）構成Ｒについて 甲２発明の「液晶表示装置」を構成する「シフトレジスタ」は、「非晶質シリコン（ａ－Ｓｉ）を用いたＮＭＯＳ薄膜トランジスタ」で構成されたものであり、「非晶質シリコン（ａ－Ｓｉ）を用いたＮＭＯＳ薄膜トランジスタ」は“半導体素子”であるから、当該“半導体素子”で構成される甲２発明の「液晶表示装置」は、本件特許発明の「半導体装置」に相当する。 そうすると、本件特許発明と甲２発明は、次の点で一致し、次の点で相違する。 ＜一致点＞ 「ゲートドライバを有し、 前記ゲートドライバは、第１乃至第６のトランジスタを有し、 前記第１のトランジスタのソース又はドレインの一方は、第１のクロック信号線と電気的に接続され、 前記第１のトランジスタのソース又はドレインの他方は、第２のゲート信号線と電気的に接続され、 前記第２のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され、 前記第２のトランジスタのソース又はドレインの他方は、前記第２のゲート信号線と電気的に接続され、 前記第３のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、 前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、 前記第３のトランジスタのゲートは、第２のクロック信号線と電気的に接続され、 前記第４のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され、 前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、 前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、 前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、 前記第５のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、 前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、 前記第６のトランジスタのゲートは、前記第２のクロック信号線と電気的に接続される、 半導体装置。」 ＜相違点１＞（構成Ｍについて） 本件特許発明では、「前記第５のトランジスタのソース又はドレインの一方は、前記第２のクロック信号線と電気的に接続され」ているのに対し、甲２発明では、「Ｎ９トランジスタのソース又はドレインの一方は、第２電源電圧（ＶＳＳ）線と電気的に接続され」ている点。 イ 判断 したがって、本件特許発明は、前記の相違点１において甲２発明と相違するから、甲第２号証に記載された発明ではない。 ウ 請求人の主張 請求人は、構成Ｍについて次のとおり主張している。 「（１３）構成要件Ｍ（「前記第５のトランジスタのソース又はドレインの一方は、前記第２のクロック信号線と電気的に接続され、」）に対応する構成 上記○５（審判注：原文は丸数字）及び○７（審判注：原文は丸数字）のとおり、Ｎ９トランジスタのソース又はドレインの一方は、Ｎ５トランジスタを介して、前記第１クロック信号（ＣＬＫ１）の信号線と電気的に接続されている（下記参照）。 ［図：0001399903000056.jpg］ したがって、甲２発明は、以下の構成を有する。 ｍ Ｎ９トランジスタのソース又はドレインの一方は、前記Ｎ５トランジスタを介して、前記第１クロック信号（ＣＬＫ１）の信号線と電気的に接続されている 」（請求書３８－３９頁） エ 請求人の主張についての合議体の検討 上記主張について検討する。 請求人の主張するＮ９トランジスタ（本件特許発明の「第５のトランジスタ」に相当。）のソース又はドレインの一方と、第１クロック信号（ＣＬＫ１）（本件特許発明の「第２のクロック」に相当。）の信号線の接続経路には、Ｎ５トランジスタの「ゲートを介する接続」が含まれており、第１のクロック信号（ＣＬＫ１）がＮ９トランジスタのドレインに入力されることはないことから、上記１の意味において、Ｎ９トランジスタのソース又はドレインの一方は、Ｎ５トランジスタを介して、前記第１クロック信号（ＣＬＫ１）の信号線と電気的に接続されているとはいえない。 したがって、請求人の上記主張を採用することはできない。 オ 小括 以上検討したとおり、本件特許発明は、甲第２号証に記載された発明とはいえず、特許法２９条１項３号の規定に違反してされたものでなく、同法１２３条１項２号によって無効とすべきものではない。 （２） 無効理由１－２（甲２発明に基づく進歩性の欠如）について ア 対比 本件特許発明と甲２発明を対比すると、上記（１）アで検討したように、以下の相違点１で相違する。 ＜相違点１＞（構成Ｍについて） 本件特許発明では、「前記第５のトランジスタのソース又はドレインの一方は、前記第２のクロック信号線と電気的に接続され」ているのに対し、甲２発明では、「Ｎ９トランジスタのソース又はドレインの一方は、第２電源電圧（ＶＳＳ）線と電気的に接続され」ている点。 イ 判断 相違点１について検討する。 （ア）甲第３号証には、上記３（２）イで検討したように甲３発明が記載されており、下記５（１）アで検討するように、甲３発明の「ＮＭＯＳトランジスタＴ７」が、本件特許発明の「第５のトランジスタ」に相当するものである。 ここで、甲３発明の「ＮＭＯＳトランジスタＴ７」のドレインは「接続点Ｊ２」に直接接続される一方、前記「接続点Ｊ２」には、「ＮＭＯＳトランジスタＴ４」（本件特許発明の「第４のトランジスタ」に相当。）のゲート、及び「ＮＭＯＳトランジスタＴ５」（本件特許発明の「第２のトランジスタ」に相当。）のゲートが直接接続される他は、「第１クロック信号ＬＣＬＫ１」の線（本件特許発明の「第１のクロック信号線」に相当。）が、ダイオード接続された「ＮＭＯＳトランジスタＴ９」を介して接続されているのみである。 そして、前記「接続点Ｊ２」から「ＮＭＯＳトランジスタＴ４」のゲートを介する接続、あるいは、前記「接続点Ｊ２」から「ＮＭＯＳトランジスタＴ５」のゲートを介する接続は、いずれも、「トランジスタのゲートを介する接続」であるから、電気的な接続はここで途絶えることになる。 そうすると、「接続点Ｊ２」には「第３クロック信号ＬＣＬＫ２」が電気的に接続されていないから、甲３発明の「ＮＭＯＳトランジスタＴ７」のドレインは、上記１の意味において「第３クロック信号ＬＣＬＫ２」（本件特許発明の「第２のクロック信号線」に相当。）とは電気的に接続されていない。 また、「ＮＭＯＳトランジスタＴ７」のソースは「ゲート電圧端子ＧＶ」（本件特許発明の「電源線」に相当。）に接続されているから、電気的な接続はここで途絶えることになる。 したがって、甲３発明の「ＮＭＯＳトランジスタＴ７」のソースは、上記１の意味において「第３クロック信号ＬＣＬＫ２」（本件特許発明の「第２のクロック信号線」に相当。）とは電気的に接続されていない。 次に、甲第４号証について検討する。 ここで、甲第４号証のＦＩＧ．１０について、上記２（２）で明らかな誤記であるとした部分を正しいものに改めたものに、本件特許発明の「第２のゲート信号線」、「第１のクロック信号線」、「第２のクロック信号線」、「電源線」、及び、「第１のトランジスタ」、「第２のトランジスタ」、「第５のトランジスタ」を「Ａ１」、「Ａ２」、「Ａ５」として、赤字で対応する構成に書き入れたものを掲げる。 ［図：0001399903000057.jpg］ すなわち、甲第４号証の、シフトレジスタのＮ段目のステージに関するＦＩＧ．１０、及び段落[0128]－[0139]の記載によれば、「第１トランジスタＴ１」のドレインは、「第１クロック信号ＣＫ」（本件特許発明の「第１のクロック信号線」に相当。）に接続され、ソースは、「Ｎ段の出力端子１０６０」（本件特許発明の「第２のゲート信号線」に相当。）に接続されており、甲第４号証の「第１トランジスタＴ１」が、本件特許発明の「第１のトランジスタ」に相当し、また、「第５トランジスタＴ５」のドレインは、「Ｎ段の出力端子１０６０」に接続され、ソースは、「第１電圧ＶＯＦＦ」（本件特許発明の「電源線」に相当。）に接続されており、甲第４号証の「第５トランジスタＴ５」が、本件特許発明の「第２のトランジスタ」に相当するものと認められる。 そして、甲第４号証の「第６トランジスタＴ６」（本件特許発明の「第５のトランジスタ」に相当。）のゲートは、「第１トランジスタＴ１」のゲートに接続され、ドレインは、「第５トランジスタＴ５」のゲートに接続されているものの、上記２（２）で検討したように甲第４号証のＦＩＧ．１０には明らかな誤記があり、「第２クロック信号ＣＫＢの信号線」と「第１電圧ＶＯＦＦ」の電源線とは接続されていないことから、ソースと「第２クロック信号ＣＫＢ」（本件特許発明の「第２のクロック信号線」に相当。）とは接続されていない。 したがって、甲第３号証及び甲第４号証には、上記相違点１に係る構成は記載されていないから、甲２発明に甲第３号証及び甲第４号証に記載の技術を組み合わせたとしても相違点１に係る構成とすることは容易とはいえない。 （イ）また、本件特許発明の第５のトランジスタと甲２発明のＮ９トランジスタとは、「ソース又はドレインの他方」が「第２のトランジスタのゲートと電気的に接続され」、「ゲート」が、「第１のトランジスタのゲートと電気的に接続され」る点で共通し、両者が有する機能も、第１のトランジスタ（甲２発明の「Ｎ３トランジスタ」に相当。）のゲート電圧がハイレベルになってオンする際に、第２のトランジスタ（甲２発明の「Ｎ４トランジスタ」に相当。）のゲート電圧をローレベルにしてオフさせるという機能を有する点では共通しているものと認められる。 しかしながら、本件特許発明の第５のトランジスタの「ソース又はドレインの一方」は、「第２のクロック信号線と電気的に接続され」ており、そのような接続とすることにより、本件特許明細書の段落【０１２０】に記載されているように、ソース端子にＨ信号を供給することができ、それにより、第５のトランジスタに逆バイアスを印加することで第５のトランジスタの劣化を抑制するという作用効果を奏することができるものであるのに対して、甲２発明のＮ９トランジスタは、ソースがＶＳＳ（ローレベル）に接続されているために、ソースにＨ信号を供給することはできず、Ｎ９トランジスタに逆バイアスを印加してＮ９トランジスタの劣化を抑制することはできないものである。 さらに、甲２発明では、Ｎ９トランジスタはソースがＶＳＳ（ローレベル）に接続されていることから、上記３（１）ア（ス）に記載されるように、そのゲート電圧がハイレベルになっている間（第１ノード（Ｑ）が充電されている間）は常に第２ノード（ＱＢ）の放電を行うことができるものであるが、仮に、Ｎ９トランジスタのソースをＶＳＳに代えて第１クロック（ＣＬＫ１）線（本願の「第２のクロック信号線」に相当。）に接続すると、ゲート電圧がハイレベルになっていても、第１クロック信号（ＣＬＫ１）線がハイレベルの時には放電を行うことができず甲２発明のシフトレジスタとしての動作が不安定になるものと認められる。 そして、甲第３号証や、甲第４号証には、本件特許発明の第５のトランジスタのゲート、ドレインと同様の接続構成を有し、同様の機能を有するトランジスタの記載は認められるものの、ソースは、いずれも低電位側の電源に接続されており、ソースを第２のクロック信号線と接続することを記載ないし示唆するものはなく、また、そのようにすることが当該技術分野における周知技術であったともいえない。 してみると、甲２発明においてＮ９トランジスタのソースを第２のクロック信号線と接続する動機付けが存在しない。 （ウ）したがって、本件特許発明は、甲第２号証に記載された発明及び甲第３号証若しくは甲第４号証に記載された技術から容易に発明できたものとはいえない。 ウ 請求人の主張 請求人は、請求書において、 （ア）甲第３号証に関して、 「 さらに、上記○２（審判注：原文は丸数字）（段落【００３２】、【００３３】、【００３６】及び【００３８】)並びに○４（審判注：原文は丸数字）の記載から明らかなように、トランジスタＴ７のソース又はドレインの一方は、トランジスタ１１及び１０（審判注：「トランジスタＴ１１及びＴ１０」の誤記と認められる。）を介して、前記第２クロック信号（ＬＣＬＫ２)の信号線と電気的に接続されている（下記参照）。 ［図：0001399903000058.jpg］ 」（請求書６０頁）、 また、甲２発明、甲第３号証の技術は、技術分野が同一で、課題が共通し、機能が同一であるから、甲第３号証の技術を甲２発明に適用する動機付けがある旨（請求書６２－６３頁）、 （イ）甲第４号証に関して、 「 さらに、上記○３～○５（審判注：原文は丸数字）の記載から明らかなように、第６トランジスタＴ６のトランジスタのソースは、第２クロック信号ＣＫＢの信号線と電気的に接続されている（下記参照）。 ［図：0001399903000059.jpg］ 」（請求書７４頁）、 また、甲２発明と、甲第４号証の技術は、技術分野が同一で、課題が共通し、機能が同一であるから、甲第４号証の技術を甲２発明に適用する動機付けがある旨（請求書７５－７６頁）、 を主張している。 エ 請求人の主張についての合議体の検討 （ア）甲第３号証に関しては、図５（上記３（２）ア（エ））を参照すると、第３クロック信号（ＬＣＬＫ２)（本件特許発明の「第２のクロック」に相当。）はトランジスタＴ１１及びＴ１０を介してゲートオフ電圧Ｖｏｆｆが入力する線に入力し、このゲートオフ電圧Ｖｏｆｆが入力する線とトランジスタＴ７（本件特許発明の「第５のトランジスタ」に相当。）のソースが接続されるものであって、請求人の主張する、トランジスタＴ７のソースと、第３クロック信号（ＬＣＬＫ２) の接続経路には、「電源線を介する接続」が含まれていて、トランジスタＴ７のソースには第３クロック信号（ＬＣＬＫ２)は入力されないことから、上記１の意味において、トランジスタＴ７のソースは、第３クロック信号（ＬＣＬＫ２)の信号線と電気的に接続されているとはいえない。 また、甲第４号証に関しては、上記２（２）ウで検討したように、ＦＩＧ．１０の第２クロック信号ＣＫＢ（本件特許発明の「第２のクロック」に相当。）の信号線と第１電圧ＶＯＦＦの電源線とは接続されていないことは明らかであるから、第６トランジスタＴ６（本件特許発明の「第５のトランジスタ」に相当。）のソースは、第２クロック信号ＣＫＢの信号線と電気的に接続されているとはいえない。 してみると、甲第３、４号証は相違点１に係る構成を開示しないから、甲２発明に組み合わせたとしても相違点１に係る構成とすることは容易とはいえない。 （イ）さらに、上記イで検討したように、甲２発明においてＮ９トランジスタ（本件特許発明の「第５のトランジスタ」に相当。）のソースを第２のクロック信号線と接続する動機付けが存在しない。 （ウ）したがって、上記主張を採用することはできない。 オ 小括 以上検討したとおり、本件特許発明は、甲第２号証に記載された発明及び甲第３号証若しくは甲第４号証に記載された技術から容易に発明できたものではないから、特許法２９条２項の規定に違反してされたものでなく、同法１２３条１項２号によって無効とすべきものではない。 ５ 無効理由２（甲３発明に基づく新規性及び進歩性の欠如）について （１） 無効理由２－１（甲３発明に基づく新規性の欠如）について ア 対比 本件特許発明と甲３発明を対比する。 理解の便宜のため、最初に、甲第３号証の図５に、本件特許発明の各「ゲート信号線」、各「クロック信号線」、「電源線」、及び「第１のトランジスタ」～「第６のトランジスタ」を「Ａ１」～「Ａ６」として、赤字で対応する構成に書き入れたものを掲げる。 ［図：0001399903000060.jpg］ （ア） 構成Ａについて 甲３発明の「ゲート駆動部」は、本件特許発明の「ゲートドライバ」に相当する。 （イ）構成Ｂについて 甲３発明の「ゲート駆動部」である「シフトレジスタ」の各「ステージ」は、「ＮＭＯＳトランジスタＴ１」、「ＮＭＯＳトランジスタＴ５」、「ＮＭＯＳトランジスタＴ６」、「ＮＭＯＳトランジスタＴ４」、「ＮＭＯＳトランジスタＴ７」、「ＮＭＯＳトランジスタＴ８」を有するものである。 してみると、甲３発明の「ＮＭＯＳトランジスタＴ１」、「ＮＭＯＳトランジスタＴ５」、「ＮＭＯＳトランジスタＴ６」、「ＮＭＯＳトランジスタＴ４」、「ＮＭＯＳトランジスタＴ７」、「ＮＭＯＳトランジスタＴ８」は、各々、本件特許発明の「第１のトランジスタ」、「第２のトランジスタ」、「第３のトランジスタ」、「第４のトランジスタ」、「第５のトランジスタ」、「第６のトランジスタ」に相当し、甲３発明の「各ステージ」が「ＮＭＯＳトランジスタＴ１～Ｔ１１及びキャパシタＣからなって」いることは、本件特許発明の「前記ゲートドライバは、第１乃至第６のトランジスタを有」することに相当する。 （ウ）構成Ｃについて 甲３発明の「ＮＭＯＳトランジスタＴ１」は、「ドレインはクロック端子ＣＫ１に直接接続され」るものであって、また、「クロック端子ＣＫ１」には「第１クロック信号ＬＣＬＫ１」が入力するものであり、「クロック端子ＣＫ１」は信号線の一部と認められる。 してみると、甲３発明の「クロック端子ＣＫ１」は、本件特許発明の「第１のクロック信号線」に相当し、甲３発明の「ＮＭＯＳトランジスタＴ１」の「ドレインはクロック端子ＣＫ１に直接接続され」ることは、本件特許発明の「前記第１のトランジスタのソース又はドレインの一方は、第１のクロック信号線と電気的に接続され」ることに相当する。 （エ）構成Ｄについて 甲３発明は、「ＮＭＯＳトランジスタＴ１のソースは出力端子ＯＵＴに直接接続され」、また、「出力端子ＯＵＴはゲート線Ｇ１、Ｇ３、．．．、Ｇ２ｎ－１・・・にゲート出力Ｇｏｕｔ（ｊ）」の信号を「送出するものであ」って、「出力端子ＯＵＴ」は信号線の一部と認められる。 してみると、甲３発明の「出力端子ＯＵＴ」は、本件特許発明の「第２のゲート信号線」に相当し、甲３発明の「ＮＭＯＳトランジスタＴ１のソースは出力端子ＯＵＴに直接接続され」ることは、本件特許発明の「前記第１のトランジスタのソース又はドレインの他方は、第２のゲート信号線と電気的に接続され」ることに相当する。 （オ）構成Ｅについて 甲３発明は、「ＮＭＯＳトランジスタＴ５」の「ソースは、ゲート電圧端子ＧＶに直接接続されて」おり、また、「ゲート電圧端子ＧＶにはゲートオフ電圧Ｖｏｆｆが入力」するものであり、「ゲート電圧端子ＧＶ」は、電源線の一部と認められる。 してみると、甲３発明の「ゲート電圧端子ＧＶ」は、本件特許発明の「電源線」に相当し、甲３発明の、「ＮＭＯＳトランジスタＴ５」の「ソースは、ゲート電圧端子ＧＶに直接接続され」ることは、本件特許発明の「前記第２のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され」ることに相当する。 （カ）構成Ｆについて 甲３発明は、「ＮＭＯＳトランジスタＴ５」の「ドレインは出力端子ＯＵＴに接続され」るものであるから、上記（エ）の点を踏まえると、甲３発明の「ＮＭＯＳトランジスタＴ５」の「ドレインは出力端子ＯＵＴに直接接続され」ることは、本件特許発明の「前記第２のトランジスタのソース又はドレインの他方は、前記第２のゲート信号線と電気的に接続され」ることに相当する。 （キ）構成Ｇ、Ｈについて 甲３発明は、「ＮＭＯＳトランジスタＴ６のドレインは出力端子ＯＵＴに直接接続され」るものである。 また、甲３発明では、「ＮＭＯＳトランジスタＴ２はドレインとゲートがセット端子Ｓに共通的に直接接続されて一種のダイオード的役割を果たし、ソースが接続点Ｊ１に直接接続され」るものであって、「セット端子Ｓには、前段ステージＳＴ（ｊ－２）のゲート出力、つまり、前段ゲート出力Ｇｏｕｔ（ｊ－２）が」入力するものであるから、「接続点Ｊ１」には、「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が入力しているといえる。そして、甲３発明では、「接続点Ｊ１」は、「キャパシタＣを介して出力端子ＯＵＴに接続され」るものであるから、「接続点Ｊ１」に入力した「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が「キャパシタＣを介して」「出力端子ＯＵＴ」に入力しているといえる。 してみると、甲３発明では、「ＮＭＯＳトランジスタＴ６」の「ドレイン」と、「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が入力する「セット端子Ｓ」とは、上記１の意味において電気的に接続されているといえる。ここで、「セット端子Ｓ」は、「前段ゲート出力Ｇｏｕｔ（ｊ－２）」の信号が入力するものであり、信号線の一部と認められ、甲３発明の「セット端子Ｓ」は、本件特許発明の「第１のゲート信号線」に相当する。 さらに、甲３発明の「接続点Ｊ１」には、「ＮＭＯＳトランジスタＴ１のゲート」も「直接接続され」るものであり、「ＮＭＯＳトランジスタＴ１のゲートは」、「キャパシタＣを介して出力端子ＯＵＴに接続され」るものである。 してみると、甲３発明では、「ＮＭＯＳトランジスタＴ６」の「ドレイン」は、「ＮＭＯＳトランジスタＴ１のゲート」とも、上記１の意味において電気的に接続されているといえる。 ここで、本件特許発明の構成Ｇ、Ｈは、「前記第３のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され」るものであって、「前記第３のトランジスタのソース」が、「第１のゲート信号線と電気的に接続され」る場合には、「前記第３のトランジスタのドレイン」が、「前記第１のトランジスタのゲートと電気的に接続され」るものであって、「前記第３のトランジスタのドレイン」が、「第１のゲート信号線と電気的に接続され」る場合には、「前記第３のトランジスタのソース」が、「前記第１のトランジスタのゲートと電気的に接続され」るものである。 一方、甲３発明では、「ＮＭＯＳトランジスタＴ６」の「ドレイン」は、「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が入力する「セット端子Ｓ」と、「ＮＭＯＳトランジスタＴ１のゲート」の両方に電気的に接続されており、「ＮＭＯＳトランジスタＴ６」の「ドレイン」が、「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が入力する「セット端子Ｓ」と電気的に接続される場合は、「ソース」が「ＮＭＯＳトランジスタＴ１のゲート」と電気的に接続されるというものではないし、「ＮＭＯＳトランジスタＴ６」の「ドレイン」が、「ＮＭＯＳトランジスタＴ１のゲート」と電気的に接続される場合は、「ソース」が「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が入力する「セット端子Ｓ」と電気的に接続されるというものでもない。 したがって、甲３発明は、「ＮＭＯＳトランジスタＴ６」のソース又はドレインの一方は、「セット端子Ｓ」と電気的に接続され、「ＮＭＯＳトランジスタＴ６」のソース又はドレインの他方は、「ＮＭＯＳトランジスタＴ１のゲート」と電気的に接続されるものではない。 （ク）構成Ｉについて 甲３発明は、「ＮＭＯＳトランジスタＴ６のゲートは接続点Ｊ３に直接接続され」るものである。 また、「ＮＭＯＳトランジスタＴ１０」の「ドレインとゲートが共通的にクロック端子ＣＫ２に接続され」「ダイオード的役割を果たし」、「ＮＭＯＳトランジスタＴ１０のソースが接続点Ｊ３に直接接続され」るものであって、「クロック端子ＣＫ２」には「第３クロック信号ＬＣＬＫ２」が入力するものであるから、「接続点Ｊ３」には、「第３クロック信号ＬＣＬＫ２」が入力しているといえる。 してみると、甲３発明の「ＮＭＯＳトランジスタＴ６のゲート」は、「クロック端子ＣＫ２」と上記１の意味において電気的に接続されているといえ、また、「クロック端子ＣＫ２」は「第３クロック信号ＬＣＬＫ２」が入力するものであり、信号線の一部と認められる。 したがって、甲３発明の「クロック端子ＣＫ２」は、本件特許発明「第２のクロック信号線」に相当し、甲３発明の「ＮＭＯＳトランジスタＴ６のゲートは接続点Ｊ３に直接接続され」、「ＮＭＯＳトランジスタＴ１０」の「ドレインとゲートが共通的にクロック端子ＣＫ２に直接接続され」、「ＮＭＯＳトランジスタＴ１０のソースが接続点Ｊ３に直接接続され」ることは、本件特許発明の「前記第３のトランジスタのゲートは、第２のクロック信号線と電気的に接続され」ることに相当する。 （ケ）構成Ｊについて 甲３発明の「ＮＭＯＳトランジスタＴ４」の「ソースはゲート電圧端子ＧＶに接続され」るものであるから、上記（オ）も踏まえると、甲３発明の「ＮＭＯＳトランジスタＴ４」の「ソースはゲート電圧端子ＧＶに接続され」ることは、本件特許発明の「前記第４のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され」ることに相当する。 （コ）構成Ｋについて 甲３発明の「ＮＭＯＳトランジスタＴ４」の「ドレインは接続点Ｊ１」に直接接続され、また、「ＮＭＯＳトランジスタＴ１のゲートは接続点Ｊ１に直接接続され」るものである。 してみると、甲３発明の「ＮＭＯＳトランジスタＴ４」の「ドレインは接続点Ｊ１」に接続され、「ＮＭＯＳトランジスタＴ１のゲートは接続点Ｊ１に接続され」ることは、本件特許発明の「前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され」ることに相当する。 （サ）構成Ｌについて 甲３発明の「ＮＭＯＳトランジスタＴ４のゲートは接続点Ｊ２に」「直接接続され」、また、「ＮＭＯＳトランジスタＴ５のゲートは接続点Ｊ２に直接接続され」るものである。 してみると、甲３発明の「ＮＭＯＳトランジスタＴ４のゲートは接続点Ｊ２に」「直接接続され」、「ＮＭＯＳトランジスタＴ５のゲートは接続点Ｊ２に直接接続され」ることは、本件特許発明の「前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され」ることに相当する。 （シ）構成Ｍについて 上記（ケ）を踏まえると、甲３発明の「接続点Ｊ３」には、「第３クロック信号ＬＣＬＫ２」が入力し、さらに、「ＮＭＯＳトランジスタＴ１１のドレインは接続点Ｊ３に接続され」るものであり、「接続点Ｊ３」に入力した「第３クロック信号ＬＣＬＫ２」は、「ＮＭＯＳトランジスタＴ１１」がオンの際には、「ＮＭＯＳトランジスタＴ１１」の「ソース」から出力されるものである。 しかしながら、甲３発明の「ＮＭＯＳトランジスタＴ１１のソース」は「ゲート電圧端子ＧＶに直接接続され」、「ＮＭＯＳトランジスタＴ７」の「ソース」も「ゲート電圧端子ＧＶに直接接続され」るものであり、そして、「ゲート電圧端子ＧＶ」には「ゲートオフ電圧Ｖｏｆｆ」が入力するものであって、「ＮＭＯＳトランジスタＴ７」の「ソース」に「第３クロック信号ＬＣＬＫ２」が入力することはないから、甲３発明の「ＮＭＯＳトランジスタＴ７」の「ソース」は、「第３クロック信号ＬＣＬＫ２」が入力する「クロック端子ＣＫ２」と、上記１の意味において電気的に接続されているとはいえない。 （ス）構成Ｎについて 甲３発明の「ＮＭＯＳトランジスタＴ７」の「ドレインは接続点Ｊ２」に直接接続されるものであって、「ＮＭＯＳトランジスタＴ５のゲートは接続点Ｊ２に直接接続され」るものである。 してみると、甲３発明の「ＮＭＯＳトランジスタＴ７」の「ドレインは接続点Ｊ２」に直接接続され、「ＮＭＯＳトランジスタＴ５のゲートは接続点Ｊ２に直接接続され」ることは、本件特許発明の「前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され」ることに相当する。 （セ）構成Ｏについて 甲３発明の「ＮＭＯＳトランジスタＴ７のゲートは接続点Ｊ１に」直接接続され、「ＮＭＯＳトランジスタＴ１のゲートは接続点Ｊ１に直接接続され」るものである。 してみると、甲３発明の「ＮＭＯＳトランジスタＴ７のゲートは接続点Ｊ１に」直接接続され、「ＮＭＯＳトランジスタＴ１のゲートは接続点Ｊ１に直接接続され」ることは、本件特許発明の「前記第５のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され」ることに相当する。 （ソ）構成Ｐについて 甲３発明の「ＮＭＯＳトランジスタＴ８のドレインは接続点Ｊ２」に直接接続され、「ＮＭＯＳトランジスタＴ５のゲートは接続点Ｊ２に直接接続され」るものである。 してみると、甲３発明の「ＮＭＯＳトランジスタＴ８のドレインは接続点Ｊ２」に直接接続され、「ＮＭＯＳトランジスタＴ５のゲートは接続点Ｊ２に直接接続され」ることは、本件特許発明の「前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され」ることに相当する。 （タ）構成Ｑについて 甲３発明の「ＮＭＯＳトランジスタＴ８のゲートは第２クロック端子ＣＫ２」に直接接続されるものであるから、上記（ケ）の点も踏まえると、甲３発明の「ＮＭＯＳトランジスタＴ８のゲートは第２クロック端子ＣＫ２」に直接接続されることは、本件特許発明の「前記第６のトランジスタのゲートは、前記第２のクロック信号線と電気的に接続される」ことに相当する。 （チ）構成Ｒについて 甲３発明の「表示装置」は、「シフトレジスタ」を有し、「シフトレジスタ」は、「画素のスイッチング素子と同一の工程で形成され表示部に集積され」るものであって、半導体装置といえるから、本件特許発明の「半導体装置」に相当する。 そうすると、本件特許発明と甲３発明は、次の点で一致し、次の点で相違する。 ＜一致点＞ 「ゲートドライバを有し、 前記ゲートドライバは、第１乃至第６のトランジスタを有し、 前記第１のトランジスタのソース又はドレインの一方は、第１のクロック信号線と電気的に接続され、 前記第１のトランジスタのソース又はドレインの他方は、第２のゲート信号線と電気的に接続され、 前記第２のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され、 前記第２のトランジスタのソース又はドレインの他方は、前記第２のゲート信号線と電気的に接続され、 前記第３のトランジスタのゲートは、第２のクロック信号線と電気的に接続され、 前記第４のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され、 前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、 前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、 前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、 前記第５のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、 前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、 前記第６のトランジスタのゲートは、前記第２のクロック信号線と電気的に接続される、 半導体装置。」 ＜相違点２＞（構成Ｇ、Ｈについて） 本件特許発明では、「前記第３のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され」るものであるのに対して、甲３発明では、「ＮＭＯＳトランジスタＴ６」のドレインが、「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が入力する「セット端子Ｓ」と、「ＮＭＯＳトランジスタＴ１のゲート」の両方に電気的に接続されている点。 ＜相違点３＞（構成Ｍについて） 本件特許発明では、「前記第５のトランジスタのソース又はドレインの一方は、前記第２のクロック信号線と電気的に接続され」るものであるのに対し、甲３発明では、「ＮＭＯＳトランジスタＴ７」の「ソースはゲート電圧端子ＧＶに接続され」ている点。 イ 判断 したがって、本件特許発明は、前記の相違点２、相違点３において甲３発明と相違するから、甲第３号証に記載された発明ではない。 ウ 請求人の主張 請求人は、構成Ｈについて次の（ア）、（イ）のとおり主張している。 （ア）「（８）構成要件Ｈ（「前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、」）に対応する構成 上記「第２」「４」「（１）」「ア」○２（審判注：原文は丸数字）（段落【００３６】及び【００３８】）並びに○４（審判注：原文は丸数字）のとおり、トランジスタＴ６のソース又はドレインの他方は、トランジスタＴ１のゲートと電気的に接続されている。 ［図：0001399903000061.jpg］ したがって、甲3発明は、以下の構成を有する。 ｈ’トランジスタＴ６のソース又はドレインの他方は、トランジスタＴ１のゲートと電気的に接続されている 」（請求書８１頁） （イ）「１「１ 甲３発明の構成」（１９頁）について （１）構成ｈ’について ・・・中略・・・ これに対し、被請求人は、トランジスタＴ６のソース又はドレインの他方が、Ｔ１のゲートと電気的に接続されているとはいえないと主張する（１９頁末行～２０頁１行）。 しかしながら、上記「第１」「４」「（２）」「ア」で述べたとおり、被請求人は、トランジスタのソース及びドレインを介して電位等を伝えることが記載されていると述べ（１２頁１２～１３行）、下図を示している（１２頁）。 ［図：0001399903000062.jpg］ 被請求人のかかる主張に基づけば、甲３のトランジスタＴ６のソース又はドレインの他方とトランジスタＴ１のゲートとの間に介在しているトランジスタＴ４は、ソース及びドレインにより接続しているのであるから、被請求人の主張を前提としても、電気的に接続していることは明らかである。 この点に関して、被請求人は、本件発明の構成要件Ｈが、第３のトランジスタのソース又はドレインの他方と第１のトランジスタのゲートが電気的に接続することを規定しているのは、第３のトランジスタのソース又はドレインの他方の電位を第１のトランジスタのゲートに伝えることで第１のトランジスタのオン／オフを制御することを意味していることは、技術的に明らかであると主張する（１９頁１６～末行）。 しかしながら、本件発明の構成要件Ｈに関し、第３のトランジスタのソース又はドレインの他方と第１のトランジスタのゲートが電気的に接続することの技術的意義は、本件明細書には一切記載されていないのであり、被請求人の上記主張は、本件明細書の記載に基づかないものであって、失当である。」（弁駁書１４－１６頁） また、請求人は構成Ｍについて次の（ウ）、（エ）のとおり主張している。 （ウ）「（１３）構成要件Ｍ（「前記第５のトランジスタのソース又はドレインの一方は、前記第２のクロック信号線と電気的に接続され、」）に対応する構成 上記「第２」「４」「（１）」「ア」○２（審判注：原文は丸数字）（段落【００３２】、【００３３】、【００３６】及び【００３８】）並びに○４（審判注：原文は丸数字）のとおり、トランジスタＴ７のソース又はドレインの一方は、トランジスタＴ１１及びＴ１０を介して、前記第２クロック信号（ＬＣＬＫ２）の信号線と電気的に接続されている。 ［図：0001399903000063.jpg］ したがって、甲３発明は、以下の構成を有する。 ｍ’トランジスタＴ７のソース又はドレインの一方は、トランジスタＴ１１及びＴ１０を介して、前記第２クロック信号（ＬＣＬＫ２）接続されている 」（請求書８４、８５頁） （エ）「（２）構成ｍ’について 被請求人は、甲３発明のトランジスタＴ７のソース又はドレインの一方は、電源線に接続されているのであって、ＬＣＬＫ２とは電気的に接続されていないと主張する（２０頁４～６行）。 しかしながら、上記「第１」「４」「（２）」「ア」で述べたとおり、トランジス夕Ｔ７のソース又はドレインの一方は、トランジスタ１１及び１０を介して、前記第２クロック信号（ＬＣＬＫ２）の信号線と電気的に接続されている（下記参照）。 ［図：0001399903000064.jpg］ しかも、被請求人は、トランジスタのソース及びドレインを介して電位等を伝えることが記載されていると述べて（１２頁１２～１３行）、下図を示している（１２頁）。 ［図：0001399903000065.jpg］ 被請求人のかかる主張に基づけば、甲３文献のトランジスタＴ７と第２クロック信号（ＬＣ ＬＫ２）との間に介在しているトランジスタＴ１１及びトランジスタＴ１０は、いずれも、ソース及びドレインにより接続しているのであるから、被請求人の主張を前提としても、電気的に接続していることは明らかである。」（弁駁書１６，１７頁） エ 請求人の主張についての合議体の検討 （ア）構成Ｇ及びＨについて 上記ウ（ア）、（イ）で請求人が主張する、「ＮＭＯＳトランジスタＴ６」（本件特許発明の「第３のトランジスタ」に相当。）のソースと「ＮＭＯＳトランジスタＴ１」（本件特許発明の「第１のトランジスタ」に相当。）のゲートの接続経路には、「ゲート電圧端子」（本件特許発明の「電源線」に相当。）の線が含まれており、上記接続経路は、「電源線を介する接続」を含むものであるから、上記１の意味において、甲第３号証において「ＮＭＯＳトランジスタＴ６」のソースと「ＮＭＯＳトランジスタＴ１」のゲートとは電気的に接続されているとはいえない。 また、構成Ｈと構成Ｇは、上記ア（キ）で、本件特許発明の構成Ｇ、Ｈは、「前記第３のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され」るものであって、「前記第３のトランジスタのソース」が、「第１のゲート信号線と電気的に接続され」る場合には、「前記第３のトランジスタのドレイン」が、「前記第１のトランジスタのゲートと電気的に接続され」るものであって、「前記第３のトランジスタのドレイン」が、「第１のゲート信号線と電気的に接続され」る場合には、「前記第３のトランジスタのソース」が、「前記第１のトランジスタのゲートと電気的に接続され」るものである、と検討したように、構成Ｈは構成Ｇと一体的なものである。 そして、上記ア（キ）で検討したように、甲３発明では、「ＮＭＯＳトランジスタＴ６」（本件特許発明の「第３のトランジスタ」に相当。）の「ドレイン」は、「前段ゲート出力Ｇｏｕｔ（ｊ－２）」（本件特許発明の「第１のゲート信号」に相当。）が入力する「セット端子Ｓ」と、「ＮＭＯＳトランジスタＴ１」（本件特許発明の「第１のトランジスタ」に相当。）の「ゲート」の両方に電気的に接続されており、「ＮＭＯＳトランジスタＴ６」の「ドレイン」が、「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が入力する「セット端子Ｓ」と電気的に接続される場合は、「ソース」が「ＮＭＯＳトランジスタＴ１のゲート」と電気的に接続されるというものではないし、「ＮＭＯＳトランジスタＴ６」の「ドレイン」が、「ＮＭＯＳトランジスタＴ１のゲート」と電気的に接続される場合は、「ソース」が「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が入力する「セット端子Ｓ」と電気的に接続されるというものでもない。 したがって、甲３発明は、「ＮＭＯＳトランジスタＴ６」のソース又はドレインの一方が、「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が入力する「セット端子Ｓ」と電気的に接続された上に、「ＮＭＯＳトランジスタＴ６」のソース又はドレインの他方が、「ＮＭＯＳトランジスタＴ１のゲート」と電気的に接続されるというものではないから、甲３発明が、本件特許発明の構成Ｇ及び構成Ｈを有するとはいえない。 （イ）構成Ｍについて 上記ア（シ）で検討したように、甲３発明の「接続点Ｊ３」には、「第３クロック信号ＬＣＬＫ２」（本件特許発明の「第２のクロック信号」に相当。）が入力し、さらに、「ＮＭＯＳトランジスタＴ１１のドレインは接続点Ｊ３に接続され」るものであり、「接続点Ｊ３」に入力した「第３クロック信号ＬＣＬＫ２」は、「ＮＭＯＳトランジスタＴ１１」がオンの際には、「ＮＭＯＳトランジスタＴ１１」の「ソース」から出力されるものである。 しかしながら、甲３発明の「ＮＭＯＳトランジスタＴ１１のソース」は「ゲート電圧端子ＧＶに直接接続され」、「ＮＭＯＳトランジスタＴ７」（本件特許発明の「第５のトランジスタ」に相当。）の「ソース」も「ゲート電圧端子ＧＶに直接接続され」るものであり、そして、「ゲート電圧端子ＧＶ」には「ゲートオフ電圧Ｖｏｆｆ」が入力するので、請求人が主張する「ＮＭＯＳトランジスタＴ７」の「ソース」と、「第３クロック信号ＬＣＬＫ２」の接続経路には「電源線を介する接続」が含まれることになり、「ＮＭＯＳトランジスタＴ７」の「ソース」に「第３クロック信号ＬＣＬＫ２」が入力することはないから、甲３発明の「ＮＭＯＳトランジスタＴ７」の「ソース」は、「第３クロック信号ＬＣＬＫ２」が入力する「クロック端子ＣＫ２」と、上記１の意味において電気的に接続されているとはいえない。 （ウ）したがって、請求人の主張は採用することはできない。 オ 小括 以上検討したとおり、本件特許発明は、甲第３号証に記載された発明とはいえず、特許法２９条１項３号の規定に違反してされたものでなく、同法１２３条１項２号によって無効とすべきものではない。 （２） 無効理由２－２（甲３発明に基づく進歩性の欠如）について ア 対比 本件特許発明と甲３発明を対比すると、上記（１）アで検討したように、以下の相違点２、３で相違する。 ＜相違点２＞（構成Ｇ、Ｈについて） 本件特許発明では、「前記第３のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され」るものであるのに対して、甲３発明では、「ＮＭＯＳトランジスタＴ６」のドレインは、「前段ゲート出力Ｇｏｕｔ（ｊ－２）」が入力する「セット端子Ｓ」と、「ＮＭＯＳトランジスタＴ１のゲート」の両方に電気的に接続されている点。 ＜相違点３＞（構成Ｍについて） 本件特許発明では、「前記第５のトランジスタのソース又はドレインの一方は、前記第２のクロック信号線と電気的に接続され」るものであるのに対し、甲３発明では、「ＮＭＯＳトランジスタＴ７」の「ソースはゲート電圧端子ＧＶに接続され」ている点。 イ 判断 （ア）相違点２について 理解の便宜のため、甲第５号証のＦＩＧ．４に、本件特許発明の各「ゲート信号線」、各「クロック信号線」、及び「第１のトランジスタ」、「第３のトランジスタ」を「Ａ１」、「Ａ３」として、赤字で対応する構成に書き入れたものを掲げる。 ［図：0001399903000066.jpg］ すなわち、甲第５号証の段落[0068] （上記３（４）ア（エ））及びＦＩＧ．４（上記３（４）ア（キ）。上に掲げた図も参照。）には、「第１トランジスタＮＴ１」のソースは「第１クロック端子ＣＫ１」の信号線（本件特許発明の「第１のクロック信号線」に相当する。）に直接接続され、ドレインは「ゲート駆動信号」の「出力端子ＯＵＴ」の信号線（本件特許発明の「第２のゲート信号線」に相当する）に直接接続されることが記載され、甲第５号証の「第１トランジスタＮＴ１」は、本件特許発明の「第１のトランジスタ」に相当するものと認められる。 さらに、甲第５号証の段落[0080] （上記３（４）ア（オ））及びＦＩＧ．３、４（上記３（４）ア（カ）、（キ）。ＦＩＧ．４については、上に掲げた図も参照。）の記載によれば、「第１２トランジスタＮＴ１２」のソースは前段のゲート駆動信号が入力する「入力端子ＩＮ」の信号線（本件特許発明の「第１のゲート信号線」に相当する）に直接接続され、ドレインは「第１ノードＮ１」を介して「第１トランジスタＮＴ１」の「ゲート」に接続され、ゲートは「第２クロック端子ＣＫ２」の信号線（本件特許発明の「第２のクロック信号線」に相当する）に直接接続されるものである。してみると、甲第５号証の「第１２トランジスタＮＴ１２」は、本件特許発明の「第３のトランジスタ」に相当するものと認められ、また、「第１２トランジスタＮＴ１２」のソース又はドレインの他方は、「第１トランジスタＮＴ１」のゲートと電気的に接続されているといえる。 これに対して、甲３発明において本件特許発明の「第３のトランジスタ」に対応付けられた「ＮＭＯＳトランジスタＴ６」は、ドレインが「出力端子ＯＵＴ」に接続され、ソースが「ゲート電圧端子ＧＶ」（低電圧）に接続されることで、甲第３号証の段落【００４０】に記載されるように、「ＮＭＯＳトランジスタＴ６」をオンオフすることで低電圧を出力端子ＯＵＴに伝達するか否かの制御をするものである。してみると、仮に、甲３発明の「ＮＭＯＳトランジスタＴ６」のドレイン及びソースの接続関係を、甲第５号証の「第１２トランジスタＮＴ１２」のドレイン及びソースの接続関係に変えてしまうと、「出力端子ＯＵＴ」及び「ゲート電圧端子ＧＶ」とは接続されないものとなり、「ＮＭＯＳトランジスタＴ６」をオンオフすることで低電圧を出力端子ＯＵＴに伝達するか否かの制御をすることはできなくなってしまうことから、甲３発明の「ＮＭＯＳトランジスタＴ６」に代えて甲第５号証の「第１２トランジスタＮＴ１２」のドレイン及びソースの接続関係を採用する理由がない。 したがって、甲３発明に、甲第５号証の技術事項を適用する理由がなく、当業者が相違点２に係る構成を容易に想到し得たとはいえない。 （イ）相違点３について 甲３発明の「ＮＭＯＳトランジスタＴ７」は、甲第３号証の段落【００４０】の記載によれば、第３クロック信号ＬＣＬＫ２（本件特許発明の「第２のクロック信号」に相当する。）及び前段ゲート出力Ｇｏｕｔ（ｊ－２）がハイになると、導通され、低電圧を接続点Ｊ２に伝達するものであるが、これは、甲３発明の「ＮＭＯＳトランジスタＴ７」のソースが、「ゲート電圧端子ＧＶ」（低電圧）に接続されているためである。してみると、仮に、甲３発明の「ＮＭＯＳトランジスタＴ７」のソースに、「ゲート電圧端子ＧＶ」（低電圧）に代えて第３クロック信号ＬＣＬＫ２を接続すると、第３クロック信号ＬＣＬＫ２はハイであるために、低電圧を接続点Ｊ２に伝達することはできなくなってしまうことから、甲３発明の「ＮＭＯＳトランジスタＴ７」のソースに、「ゲート電圧端子ＧＶ」（低電圧）に代えて第３クロック信号ＬＣＬＫ２を接続する理由が存在しない。 また、甲第５号証においては、「第２クロック端子ＣＫ２」の信号線（本件特許発明の「第２のクロック信号線」に相当する）は「第１２トランジスタＮＴ１２」及び「第６トランジスタＮＴ６」の「ゲート」と接続されているだけで、それら以外のトランジスタの「ソース」または「ドレイン」とは接続されていないから、甲第５号証には、「前記第５のトランジスタのソース又はドレインの一方は、前記第２のクロック信号線と電気的に接続され」るという上記相違点３に係る構成について記載されているとはいえない。 してみると、甲３発明に、甲第５号証の技術事項を適用して、当業者が相違点３に係る構成を容易に想到し得たとはいえない。 （ウ）したがって、本件特許発明は、甲第３号証に記載された発明及び甲第５号証に記載された技術から容易に発明できたものとはいえない。 ウ 小括 以上検討したとおり、本件特許発明は、甲第３号証に記載された発明及び甲第５号証に記載された技術から容易に発明できたものではないから、特許法２９条２項の規定に違反してされたものでなく、同法１２３条１項２号によって無効とすべきものではない。 ６ 無効理由３（甲６発明に基づく新規性の欠如）について （１）対比 本件特許発明と甲６発明を対比する。 理解の便宜のため、最初に、甲第６号証の図６に、本件特許発明の各「ゲート信号線」、各「クロック信号線」、「電源線」、及び「第１のトランジスタ」～「第６のトランジスタ」を「Ａ１」～「Ａ６」として、赤字で対応する構成に書き入れたものを掲げる。 ［図：0001399903000067.jpg］ ア 構成Ａについて 甲６発明の「ゲートドライバーＩＣ」は、本件特許発明の「ゲートドライバ」に相当する。 イ 構成Ｂについて 甲６発明の「ゲートドライバーＩＣ」の「シフトレジスタ」の「単位ステージ４００」は、「第２トランジスタＱ２」、「第３トランジスタＱ３」、「第６ホールドトランジスタＱ４６」、「第４トランジスタＱ４」、「第４ホールドトランジスタＱ３４」、「第５ホールドトランジスタＱ４５」を有するものである。 してみると、甲６発明の「第２トランジスタＱ２」、「第３トランジスタＱ３」、「第６ホールドトランジスタＱ４６」、「第４トランジスタＱ４」、「第４ホールドトランジスタＱ３４」、「第５ホールドトランジスタＱ４５」は、各々、本件特許発明の「第１のトランジスタ」、「第２のトランジスタ」、「第３のトランジスタ」、「第４のトランジスタ」、「第５のトランジスタ」、「第６のトランジスタ」に相当し、甲６発明の「単位ステージ４００」が「第２トランジスタＱ２」、「第３トランジスタＱ３」、「第６ホールドトランジスタＱ４６」、「第４トランジスタＱ４」、「第４ホールドトランジスタＱ３４」、「第５ホールドトランジスタＱ４５」を有することは、本件特許発明の「前記ゲートドライバは、第１乃至第６のトランジスタを有」することに相当する。 ウ 構成Ｃについて 甲６発明の「ドレーン」は、本件特許発明の「ドレイン」に相当する。 そして、甲６発明の「第２トランジスタＱ２」は、「ドレーンが第１クロック端子ＣＫ１に連結され」るものであり、「第２トランジスタＱ２」の、「ドレーン」と「第１クロック端子ＣＫ１」は直接接続されているものといえる（以下、「連結」は、直接接続されていると解する。）。また、「第１クロック端子ＣＫ１」には、「第１クロックＣＫＶ」の信号が印加されるものであって、「第１クロック端子ＣＫ１」は、「第１クロックＣＫＶ」信号の信号線の一部と認められる。 してみると、甲６発明の「第１クロック端子ＣＫ１」は、本件特許発明の「第１のクロック信号線」に相当し、甲６発明の「第２トランジスタＱ２」の「ドレーンが第１クロックＣＫＶが印加される第１クロック端子ＣＫ１に連結され」ることは、本件特許発明の「前記第１のトランジスタのソース又はドレインの一方は、第１のクロック信号線と電気的に接続され」ることに相当する。 エ 構成Ｄについて 甲６発明の「第２トランジスタＱ２」は、「ソースが」「出力端子ＯＵＴに連結され」ている。また、甲６発明の「シフトレジスタ」は「ゲートドライバーＩＣを具現化する」ものであり、「出力端子ＯＵＴ」からは「ゲート信号」を出力していることは明らかであり、また、「出力端子ＯＵＴ」は、「ゲート信号」を出力する信号線の一部と認められる。 してみると、甲６発明の「出力端子ＯＵＴ」は、本件特許発明の「第２のゲート信号線」に相当し、甲６発明の「第２トランジスタＱ２」の「ソースが」「出力端子ＯＵＴに連結され」ることは、本件特許発明の「前記第１のトランジスタのソース又はドレインの他方は、第２のゲート信号線と電気的に接続され」ることに相当する。 オ 構成Ｅについて 甲６発明は、「第３トランジスタＱ３」の「ソースが第１電圧ＶＯＦＦに連結され」るものである。また、この「ソース」と「第１電圧ＶＯＦＦ」を「連結」するために電源線があること明らかである。 してみると、甲６発明のこの「ソース」と「第１電圧ＶＯＦＦ」を「連結」する電源線は、本件特許発明の「電源線」に相当し、そして、甲６発明の「第３トランジスタＱ３」の「ソースが第１電圧ＶＯＦＦに連結され」ることは、本件特許発明の「前記第２のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され」ることに相当する。 カ 構成Ｆについて 甲６発明は、「第３トランジスタＱ３」の「ドレーンが第２トランジスタＱ２のソース」「に連結され」るものであり、そして、上記エの点も踏まえると、甲６発明の「第３トランジスタＱ３」の「ドレーンが第２トランジスタＱ２のソース」「に連結され」ることは、本件特許発明の「前記第２のトランジスタのソース又はドレインの他方は、前記第２のゲート信号線と電気的に接続され」ることに相当する。 キ 構成Ｇ、Ｈについて 甲６発明の「第６ホールドトランジスタＱ４６」は、「ドレーンが出力端子ＯＵＴに連結され」るものである。 また、甲６発明では、「キャパシタＣの第１端」が、「ドレーンとゲートが共通され、第１入力信号ＩＮ１の供給を受け」る「第１トランジスタＱ１」の「ソース」と連結されており、ここで、「第１トランジスタＱ１」はいわゆる「第１入力信号ＩＮ１」に対してダイオード接続されるものであって、また、「第１入力信号ＩＮ１」は「前段ステージの出力端子ＯＵＴから提供される」ものであり前段のゲート信号と認められる。してみると、「キャパシタＣの第１端」には、「第１トランジスタＱ１」を介して、前段のゲート信号が入力しているものと認められる。また、「第１トランジスタＱ１」が「第１入力信号ＩＮ１の供給を受け」るためには、何らかの信号線があることは明らかである。 そして、甲６発明の「キャパシタＣの第２端」には、「出力端子ＯＵＴ」が連結されており、甲６発明の「第６ホールドトランジスタＱ４６」の「ドレーン」は、「キャパシタＣ」を介して、「第１入力信号ＩＮ１」の信号線とは、上記１の意味において電気的に接続されているといえる。また、甲６発明の「第１入力信号ＩＮ１」の信号線は、本件特許発明の「第１のゲート信号線」に相当する。 さらに、甲６発明の「キャパシタＣの第１端」には、「第２トランジスタＱ２」の「ゲート」が連結されており、「第６ホールドトランジスタＱ４６」の「ドレーン」は、「第２トランジスタＱ２」の「ゲート」にも、「キャパシタＣ」を介して、上記１の意味において、電気的に接続されているといえる。 ここで、本件特許発明の構成Ｇ、Ｈは、「前記第３のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され」るものであって、「前記第３のトランジスタのソース」が、「第１のゲート信号線と電気的に接続され」る場合には、「前記第３のトランジスタのドレイン」が、「前記第１のトランジスタのゲートと電気的に接続され」るものであって、「前記第３のトランジスタのドレイン」が、「第１のゲート信号線と電気的に接続され」る場合には、「前記第３のトランジスタのソース」が、「前記第１のトランジスタのゲートと電気的に接続され」るものである。 一方、甲６発明では、「第６ホールドトランジスタＱ４６」の「ドレーン」は、「第１入力信号ＩＮ１」の信号線と、「第２トランジスタＱ２」の「ゲート」の両方に電気的に接続されており、「第６ホールドトランジスタＱ４６」の「ドレーン」が、「第１入力信号ＩＮ１」の信号線と電気的に接続される場合は、「ソース」が「第２トランジスタＱ２」の「ゲート」と電気的に接続されるというものではないし、「第６ホールドトランジスタＱ４６」の「ドレーン」が、「第２トランジスタＱ２」の「ゲート」と電気的に接続される場合は、「ソース」が「第１入力信号ＩＮ１」の信号線と電気的に接続されるというものでもない。 したがって、甲６発明は、「第６ホールドトランジスタＱ４６」のソース又はドレインの一方は、「第１入力信号ＩＮ１」の信号線と電気的に接続され、「ＮＭＯＳトランジスタＴ６」のソース又はドレインの他方は、「ＮＭＯＳトランジスタＴ１のゲート」と電気的に接続されるものではない。 ク 構成Ｉについて 甲６発明の「第６ホールドトランジスタＱ４６」の「ゲートに第２クロック端子ＣＫ２が連結され」るものであって、また、「第２クロック端子ＣＫ２」には「第２クロックＣＫＶＢ」信号が印加されるものであり、「第２クロック端子ＣＫ２」は、「第２クロックＣＫＶＢ」信号の信号線の一部と認められる。 したがって、甲６発明の「第２クロック端子ＣＫ２」は、本件特許発明の「第２のクロック信号線」に相当し、甲３発明の「第６ホールドトランジスタＱ４６」の「ゲートに第２クロック端子ＣＫ２が連結され」ることは、本件特許発明の「前記第３のトランジスタのゲートは、第２のクロック信号線と電気的に接続され」ることに相当する。 ケ 構成Ｊについて 甲６発明の「第４トランジスタＱ４」の「ソースが前記第１電圧ＶＯＦＦに連結され」るものであって、上記オの点も踏まえると、甲３発明の「第４トランジスタＱ４」の「ソースが前記第１電圧ＶＯＦＦに連結され」ることは、本件特許発明の「前記第４のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され」ることに相当する。 コ 構成Ｋについて 甲６発明の「第４トランジスタＱ４」の「ドレーンがキャパシタＣの第１端に連結され」、また、「キャパシタＣの第１端」には「第２トランジスタＱ２」の「ゲート」が連結されるものであるから、上記１の意味において、「第４トランジスタＱ４」の「ドレーン」と、「第２トランジスタＱ２」の「ゲート」は電気的に接続されているといえる。 してみると、甲６発明の「第４トランジスタＱ４」の「ドレーンがキャパシタＣの第１端に連結され」、また、「キャパシタＣの第１端」には「第２トランジスタＱ２」の「ゲート」が連結されることは、本件特許発明の「前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され」ることに相当する。 サ 構成Ｌについて 甲６発明の「第４トランジスタＱ４」の「ゲートが第３トランジスタＱ３のゲートと共通され」るものであって、ここで、「共通」が直接接続であることは明らかであるから、本件特許発明の「前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され」ることに相当する。 シ 構成Ｍ、Ｎについて 甲６発明の「第４ホールドトランジスタＱ３４」は、「ドレーンが第５ホールドトランジスタＱ４５のゲートに連結され」、「ソースに第１電圧ＶＯＦＦが印加されるものであ」って、「第２クロックＣＫＶＢが印加される第２クロック端子ＣＫ２」、及び「第３トランジスタＱ３」の「ゲート」とは、上記１の意味において電気的に接続されていない。 ス 構成Ｏについて 甲６発明の「第４ホールドトランジスタＱ３４」の「ゲートが出力端子ＯＵＴに連結され」るものであって、また、「出力端子ＯＵＴ」には、「キャパシタＣの第２端」が連結され、「キャパシタＣの第１端」には、「第２トランジスタＱ２」の「ゲート」が接続されており、「第４ホールドトランジスタＱ３４」の「ゲート」と、「第２トランジスタＱ２」の「ゲート」は、「キャパシタＣ」を介して接続されているといえる。そして、キャパシタは信号を伝達するので、「第４ホールドトランジスタＱ３４」の「ゲート」と、「第２トランジスタＱ２」の「ゲート」は、上記１の意味において電気的に接続されていると認められる。 してみると、甲６発明の「第４ホールドトランジスタＱ３４」の「ゲートが出力端子ＯＵＴに連結され」、「出力端子ＯＵＴ」には、「キャパシタＣの第２端」が連結され、「キャパシタＣの第１端」には、「第２トランジスタＱ２」の「ゲート」が接続されていることは、本件特許発明の「前記第５のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され」ることに相当する。 セ 構成Ｐについて 甲６発明の「第５ホールドトランジスタＱ４５」は、「ドレーンが出力端子ＯＵＴに連結され」、「ソースに第１電圧ＶＯＦＦが印加され」るものであって、「第５ホールドトランジスタＱ４５」の「ソース」または「ドレーン」の一方が、「第３トランジスタＱ３」の「ゲート」と、上記１の意味において電気的に接続されていない。 ソ 構成Ｑについて 甲６発明の「第５ホールドトランジスタＱ４５」の「ゲート」は、「第４ホールドトランジスタＱ３４」の「ドレーン」に接続されるものであって、「第２クロックＣＫＶＢが印加される第２クロック端子ＣＫ２」には、上記１の意味において電気的に接続されていない。 タ 構成Ｒについて 甲６発明の「液晶パネル」は、「ゲートドライブＩＣ」を有し、また、「ゲートドライバーＩＣを具現化するシフトレジスタを有するスキャン駆動回路が集積化され」たものであり、半導体装置といえるから、本件特許発明の「半導体装置」に相当する。 そうすると、本件特許発明と甲６発明は、次の点で一致し、次の点で相違する。 ＜一致点＞ 「ゲートドライバを有し、 前記ゲートドライバは、第１乃至第６のトランジスタを有し、 前記第１のトランジスタのソース又はドレインの一方は、第１のクロック信号線と電気的に接続され、 前記第１のトランジスタのソース又はドレインの他方は、第２のゲート信号線と電気的に接続され、 前記第２のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され、 前記第２のトランジスタのソース又はドレインの他方は、前記第２のゲート信号線と電気的に接続され、 前記第３のトランジスタのゲートは、第２のクロック信号線と電気的に接続され、 前記第４のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され、 前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、 前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、 前記第５のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続される、 半導体装置。」 ＜相違点４＞（構成Ｇ、Ｈについて） 本件特許発明では、「前記第３のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され」ているのに対して、甲６発明では、「第６ホールドトランジスタＱ４６」の「ドレーン」は、「第１入力信号ＩＮ１」の信号線と、「第２トランジスタＱ２」の「ゲート」の両方に電気的に接続されている点。 ＜相違点５＞（構成Ｍについて） 本件特許発明では、「前記第５のトランジスタのソース又はドレインの一方は、前記第２のクロック信号線と電気的に接続され」ているのに対して、甲６発明では、「第４ホールドトランジスタＱ３４」のソース又はドレインの一方は、「第２クロックＣＫＶＢが印加される第２クロック端子ＣＫ２」とは電気的に接続されていない点。 ＜相違点６＞（構成Ｎについて） 本件特許発明では、「前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され」ているのに対して、甲６発明では、「第４ホールドトランジスタＱ３４」のソース又はドレインの他方は、「第３トランジスタＱ３」の「ゲート」とは電気的に接続されていない点。 ＜相違点７＞（構成Ｐについて） 本件特許発明では、「前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され」ているのに対して、甲６発明では、「第５ホールドトランジスタＱ４５」のソース又はドレーンの一方は、「第３トランジスタＱ３」の「ゲート」と電気的に接続されていない点。 ＜相違点８＞（構成Ｑについて） 本件特許発明では、「前記第６のトランジスタのゲートは、前記第２のクロック信号線と電気的に接続され」ているのに対して、甲６発明では、「第５ホールドトランジスタＱ４５」のゲートは、「第２クロックＣＫＶＢが印加される第２クロック端子ＣＫ２」には電気的に接続されていない点。 （２）判断 したがって、本件特許発明は、前記の相違点４～８において甲６発明と相違するから、甲第６号証に記載された発明ではない。 （３）請求人の主張 請求人は、構成Ｇ、Ｍ、Ｎ、Ｐ、Ｑに関して、請求書において次のア～オのとおり主張している。 ア 構成Ｇについて 「（７）構成要件Ｇ（「前記第３のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、」）に対応する構成 上記○２（審判注：原文は丸数字）（段落【００３１】及び【００３４】）、○３（審判注：原文は丸数字）（段落【００７３】及び【００７４】）並びに○５（審判注：原文は丸数字）のとおり、第１入力信号（ＩＮ１）として入力される信号は、第１トランジスタＱ１と、第４トランジスタＱ４を経由して、配線により第６ホールドトランジスタＱ４６のソースと接続されている（下記参照）。 ［図：0001399903000068.jpg］ したがって、甲６発明は、以下の構成を有する。 ｇ”第６ホールドトランジスタＱ４６のドレーン（当審注：「ソース」の誤記と認められる。）は、第４トランジスタＱ４及び第１トランジスタＱ１を介して、第１入力信号（ＩＮ１）に接続されている 」（請求書１１１頁 イ 構成Ｍについて 「（１３）構成要件Ｍ（「前記第５のトランジスタのソース又はドレインの一方は、前記第２のクロック信号線と電気的に接続され、」）に対応する構成 上記○３（審判注：原文は丸数字）（段落【００７５】）及び○５（審判注：原文は丸数字）のとおり、第４ホールドトランジスタＱ３４のドレーンは、第５ホールドトランジスタＱ４５及び第６ホールドトランジスタＱ４６を介して、前記第２クロックＣＫＶＢの信号線と電気的に接続されている（下記参照）。 ［図：0001399903000069.jpg］ したがって、甲６発明は、以下の構成を有する。 ｍ”第４ホールドトランジスタＱ３４のドレーンは、第５ホールドトランジス夕Ｑ４５及び第６ホールドトランジスタＱ４６を介して、前記第２クロックＣＫＶＢの信号線と電気的に接続されている 」（請求書１１５－１１６頁） ウ 構成Ｎについて 「（１４）構成要件Ｎ（「前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、」）に対応する構成 上記○３（審判注：原文は丸数字）（段落【００７５】）及び○５（審判注：原文は丸数字）のとおり、第４ホールドトランジスタＱ３４のソースは、第４トランジスタＱ４を介して、第３トランジスタＱ３のゲートと電気的に接続されている（下記参照）。 ［図：0001399903000070.jpg］ したがって、甲６発明は、以下の構成を有する。 ｎ”第４ホールドトランジスタＱ３４のソースは、第４トランジスタＱ４を介して、前記第３トランジスタＱ３のゲートと電気的に接続されている 」（請求書１１６頁） エ 構成Ｐについて 「（１６）構成要件Ｐ（「前記第６のトランジスクのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、」）に対応する構成 上記○２（審判注：原文は丸数字）（段落【００３３】）、○３（審判注：原文は丸数字）（段落【００７４】）及び○５（審判注：原文は丸数字）のとおり、第５ホールドトランジスタＱ４５のソースは、第４トランジスタＱ４を介して、第３トランジスタＱ３のゲートと電気的に接続されている（下記参照）。 ［図：0001399903000071.jpg］ したがって、甲６発明は、以下の構成を有する。 ｐ”第５ホールドトランジスタＱ４５のソースは、第４トランジスタＱ４を介して、第３トランジスタＱ３のゲートと電気的に接続されている 」（請求書１１７－１１８頁） オ 構成Ｑについて 「（１７）構成要件Ｑ（「前記第６のトランジスタのゲートは、前記第２のクロック信号線と電気的に接続される」）に対応する構成 上記○３（審判注：原文は丸数字）（段落【００７４】）及び○５（審判注：原文は丸数字）のとおり、第５ホールドトランジスタＱ４５のゲートは、第４ホールドトランジスタＱ３４及び第６ホールドトランジスタＱ４６を介して、第２クロックＣＫＶＢの信号線と電気的に接続されている（下記参照）。 ［図：0001399903000072.jpg］ したがって、甲６発明は、以下の構成を有する。 ｑ”第５ホールドトランジスタＱ４５のゲートは、第４ホールドトランジスタＱ３４及び第６ホールドトランジスタＱ４６を介して、第２クロックＣＫＶＢの信号線と電気的に接続されている 」（請求書１１８－１１９頁） また、請求人は、構成Ｇ、Ｍ、Ｎ、Ｐ、Ｑに関して、弁駁書において次のカ～クのとおり主張している。 カ 構成Ｇについて 「第３ 無効理由３について １ 「１ 甲６発明の構成」（２２頁）について （１）構成ｇ”について 請求人が、甲６発明の第６ホールドトランジスタＱ４６のソース又はドレインの一方（下記図の赤で示した方）が、第４トランジスタＱ４及び第１トランジスタＱｌを経由して、第１入力信号（ＩＮ１）と電気的に接続されていると主張したことについて、被請求人は、否認する（２２頁１０行～末行）。」 しかしながら、上記「第１」「４」「（２）」「ア」で述べたとおり、被請求人は、本件明細書には、トランジスタのソース及びドレインを介して電位等を伝えることが記載されていることを認めている（１２頁）。そうすると、審判請求書で詳述したとおり、第１入力信号（ＩＮ１）として入力される信号は、第１トランジスタＱｌと、第４トランジスタＱ４を経由して、配線により第６ホールドトランジスタＱ４６のソースと接続されていることは明らかである（下記参照）。 ［図：0001399903000073.jpg］ 」（弁駁書１７－１８頁） キ 構成Ｍについて 「（２）構成ｍ”について 請求人が、第４ホールドトランジスタＱ３４のドレインは、第５ホールドトランジスタＱ４５及び第６ホールドトランジスタＱ４６を介して、前記第２クロックＣＫ２の信号線と電気的に接続されている（下記参照）と主張したことについて、被請求人は否認する（２３頁１０～１４行）。 ［図：0001399903000074.jpg］ しかしながら、上記「第１」「２」において、甲２発明の構成ｍに関して述べたのと同様、本件明細書【００２７】の記載に基づけば、第４ホールドトランジスタＱ３４のドレインは、第５ホールドトランジスタＱ４５及び第６ホールドトランジスタＱ４６を介して、前記第２クロックＣＫ２の信号線と電気的に接続されていることは明らかである。」（弁駁書１８－１９頁） ク 構成Ｎ、Ｐ、及びＱについて 「（３）構成ｎ”、ｐ”及びｑ”について 被請求人は、甲６発明の構成ｎ”、ｐ”及びｑ”に関し、「電気的に接続され」について、否認する（２３頁１６行～２５頁５行）。 しかしながら、構成ｍ”、ｇ”及びｎ”に述べたのと同様の理由により、電気的に接続されていることは明らかである。」（弁駁書１９頁） （４）請求人の主張についての合議体の検討 ア 構成Ｇについて 第１入力信号ＩＮ１（本件特許発明の「第１のゲート信号」に相当する。）として入力される信号が、第１トランジスタＱ１と、第４トランジスタＱ４を経由して、第４トランジスタＱ４のソースから第１電圧ＶＯＦＦが印加される電源線に出力されても、第６ホールドトランジスタＱ４６（本件特許発明の「第３のトランジスタ」に相当する。）のソースには、第１電圧ＶＯＦＦが印加されており、請求人の主張する、第１入力信号ＩＮ１と第６ホールドトランジスタＱ４６のソースとの接続経路には、「電源線を介する接続」が含まれている結果、第６ホールドトランジスタＱ４６のソースに、第１入力信号ＩＮ１の信号が入力されることはないことから、第６ホールドトランジスタＱ４６のソースに、第１入力信号ＩＮ１の信号線が、上記１の意味において電気的に接続されているとはいえない。 イ 構成Ｍについて 請求人の主張する第４ホールドトランジスタＱ３４（本件特許発明の「第５のトランジスタ」に相当する。）のドレーンと、前記第２クロックＣＫＶＢ（本件特許発明の「第２のクロック信号」に相当する。）の信号線の接続経路には、第５ホールドトランジス夕Ｑ４５及び第６ホールドトランジスタＱ４６の「ゲートを介する接続」が含まれており、第４ホールドトランジスタＱ３４のドレーンに、第２クロックＣＫＶＢの信号が入力されることはないことから、第４ホールドトランジスタＱ３４のドレーンと、前記第２クロックＣＫＶＢの信号線が、上記１の意味において電気的に接続されているとはいえない。 ウ 構成Ｎについて 請求人の主張する第４ホールドトランジスタＱ３４（本件特許発明の「第５のトランジスタ」に相当する。）のソースと、前記第３トランジスタＱ３（本件特許発明の「第２のトランジスタ」に相当する。）のゲートの接続経路には、第４トランジスタＱ４の「ゲートを介する接続」が含まれており、さらに、第４ホールドトランジスタＱ３４のソースには、第１電圧ＶＯＦＦが印加されているから、前記接続経路には、「電源線を介する接続」も含まれるものである。そうすると、第４ホールドトランジスタＱ３４のソースと、前記第３トランジスタＱ３のゲートの間で、信号の伝達が行われることはないことから、第４ホールドトランジスタＱ３４のソースと、前記第３トランジスタＱ３のゲートが、上記１の意味において電気的に接続されているとはいえない。 エ 構成Ｐについて 請求人の主張する第５ホールドトランジスタＱ４５（本件特許発明の「第６のトランジスタ」に相当する。）のソースと、第３トランジスタＱ３のゲートの接続経路には、第４トランジスタＱ４の「ゲートを介する接続」が含まれており、さらに、第５ホールドトランジスタＱ４５のソースには、第１電圧ＶＯＦＦが印加されているから、前記接続経路には、「電源線を介する接続」も含まれるものである。そうすると、第５ホールドトランジスタＱ４５のソースと、第３トランジスタＱ３のゲートの間で、信号の伝達が行われることはないことから、第５ホールドトランジスタＱ４５のソースと、第３トランジスタＱ３のゲートが、上記１の意味において電気的に接続されているとはいえない。 オ 構成Ｑについて 請求人の主張する第５ホールドトランジスタＱ４５（本件特許発明の「第６のトランジスタ」に相当する。）のゲートと、第２クロックＣＫＶＢ（本件特許発明の「第２のクロック信号」に相当する。）の信号線の接続経路には、第６ホールドトランジスタＱ４６の「ゲートを介する接続」が含まれるとともに、第６ホールドトランジスタＱ４６のソースと第４ホールドトランジスタＱ３４のソースとの間の「電源線を介する接続」も含まれており、第５ホールドトランジスタＱ４５のゲートに、第２クロックＣＫＶＢの信号が入力されることはないことから、第５ホールドトランジスタＱ４５のゲートと、第２クロックＣＫＶＢの信号線が、上記１の意味において電気的に接続されているとはいえない。 したがって、請求人の上記主張を採用することはできない。 （５）小括 以上検討したとおり、本件特許発明は、甲第６号証に記載された発明とはいえず、特許法２９条１項３号の規定に違反してされたものでなく、同法１２３条１項２号によって無効とすべきものでない。 ７ 無効理由４（サポート要件違反）について （１）請求人の主張 請求人は、請求書において、次のとおり主張している。 「第５ 無効理由４（サポート要件違反） 本件特許の請求項４に記載されている事項は、本件明細書の発明の詳細な説明に記載されていない構成を含むものであるため、本件特許出願は特許法３６条６項１号に規定する、いわゆるサポート要件に違反するから、本件特許は特許法１２３条１項４号の規定によって無効とすべきである。 １ 「電気的に接続され」という発明特定事項がサポート要件に違反すること （１）サポート要件違反の判断基準について 特許請求の範囲の記載が、明細書のサポート要件に適合するか否かは、特許請求の範囲の記載と発明の詳細な説明の記載とを対比し、特許請求の範囲に記載された発明が、発明の詳細な説明に記載された発明で、発明の詳細な説明の記載により当業者が当該発明の課題を解決できると認識できる範囲のものであるか否か、また、その記載や示唆がなくとも当業者が出願時の技術常識に照らし当該発明の課題を解決できると認識できる範囲のものであるか否かを検討して判断すべきものであり、明細書のサポート要件の存在は、特許権者が証明責任を負う。 （２）本件明細書に記載された課題 本件明細書には、発明の課題について、以下のとおり記載されている。 ・・・中略・・・ このように本件明細書には、発明の課題として、トランジスタの劣化を抑制するということが記載されている。 （３）本件特許の請求項の記載では、発明の詳細な説明の記載により当業者が発明の課題を解決できると認識できないこと 本件特許発明のうち、「電気的に接続され」という発明特定事項について、当業者が、本件特許発明の課題を解決できると認識できる範囲を超えているものであるから、サポート要件に違反する。すなわち、「電気的に接続」について、本件明細書の段落【００２７】には「ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）が、ＸとＹとの間に１個以上接続されることが可能である」と記載されている。 その結果、上記「第４」「３」で述べたとおり、甲６発明の構成も本件特許発明に含まれている。 しかしながら、甲６文献は、本件明細書の段落【０００４】及び【０００５】に記載されている「特許文献１」である。そのため、甲６発明では、「トランジスタＱ３２が劣化する」という本件明細書の段落【０００４】に記載されている課題そのものが生じることとなる。 したがって、本件特許発明は、発明の詳細な説明の記載により、当業者が発明の詳細な説明に記載された発明の課題を解決できると認識できる範囲を超えるものであることは明らかである。 ２ まとめ 以上より、本件特許の請求項４に記載されている発明は、本件明細書の発明の詳細な説明に記載されていない構成を含むものであるため、本件特許出願は特許法３６条６項１号に規定する、いわゆるサポート要件に違反する。 したがって、本件特許は特許法１２３条１項４号の規定によって無効となるべきである。」（請求書１２７－１３１頁） また、請求人は弁駁書において次のとおり主張している。 「第４無効理由４について サポート要件違反についての被請求人の反論は、要は、「電気的に接続」の解釈について、本件特許発明の構成要件が、素子や配線の接続関係を規定しているのは、そのような接続関係によって電位等を伝え、回路として所望の動作をなしうるようにするためであることは、当業者から見れば明らかであり、本件明細書の【００２７】もそのことを説明しているものであるというものである（２５頁末行～２６頁３行）。 しかしながら、本件明細書【００２７】には、単に、「ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）が、ＸとＹとの間に１個以上接続されることが可能である。」としか記載されていないのであり、被請求人の主張を支える記載は一切ないから、被請求人の主張は失当である。」（弁駁書１９－２０行） （２）合議体の判断 上記６に検討したように、本件明細書に従来技術として記載される、甲第６号証に記載された発明は本件特許発明に含まれない。 さらに、本件特許発明と甲６発明は、特に、構成Ｍ、Ｎの点で相違することで、本件特許発明では、第５のトランジスタにおけるソース又はドレインとなる端子が、第２のクロック信号に応じて交互に入れ替わることになり、第５のトランジスタにおけるソース又はドレインとなる端子が固定されることがなくなり、端子の劣化が抑制され、本件特許発明の課題であるトランジスタの劣化の抑制ができるものである。 したがって、本件特許の請求項４には、発明の課題を解決するための構成が記載されており、本件特許の請求項４の記載が、本件明細書の発明の詳細な説明に記載された範囲を超えるものとはいえない。 第７ むすび 以上のとおり、無効理由１から無効理由４までは、いずれも理由がなく、請求人が主張する無効理由及び提出した証拠方法によっては、本件特許発明についての特許を無効とすることはできない。 審判に関する費用については、特許法１６９条２項において準用する民事訴訟法６１条の規定により、請求人が負担すべきものとする。 よって、結論のとおり審決する。