2021-014422

特願２０１９－１８９７８６「ホウ素ドープゲルマニウムの濃度が高いトランジスタ」拒絶査定不服審判事件〔令和 ２年 ５月１４日出願公開、特開２０２０－ ７４３８９〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、２０１１年（平成２３年）１２月 ７日（パリ条約による優先権主張 外国庁受理２０１０年１２月２１日（ＵＳ）米国（以下、「本願の優先日」という。））を国際出願日とする特願２０１３－５４３３２３号の一部を、平成２９年 ３月２８日に特願２０１７－ ６４００９号として新たな特許出願とし、更にその一部を、平成３０年 ４月１９日に特願２０１８－ ８０９４２号として新たな特許出願とし、更にその一部を、令和元年１０月１６日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。 令和元年１０月１６日 ：手続補正書の提出 令和２年１０月２８日付け：拒絶理由通知書 令和３年 ２月 ２日 ：手続補正書、意見書の提出 令和３年 ６月２２日付け：拒絶査定 令和３年１０月２５日 ：審判請求書の提出 第２ 本願発明 １ 令和３年 ２月 ２日に提出された手続補正書により補正された特許請求の範囲の請求項１～５のうち、請求項３には、以下の事項が記載されている（当審注：下線は当審による。）。 「【請求項３】 シリコンを含むボディと、 前記ボディの上方のゲート電極であって、第１面と、前記第１面と反対側の第２面とを有するゲート電極と、 前記ゲート電極の前記第１面に沿った第１誘電スペーサと、 前記ゲート電極の前記第１面と近接した前記ボディの第１ソース領域または第１ドレイン領域であって、前記第１ソース領域または前記第１ドレイン領域の一部が前記第１誘電スペーサの下方にあり、前記第１ソース領域または前記第１ドレイン領域が２またはそれ以上の面と上面とを含む、第１ソース領域または第１ドレイン領域と、 前記第１ソース領域または前記第１ドレイン領域の前記上面の上方の、ゲルマニウムおよびチタンを含む第１層と、 前記ゲート電極の前記第２面に沿った第２誘電スペーサと、 前記ゲート電極の前記第２面と近接した前記ボディの第２ソース領域または第２ドレイン領域であって、前記第２ソース領域または前記第２ドレイン領域の一部が前記第２誘電スペーサの下方にあり、前記第２ソース領域または前記第２ドレイン領域が２またはそれ以上の面と上面とを含む、第２ソース領域または第２ドレイン領域と、 前記第２ソース領域または前記第２ドレイン領域の前記上面の上方の、ゲルマニウムおよびチタンを含む第２層と を備え、 前記第１ソース領域または前記第１ドレイン領域は、ゲルマニウム濃度が５０パーセントを超える濃度まで漸次変化したシリコンおよびゲルマニウムを含み、前記第１ソース領域または前記ドレイン領域は、５Ｅ２０ｃｍ－３を超えるホウ素濃度を有し、 前記第２ソース領域または前記第２ドレイン領域は、ゲルマニウム濃度が５０パーセントを超える濃度まで漸次変化したシリコンおよびゲルマニウムを含み、前記第２ソース領域または前記ドレイン領域は、５Ｅ２０ｃｍ－３を超えるホウ素濃度を有する 集積回路構造。」 ２ ここで、請求項３には、「前記第１ソース領域または前記ドレイン領域は、５Ｅ２０ｃｍ－３を超えるホウ素濃度を有し」と記載されているが、この記載より前には、「第１ドレイン領域」、「第２ドレイン領域」との記載はあるものの、「ドレイン領域」との記載はない。 そして、請求項３には、「前記ゲート電極の前記第１面と近接した前記ボディの第１ソース領域または第１ドレイン領域であって」というように、「第１ソース領域」と、「第１ドレイン領域」とは択一的な選択肢として記載されているから、請求項３の「前記第１ソース領域または前記ドレイン領域」との記載は、「前記第１ソース領域または前記第１ドレイン領域」の明らかな誤記と認められる。 また、請求項３の「前記第２ソース領域または前記ドレイン領域は、５Ｅ２０ｃｍ－３を超えるホウ素濃度を有する」の記載についても、「前記第２ソース領域または前記第２ドレイン領域は、５Ｅ２０ｃｍ－３を超えるホウ素濃度を有する」の明らかな誤記と認められる。 なお、上記２つの誤記については、令和４年 ６月２２日に実施した面接において、請求人側の合意が得られている。 ３ よって、本願の請求項３に係る発明（以下、「本願発明」という）は、以下のとおりのものと認められる。 「【請求項３】 シリコンを含むボディと、 前記ボディの上方のゲート電極であって、第１面と、前記第１面と反対側の第２面とを有するゲート電極と、 前記ゲート電極の前記第１面に沿った第１誘電スペーサと、 前記ゲート電極の前記第１面と近接した前記ボディの第１ソース領域または第１ドレイン領域であって、前記第１ソース領域または前記第１ドレイン領域の一部が前記第１誘電スペーサの下方にあり、前記第１ソース領域または前記第１ドレイン領域が２またはそれ以上の面と上面とを含む、第１ソース領域または第１ドレイン領域と、 前記第１ソース領域または前記第１ドレイン領域の前記上面の上方の、ゲルマニウムおよびチタンを含む第１層と、 前記ゲート電極の前記第２面に沿った第２誘電スペーサと、 前記ゲート電極の前記第２面と近接した前記ボディの第２ソース領域または第２ドレイン領域であって、前記第２ソース領域または前記第２ドレイン領域の一部が前記第２誘電スペーサの下方にあり、前記第２ソース領域または前記第２ドレイン領域が２またはそれ以上の面と上面とを含む、第２ソース領域または第２ドレイン領域と、 前記第２ソース領域または前記第２ドレイン領域の前記上面の上方の、ゲルマニウムおよびチタンを含む第２層と を備え、 前記第１ソース領域または前記第１ドレイン領域は、ゲルマニウム濃度が５０パーセントを超える濃度まで漸次変化したシリコンおよびゲルマニウムを含み、前記第１ソース領域または前記第１ドレイン領域は、５Ｅ２０ｃｍ－３を超えるホウ素濃度を有し、 前記第２ソース領域または前記第２ドレイン領域は、ゲルマニウム濃度が５０パーセントを超える濃度まで漸次変化したシリコンおよびゲルマニウムを含み、前記第２ソース領域または前記第２ドレイン領域は、５Ｅ２０ｃｍ－３を超えるホウ素濃度を有する 集積回路構造。」 第３ 原査定の拒絶の理由 原査定（令和３年 ６月２２日付け拒絶査定）のうちの理由４の概要は次のとおりである。 本願の請求項１、２、５に係る発明は、その出願前に日本国内又は外国において、頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明である以下の引用文献１～３に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 本願の請求項３、４に係る発明は、その出願前に日本国内又は外国において、頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明である以下の引用文献１、４に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 引用文献等一覧 １．国際公開第２０１０／０６８５３０号 ２．特表２００９－５１７８６７号公報 ３．特開２００９－１８２３６０号公報 ４．特開２００７－２９４７８０号公報 第４ 引用文献、引用発明 １ 引用文献１について （１）原査定の拒絶の理由に引用された引用文献１には、次の記載がある。（当審注：日本語訳及び下線は当審による。） ア 「FIELD OF THE INVENTION The field of invention relates generally to the field of semiconductor integrated circuit manufacturing and, more specifically but not exclusively, relates to planar and three-dimensional complementary metal oxide semiconductor (CMOS) devices comprising a compound layer with graded germanium content.」（明細書第１ページ第４～８行） （技術分野 本発明の技術分野は概して、半導体集積回路製造の分野に関し、より詳細には、それに限定されるという訳ではないが、傾斜されたゲルマニウム含有量の化合物層を有するプレーナ及び３次元相補型金属酸化物半導体（ＣＭＯＳ）デバイスに関する。） イ 「Now turning to the figures, FIG. 1 is a cross-sectional view of a planar MOS device 100 illustrating a gate stack 150 on a substrate 110. The substrate 110 may comprise bulk silicon optionally including a silicon-on-insulator substructure. Alternatively, substrate 110 may comprise other materials - which may or may not be combined with silicon - such as: germanium, indium antimonide, lead telluride, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide. Although a few examples of materials from which substrate 110 may be formed are described here, any material that may serve as a foundation upon which a semiconductor device may be built falls within the scope of the present invention.」（明細書第４ページ第１３～２１行） （ここで図１を参照すると、図１は、基板１１０上のゲート積層体１５０を表すプレーナＭＯＳデバイス１００の断面図である。基板１１０は、シリコン・オン・インシュレータ下部構造を任意で含むバルクシリコンを有して良い。あるいはその代わりに基板１１０は、たとえばゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、又はアンチモン化ガリウムのような他の材料を有しても良い。前記他の材料はシリコンと併用されても良いし、併用されなくても良い。本明細書においては基板１１０を形成することのできる材料として数例しか記載していないが、半導体デバイスを上に構築することのできる基礎としての役割を果たしうる材料であれば、如何なる材料も本発明の技術的範囲に属する。） ウ 「In the implementation described here, the gate stack 150 may include a gate dielectric layer 120 and a sacrificial gate electrode 130. In other implementations, the gate stack 150 may include a silicon dioxide gate dielectric layer and a polysilicon gate electrode. The gate dielectric layer 120 may be formed from materials such as silicon dioxide or high-k dielectric materials. Examples of high-k gate dielectric materials that may be used include, but are not limited to, hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, and lead zinc niobate. In some embodiments, the gate dielectric layer 120 may be between around 5 Angstroms (Å)toaround50Åthick.Infurtherembodiments,additionalprocessingmaybeperformedonthegatedielectriclayer120,suchasanannealingprocessto improve the quality of a high-k material.」（明細書第４ページ第２２行～第５ページ第１行） （本明細書に記載された実施例では、ゲート積層体１５０は、ゲート誘電層１２０及び犠牲ゲート電極１３０を有して良い。他の実施例では、ゲート積層体１５０は、シリコン酸化物ゲート誘電層及び多結晶シリコンゲート電極を有して良い。ゲート誘電層１２０は、たとえばシリコン酸化物又はｈｉｇｈ－ｋ誘電材料から形成されて良い。利用可能なｈｉｇｈ－ｋ誘電材料の例には、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、イットリウム酸化物、アルミニウム酸化物、タンタル酸鉛スカンジウム、及びニオブ酸亜鉛鉛が含まれて良いが、これらに限定されるわけではない。一部の実施例では、ゲート誘電層１２０は約５Å～約５０Åの厚さであって良い。他の実施例では、たとえばｈｉｇｈ－ｋ材料の品質を改善するためのアニーリング処理のような追加の処理がゲート誘電層１２０上で実行されて良い。） エ 「FIG. 2 is an illustration of the device of FIG. 1 after forming the doped portions 210 in the substrate 110 and forming spacers 220 on the sides of the gate electrode 150. When exposed to an appropriate etchant, the doped portion 210 will etch at a rate that is higher than the etch rate of the surrounding substrate material. One of the doped portions 210 will serve as a portion of a source region, including a self-aligned epitaxial source extension, for the MOS transistor being formed. The other doped portion 210 will serve as a portion of a drain region, including a self-aligned epitaxial drain extension, for the MOS transistor. In the implementation shown, regions of the doped portions are sited below the gate dielectric layer 120. In the various implementations of the invention, the size of the doped portions 210, including their depth, may vary based on the requirements of the MOS transistor being formed.」（明細書第５ページ第９～１９行） （図２は、基板１１０内にドーピング部２１０を形成して、ゲート電極１５０の側面にスペーサ２２０を形成した後における図１のデバイスの例である。適切なエッチャントに曝露されたとき、ドーピング部２１０は、周囲の基板材料のエッチング速度よりも速い速度でエッチングされる。ドーピング部２１０の一は、形成されているＭＯＳトランジスタのソース領域-自己整合したエピタキシャルソース拡張部を含む-の一部として機能する。他のドーピング部２１０は、自己整合したエピタキシャルドレイン拡張部を含むＭＯＳトランジスタのドレイン領域の一部として機能する。図示された実施例では、ドーピング部の領域は、ゲート誘電層１２０の下に位置する。本発明の様々な実施例では、ドーピング部２１０のサイズ（深さを含む）は、形成されているＭＯＳトランジスタの要求に基づいて変化して良い。） オ 「The spacers 220 may be formed using conventional materials, including but not limited to silicon oxide or silicon nitride. The width of the spacers 220 may be chosen based on design requirements for the MOS transistor being formed. In accordance with implementations of the invention, the width of the spacers 220 is not subject to design constraints imposed by the formation of the epitaxial source and drain extensions.」（明細書第５ページ第２０～２４行） （スペーサ２２０は、従来の材料を用いて形成されて良い。この従来の材料には、シリコン酸化物又はシリコン窒化物が含まれるがこれらに限定されるわけではない。本発明の実施例によると、スペーサ２２０の幅は、エピタキシャルソース及びドレイン拡張部の形成によって課される設計の制約には服さない。） カ 「FIG. 3 is an illustration of the device of FIG. 2 after etching portions of the substrate 110 to form source/drain and source/drain extension cavities. As shown, a source region cavity 310 and a drain region cavity 320 are formed. Furthermore, a source extension cavity 330 and a drain extension cavity 340 have been formed by the etching of the doped portions 210. The thickness of the spacers 220 has minimal impact on the etching of the source extension cavity 330 and the drain extension cavity 340 due to the use of dopants and etchant recipes that increase the etch rate of the doped portions 210.」（明細書第７ページ第１～７行） （図３は基板１１０の一部をエッチングしてソース／ドレイン及びソース／ドレイン拡張空孔を形成した後における図２のデバイスの図である。図示されているように、ソース領域の空孔３１０及びドレイン領域の空孔３２０が形成される。さらにソース拡張部の空孔３３０及びドレイン拡張部の空孔３４０が、ドーピング部２１０のエッチングによって形成された。ドーピング部２１０のエッチング速度を増大させるドーパントとエッチャント種を用いるため、スペーサ２２０の厚さが、ソース拡張部の空孔３３０及びドレイン拡張部の空孔３４０へ与える影響は最小限である。） キ 「The wet etch serves at least two objectives. First, the wet etch removes contaminants such as carbon, fluorine, chlorofluorocarbons, and oxides such as silicon oxide to provide a clean surface upon which subsequent processes may be carried out. Second, the wet etch removes a thin portion of the substrate along the <111> and <001> crystallographic planes to provide a smooth surface upon which a high quality epitaxial deposition may occur. The thin portion of the substrate that is etched away may be up to 5 nm thick and may also remove residual contaminants. As shown in Figure 4, the wet etch causes edges of the source region cavity 310, the source extension cavity 330, the drain region cavity 320, and the drain extension cavity 340 to follow the <111> and <001> crystallographic planes. It should also be noted that the source and drain extensions 330 and 340 do not have the bulleted profile that occurs in conventional processing.」（明細書第７ページ第１４～２４行） （ウェットエッチングは少なくとも２つの機能を供する。第１に、ウェットエッチングは、たとえば炭素、フッ素、クロロフルオロカーボンのような不純物及びシリコン酸化物のような酸化物を除去して、後続の処理が実行可能となるような清浄表面を供することである。第２に、ウェットエッチングは、＜１１１＞及び＜００１＞結晶面に沿って基板の薄い一部を除去することで、高品質のエピタキシャル堆積が実現可能となる滑らかな表面を供することである。エッチングによって除去される前記の薄い一部は最大で５ｎｍの厚さであり、かつ残留不純物をも除去することができる。図４に図示されているように、ウェットエッチングは、ソース領域の空孔３１０、ソース拡張部の空孔３３０、ドレイン領域の空孔３２０、及びドレイン拡張部の空孔３４０の端部を、＜１１１＞及び＜００１＞結晶面に沿わせる。またソース拡張部の空孔３３０及びドレイン拡張部の空孔３４０は、従来の処理で起こる黒点のついたプロファイルを有しないことにも留意して欲しい。） ク 「In accordance with implementations of the invention, for a PMOS transistor, the source region cavity 310 and the drain region cavity 320 may be filled with a graded germanium silicon alloy such as the graded high-germanium content silicon germanium region according to one or methods such as the embodiment described below in Figure 15. The graded germanium silicon alloy may be epitaxially deposited with a graded germanium concentration that may range from 10 atomic % to 50 atomic %. In further implementations, the graded germanium silicon alloy may be further doped in situ with boron. The boron concentration may range from 2×lO19/cm3 to 7×1020/cm3. In this embodiment, the thickness of the graded germanium silicon alloy may range from 40Åto1500Å.」（明細書第８ページ第５～１４行） （本発明の実施例では、ｐＭＯＳトランジスタでは、ソース領域の空孔３１０及びドレイン領域の空孔３２０が、例えば図１５で後述する実施例のような１又は複数の方法による高ゲルマニウム含有傾斜シリコンゲルマニウムのような、傾斜ゲルマニウムシリコン合金によって充填されて良い。この傾斜ゲルマニウムシリコン合金は、傾斜されたゲルマニウム濃度が１０原子％から５０原子％の範囲でエピタキシャル堆積されて良い。他の実施例では、この傾斜ゲルマニウムシリコン合金は、さらに、その場でホウ素によってドーピングされて良い。ホウ素濃度は２×１０１９／ｃｍ３～７×１０２０／ｃｍ３の範囲であって良い。この実施例では、この傾斜ゲルマニウムシリコン合金の厚さは４０Åから１５００Åの範囲であって良い。） ケ 「FIG. 5 is an illustration of the device of FIG. 4 in which the source region cavity 310 has been filled with a graded high-germanium content silicon-germanium stack 1400, further described in FIG. 14, to form a source region 510 and the drain region cavity 320 has been filled with a graded high-germanium content silicon-germanium stack 1400, also further described in FIG. 14, to form a drain region 520. The extensions have been filled with the graded high-germanium content silicon-germanium stack 1400 to form an epitaxial source extension 530 and an epitaxial drain extension 540.」（明細書第８ページ第１５～２１行） （図４のデバイスを図示した図５では、ソース領域の空孔３１０が、図１４でさらに説明される高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００で充填されることで、ソース領域５１０が形成され、かつ、ドレイン領域の空孔３２０が、図１４でさらに説明される高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００で充填されることで、ドレイン領域５２０が形成された。拡張部が、高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００によって充填されることで、エピタキシャルソース拡張部５３０及びエピタキシャルドレイン拡張部５４０が形成される。） コ 「As will be appreciated by those of skill in the art, the planar MOS device 100 may undergo further MOS processing, such as replacement gate oxide processes, replacement metal gate processes, annealing, or salicidation processes, that may further modify the device and/or provide the necessary electrical interconnections. For instance, after the epitaxial deposition of the source/drain regions and the source/drain extension, an interlayer dielectric (ILD) may be deposited and planarized over the device. The ILD may be formed using materials known for the applicability in dielectric layers for integrated circuit structures, such as low-k dielectric materials. Such dielectric materials include, but are not limited to, oxides such as silicon dioxide (SiO2) and carbon doped oxide (CDO), silicon nitride, organic polymers such as perfluorocyclobutane or polytetrafluoroethylene, fluorosilicate glass (FSG), and organosilicates such as silsesquioxane, siloxane, or organosilicate glass. The dielectric layer may include pores or other voids to further reduce its dielectric constant. FIG. 5 illustrates an ILD layer 550 that has been deposited over the planar MOS device 100.」（明細書第９ページ第８～２１行） （当業者には明らかなように、プレーナＭＯＳデバイス１００は、デバイスの改質及び／又は必要な電気的接続の提供をさらに行うことのできるさらなるＭＯＳ処理を受けて良い。さらなるＭＯＳ処理とはたとえば、ゲート酸化物の置換処理、金属ゲートの置換処理、アニーリング、サリサイデーション処理である。たとえば、ソース／ドレイン領域及びソース／ドレイン拡張部のエピタキシャル堆積後、層間絶縁体（ＩＬＤ）が、デバイス全体にわたって堆積され、かつ平坦化されて良い。ＩＬＤは、集積回路構造用の誘電層に用いられる既知の材料、たとえばｌｏｗ－ｋ誘電材料を用いて形成されて良い。そのような誘電材料には、二酸化シリコン（ＳｉＯ２）や炭素ドープ酸化物（ＣＤＯ）のような酸化物、シリコン窒化物、たとえばペルフルオロシクロブタン又はポリテトラフルオロエチレンのような有機ポリマー、フルオロシリケートガラス（ＦＳＧ）、及び、たとえばシルセスキオキサン、シロキサン、又はオルガノシリケートガラスのようなオルガノシリケートが含まれるが、これらに限定されるわけではない。誘電層は、誘電率をさらに減少させる孔又は他の穴を有して良い。図５は、プレーナＭＯＳデバイス１００全体にわたって堆積されたＩＬＤ層５５０を図示している。） サ 「A transition layer 1420 is selectively formed on silicon-germanium seed layer 1410 in element 1510 to provide a very gentle transition between a base nucleation layer, such as the silicon-germanium seed layer 1410, to a high germanium content layer 1430. In one embodiment, a lower portion of the transition layer 1420 adjacent and/or close to the silicon-germanium seed layer 1410 may have a germanium content that is substantially equal to the silicon-germanium seed layer 1410, 20-25 atomic weight %, at a silicon- germanium seed layer 1410 / transition layer 1420 interface. Further, an upper portion of the transition layer 1420 adjacent and/or close to a high germanium content layer 1430 may have a germanium content that is substantially equal to the high germanium content layer 1430, substantially ranging between 40-55 atomic weight % at a transition layer 1420 / high germanium content layer 1430 interface. A thickness of the transition layer 420 may range between 150 Åand450Å.」（明細書第１２ページ第３２行～第１３ページ第１０行） （遷移層１４２０は、たとえばシリコン－ゲルマニウムシード層１４１０である下地核形成層から高ゲルマニウム含有層１４３０までの非常に穏やかに遷移するように、装置１５１０内においてシリコン－ゲルマニウムシード層１４１０上で選択的に形成される。一の実施例では、シリコン－ゲルマニウムシード層１４１０に近接及び／又は隣接する遷移層１４２０の下部は、シリコン－ゲルマニウムシード１４１０／遷移層１４２０の界面にて実質的にシリコン－ゲルマニウムシード層に等しい、２０－２５原子質量％というゲルマニウム含有量を有して良い。さらに高ゲルマニウム含有層１４３０に近接及び／又は隣接する遷移層１４２０の上部は、遷移層１４２０／高ゲルマニウム含有層１４３０の界面にて実質的に高ゲルマニウム含有層１４３０に等しい４０－５５原子質量％というゲルマニウム含有量を有して良い。遷移層１４２０の厚さは１５０Å～４５０Åの範囲であって良い。） シ 「The transition layer 1420 is further formed epitaxially by decrementing a gas mixture flow of DCS, HCl, and GeH4 from a higher flow to a lower flow during the formation of the transitional layer 1420. If doping the transition layer 1420, the diborane flow is increased while forming the transitional layer 1420 to provide a boron concentration substantially equal to or greater than 2.O×1O20 atoms/cm3 at or near the transition layer 1420/high germanium content layer 1430 interface. Formation of the transition layer 1420 in this embodiment provides a graded silicon-germanium film that is selectively formed at a growth rate of approximately 300 Å/minutewithequaltoorlessthan2%filmrelaxationandhealthfilmmorphology.」（明細書第１３ページ第２１～２９行） （遷移層１４２０はさらに、遷移層１４２０の形成中、ＤＣＳ、ＨＣｌ、及びＧｅＨ４の混合気体流を、高い流れから低い流れへ減少させることによってエピタキシャル形成される。遷移層１４２０をドーピングする場合、遷移層１４２０を形成する際にジボラン流を増大させることで、遷移層１４２０／高ゲルマニウム含有層１４３０の界面又は付近にて２．０×１０２０原子／ｃｍ３に実質的に等しい又はより多いホウ素濃度が供される。この実施例における遷移層１４２０の形成においては、約３００Å／分の成長速度で選択的に形成される傾斜シリコン－ゲルマニウム膜が、２％以下の膜歪みで、かつ健全な膜のモフォロジーを有した状態で提供される。） ス 「 ［図：0001392702000001.jpg］ 」（図１） セ 「 ［図：0001392702000002.jpg］ 」（図２） ソ 「 ［図：0001392702000003.jpg］ 」（図３） タ 「 ［図：0001392702000004.jpg］ 」（図４） チ 「 ［図：0001392702000005.jpg］ 」（図５） ツ 「 ［図：0001392702000006.jpg］ 」（図１４） （２）引用文献１の記載事項 ア 上記（１）アには、「本発明の技術分野は概して、半導体集積回路製造の分野に関し」と記載されているから、引用文献１の記載は、「半導体集積回路」に関するものであるといえる。 イ 上記（１）イには、「図１は、基板１１０上のゲート積層体１５０を表すプレーナＭＯＳデバイス１００の断面図である。基板１１０は、シリコン・オン・インシュレータ下部構造を任意で含むバルクシリコンを有して良い。」と記載されているから、「半導体集積回路」は、シリコンを有する「基板１１０」を備えるといえる。 ウ 上記（１）イには、「基板１１０上のゲート積層体１５０」と記載されているから、「半導体集積回路」は、「基板１１０」の上方に「ゲート積層体１５０」を備えるといえる。 さらに、上記（１）ウには、「他の実施例では、ゲート積層体１５０は、シリコン酸化物ゲート誘電層及び多結晶シリコンゲート電極を有して良い」と記載されているから、「ゲート積層体１５０」は、「多結晶シリコンゲート電極」を有するといえる。 よって、「半導体集積回路」は、「基板１１０」の上方に「多結晶シリコンゲート電極」を備えるといえる。 エ 上記（１）エには、「図２は、基板１１０内にドーピング部２１０を形成して、ゲート電極１５０の側面にスペーサ２２０を形成した後における図１のデバイスの例である」（当審注：当該エの「ゲート電極１５０」は、「ゲート積層体１５０」の誤記と解されるから、以下、「ゲート積層体１５０」と記載する。）と記載されているから、「半導体集積回路」は、「ゲート積層体１５０」の側面に形成された「スペーサ２２０」を備えるといえる。 ここで、引用文献１の図２（上記（１）セ）を見ると、「スペーサ２２０」が、１２０、１３０及び１４０の符号が付された部材の左側面及び右側面にそれぞれ沿って形成されていることが見て取れ、さらに、同図１（上記（１）ス）をみると、１２０、１３０及び１４０の符号が付された部材は、「ゲート積層体１５０」を表すものであるから、同図２には、「スペーサ２２０」が「ゲート積層体１５０」の左側面及び右側面にそれぞれ沿って形成されていることが記載されているといえる。 また、上記ウによれば、「ゲート積層体１５０」は、「多結晶シリコンゲート電極」を備えているといえる。 以上によれば、「半導体集積回路」は、「多結晶シリコンゲート電極」の左側面及び右側面にそれぞれ沿って形成された「スペーサ２２０」を備えるといえる。 オ 上記（１）オには、「スペーサ２２０は、従来の材料を用いて形成されて良い。この従来の材料には、シリコン酸化物又はシリコン窒化物が含まれるがこれらに限定されるわけではない。」と記載されているから、「半導体集積回路」の「スペーサ２２０」は、シリコン酸化物又はシリコン窒化物を用いて形成されるといえる。 カ 上記（１）カには、「図３は基板１１０の一部をエッチングしてソース／ドレイン及びソース／ドレイン拡張空孔を形成した後における図２のデバイスの図である。図示されているように、ソース領域の空孔３１０及びドレイン領域の空孔３２０が形成される。」と記載されているから、「基板１１０」には、「ソース領域の空孔３１０」及び「ドレイン領域の空孔３２０」が形成されるといえる。 また、上記（１）ケには、「図４のデバイスを図示した図５では、ソース領域の空孔３１０が、図１４でさらに説明される高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００で充填されることで、ソース領域５１０が形成され、かつ、ドレイン領域の空孔３２０が、図１４でさらに説明される高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００で充填されることで、ドレイン領域５２０が形成された」と記載されているから、「ソース領域の空孔３１０」に「ソース領域５１０」が形成され、また、「ドレイン領域の空孔３２０」に「ドレイン領域５２０」が形成されるといえる。 よって、「半導体集積回路」は、「基板１１０」に形成された「ソース領域５１０」及び「ドレイン領域５２０」を備えるといえる。 キ 上記（１）キには、「ウェットエッチングは、ソース領域の空孔３１０、ソース拡張部の空孔３３０、ドレイン領域の空孔３２０、及びドレイン拡張部の空孔３４０の端部を、＜１１１＞及び＜００１＞結晶面に沿わせる」と記載されており、上記カによれば、「ソース領域の空孔３１０」に「ソース領域５１０」が形成され、また、「ドレイン領域の空孔３２０」に「ドレイン領域５２０」が形成されるといえるから、「半導体集積回路」の「ソース領域５１０」及び「ドレイン領域５２０」は、それぞれ、＜１１１＞結晶面に沿った面及び＜００１＞結晶面に沿った面を有するといえる。 ク 引用文献１の図１（上記（１）ス）をみると、１２０、１３０及び１４０の符号が付された部材は、「ゲート積層体１５０」を表すものであるといえる。 以上をふまえ、同図５（上記（１）チ）を見ると、「ソース領域５１０」が「ゲート積層体１５０」の左側面に近接し、かつ、当該「ソース領域５１０」の一部が「スペーサ２２０」のうち、「ゲート積層体１５０」の左側面に沿って形成された「スペーサ２２０」の下方にあることが見て取れる。また、同図５においては、「ドレイン領域５２０」が「ゲート積層体１５０」の右側面に近接し、かつ、当該「ドレイン領域５２０」の一部が「スペーサ２２０」のうち、「ゲート積層体１５０」の右側面に沿って形成された「スペーサ２２０」の下方にあることが見て取れる。 また、上記ウによれば、「ゲート積層体１５０」は、「多結晶シリコンゲート電極」を含むものであるといえる。 以上によれば、「半導体集積回路」の「ソース領域５１０」は、「多結晶シリコンゲート電極」の左側面に近接し、当該「ソース領域５１０」の一部が「スペーサ２２０」のうち、「多結晶シリコンゲート電極」の左側面に沿って形成された「スペーサ２２０」の下方にあり、「ドレイン領域５２０」は、「多結晶シリコンゲート電極」の右側面に近接し、当該「ドレイン領域５２０」の一部が「スペーサ２２０」のうち、「多結晶シリコンゲート電極」の右側面に沿って形成された「スペーサ２２０」の下方にあるといえる。 ケ 上記（１）ケには、「図５では、ソース領域の空孔３１０が、図１４でさらに説明される高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００で充填されることで、ソース領域５１０が形成され、かつ、ドレイン領域の空孔３２０が、図１４でさらに説明される高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００で充填されることで、ドレイン領域５２０が形成された」と記載されているから、「半導体集積回路」の「ソース領域５１０」及び「ドレイン領域５２０」は、「高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００」を含むといえる。 コ 上記（１）サには、「遷移層１４２０は、たとえばシリコン－ゲルマニウムシード層１４１０である下地核形成層から高ゲルマニウム含有層１４３０までの非常に穏やかに遷移するように、装置１５１０内においてシリコン－ゲルマニウムシード層１４１０上で選択的に形成される。一の実施例では、シリコン－ゲルマニウムシード層１４１０に近接及び／又は隣接する遷移層１４２０の下部は、シリコン－ゲルマニウムシード１４１０／遷移層１４２０の界面にて実質的にシリコン－ゲルマニウムシード層に等しい、２０－２５原子質量％というゲルマニウム含有量を有して良い。さらに高ゲルマニウム含有層１４３０に近接及び／又は隣接する遷移層１４２０の上部は、遷移層１４２０／高ゲルマニウム含有層１４３０の界面にて実質的に高ゲルマニウム含有層１４３０に等しい４０－５５原子質量％というゲルマニウム含有量を有して良い。」と記載されているから、「遷移層１４２０」は、２０－２５原子質量％から、４０－５５原子質量％まで緩やかに遷移するゲルマニウム含有量を有するといえる。 また、引用文献１の図１４（上記（１）ツ）から、「高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００」が「遷移層１４２０」を含むことが見て取れる。 よって、「半導体集積回路」の「高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００」は、２０－２５原子質量％から、４０－５５原子質量％まで緩やかに遷移するゲルマニウム含有量を有するといえる。 サ 上記（１）シには、「遷移層１４２０をドーピングする場合、遷移層１４２０を形成する際にジボラン流を増大させることで、遷移層１４２０／高ゲルマニウム含有層１４３０の界面又は付近にて２．０×１０２０原子／ｃｍ３に実質的に等しい又はより多いホウ素濃度が供される」と記載されており、上記コによれば、「高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００」が「遷移層１４２０」を含むといえるから、「半導体集積回路」の「高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００」は、２．０×１０２０原子／ｃｍ３に実質的に等しい又はより多いホウ素濃度を有するといえる。 （３）引用文献１に記載された発明 前記（２）の記載事項から、引用文献１には、次の発明（以下、「引用発明１」という。）が記載されていると認められる。 「シリコンを有する基板１１０と、 前記基板１１０の上方の多結晶シリコンゲート電極と、 前記多結晶シリコンゲート電極の左側面及び右側面にそれぞれ沿って形成されたスペーサ２２０であって、シリコン酸化物又はシリコン窒化物を用いて形成されるスペーサ２２０と、 前記基板１１０に形成されたソース領域５１０及びドレイン領域５２０と、 を備え、 前記ソース領域５１０及び前記ドレイン領域５２０は、それぞれ、＜１１１＞結晶面に沿った面及び＜００１＞結晶面に沿った面を有し、 前記ソース領域５１０は、前記多結晶シリコンゲート電極の左側面に近接し、前記ソース領域５１０の一部が前記スペーサ２２０のうち、前記多結晶シリコンゲート電極の左側面に沿って形成された前記スペーサ２２０の下方にあり、前記ドレイン領域５２０は、前記多結晶シリコンゲート電極の右側面に近接し、前記ドレイン領域５２０の一部が前記スペーサ２２０のうち、前記多結晶シリコンゲート電極の右側面に沿って形成された前記スペーサ２２０の下方にあり、 前記ソース領域５１０及びドレイン領域５２０は、高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００を含み、 前記高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００は、２０－２５原子質量％から、４０－５５原子質量％まで緩やかに遷移するゲルマニウム含有量を有し、 前記高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００は、２．０×１０２０原子／ｃｍ３に実質的に等しい又はより多いホウ素濃度を有する、 半導体集積回路。」 ２ 引用文献４について （１）原査定の拒絶の理由に引用された引用文献４には、次の記載がある。（当審注：下線は当審による。） 「【技術分野】 【０００１】 本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、ＭＯＳ（Metal Oxide Semiconductor)型電界効果トランジスタに関するものである。」 「【００１６】 （第１実施形態） 本発明の半導体装置の製造方法に係る実施の形態の一例として、ＰＭＯＳＦＥＴの製造方法を例にとり、図１～図２の製造工程断面図を用いて説明する。なお、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。 ・・・ 【００２１】 次に、図１（ｄ）に示すように、シリコン基板１１の表面を掘り下げるリセスエッチングを行う。この場合には、ゲート電極１３上のオフセット絶縁膜１４およびサイドウォール１５をマスクにしたエッチングにより、シリコン基板１１の表面層を掘り下げるリセスエッチングを行うことで、８０ｎｍ程度の深さのリセス領域１６を形成する。このリセスエッチングにおいては、等方性のエッチングを行うことにより、サイドウォール１５の下方にまでリセス領域１６が広げられるようにする。その後、希フッ酸を用いた洗浄処理により、シリコン基板１１表面の自然酸化膜を除去する。なお、ここでは、サイドウォール１５が設けられた状態で、リセスエッチングを行う例について説明するが、サイドウォール１５を設けずに、リセスエッチングを行う場合であっても、本発明は適用可能である。 ・・・ 【００３４】 以上のようにして、第３のＳｉＧｅ層２１ｃを形成することで、リセス領域１６の表面に、第１のＳｉＧｅ層２１ａ、第２のＳｉＧｅ層２１ｂおよび第３のＳｉＧｅ層２１ｃを順次積層してなるＳｉＧｅ層２１が形成される。ここで、上記リセス領域１６は８０ｎｍ程度の深さで形成されることから、第１のＳｉＧｅ層２１ａ、第２のＳｉＧｅ層２１ｂおよび第３のＳｉＧｅ層２１ｃで順次埋め込まれ、第３のＳｉＧｅ層２１ｃは、シリコン基板１１の表面から盛り上がった状態となる。そして、このＳｉＧｅ層２１には、シリコン基板１１側からＳｉＧｅ層２１の中央部に向かって高濃度となり、中央部からＳｉＧｅ層２１の表面に向かって低濃度となるような濃度勾配を有してＧｅが含有されている。 【００３５】 その後、オフセット絶縁膜１４、サイドウォール１５をマスクとしたイオン注入法により、例えばボロンからなるｐ型不純物をドーピングする。これにより、主として上記ＳｉＧｅ層２１が、本実施形態の製造方法により形成されるＰＭＯＳＦＥＴのソース・ドレイン領域となり、ＳｉＧｅ層２１により挟まれたゲート電極１３直下のシリコン基板１１の領域がチャネル領域１８となる。 【００３６】 次いで、図２（ｈ）に示すように、オフセット絶縁膜１４上、サイドウォール１５上およびＳｉＧｅ層２１上に、例えばニッケルからなる高融点金属膜（図示省略）を形成した後、アニール処理を行い、ＳｉＧｅ層２１の表面側をシリサイド化して、ニッケルシリサイドからなるシリサイド層Ｓを形成する。ここでは、第３のＳｉＧｅ層２１ｃ（前記図２（ｇ）参照）がシリサイド化されることとする。この際、第３のＳｉＧｅ層２１ｃに第２のＳｉＧｅ層２１ｂと比較して低濃度の不純物が含有されるため、ＳｉＧｅ層２１の表面側に均一な膜状のシリサイド層Ｓが形成される。その後、未反応の高融点金属膜を除去する。なお、ここでは、シリサイド層Ｓとして、ニッケルシリサイドを形成することとしたが、本発明はこれに限定されず、コバルトシリサイド、チタンシリサイドからなるシリサイド層Ｓを形成してもよい。 ・・・ 【００３８】 このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、シリコン基板１１側からＳｉＧｅ層２１の中央部に向かって高濃度となり、中央部からＳｉＧｅ層２１の表面に向かって低濃度となるような濃度勾配を有してＧｅが含有されるように、ＳｉＧｅ層２１を形成することで、ＳｉＧｅ層全体に一定濃度のＧｅを含有させる場合と比較して、臨界膜厚の範囲内で、中央部（第２のＳｉＧｅ層２１ｂ）のＧｅの高濃度化が図れる。これにより、チャネル領域１８に効果的にストレスを印加することが可能となる。したがって、チャネル領域１８を歪ませて、キャリア移動度を向上させることができる。また、第３のＳｉＧｅ層２１ｃに、第２のＳｉＧｅ層２１ｂと比較して低濃度のＧｅが含有されることで、ＳｉＧｅ層２１の表面側に均一な膜状のシリサイド層Ｓを形成することできる。したがって、ＳｉＧｅ層２１のコンタクト抵抗の低抵抗化を図ることができ、このＳｉＧｅ層２１に接続する際のリーク電流の発生を防止することができる。以上のことから、トランジスタの特性を向上させることができる。」 「【図２】 ［図：0001392702000007.jpg］ 」 （２）引用文献４の記載事項 ア 前記（１）の【０００１】には、「本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、ＭＯＳ（Metal Oxide Semiconductor)型電界効果トランジスタに関するものである」と記載されているから、引用文献４の記載は、「ＭＯＳ型電界効果トランジスタ」に関するものである。 イ 同【００２１】には、「シリコン基板１１の表面層を掘り下げるリセスエッチングを行うことで、８０ｎｍ程度の深さのリセス領域１６を形成する」と記載され、同【００３４】には、「以上のようにして、第３のＳｉＧｅ層２１ｃを形成することで、リセス領域１６の表面に、第１のＳｉＧｅ層２１ａ、第２のＳｉＧｅ層２１ｂおよび第３のＳｉＧｅ層２１ｃを順次積層してなるＳｉＧｅ層２１が形成される」と記載されているから、「ＭＯＳ型電界効果トランジスタ」は、シリコン基板１１に形成された「ＳｉＧｅ層２１」を含むといえる。 ウ 同【００３５】には、「主として上記ＳｉＧｅ層２１が、本実施形態の製造方法により形成されるＰＭＯＳＦＥＴのソース・ドレイン領域となり」と記載されているから、「ＭＯＳ型電界効果トランジスタ」の「ＳｉＧｅ層２１」は、「ソース・ドレイン領域」となるものである。 エ 同【００３６】には、「ＳｉＧｅ層２１上に、例えばニッケルからなる高融点金属膜（図示省略）を形成した後、アニール処理を行い、ＳｉＧｅ層２１の表面側をシリサイド化して、ニッケルシリサイドからなるシリサイド層Ｓを形成する」、「ＳｉＧｅ層２１の表面側に均一な膜状のシリサイド層Ｓが形成される」、及び、「なお、ここでは、シリサイド層Ｓとして、ニッケルシリサイドを形成することとしたが、本発明はこれに限定されず、コバルトシリサイド、チタンシリサイドからなるシリサイド層Ｓを形成してもよい」と記載されているから、「ＭＯＳ型電界効果トランジスタ」においては、「ＳｉＧｅ層２１」の表面側をシリサイド化した、チタンシリサイドからなる「シリサイド層Ｓ」が形成されるといえる。 オ 同【００３８】には、「また、第３のＳｉＧｅ層２１ｃに、第２のＳｉＧｅ層２１ｂと比較して低濃度のＧｅが含有されることで、ＳｉＧｅ層２１の表面側に均一な膜状のシリサイド層Ｓを形成することできる。したがって、ＳｉＧｅ層２１のコンタクト抵抗の低抵抗化を図ることができ、このＳｉＧｅ層２１に接続する際のリーク電流の発生を防止することができる。」と記載されているから、「ＭＯＳ型電界効果トランジスタ」においては、「ＳｉＧｅ層２１」の表面側にシリサイド層Ｓを形成することで、ＳｉＧｅ層２１のコンタクト抵抗の低抵抗化を図ることができるといえる。 （３）引用文献４に記載された発明 前記（２）の記載事項から、引用文献４には、次の発明（以下、「引用発明４」という。）が記載されていると認められる。 「シリコン基板１１上に形成された、ソース・ドレイン領域となるＳｉＧｅ層２１を含むＭＯＳ型電界効果トランジスタにおいて、コンタクト抵抗の低抵抗化を図るために前記ＳｉＧｅ層２１の表面をシリサイド化した、チタンシリサイド層Ｓが形成されているＭＯＳ型電界効果トランジスタ。」 第５ 対比 本願発明と引用発明１とを対比する。 １ 引用発明１の「シリコンを有する基板１１０」は、本願発明の「シリコンを含むボディ」に相当する。 ２ 引用発明１の「多結晶シリコンゲート電極」について、「前記多結晶シリコンゲート電極の左側面及び右側面にそれぞれ沿って」「スペーサ２２０」が形成されていることからすれば、「多結晶シリコンゲート電極」は、「左側面」及び「右側面」を有する。 そうすると、引用発明１の「多結晶シリコンゲート電極」の「左側面」及び「右側面」は、本願発明の「ゲート電極」における「第１面」及び「第２面」にそれぞれ相当するといえる。 また、引用発明１の「多結晶シリコンゲート電極」は、「基板１１０の上方」にある。 以上によれば、引用発明１の「多結晶シリコンゲート電極」は、本願発明の「前記ボディの上方のゲート電極であって、第１面と、前記第１面と反対側の第２面とを有するゲート電極」に相当する。 ３ 引用発明１の「スペーサ２２０」は、「シリコン酸化物又はシリコン窒化物を用いて形成される」ものである。 ここで、シリコン酸化物及びシリコン窒化物は、技術常識からすれば、いずれも誘電体であるから、「スペーサ２２０」は、誘電スペーサであるといえる。 また、引用発明１の「スペーサ２２０」は、「多結晶シリコンゲート電極の左側面及び右側面にそれぞれ沿って形成され」るものである。 そして、前記２によれば、「多結晶シリコンゲート電極」の「左側面」及び「右側面」は、本願発明の「ゲート電極」における「第１面」及び「第２面」にそれぞれ相当する。 以上によれば、引用発明１の「スペーサ２２０」のうち、多結晶シリコンゲート電極の左側面に沿って形成された「スペーサ２２０」は、本願発明の「前記ゲート電極の前記第１面に沿った第１誘電スペーサ」に相当し、引用発明１の「スペーサ２２０」のうち、多結晶シリコンゲート電極の右側面に沿って形成された「スペーサ２２０」は、本願発明の「前記ゲート電極の前記第２面に沿った第２誘電スペーサ」に相当する。 ４ 引用発明１の「ソース領域５１０」は、「基板１１０に形成され」るものである。 また、引用発明１の「ソース領域５１０」は、「前記多結晶シリコンゲート電極の左側面に近接」するものである。 ここで、前記２によれば、引用発明１の「多結晶シリコンゲート電極」の「左側面」は、本願発明の「ゲート電極」における「第１面」に相当する。 よって、本願発明と引用発明１とは、「前記ゲート電極の前記第１面と近接した前記ボディの第１ソース領域または第１ドレイン領域」を備える点で共通する。 また、引用発明１の「ソース領域５１０」は、「前記ソース領域５１０の一部が前記スペーサ２２０のうち、前記多結晶シリコンゲート電極の左側面に沿って形成された前記スペーサ２２０の下方にあ」る。 ここで、前記３によれば、「スペーサ２２０」のうち、多結晶シリコンゲート電極の左側面に沿って形成された「スペーサ２２０」は、本願発明の「前記ゲート電極の前記第１面に沿った第１誘電スペーサ」に相当する。 よって、本願発明と引用発明１とは、「前記第１ソース領域または前記第１ドレイン領域の一部が前記第１誘電スペーサの下方にあ」る点で共通する。 また、本願発明の「前記第１ソース領域または前記第１ドレイン領域が２またはそれ以上の面と上面とを含む」について、本願明細書の【００２７】には、「図３Ｅが最も分かりやすいが、ウェットエッチング処理２１２は、ソース領域用孔部３１２およびエピ先端部領域３１２Ａの端部、ならびに、ドレイン領域用孔部３１４およびエピ先端部領域３１４Ａを、＜１１１＞結晶面および＜００１＞結晶面に追従させる。」と記載され、同【００２９】には、「本発明の一部の実施形態例によると、図３Ｆが最も分かりやすいが、対応する先端部用領域３１２Ａ／３１４Ａを含むソース／ドレイン領域用孔部３１２／３１４は、インサイチュホウ素ドープゲルマニウムで充填されているので、ＭＯＳトランジスタ３１６のソース領域３１８（エピ先端部３１８Ａを含む）およびドレイン領域３２０（ドレインエピ先端部３２０Ａを含む）を基板３００に形成している。」と記載されているから、本願明細書の「ソース領域３１８」及び「ドレイン領域３２０」は、＜１１１＞結晶面及び＜００１＞結晶面に追従した面を有するといえる。よって、本願発明の「前記第１ソース領域または前記第１ドレイン領域」の「２またはそれ以上の面」は、＜１１１＞結晶面及び＜００１＞結晶面に追従した面を含むといえる。 一方、引用発明１は、「前記ソース領域５１０及び前記ドレイン領域５２０」は、「それぞれ、＜１１１＞結晶面に沿った面及び＜００１＞結晶面に沿った面を有」するものであり、また、上面を当然備えているといえる。 そうすると、本願発明の「前記第１ソース領域または前記第１ドレイン領域」も、引用発明１の「ソース領域３１８」も、＜１１１＞結晶面に沿った面及び＜００１＞結晶面と、上面とを有するから、本願発明と引用発明１とは、「前記第１ソース領域または前記第１ドレイン領域が２またはそれ以上の面と上面とを含む」点で共通する。 なお、本願発明の「前記第１ソース領域または前記第１ドレイン領域」の「２またはそれ以上の面」は、＜１１１＞結晶面及び＜００１＞結晶面に追従した面を含むこと、並びに、本願発明と引用発明１とが、「前記第１ソース領域または前記第１ドレイン領域が２またはそれ以上の面と上面とを含む」点で相違しないことについては、令和４年 ６月２２日に実施した面接において、請求人側の合意が得られている。 以上によれば、本願発明と引用発明１とは、「前記ゲート電極の前記第１面と近接した前記ボディの第１ソース領域または第１ドレイン領域であって、前記第１ソース領域または前記第１ドレイン領域の一部が前記第１誘電スペーサの下方にあり、前記第１ソース領域または前記第１ドレイン領域が２またはそれ以上の面と上面とを含む、第１ソース領域または第１ドレイン領域」を備える点で共通する。 ５ 引用発明１の「ドレイン領域５２０」については、「多結晶シリコンゲート電極」の右側面側に形成されている点を除き、「ソース領域５１０」に係る前記４の検討と同様である。 よって、本願発明と引用発明１とは、「前記ゲート電極の前記第２面と近接した前記ボディの第２ソース領域または第２ドレイン領域であって、前記第２ソース領域または前記第２ドレイン領域の一部が前記第２誘電スペーサの下方にあり、前記第２ソース領域または前記第２ドレイン領域が２またはそれ以上の面と上面とを含む、第２ソース領域または第２ドレイン領域」を備える点で共通する。 ６ 引用発明１の「ソース領域５１０」及び「ドレイン領域５２０」は、「高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００」を含み、また、「高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００」は、その名称からすれば、シリコン及びゲルマニウムを含むから、引用発明１の「ソース領域５１０」及び「ドレイン領域５２０」は、シリコン及びゲルマニウムを含む。 また、引用発明１の「高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００」は、「２０－２５原子質量％から、４０－５５原子質量％まで緩やかに遷移するゲルマニウム含有量を有し」、これは、「ゲルマニウム濃度が５０パーセントを超える濃度まで漸次変化」しているものといえる。 以上によれば、本願発明と引用発明１とは、「前記第１ソース領域または前記第１ドレイン領域は、ゲルマニウム濃度が５０パーセントを超える濃度まで漸次変化したシリコンおよびゲルマニウムを含」む点、及び、「前記第２ソース領域または前記第２ドレイン領域は、ゲルマニウム濃度が５０パーセントを超える濃度まで漸次変化したシリコンおよびゲルマニウムを含」む点で共通する。 ７ 引用発明１の「半導体集積回路」は、本願発明の「集積回路構造」に相当する。 ８ 以上の１～７によれば、本願発明と引用発明１の一致点及び相違点は、次のとおりである。 ＜一致点＞ 「シリコンを含むボディと、 前記ボディの上方のゲート電極であって、第１面と、前記第１面と反対側の第２面とを有するゲート電極と、 前記ゲート電極の前記第１面に沿った第１誘電スペーサと、 前記ゲート電極の前記第１面と近接した前記ボディの第１ソース領域または第１ドレイン領域であって、前記第１ソース領域または前記第１ドレイン領域の一部が前記第１誘電スペーサの下方にあり、前記第１ソース領域または前記第１ドレイン領域が２またはそれ以上の面と上面とを含む、第１ソース領域または第１ドレイン領域と、 前記ゲート電極の前記第２面に沿った第２誘電スペーサと、 前記ゲート電極の前記第２面と近接した前記ボディの第２ソース領域または第２ドレイン領域であって、前記第２ソース領域または前記第２ドレイン領域の一部が前記第２誘電スペーサの下方にあり、前記第２ソース領域または前記第２ドレイン領域が２またはそれ以上の面と上面とを含む、第２ソース領域または第２ドレイン領域と、 を備え、 前記第１ソース領域または前記第１ドレイン領域は、ゲルマニウム濃度が５０パーセントを超える濃度まで漸次変化したシリコンおよびゲルマニウムを含み、 前記第２ソース領域または前記第２ドレイン領域は、ゲルマニウム濃度が５０パーセントを超える濃度まで漸次変化したシリコンおよびゲルマニウムを含む、 集積回路構造。」 ＜相違点１＞ 本願発明は、「前記第１ソース領域または前記第１ドレイン領域の前記上面の上方の、ゲルマニウムおよびチタンを含む第１層」及び「前記第２ソース領域または前記第２ドレイン領域の前記上面の上方の、ゲルマニウムおよびチタンを含む第２層」を備えるのに対し、引用発明１は、そのような層を備えるか否かが不明である点。 ＜相違点２＞ 本願発明は、「前記第１ソース領域または前記第１ドレイン領域は、５Ｅ２０ｃｍ－３を超えるホウ素濃度を有し」、「前記第２ソース領域または前記第２ドレイン領域は、５Ｅ２０ｃｍ－３を超えるホウ素濃度を有する」のに対し、引用発明１は、「ソース領域５１０」及び「ドレイン領域５２０」の「高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００」が、「２．０×１０２０原子／ｃｍ３に実質的に等しい又はより多いホウ素濃度を有する」ものの、「５Ｅ２０ｃｍ－３を超える」か否かが不明である点。 第６ 判断 １ 相違点１について 引用文献１の明細書第５ページ第９～１９行（前記第４ １（１）エ）には「図２は、基板１１０内にドーピング部２１０を形成して、ゲート電極１５０の側面にスペーサ２２０を形成した後における図１のデバイスの例である。適切なエッチャントに曝露されたとき、ドーピング部２１０は、周囲の基板材料のエッチング速度よりも速い速度でエッチングされる。ドーピング部２１０の一は、形成されているＭＯＳトランジスタのソース領域-自己整合したエピタキシャルソース拡張部を含む-の一部として機能する。他のドーピング部２１０は、自己整合したエピタキシャルドレイン拡張部を含むＭＯＳトランジスタのドレイン領域の一部として機能する。図示された実施例では、ドーピング部の領域は、ゲート誘電層１２０の下に位置する。本発明の様々な実施例では、ドーピング部２１０のサイズ（深さを含む）は、形成されているＭＯＳトランジスタの要求に基づいて変化して良い。」と記載されているから、引用発明１の「半導体集積回路」は、ＭＯＳトランジスタを含むものであるといえる。一方、引用発明４は「ＭＯＳ型電界効果トランジスタ」に関するものであるから、引用発明１と引用発明４とは、「ＭＯＳトランジスタ」という共通の技術分野に属するものである。 また、引用文献１の明細書第９ページ第８～２１行（前記第４ １（１）コ）には、「当業者には明らかなように、プレーナＭＯＳデバイス１００は、デバイスの改質及び／又は必要な電気的接続の提供をさらに行うことのできるさらなるＭＯＳ処理を受けて良い。さらなるＭＯＳ処理とはたとえば、・・・、サリサイデーション処理である。」と記載されているから、引用文献１には、更なるサリサイデーション処理を行うことが示唆されている。 そして、「サリサイド」とは、「自己整合シリサイドの略」（「半導体大辞典」、初版、株式会社工業調査会、平成１１年１２月２０日発行、第１９２ページ）であるから、引用文献１には、シリサイド化を行うことが示唆されているといえる。一方、引用発明４がシリサイド化に関するものであることからすれば、引用発明１に引用発明４を適用する動機付けが存在するものといえる。 以上のことからすれば、引用発明１に引用発明４を適用し、引用発明１におけるシリコン及びゲルマニウムを含む層である「ソース領域５１０」及び「ドレイン領域５２０」のコンタクト抵抗の低抵抗化を図るために、前記「ソース領域５１０」及び「ドレイン領域５２０」の表面をシリサイド化した「チタンシリサイド層Ｓ」を形成するようにすることは、当業者が容易に想到し得たことである。 ここで、技術常識からすれば、シリコン及びゲルマニウムを含む層の表面をシリサイド化して、チタンシリサイド層を形成すれば当然、当該チタンシリサイド層には、チタン、シリコン、及び、ゲルマニウムが含まれることになるといえる。 以上によれば、引用発明１に引用発明４を適用し、相違点１に係る本願発明の構成とすることは、当業者が容易に想到し得たことであるといえる。 ２ 相違点２について 引用文献１の明細書第８ページ第５～１４行（前記第４ １（１）ク）には、「本発明の実施例では、ｐＭＯＳトランジスタでは、ソース領域の空孔３１０及びドレイン領域の空孔３２０が、例えば図１５で後述する実施例のような１又は複数の方法による高ゲルマニウム含有傾斜シリコンゲルマニウムのような、傾斜ゲルマニウムシリコン合金によって充填されて良い。・・・他の実施例では、この傾斜ゲルマニウムシリコン合金は、さらに、その場でホウ素によってドーピングされて良い。ホウ素濃度は２×１０１９／ｃｍ３～７×１０２０／ｃｍ３の範囲であって良い。」と記載されているから、引用文献１においては、高ゲルマニウム含有傾斜シリコンゲルマニウムのホウ素濃度を、７×１０２０／ｃｍ３とすることが示唆されているといえる。このホウ素濃度は、相違点２の「５Ｅ２０ｃｍ－３を超えるホウ素濃度」にあたる。 以上によれば、引用発明１において、「高ゲルマニウム含有傾斜シリコンゲルマニウム積層体１４００」のホウ素濃度を「５Ｅ２０ｃｍ－３を超えるホウ素濃度」である「７×１０２０／ｃｍ３」とすることにより、相違点２に係る本願発明の構成とすることは、当業者にとって格別の困難性を要するものではない。 ３ そして、これらの相違点を総合的に勘案しても、本願発明の奏する作用効果は、引用発明１及び４の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。 ４ したがって、本願発明は、引用発明１及び４に基づいて、当業者が容易に発明をすることができたものである。 第７ むすび 以上のとおり、本願発明は、その出願前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献１及び４に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。