2021-001879

本願は、２０１７年（平成２９年）１月６日（パリ条約による優先権主張、２０１６年４月５日、韓国）の出願であって、その手続の概要は以下のとおりである。

１ 引用文献２

ア 令和３年１０月８日付け拒絶理由（以下、「当審の拒絶理由」という。）で引用した引用文献２（韓国公開特許第１０－２０１５－００９１６７７号公報）には、次の記載がある。

「

［図：0001387839000001.jpg］

」

（当審訳：［０００９］本発明による実施形態の目的は外部の配線をビアホールを通じて連結させるための一定長さ以上の外部電極バンド面を形成しながらも外部電極の厚さを低めてチップ全体におけるセラミックス本体の厚さを向上させた基板内蔵用積層セラミックス電子部品、その製造方法及び積層セラミックス電子部品内蔵型印刷回路基板を提供することである。）

「

［図：0001387839000002.jpg］

」

（当審訳：［００４５］図１ないし図３を参照すると、本発明の一実施形態による基板内蔵用積層セラミックス電子部品（１００）は、セラミックス本体（１０）、第１及び第２内部電極（２１、２２）、導体パターン層（３１、３２）及び第１及び第２外部電極（４１、４２）を含む。

［００４６］セラミックス本体（１０）は長さ方向（Ｌ）の両端面、幅方向（Ｗ）の両端面及び厚さ方向（Ｔ）の両端面を有する六面体に形成されうる。このようなセラミックス本体（１０）は複数の誘電体層（１１）を厚さ方向（Ｔ）に積層した後焼成して形成されて、このようなセラミックス本体（１０）の形状、寸法及び誘電体層（１１）の積層数が本発明による実施形態に図示されたことに限定されることではない。）

「

［図：0001387839000003.jpg］

［図：0001387839000004.jpg］

」

（当審訳：［００５０］第１及び第２内部電極（２１、２２）はお互いに違う極性を有する一対の電極として、厚さ方向（Ｔ）に積層される複数の誘電体層（１１）上に所定の厚さで導電性金属を含む導電性ペーストを印刷して誘電体層（１１）の積層方向に沿ってセラミックス本体（１０）の長さ方向（Ｌ）の両端面を通じて交互に露出するように形成されることができるし、中間に配置された誘電体層（１１）によってお互いに電気的に絶縁されうる。

［００５１］すなわち、第１及び第２内部電極（２１、２２）はセラミックス本体（１０）の両端面を通じて交互に露出する部分を通じてセラミックス本体（１０）の長さ方向（Ｌ）の両端面に形成された第１及び第２外部電極（４１、４２）とそれぞれ電気的に連結されることができる。）

「

［図：0001387839000005.jpg］

」

（当審訳：［００５５］導体パターン層（３１、３２）はセラミックス本体（１０）の厚さ方向（Ｔ）の少なくとも１の端面に導電性金属を含む導電性ペーストを印刷して所定の厚さに形成されることができるし、厚さ方向（Ｔ）の少なくとも１つの端面の両端部に分割されてそれぞれ形成されうる。導体パターン層（３１、３２）を形成する導電性ペーストに含まれる導電性金属は第１及び第２内部電極（２１、２２）と等しい導電性金属に形成されうるが、これに制限されないし、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）または鉛（Ｐｂ）などの単独またはこれらの合金であることができる。

［００５６］従来の外部電極形成方法はセラミックス本体（１０）を金属成分が含まれたペーストにディップ（ｄｉｐｐｉｎｇ）する方法が主に使われた。この時、基板内蔵用積層セラミックスキャパシタは外部電極と外部の配線をビアホールを通じて連結させるために一定長さ以上の外部電極バンド面を形成する必要性があるが、従来のディップ（ｄｉｐｐｉｎｇ）方法はペーストの界面張力によって左右両側のバンド面が厚く塗布される。

［００５７］ここに本発明の一実施形態はセラミックス本体（１０）の厚さ方向（Ｔ）の端面上に導体パターン層（３１、３２）を形成することによって前記導体パターン層（３１、３２）上に一定長さ以上の外部電極（４１、４２）バンド面をめっきで平坦ながらもより薄い厚さで形成することができる。）

「

［図：0001387839000006.jpg］

」

（当審訳：［００６５］図４は本発明の一実施形態による基板内蔵用積層セラミックスキャパシタの断面図である。

［００６６］図４を参照すると、前記第１及び第２内部電極（２１、２２）と電気的に連結されるセラミックス本体（１０）長さ方向（Ｌ）の両端面に形成された第１及び第２外部電極（４１、４２）は第１及び第２土台電極（４１ａ、４２ａ）及び前記第１及び第２土台電極（４１ａ、４２ａ）上に形成されるめっき層（４１ｂ、４２ｂ）を含むことができ、セラミックス本体（１０）厚さ方向（Ｔ）の端面に形成された導体パターン層（３１、３２）上に前記めっき層（４１ｂ、４２ｂ）が延長されて形成されうる。

［００６７］前記第１及び第２土台電極（４１ａ、４２ａ）形成方法は特別に制限されないし、例えば、導電性金属を含む導電性ペーストを塗布した後焼成することで形成されうる。第１及び第２土台電極（４１ａ、４２ａ）及び導体パターン層（３１、３２）をシード（ｓｅｅｄ）層にして第１及び第２外部電極のヘッド面及びバンド面をめっきで形成することができる。）

「図３

［図：0001387839000007.jpg］

図４

［図：0001387839000008.jpg］

」

イ 引用文献２に記載された技術事項

（ア）段落［０００９］によれば、引用文献２は「外部電極の厚さを低めてチップ全体におけるセラミックス本体の厚さを向上させた基板内蔵用積層セラミックス電子部品」に係るものである。

（イ）［００４６］によれば、「セラミックス本体（１０）」は「複数の誘電体層（１１）を厚さ方向（Ｔ）に積層した後焼成して形成され」るものであり、「長さ方向（Ｌ）の両端面、幅方向（Ｗ）の両端面及び厚さ方向（Ｔ）の両端面を有する六面体に形成され」る。また、段落［００５０］によれば、「第１及び第２内部電極（２１、２２）は」「複数の誘電体層（１１）上に」「セラミックス本体（１０）の長さ方向（Ｌ）の両端面を通じて交互に露出するように形成される」。

してみると、「セラミックス本体（１０）」は、複数の誘電体層（１１）を厚さ方向（Ｔ）に積層した後焼成して形成されるものであり、長さ方向（Ｌ）の両端面、幅方向（Ｗ）の両端面及び厚さ方向（Ｔ）の両端面を有する六面体に形成され、「第１及び第２内部電極（２１、２２）」は複数の誘電体層（１１）上にセラミックス本体（１０）の長さ方向（Ｌ）の両端面を通じて交互に露出するように形成される。

（ウ）段落［００５１］によれば、「第１及び第２内部電極（２１、２２）は」「交互に露出する部分を通じてセラミックス本体（１０）の長さ方向（Ｌ）の両端面に形成された第１及び第２外部電極（４１、４２）とそれぞれ電気的に連結される」。

してみると、「第１及び第２外部電極（４１、４２）」は、セラミックス本体（１０）の長さ方向（Ｌ）の両端面に形成され、第１及び第２内部電極（２１、２２）とそれぞれ電気的に連結されるものである。

（エ）段落［００５５］によれば、「導体パターン層（３１、３２）はセラミックス本体（１０）の厚さ方向（Ｔ）の少なくとも１の端面に」「形成され」る。ここで、図４を参照すると、「導体パターン層（３１、３２）」がセラミックス本体（１０）の厚さ方向（Ｔ）の両端面に形成されることが見てとれる。

段落［００６６］によれば、「第１及び第２外部電極（４１、４２）は第１及び第２土台電極（４１ａ、４２ａ）及び前記第１及び第２土台電極（４１ａ、４２ａ）上に形成されるめっき層（４１ｂ、４２ｂ）を含」み、「導体パターン層（３１、３２）上に前記めっき層（４１ｂ、４２ｂ）が延長されて形成」される。そして、図４から、第１及び第２土台電極（４１ａ、４２ａ）はセラミックス本体（１０）の長さ方向（Ｌ）の両端面から厚さ方向（Ｔ）の両端面に形成されることが見てとれる。

してみると、「第１及び第２外部電極（４１、４２）」は、セラミックス本体（１０）の長さ方向（Ｌ）の両端面から厚さ方向（Ｔ）の両端面に形成される第１及び第２土台電極（４１ａ、４２ａ）と、セラミックス本体（１０）の厚さ方向（Ｔ）の両端面に形成される導体パターン層（３１、３２）と、第１及び第２土台電極（４１ａ、４２ａ）及び導体パターン層（３１、３２）上に形成されるめっき層（４１ｂ、４２ｂ）とから成る。

（オ）図４から、「第１及び第２土台電極（４１ａ、４２ａ）」が「導体パターン層（３１、３２）」の上部面に当接することなく、「第１及び第２土台電極（４１ａ、４２ａ）」と「導体パターン層（３１、３２）」とが当接しており、該当接する領域において「第１及び第２土台電極（４１ａ、４２ａ）」と「導体パターン層（３１、３２）」との上面部が共に「めっき層（４１ｂ、４２ｂ）」に当接していること、及び、「第１及び第２土台電極（４１ａ、４２ａ）」が「第１及び第２内部電極（２１、２２）」と当接していることが見てとれる。

（カ）段落［００４５］によれば、「セラミックス本体（１０）、第１及び第２内部電極（２１、２２）、導体パターン層（３１、３２）及び第１及び第２外部電極（４１、４２）を含む」ものが「基板内蔵用積層セラミックス電子部品（１００）」である。

ウ 引用発明

上記（ア）ないし（カ）の技術事項及び図面を総合勘案すると、引用文献２には、「基板内蔵用積層セラミックス電子部品」として次の発明（以下、「引用発明」という。）が記載されている。

「複数の誘電体層（１１）を厚さ方向（Ｔ）に積層した後焼成して形成されるものであり、長さ方向（Ｌ）の両端面、幅方向（Ｗ）の両端面及び厚さ方向（Ｔ）の両端面を有する六面体に形成されるセラミックス本体（１０）と、

複数の誘電体層（１１）上にセラミックス本体（１０）の長さ方向（Ｌ）の両端面を通じて交互に露出するように形成される第１及び第２内部電極（２１、２２）と、

セラミックス本体（１０）の長さ方向（Ｌ）の両端面に形成され、第１及び第２内部電極（２１、２２）とそれぞれ電気的に連結される第１及び第２外部電極（４１、４２）とを有し、

第１及び第２外部電極（４１、４２）は、セラミックス本体（１０）の長さ方向（Ｌ）の両端面から厚さ方向（Ｔ）の両端面に形成される第１及び第２土台電極（４１ａ、４２ａ）と、セラミックス本体（１０）の厚さ方向（Ｔ）の両端面に形成される導体パターン層（３１、３２）と、第１及び第２土台電極（４１ａ、４２ａ）及び導体パターン層（３１、３２）上に形成されるめっき層（４１ｂ、４２ｂ）とから成り、

第１及び第２土台電極（４１ａ、４２ａ）が導体パターン層（３１、３２）の上部面に当接することなく、第１及び第２土台電極（４１ａ、４２ａ）と導体パターン層（３１、３２）とが当接しており、該当接する領域において第１及び第２土台電極（４１ａ、４２ａ）と導体パターン層（３１、３２）との上面部が共にめっき層（４１ｂ、４２ｂ）に当接し、

第１及び第２土台電極（４１ａ、４２ａ）は第１及び第２内部電極（２１、２２）と当接している

外部電極の厚さを低めてチップ全体におけるセラミックス本体の厚さを向上させた基板内蔵用積層セラミックス電子部品。」

２ 引用文献１

ア 当審の拒絶理由で引用した引用文献１（特開２０１３－１４９９３９号公報）には、次の記載がある。

「【０００７】

本発明の目的は、外部電極の厚さの偏差を減らすことにより、外部電極の薄層化の場合にも信頼性に優れた高容量積層セラミック電子部品を提供することである。」

「【００２９】

図１は、本発明の第１から第３の実施例による積層セラミックキャパシタを概略的に示す斜視図であり、図２は、図１のＢ－Ｂ’線に沿う断面図であり、図３は、本発明の第１の実施例による図２のＡ部分の拡大図である。」

「【００７４】

本発明の第２の実施例によると、上記容量形成部Ｓにおいて上記内部電極２１、２２が形成された最外側地点の上記外部電極３１、３２の厚さをＴ２とするとき、０．５≦｜Ｔ２／Ｔｃ｜≦１．０を満足させることができる。

【００７５】

上記容量形成部Ｓにおいて上記内部電極２１、２２が形成された最外側地点の上記外部電極３１、３２の厚さＴ２とは、上記内部電極２１、２２が形成された最外側地点から上記セラミック本体１０の長さ方向に仮想線を引いたときに接する外部電極の厚さを意味することができる。

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【００７６】

上記｜Ｔ２／Ｔｃ｜の比が０．５≦｜Ｔ２／Ｔｃ｜≦１．０を満足することにより、上記セラミック本体１０の厚さ方向の中央部領域における上記外部電極３１、３２の厚さＴｃと、上記内部電極２１、２２が形成された最外側地点の上記外部電極３１、３２の厚さＴ２との偏差を減らして、信頼性低下を防止することができる。

【００７７】

上記｜Ｔ２／Ｔｃ｜の比が０．５未満の場合は、外部電極の厚さの偏差が大きくなるため、厚さが薄い部分にメッキ液が浸透する可能性があり、信頼性が低下する問題がある。

【００７８】

図５は、本発明の第３の実施例による図２のＡ部分の拡大図である。

【００７９】

図５を参照すると、本発明の第３の実施例による積層セラミック電子部品は、セラミック本体１０と、上記セラミック本体１０の内部に積層された複数の内部電極２１、２２と、上記セラミック本体１０の外側に形成され上記内部電極２１、２２と電気的に連結された外部電極３１、３２と、を含み、上記外部電極３１、３２の平均厚さは１０μｍ以下であり、上記セラミック本体１０の厚さ方向の中央部領域における上記外部電極の厚さをＴｃとし、上記内部電極２１、２２が積層されて容量形成に寄与する容量形成部の中央部領域から上記セラミック本体の厚さ方向の長さＳの２５％離れた地点の上記外部電極３１、３２の厚さをＴ１とし、上記容量形成部Ｓにおいて上記内部電極２１、２２が形成された最外側地点の上記外部電極３１、３２の厚さをＴ２とするとき、０．８≦｜Ｔ１／Ｔｃ｜≦１．０及び０．５≦｜Ｔ２／Ｔｃ｜≦１．０を満足させることができる。」

「

［図：0001387839000009.jpg］

［図：0001387839000010.jpg］

」

イ 引用文献１に記載された技術事項

（ア）段落【０００７】によれば、引用文献１は「外部電極の厚さの偏差を減らすことにより、外部電極の薄層化の場合にも信頼性に優れた高容量積層セラミック電子部品を提供する」ものである。

（イ）段落【００７９】及び図５によれば、「セラミック本体１０の厚さ方向の中央部領域における上記外部電極の厚さをＴｃ」、「内部電極２１、２２が形成された最外側地点の上記外部電極３１、３２の厚さをＴ２とするとき、」「０．５≦｜Ｔ２／Ｔｃ｜≦１．０」とする。

（ウ）段落【００７６】、【００７７】によれば、「０．５≦｜Ｔ２／Ｔｃ｜≦１．０を満足することにより」、「外部電極の厚さの偏差が大きくなるため、厚さが薄い部分にメッキ液が浸透する可能性があり、信頼性が低下する問題」を防止する。

上記（ア）及び（ウ）より引用文献１には、次の技術が記載されているといえる。

「外部電極の厚さの偏差を減らすことにより、外部電極の薄層化の場合にも信頼性に優れた高容量積層セラミック電子部品を提供するために、

セラミック本体の厚さ方向の中央部領域における外部電極の厚さをＴｃ、内部電極が形成された最外側地点の外部電極の厚さをＴ２とするとき、０．５≦｜Ｔ２／Ｔｃ｜≦１．０とすることにより、外部電極の厚さの偏差が大きくなるため厚さが薄い部分にメッキ液が浸透する可能性があり信頼性が低下する問題を防止する」技術。

３ 引用文献４

ア 当審の拒絶理由で引用した引用文献４（特開２０１２－１１９６１６号公報）には、次の記載がある。

「【００２３】 図１及び図２に示すように、電子部品１は、例えば、セラミックコンデンサなどの電子部品であり、複数の板状のセラミックグリーンシートを積層して一体化することによって略直方体形状に構成された素体２と、素体２の両端面側に形成された外部電極３，４とを備えて構成される。素体２は、素体２の長手方向に向かい合って互いに平行をなす一対の端面２ａ，２ｂと、一対の端面２ａ，２ｂ間を連結するように伸び且つ互いに対向する一対の主面２ｃ，２ｄと、一対の主面２ｃ，２ｄを連結するように伸び且つ互いに対向する一対の側面２ｅ，２ｆと、を有する。外部電極３は、一方の端面２ａ及び端面２ａと直交する二つの主面２ｃ，２ｄの各縁部の一部を覆うように形成されている。この二つの主面２ｃ，２ｄを覆う部分の大きさ、すなわち、外部電極３の端面２ａを覆う部分における厚みが最大となる位置と主面２ｃを覆う部分における端部との間の寸法（図２においてＢで示される）を以下Ｂ寸法と呼ぶ。このＢ寸法は、例えば、０．５ｍｍ～０．６ｍｍ程度に設定される。また、外部電極４は、他方の端面２ｂ及び端面２ｂと直交する二つの主面２ｃ，２ｄの各縁部の一部を覆うように形成されている。電子部品１は、例えば、縦が１．９ｍｍ～２．２ｍｍ程度に設定され、横が１．１ｍｍ～１．３ｍｍ程度に設定され、厚みが１．１ｍｍ～１．３ｍｍ程度に設定されている。」

「図１

［図：0001387839000011.jpg］

」

イ 引用文献４に記載された技術事項

段落【００２３】及び図１より、引用文献４には、次の技術（以下、「引用文献４記載の技術」という。）が記載されているといえる。

「外部電極３を一方の端面２ａ及び端面２ａと直交する二つの主面２ｃ，２ｄの各縁部の一部を覆うように形成し、外部電極４を他方の端面２ｂ及び端面２ｂと直交する二つの主面２ｃ，２ｄの各縁部の一部を覆うように形成」する技術。

４ 引用文献５

ア 当審の拒絶理由で引用した引用文献５（特開２０００－１８２８８１号公報）には、次の記載がある。

「【００３５】図１には本発明の誘電体磁器材料を適用した積層型コンデンサの一例を示す。この積層型コンデンサ１は、略直方体状の積層体２の側壁面に断面視略コ字状の外部電極３ａ、３ｂが取り付けられてなるものである。積層体２は、６枚の内部電極４ａ…、４ｂ…と７枚の誘電体層５…とが交互に積層されてなるものであって、３つの内部電極４ａは積層体２の側壁面にて外部電極３ａにそれぞれ接合され、別の３つの内部電極４ｂは外部電極３ｂにそれぞれ接合されている。内部電極４ａ…、４ｂ…は例えばＡｇ（銀）からなり、誘電体層５…は本発明に係る誘電体磁器材料からなるものである。」

「

［図：0001387839000012.jpg］

」

イ 引用文献５に記載された技術事項

段落【００３５】及び図１より、引用文献５には、次の技術（以下、「引用文献５記載の技術」という。）が記載されているといえる。

「断面視略コ字状の外部電極３ａ、３ｂ」とする技術。

５ 引用文献６

ア 当審の拒絶理由で引用した引用文献５（実願昭５９－３６５６４号（実開昭６０－１４９１２５号）のマイクロフィルム）には、次の記載がある。

「従来例の積層コンデンサは、第１図（ａ）（ｂ）に示すように誘電体のセラミックグリーンシート１に、貴金属ペーストを印刷して、内部電極２，３を形成し、このような誘電体グリーンシート１を交互に積み重ねて圧着して一体化し、１３００℃～１４００℃で焼結して第２図に示したように磁器化した積層体４を得ていた。そして、この積層体４の相対向両端面に銀ペースト等を塗布し、これを焼き付けすることにより静電容量取出用の外部電極５，６を形成していた。」（明細書第１頁第１６行から第２頁第５行）

「

［図：0001387839000013.jpg］

」

イ 引用文献６に記載された技術事項

第２図から、外部電極５，６は断面コの字形であることが見てとれる。

上記記載及び図２より、引用文献６には、次の技術（以下、「引用文献６記載の技術」という。）が記載されているといえる。

「積層体４の相対向両端面に断面コの字形の外部電極５，６を形成」する技術。