2021-000172

第２　原査定の概要

原査定（令和２年８月３１日付け拒絶査定）の概要は次のとおりである。

本願請求項１に係る発明は，以下の引用文献１－３に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。

引用文献等一覧

１．ＦＡＣＯＭ　Ｍ－１９０　ハードウェア解説　２版，日本，富士通株式会社，１９７７年１２月，第２６－３９頁

２．特開２００１－２３６２２１号公報

３．特開平０８－３２０８３０号公報

第３　本願発明

本願請求項１に係る発明（以下，「本願発明１」という。）は，令和２年２月４日にされた手続補正で補正された特許請求の範囲の請求項１に記載された事項により特定される発明であり，本願発明は以下のとおりの発明である。

「【請求項１】

プロセッサであって：

複数のゲストにより利用可能な仮想実行環境を実現するために１つ以上の命令を実行する実行ロジックであって，前記仮想実行環境は，前記複数のゲストのうちの１つ以上のゲストに，１つ以上のリソースへのアクセスを提供する，実行ロジック；

複数の命令を保存するキャッシュ；

続きを表示（全14行）

ブランチ予測ユニット；

仮想アドレスをメモリページの物理アドレスに変換するために複数のトランスレーション・ルックアサイド・バッファ（ＴＬＢ）エントリを含むＴＬＢであって，前記ＴＬＢエントリのうちの少なくとも１つのＴＬＢエントリは：

前記ＴＬＢエントリに関連するアドレス空間を識別する第１識別子と，

前記ＴＬＢエントリに関連するプロセスを識別する第２識別子と，

前記ＴＬＢエントリが有効であるか否かを示す有効性ビットと，

を含む，ＴＬＢ；及び

第１アドレス空間に関連する現在の第１識別子を保存する第１レジスタ；

を有し，合致する結果をもたらすＴＬＢルックアップに関し，前記第１レジスタにおける現在の第１識別子は，前記ＴＬＢエントリにおける第１識別子に合致しなければならず；

第２アドレス空間に関連する新たな第１識別子が前記第１レジスタに保存されると，前記ＴＬＢエントリのうちの少なくとも１つのＴＬＢエントリは有効として維持され；及び

少なくとも，前記キャッシュ，ブランチ予測ユニット，及びＴＬＢは少なくとも１つの選択的にフラッシュが可能な構造を含むパイプラインにある，プロセッサ。」

第４　引用文献，引用発明等

１　引用文献１について

（１）引用文献１の記載

本願の優先日前に頒布され，原査定の拒絶の理由に引用された引用文献１（ＦＡＣＯＭ　Ｍ－１９０　ハードウェア解説　２版，日本，富士通株式会社，１９７７年１２月，第２６－３９頁）には，図面とともに次の事項が記載されている（下線は当審が付与した。）。

ア「本書は，FACOM M-190コンピュータシステムのハードウェア解説書です．」（冒頭「はじめに」の箇所）

イ「4.3 仮想記憶方式と動的アドレス変換

仮想記憶方式においてもプログラムは実記憶の制約から解放され，仮想空間を連続して使用することができる．仮想空間の大きさは，ハードウェアのアーキテクチャによって決まるが，Mシリーズではアドレス指定用に24ビットを使用しているので, 224 = 16,777,216バイト，すなわち, 16メガバイトが提供されている．

ユーザがプログラム作成時に，実記憶の大きさを意識することなく指定したアドレスを，仮想アドレスという．

プログラムが実行される場合には実記憶が必要であるため，使用される仮想アドレスは，実アドレスに変換されなければならない．この変換は，ハードウェアの動的アドレス変換(DAT: Dynamic Address Translation)機構によってプログラムの実行時に動的に行われ，この実アドレスをもとにバッファストレジや主記憶へのアクセスが行われる．」（第２６頁左欄第１行～同最終行）

ウ「4.3.3 TLB

DAT 機構が，セグメントテーブルとページテーブルを使用するためには2回の主記憶の参照が必要であり，命令の実行のたびにこうした変換を行っていたのではシステムパフォーマンスは大幅に低下する．

これを防止するため，ハードウェアの機能としてTLB（Translation-lookaside Buffer) とよばれる高速記憶が用意されている．

TLB には，仮想ページアドレスと，これに対応する実ページアドレスの組が複数個登録できる．TLB中に目的の実ページアドレスが登録されていれば，TLBの参照だけで仮想アドレスに対応した実アドレスが求まる．TLBに登録されていない場合には，ハードウェアはセグメントテーブル，ページテーブルを使用して実ページアドレスを求め，TLBに登録したあとでTLBを参照することにより，この実ページアドレスを使用して実アドレスを求める．

TLB に登録しようとしてもTLBに空きエントリがない場合には，すでにあるエントリを追い出したあとで登録する．」（第２８頁右欄下から１６行～第２９頁左欄第４行）

エ「多重仮想記憶方式の場合には，各プログラムは独自の仮想空間を割当てられるため，同一の仮想アドレスはシステム内に複数存在している．そのため, TLBの各エントリには仮想アドレスと実アドレスの対応のほかに，その仮想アドレスの存在する仮想空間の誠別子，すなわち空間ID(Identification) が必要となる．この空間ID をハードウェア的に管理し，TLBが複数空間の仮想ページアドレスと実ページアドレスを同時に保持することを可能にしているのがSTOスタック(Segment Table Origin Stack) である．」（第３０頁左欄第５行～同第１４行）

オ「1) STOスタックとは

STOスタックは，制御レジスタ1で示される空間ごとのセグメントテーブル先頭アドレスとハードウェアの空間ID との対応を記憶するための高速記憶である．FACOM M-190のSTOスタックは，図4.12で示すように，セグメントテーブル先頭アドレスと空間IDの対応を示すエントリを32個持っているので，最大32空間分の空間IDを保持することができる．この空間IDはTLBで使用され，各TLBエントリがどの空間の実ページアドレスを持っているかを示す．

STOスタックの参照は，オペレーティングシステムが仮想空間を切替えた直後に行われる．この場合，制御レジスタ1が示すセグメントテーブル先頭アドレスの値より, STOスタック中でその仮想空開が使用することのできるエントリが得られる．そこにセグメントテーブル先頭アドレスの値と同じものがあれば，その仮想空間はすでにSTOスタックに登録ずみであるので，空間IDは有効である．もし同じものがなければ，まだ登録されていないか，すでに追出されてしまって，今はSTOスタック中に存在していないので，新たに登録することにより，その仮想空間用の空間IDを得る．

あるセグメントテーブル先頭アドレスに対応するエントリは2個あって，できるだけ有効なエントリが追出されるのを防いでいる．

もし，これらの両エントリ中に制御レジスタ1の値と同じものがなければ新たに登録することにより空間ID を得る．この空間IDはIDレジスタにおかれ，TLBを参照する場合にはこのIDレジスタ中の空間IDが使用される．

登録の結果32エントリになると，LRU (Least Recently Used) 法に基づいて最も古いエントリが追い出され，次の登録に備える．この場合，追出し用にIDレジスタがもう一つ用意され，追出される空間に対応するTLBエントリの無効化がCPUのあき時間を利用して行われる．」（第３０頁左欄第１５行～同右欄第１７行）

カ「図４．１２

」

キ「(2) STOスタックとTLB

図4.13にSTOスタックとTLBの関係を示し，どのように多重仮想空間の管理を行っているかを説明する．いま，オペレーティングシステムにより仮想空間が切り替わって，再びID-A の空間に制御が渡ったとする．

(1)（当審注：原文は丸付き数字。以下同様に，丸付き数字はカッコ（）で囲んで表記する。） まず，制御レジスタ1の値「STO-A」をもとにSTOスタック中で「STO-A」を捜し，この空間ID として「ID-A」を知り，IDレジスタに記憶する．

(2) 次に,「VA2PA」という仮想アドレスを実アドレスに変換するため，TLBの参照を行う. VA2に対応するTLB エントリに「VA2」があり，このエントリ中の空間IDもIDレジスタの内容と一致しているので，「RA2」が求める実ページアドレスであることを知る．

(3) こうして得た実ページアドレスを実アドレスの上位ビットにし，ページ内変位の「PA」を下位ビットとして実アドレスを得る．」

ク「図４．１３

」

ケ「4.6 命令制御部

命令制御部(I-unit : Instruction Unit) は，バッファストレジから命令を取り出し，命令を解続し，オペランドをバッファストレジから取り出し，演算処理部に実行を依頼し，結果をレジスタもしくはバッファストレジに書き込む動作を行う．さらに，TOD時計の制御，割込み処理なども行う．

上記の各動作は，機能単位に分けられ，順次実行される．

命令制御部は，各機能ごとに実行を制御することができるので，命令の先読みが可能となる．

4.6.1 パイプライン方式

命令の取出しから結果の格納までの一連の動作を図示すると，図4.24のようになり，各動作はいくつかのステップから構成されている．図において，1区切りは1CPUサイクルを表し，一般に一つのステップは，1CPUサイクルで完了する．

これら順序づけられた一連の動作がなされ，同時に異なるステップが異なる命令を処理できる方式を，パイプライン(Pipeline)方式という．

すなわち，先に始められた命令の結果の格納が終らないうちに，つぎの命令の取出し，命令の解読が行われ，さらに使用するオペランドやレジスタが異なるときは，オペランドの取出し，実行，チェック，結果の格納までの前の命令と異なるステップが並行して行われる．

このように，一つの命令の処理が終らないうちに，次の命令の処理を開始することを先行制御といい，パイプライン方式では多重に先行制御が行われる．

各ステップは，1または2CPUサイクルごとに，新しい入力を受け付けることができる．」（第３７頁第１行～同第３０行）

コ「図4.22

」

サ「図4.24

」

（２）引用発明の認定

上記ア～サよれば，引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。

「動的アドレス変換を行うＤＡＴ機構及び命令制御を行う命令制御部を備えるコンピュータシステムであって，

前記ＤＡＴ機構は，仮想ページアドレスを実ページアドレスに変換するために複数のＴＬＢエントリを含むＴＬＢであって，各ＴＬＢエントリは，

各プログラムに割り当てられた仮想空間を識別する空間ＩＤを含む，ＴＬＢ及び

空間ＩＤを保存するＩＤレジスタを有し，

仮想空間が切り替わると，切り替わった後の仮想空間に関連する空間ＩＤがＩＤレジスタに記憶され，記憶された空間ＩＤと合致する空間ＩＤを有するＴＬＢエントリを探すことで実ページアドレスを取得し，

ＴＬＢに登録しようとしてもＴＬＢに空き領域が無い場合にはすでにあるエントリを追い出し，

前記命令制御部は，パイプライン方式により命令制御を行うコンピュータシステム。」

２　引用文献２について

本願の優先日前に頒布され，原査定の拒絶の理由に引用された引用文献２には，図面とともに以下の事項が記載されている（下線は当審が付与した。）。

ア「【０３０９】本発明におけるＴＬＢにはもう一つの役割がある。それは，データフロー同期と呼ばれる，指定したアドレスへのデータアクセスを自動的に検出する機能である。ＴＬＢエントリメモリ９０９には，アドレスの完全な一致を比較するための仮想アドレスが格納されており，ページの一致によってデータフロー比較器９０８に伝達される。仮想アドレスが完全に一致した場合は，データフロー同期発生ユニット９０７によって，登録されたスレッドが生起される。一致比較のマスクビットによるアドレス領域の指定も可能である。

【０３１０】図１５に，本発明のプロセッサにおけるＴＬＢユニットのエントリを示す。通常のＴＬＢと同じく，変換後の物理アドレス，ページごとの保護情報などを持ち，複数のプロセス空間を混在させるためのプロセスＩＤを持つ。」

イ「【図１５】

」

３　引用文献３について

本願の優先日前に頒布され，原査定の拒絶の理由に引用された引用文献３には，図面とともに以下の事項が記載されている（下線は当審が付与した。）。

ア「【００３３】ＴＬＢ１内の各バンクに格納されるエントリは，図５にその詳細が示されるように，便宜上アドレス部とデータ部に分けられている。アドレス部は，論理ページ番号の情報ＶＰＮ（３１－１７），ＶＰＮ（１１－１０），エントリが有効であることを示すバッリドビットＶ（１ビット），空間番号ＡＳＩＤ（８ビット），サイズビットＳＺ（１ビット），及び共有ステータスＳＨ（１ビット）を有する。データ部は，記憶保護のためのプロテクションＰＲ（２ビット），論理ページ番号に対応される物理ページ番号ＰＰＮ（２２ビット），ダーティビットＤ（１ビット），及びキャッシャブルビットＣ（１ビット）を保有する。アドレス部が保有する論理ページ番号の情報は，３２ビットの論理アドレスのビットフォーマットにおいてインデックスに利用されるビットを除いたビット１０～ビット１１とビット１７～ビット３１とされる。前者はＶＰＮ（１１－１０）と表記され，後者はＶＰＮ（３１－１７）と表記されている。共有ステータスＳＨは複数プロセス間で当該ページが共有されているか否かを示し，ＳＨ＝０は非共有，ＳＨ＝１は共有を意味する。空間番号ＡＳＩＤは特定のプロセスに属するものとして論理ページを定義するために利用されるものであり，プロセス番号とも称する。プロテクションＰＲはページに対するアクセス権を定義するためにエンコードされたデータであり，その値の組み合わせにより図９に示される態様でアクセス権が定義されている。サイズビットＳＺは論理ページサイズを指定するビットであり，論理値１は４ＫＢページサイズを指定し，論理値０は１ＫＢページサイズを指定する。」

イ「【図５】

」

第５　対比・判断

１　本願発明１について

（１）対比

本願発明１と引用発明とを対比すると，次のことがいえる。

引用発明のコンピュータシステムが備える「ＤＡＴ機構」及び「命令制御部」と，本願発明１の「プロセッサ」とは，いずれもコンピュータシステムが備えるハードウェアである点で一致する。

引用発明の「ＴＬＢ」は，仮想ページアドレスを実ページアドレスに変換するために用いるものであり，また，複数のＴＬＢエントリを有するから，本願発明１の「仮想アドレスをメモリページの物理アドレスに変換するために複数のトランスレーション・ルックアサイド・バッファ（ＴＬＢ）エントリを含むＴＬＢ」に相当する。

引用発明の「空間ＩＤ」は，仮想アドレスの存在する仮想空間，すなわちアドレス空間を識別するものであり，また，各ＴＬＢエントリは関連する空間ＩＤに関する情報を有するから，本願発明１の「前記ＴＬＢエントリに関連するアドレス空間を識別する第１識別子」に相当する。

引用発明の「ＩＤレジスタ」は，制御が渡された仮想空間に関連する空間ＩＤを保存するものであるから，本願発明１の「第１アドレス空間に関連する現在の第１識別子を保存する第１レジスタ」に相当する。

引用発明の「ＤＡＴ機構」は，ＩＤレジスタに保存された空間ＩＤと合致する空間ＩＤを有するＴＬＢエントリを探すことにより実ページアドレスを取得するものであり，このことは，本願発明１において「合致する結果をもたらすＴＬＢルックアップに関し，前記第１レジスタにおける現在の第１識別子は，前記ＴＬＢエントリにおける第１識別子に合致しなければなら」ないことに相当する。

引用発明の「ＤＡＴ機構」は，ＴＬＢに空き領域が無い場合にはすでにあるＴＬＢエントリを追い出すものであるが，それは，空き領域がある場合においては，切り替わった後の仮想空間に関連する空間ＩＤがＩＤレジスタに記憶されてもＴＬＢエントリを維持するものと認められ，このことは，本願発明１において「第２アドレス空間に関連する新たな第１識別子が前記第１レジスタに保存されると，前記ＴＬＢエントリのうちの少なくとも１つのＴＬＢエントリは有効として維持され」ることに相当する。

引用発明の「ＤＡＴ機構」は，ＴＬＢに空き領域が無い場合にはすでにあるＴＬＢエントリを追い出す，すなわちフラッシュするものであり，このことは，本願発明１において「ＴＬＢは少なくとも１つの選択的にフラッシュが可能」であることに相当する。

したがって，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。

（一致点）

「コンピュータシステムが備えるハードウェアであって，

仮想アドレスをメモリページの物理アドレスに変換するために複数のトランスレーション・ルックアサイド・バッファ（ＴＬＢ）エントリを含むＴＬＢであって，前記ＴＬＢエントリのうちの少なくとも１つのＴＬＢエントリは：

前記ＴＬＢエントリに関連するアドレス空間を識別する第１識別子と，を含む，ＴＬＢ；及び

第１アドレス空間に関連する現在の第１識別子を保存する第１レジスタ；

を有し，合致する結果をもたらすＴＬＢルックアップに関し，前記第１レジスタにおける現在の第１識別子は，前記ＴＬＢエントリにおける第１識別子に合致しなければならず；

第２アドレス空間に関連する新たな第１識別子が前記第１レジスタに保存されると，前記ＴＬＢエントリのうちの少なくとも１つのＴＬＢエントリは有効として維持され；及びＴＬＢは少なくとも１つの選択的にフラッシュが可能であるＴＬＢであり，

命令制御をパイプライン処理により行うコンピュータシステムが備えるハードウェア。」

（相違点１）

本願発明１は「プロセッサ」がＴＬＢ及び第１レジスタを有するのに対して，引用発明はコンピュータシステムが備えるハードウェアがＴＬＢ及びＩＤレジスタを有するものの，当該ハードウェアがプロセッサであるかは明らかではない点。

（相違点２）

本願発明１は「複数のゲストにより利用可能な仮想実行環境を実現するために１つ以上の命令を実行する実行ロジックであって，前記仮想実行環境は，前記複数のゲストのうちの１つ以上のゲストに，１つ以上のリソースへのアクセスを提供する，実行ロジック」を備えるものであるのに対して，引用発明はそのような手段を備えるものではない点。

（相違点３）

本願発明１は「複数の命令を保存するキャッシュ」及び「ブランチ予測ユニット」を備え，「少なくとも１つの選択的にフラッシュが可能な構造を含むパイプラインにある」のに対して，引用発明はパイプライン処理を行うものではあるものの，そのような手段を備えるかは明らかではない点。

（相違点４）

本願発明１の「ＴＬＢ」は「前記ＴＬＢエントリに関連するプロセスを識別する第２識別子」を含むのに対して，引用発明のＴＬＢはそのようなものを含まない点。

（相違点５）

本願発明１の「ＴＬＢ」は「前記ＴＬＢエントリが有効であるか否かを示す有効性ビット」を含むのに対して，引用発明のＴＬＢはそのようなものを含まない点。

（２）相違点についての判断

事案に鑑み，上記相違点４について検討する。

上記第４の２のとおり，引用文献２には，変換後の物理アドレス，ページごとの保護情報などを持つ「ＴＬＢエントリ」に，複数のプロセス空間を混在させるための「プロセスＩＤ」を持たせることが記載されており，相違点４に係る本願発明１の構成に相当する「ＴＬＢエントリに関連するプロセスを識別する識別子」の技術事項が記載されていると認められる。

しかしながら，引用文献２に記載された「ＴＬＢエントリ」には，引用発明の「空間ＩＤ」に相当する識別子は設けられていないから，引用文献２は，引用発明の「空間ＩＤ」を有するＴＬＢエントリに対して，２つ目の識別子として「プロセスＩＤ」を設定することを開示するものではない。また，ＴＬＢエントリにおいて，「空間ＩＤ」とあわせて「プロセスＩＤ」を設定することは，引用文献３にも記載されておらず，本願の優先日前において自明であるということもできない。

したがって，「空間ＩＤ」を識別子として有する引用発明の「ＴＬＢエントリ」に対して，「第２の識別子」として「ＴＬＢエントリに関連するプロセスを識別する識別子」を設定することにより，相違点４に係る本願発明の構成を得ることは，当業者であっても，容易に想到し得ることとはいえない。

（３）まとめ

以上のとおりであるから，他の相違点について判断するまでもなく，本願発明１は，引用文献１－３に基づいて，当業者が容易に発明することができたものではない。

第６　原査定について

原査定は，請求項１に係る発明について，引用文献１－３に基づいて，当業者が容易に発明できたものであるとし，特許法２９条２項の規定により特許を受けることができないというものであるが，上記のとおり，本願発明１は，拒絶査定において引用された引用文献１に記載された発明及び引用文献２，３に記載された周知技術に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することはできない。

第７　むすび

以上のとおり，原査定の理由によっては，本願を拒絶することはできない。

また，他に本願を拒絶すべき理由を発見しない。

よって，結論のとおり審決する。