2018-700302

特許第６２１１１４５号発明「スタックトチップイメージングシステム」の特許異議申立事件について、次のとおり決定する。

【結　論】 特許第６２１１１４５号の特許請求の範囲を訂正請求書に添付された訂正特許請求の範囲のとおり、訂正後の請求項〔１～８〕、〔９～１３〕、〔１４～１９〕について訂正することを認める。 特許第６２１１１４５号の請求項１～８、１４～１７、１９に係る特許を維持する。 特許第６２１１１４５号の請求項９～１３、１８に係る特許についての特許異議の申立てを却下する。

【理　由】 第１　手続の経緯 特許第６２１１１４５号（以下、「本件特許」という。）の請求項１～１９に係る特許についての出願は、２０１２年（平成２４年）４月２７日（パリ条約による優先権主張外国庁受理２０１１年９月２１日、米国、２０１２年２月２１日、米国）を国際出願日とする特願２０１４－５３１３２３号の一部を平成２８年７月５日に新たな特許出願としたものであって、平成２９年９月２２日にその特許権の設定登録（特許公報発行日　平成２９年１０月１１日）がされ、平成３０年４月１１日に特許異議申立人キヤノン株式会社により請求項１～１９に対して特許異議の申立てがされたものである。 そして、その後の経緯は次のとおりである。 平成３０年　６月１３日付け　取消理由通知 同年　９月１４日　　　訂正請求書、意見書の提出（特許権者） 同年１２月１４日　　　意見書の提出（特許異議申立人） 平成３１年　３月２２日付け　取消理由通知（決定の予告） 令和　元年　６月２０日　　　訂正請求書、意見書の提出（特許権者） なお、特許権者から令和元年６月２０日に請求された訂正に対して、特許異議申立人から意見書は提出されなかった。 第２　訂正の適否についての判断 １　請求の趣旨、訂正の内容 （１）請求の趣旨 令和元年６月２０日に特許権者により行われた、願書に添付した特許請求の範囲の訂正（以下、「本件訂正」という。）の請求の趣旨は、特許第６２１１１４５号の特許請求の範囲を、本訂正請求書（以下、「本件訂正請求書」という。）に添付した訂正特許請求の範囲のとおり、訂正後の請求項１～８、９～１３、１４～１９について訂正することを求める、というものである。 （２）訂正の内容 本件訂正の内容は、以下ア～サのとおりである。 ア　訂正事項１ 特許請求の範囲の請求項１で「互いに反対側の第一表面および第二表面を有する半導体基板と、前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板における複数のイメージセンサピクセルのアレイと、前記第二表面を通って伸長する複数の垂直導電性相互接続によって、複数のイメージセンサピクセルの前記アレイヘと結合された制御回路と、を含み、複数のイメージセンサピクセルの前記アレイは複数のピクセルブロックを含み、前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み、前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子と前記垂直ブロック相互接続との間に介在するスイッチ回路を備えていることを特徴とする、スタックトチップイメージセンサ。」と記載されているのを、 「互いに反対側の第一表面および第二表面を有する半導体基板と、 前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され、前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、 ことを特徴とする、スタックトチップイメージセンサ。」と訂正する。（請求項１の記載を直接的又は間接的に引用する請求項２～請求項８も同様に訂正する。） イ　訂正事項２ 特許請求の範囲の請求項４で「前記複数のピクセルブロックの各々のピクセルブロックは、第一の数のピクセル列および第二の数のピクセル行からなる複数のイメージセンサピクセルを含み、前記第一の数は前記第二の数よりも大きい、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。」と記載されているのを、「前記複数のピクセルブロックの各々のピクセルブロックは、第一の数のピクセル列および第二の数のピクセル行からなる前記複数のイメージセンサピクセルを含み、前記第一の数は前記第二の数よりも大きい、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。」と訂正する。 ウ　訂正事項３ 特許請求の範囲の請求項６で「前記制御回路は、前記アレイ内のイメージセンサピクセルの複数行を同時に選択し、これらの同時に選択されたイメージセンサピクセルの各行内の複数のイメージセンサピクセルからイメージデータを読み出すように構成されている、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。」と記載されているのを、「前記制御回路は、前記イメージセンサピクセルのアレイ内の前記イメージセンサピクセルの複数行を同時に選択し、これらの同時に選択されたイメージセンサピクセルの各行内の前記複数のイメージセンサピクセルからイメージデータを読み出すように構成されている、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。」と訂正する。 エ　訂正事項４ 特許請求の範囲の請求項９を削除する。 オ　訂正事項５ 特許請求の範囲の請求項１０を削除する。 カ　訂正事項６ 特許請求の範囲の請求項１１を削除する。 キ　訂正事項７ 特許請求の範囲の請求項１２を削除する。 ク　訂正事項８ 特許請求の範囲の請求項１３を削除する。 ケ　訂正事項９ 特許請求の範囲の請求項１４で「互いに反対側の第一表面および第二表面を有する半導体基板と、前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板における複数のイメージセンサピクセルのアレイと、前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記複数のイメージセンサピクセルの前記アレイヘと結合された制御回路と、を含み、前記複数のイメージセンサピクセルの前記アレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、前記各ピクセル列は、前記複数の垂直列相互接続の選択された１つへと結合され、前記制御回路は、複数のアナログデジタル変換回路を有し、前記複数の垂直列相互接続の各々は、前記複数のアナログデジタル変換回路の選ばれた一つに結合されている、ことを特徴とするスタックトチップイメージセンサ。」と記載されているのを、 「互いに反対側の第一表面および第二表面を有する半導体基板と、 前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイと、 前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され、 前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され、 前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 前記制御回路は、複数のアナログデジタル変換回路を有し、前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され、 前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し、 行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される、ことを特徴とするスタックトチップイメージセンサ。」と訂正する（請求項１４の記載を直接的又は間接的に引用する請求項１５～請求項１７、請求項１９も同様に訂正する）。 コ　訂正事項１０ 特許請求の範囲の請求項１５で「前記半導体基板は、シリコン半導体基板を含み、前記第二表面を通って伸びる前記複数の垂直導電性相互接続は、前記第二表面を通って複数のイメージセンサピクセルの前記アレイヘと前記制御回路を結合する前記複数のスルーシリコンビアを含む、ことを特徴とする請求項１４に記載のスタックトチップイメージセンサ。」と記載されているのを、「前記半導体基板は、シリコン半導体基板を含み、前記第二表面を通って伸びる前記複数の垂直導電性相互接続は、前記第二表面を通って前記イメージセンサピクセルのアレイヘと前記制御回路を結合する前記複数のスルーシリコンビアを含む、ことを特徴とする請求項１４に記載のスタックトチップイメージセンサ。」と訂正する。 サ　訂正事項１１ 特許請求の範囲の請求項１８を削除する。 ２　請求項１～請求項８に係る訂正について （１）一群の請求項について 訂正前の請求項２～８は、それぞれ請求項１を引用し、請求項１の訂正に連動して訂正されるものであるから、訂正前の請求項１～８に対応する訂正後の請求項１～８は、特許法第１２０条の５第４項に規定する一群の請求項である。 そして、訂正事項１～３は、一群の請求項１～８についてされたものであるから、特許法第１２０条の５第４項の規定に適合する。 （２）訂正の目的の適否、新規事項の追加の有無、特許請求の範囲の拡張・変更の存否、独立特許要件について （２－１）訂正事項１について ア　訂正の目的の適否について 訂正前の請求項１の「複数のイメージセンサピクセルのアレイ」を「イメージセンサピクセルのアレイ」に訂正するものは、「複数の」が係る部分が不明確であることを解消するためのものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項１の「イメージセンサピクセルの前記アレイ」を「前記イメージセンサピクセルのアレイ」に訂正するものは、「イメージセンサピクセルのアレイ」という一つの用語であることを明確にするためのものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項１の「複数のイメージセンサピクセルの前記アレイは複数のピクセルブロックを含み」を「前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、」に訂正するものは、イメージセンサピクセル、ピクセルブロック及びイメージセンサピクセルのアレイの各構成及び相互関係を明確にするためのもの及び限定するものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮、及び、同項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項１の「複数のイメージセンサピクセル」を「前記複数のイメージセンサピクセル」に訂正するものは、複数存在する「複数のイメージセンサピクセル」が同じものであることを明確にするためのものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項１の「前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み」を「前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み」及び「　前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され、前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、」に訂正するものは、複数の垂直導電性相互接続の構成に限定を加えるものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。 訂正前の請求項１の「前記制御回路は、ピクセル電力供給端子、・・・を備え」を「前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、・・・を備え」に訂正するものは、制御回路の構成に限定を加えるものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。 訂正前の請求項１の「前記ピクセル電力供給端子と前記垂直ブロック相互接続との間に介在するスイッチ回路」を「前記ピクセル電力供給端子に結合された複数のスイッチ回路」に訂正するものは、スイッチ回路に関する接続関係を明細書および図面に記載の構成に整合させるためのものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 以上から、訂正事項１は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮、及び、同項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 イ　新規事項の追加の有無について 訂正事項１により訂正された事項は、明細書の段落００１２、００１９、００２０、００４６、００５０、００５１、及び、図面の図２、図６、図８、図９に記載されている。 よって、訂正事項１は、特許法第１２０条の５第９項で準用する特許法第１２６条第５項の規定に適合するものである。 ウ　特許請求の範囲の拡張又は変更の存否について 訂正事項１は、訂正前の請求項１に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項１は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第１２０条の５第９項で準用する特許法第１２６条第６項の規定に適合するものである。 エ　独立特許要件について 本件特許異議申立事件においては、全ての請求項について特許異議の申立てがされているから、訂正事項１に関して、特許法第１２０条の５第９項で読み替えて準用する特許法第１２６条第７項の独立特許要件は課されない。 （２－２）訂正事項２について ア　訂正の目的の適否について 訂正事項２は、訂正前の請求項４の「複数のイメージセンサピクセル」が請求項１に記載されていた「複数のイメージセンサピクセル」を指すことを明確にするために、「複数のイメージセンサピクセル」の記載を「前記複数のイメージセンサピクセル」と訂正するものである。 よって、訂正事項２は、特許法第１２０条の５第２項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 イ　新規事項の追加の有無について 訂正事項２は、訂正前の請求項４の範囲を拡張又は変更するものではないから、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正である。 よって、訂正事項２は、特許法第１２０条の５第９項で準用する特許法第１２６条第５項の規定に適合するものである。 ウ　特許請求の範囲の拡張又は変更の存否について 訂正事項２は、訂正前の請求項４に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項２は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第１２０条の５第９項で準用する特許法第１２６条第６項の規定に適合するものである。 （２－３）訂正事項３について ア　訂正の目的の適否について 訂正事項３は、訂正前の請求項６の「前記アレイ内のイメージセンサピクセルの複数行」の「前記アレイ」が、請求項１に記載されている「イメージセンサピクセルのアレイ」を指すことを明確にするために、「前記アレイ内のイメージセンサピクセルの複数行」の記載を「前記イメージセンサピクセルのアレイ内の前記イメージセンサピクセルの複数行」と訂正するものである。 よって、訂正事項３は、特許法第１２０条の５第２項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 イ　新規事項の追加の有無について 訂正事項３は、訂正前の請求項６の範囲を拡張又は変更するものではないから、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正である。 よって、訂正事項３は、特許法第１２０条の５第９項で準用する特許法第１２６条第５項の規定に適合するものである。 ウ　特許請求の範囲の拡張又は変更の存否について 訂正事項３は、訂正前の請求項６に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項３は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第１２０条の５第９項で準用する特許法第１２６条第６項の規定に適合するものである。 （３）訂正事項１～３についてのまとめ 以上のとおり、訂正事項１～３に係る訂正は、特許法第１２０条の５第２項ただし書第１号及び第３号に規定する事項を目的とするものであり、かつ、同条第４項並びに同条第９項で準用する同法第１２６条第５項及び第６項の規定に適合するものである。 ３　請求項９～請求項１３に係る訂正について （１）一群の請求項について 訂正前の請求項１０～１３は、それぞれ請求項９を引用し、請求項９の訂正に連動して訂正されるものであるから、訂正前の請求項９～１３に対応する訂正後の請求項９～１３は、特許法第１２０条の５第４項に規定する一群の請求項である。 そして、訂正事項４～８は、一群の請求項９～１３についてされたものであるから、特許法第１２０条の５第４項の規定に適合する。 （２）訂正の目的の適否、新規事項の追加の有無、特許請求の範囲の拡張・変更の存否、独立特許要件について （２－１）訂正事項４～８について ア　訂正の目的の適否について 訂正事項４～８は、訂正前の請求項９～１３の記載を削除するものである。 よって、訂正事項４～８は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。 イ　新規事項の追加の有無について 訂正事項４～８は、訂正前の請求項９～１３の記載を削除するものであるから、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正である。 よって、訂正事項４～８は、特許法第１２０条の５第９項で準用する特許法第１２６条第５項の規定に適合するものである。 ウ　特許請求の範囲の拡張又は変更の存否について 訂正事項４～８は、訂正前の請求項９～１３の記載を削除するものであるから、訂正前の請求項９～１３に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項４～８は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第１２０条の５第９項で準用する特許法第１２６条第６項の規定に適合するものである。 エ　独立特許要件について 本件特許異議申立事件においては、全ての請求項について特許異議の申立てがされているから、訂正事項４～８に関して、特許法第１２０条の５第９項で読み替えて準用する特許法第１２６条第７項の独立特許要件は課されない。 （３）訂正事項４～８についてのまとめ 以上のとおり、訂正事項４～８に係る訂正は、特許法第１２０条の５第２項ただし書第１号に規定する事項を目的とするものであり、かつ、同条第４項並びに同条第９項で準用する同法第１２６条第５項及び第６項の規定に適合するものである。 ４　請求項１４～請求項１９に係る訂正について （１）一群の請求項について 訂正前の請求項１５～１９は、それぞれ請求項１４を直接的又は間接的に引用し、請求項１４の訂正に連動して訂正されるものであるから、訂正前の請求項１４～１９に対応する訂正後の請求項１４～１９は、特許法第１２０条の５第４項に規定する一群の請求項である。 そして、訂正事項９～１１は、一群の請求項１４～１９についてされたものであるから、特許法第１２０条の５第４項の規定に適合する。 （２－１）訂正事項９について ア　訂正の目的の適否について 訂正前の請求項１４の「複数のイメージセンサピクセルのアレイ」を「イメージセンサピクセルのアレイ」に訂正するものは、「複数の」が係る部分が不明確であることを解消するためのものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項１４の「イメージセンサピクセルの前記アレイ」を「前記イメージセンサピクセルのアレイ」に訂正するものは、「イメージセンサピクセルのアレイ」という一つの用語であることを明確にするためのものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項１４の「前記複数のイメージセンサピクセルの前記アレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み」を「前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、」に訂正するものは、イメージセンサピクセル、ピクセルブロック及びイメージセンサピクセルのアレイの各構成及び相互関係を明確にするためのもの及び限定するものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮、及び、同項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項１４の「前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、前記各ピクセル列は、前記複数の垂直列相互接続の選択された１つへと結合され」を「前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され」及び「　前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され、 前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、」に訂正するものは、複数の垂直導電性相互接続の構成に限定を加えるものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。 訂正前の請求項１４に「　前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、」を追加する訂正は、制御回路の構成に限定を加えるものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。 訂正前の請求項１４の「前記複数の垂直列相互接続の各々は、前記複数のアナログデジタル変換回路の選ばれた一つに結合されている」を「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され、」に訂正するものは、アナログデジタル変換回路に関する接続関係を明細書及ぶ図面に記載の構成に整合させるためのものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項１４に「　前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し、 行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」を追加する訂正は、スタックトチップイメージセンサに対し、垂直内部行相互接続に係る構成を付加して限定するものであるから、当該訂正事項は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。 以上から、訂正事項９は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮、及び、同項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 イ　新規事項の追加の有無について 訂正事項９により訂正された事項は、明細書の段落００１２、００２０、００４４、００４６、００４８、００５０、００５１、００６８、及び、図面の図２、図６、図７、図８、図９に記載されている。 よって、訂正事項９は、特許法第１２０条の５第９項で準用する特許法第１２６条第５項の規定に適合するものである。 ウ　特許請求の範囲の拡張又は変更の存否について 訂正事項９は、訂正前の請求項１４に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項９は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第１２０条の５第９項で準用する特許法第１２６条第６項の規定に適合するものである。 エ　独立特許要件について 本件特許異議申立事件においては、全ての請求項について特許異議の申立てがされているから、訂正事項９に関して、特許法第１２０条の５第９項で読み替えて準用する特許法第１２６条第７項の独立特許要件は課されない。 （２－２）訂正事項１０について ア　訂正の目的の適否について 訂正事項１０は、訂正前の請求項１５の「複数のイメージセンサピクセルの前記アレイ」が、請求項１４に記載されている「イメージセンサピクセルのアレイ」を指すことを明確にするために、「複数のイメージセンサピクセルの前記アレイ」の記載を「前記イメージセンサピクセルのアレイ」と訂正するものである。 よって、訂正事項１０は、特許法第１２０条の５第２項ただし書第３号に規定する明瞭でない記載の釈明を目的とするものである。 イ　新規事項の追加の有無について 訂正事項１０は、訂正前の請求項１５の範囲を拡張又は変更するものではないから、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正である。 よって、訂正事項１０は、特許法第１２０条の５第９項で準用する特許法第１２６条第５項の規定に適合するものである。 ウ　特許請求の範囲の拡張又は変更の存否について 訂正事項１０は、訂正前の請求項１５に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項１０は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第１２０条の５第９項で準用する特許法第１２６条第６項の規定に適合するものである。 （２－３）訂正事項１１について ア　訂正の目的の適否について 訂正事項１１は、訂正前の請求項１８の記載を削除するものである。 よって、訂正事項１１は、特許法第１２０条の５第２項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。 イ　新規事項の追加の有無について 訂正事項１１は、訂正前の請求項１８の記載を削除するものであるから、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正である。 よって、訂正事項１１は、特許法第１２０条の５第９項で準用する特許法第１２６条第５項の規定に適合するものである。 ウ　特許請求の範囲の拡張又は変更の存否について 訂正事項１１は、訂正前の請求項１８の記載を削除するものであるから、訂正前の請求項１８に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項１１は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第１２０条の５第９項で準用する特許法第１２６条第６項の規定に適合するものである。 エ　独立特許要件について 本件特許異議申立事件においては、全ての請求項について特許異議の申立てがされているから、訂正事項１１に関して、特許法第１２０条の５第９項で読み替えて準用する特許法第１２６条第７項の独立特許要件は課されない。 （３）訂正事項９～１１についてのまとめ 以上のとおり、訂正事項９～１１に係る訂正は、特許法第１２０条の５第２項ただし書第１号及び第３号に規定する事項を目的とするものであり、かつ、同条第４項並びに同条第９項で準用する同法第１２６条第５項及び第６項の規定に適合するものである。 ５　小括 上記２（３）、３（３）及び４（３）のとおり、訂正事項１～１１に係る訂正は、特許法第１２０条の５第２項ただし書第１号及び第３号に規定する事項を目的とするものであり、かつ、同条第４項並びに同条第９項で準用する同法第１２６条第５項及び第６項の規定に適合する。 したがって、特許請求の範囲を、本件訂正請求書に添付された訂正特許請求の範囲のとおり、訂正後の請求項〔１～８〕、〔９～１３〕、〔１４～１９〕について訂正することを認める。 第３　特許異議の申立てについて １　本件特許発明 本件訂正請求により訂正された請求項１～８、１４～１７、１９に係る発明（以下「本件特許発明１」～「本件特許発明８」、「本件特許発明１４」～「本件特許発明１７」、「本件特許発明１９」という。）は、訂正特許請求の範囲の請求項１～８、１４～１７、１９に記載された次の事項により特定されるとおりのものである。 なお、上記第２のとおり、請求項９～１３、１８は、本件訂正請求により削除された。 ここで、本件特許発明１及び１４の各構成には、（Ａ）～（Ｊ）の符号を当審において付した。以下、構成Ａ～構成Ｊと称する。 （本件特許発明１）【請求項１】 （Ａ）互いに反対側の第一表面および第二表面を有する半導体基板と、 （Ｂ）前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 （Ｃ）前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 （Ｄ）（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３）前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 （Ｅ）（Ｅ１）前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、（Ｅ２）前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 （Ｆ）前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 （Ｇ）（Ｇ１）前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され、（Ｇ２）前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、 ことを特徴とする、 （Ｈ）スタックトチップイメージセンサ。 （本件特許発明２）【請求項２】 前記複数のピクセルブロックは、第一のピクセルブロックと、前記第一のピクセルブロックとは異なる第二のピクセルブロックとを含み、前記複数の垂直ブロック相互接続のうちの第一の垂直ブロック相互接続は、前記第一のピクセルブロックのイメージセンサピクセルを前記第二表面を通って前記制御回路へと結合し、前記複数の垂直ブロック相互接続のうち前記第一の垂直ブロック相互接続とは異なる第二の垂直ブロック相互接続は、前記第二のピクセルブロックのイメージセンサピクセルを前記第二表面を通って前記制御回路へと結合している、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。 （本件特許発明３）【請求項３】 前記複数のピクセルブロックの各ピクセルブロックは、与えられた数のイメージセンサピクセルを含む、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。 （本件特許発明４）【請求項４】 前記複数のピクセルブロックの各々のピクセルブロックは、第一の数のピクセル列および第二の数のピクセル行からなる前記複数のイメージセンサピクセルを含み、前記第一の数は前記第二の数よりも大きい、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。 （本件特許発明５）【請求項５】 前記半導体基板は第一の半導体集積回路内に形成され、前記制御回路は第一の半導体集積回路とは異なる第二の半導体集積回路内に形成される、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。 （本件特許発明６）【請求項６】 前記制御回路は、前記イメージセンサピクセルのアレイ内の前記イメージセンサピクセルの複数行を同時に選択し、これらの同時に選択されたイメージセンサピクセルの各行内の前記複数のイメージセンサピクセルからイメージデータを読み出すように構成されている、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。 （本件特許発明７）【請求項７】 前記複数のイメージセンサピクセルの各々は、前記複数の垂直列相互接続のうちの選択された一つに結合された第一端子を有するソースフォロワトランジスタを含む、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。 （本件特許発明８）【請求項８】 前記制御回路は、半導体集積回路ダイにおける接地平面と、前記半導体集積回路ダイにおける追加的な接地表面とを含む、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。 （本件特許発明１４）【請求項１４】 （Ａ）互いに反対側の第一表面および第二表面を有する半導体基板と、 （Ｂ）前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイと、 （Ｃ）前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 （Ｄ）（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３）前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 （Ｅ）（Ｅ１）前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、（Ｇ２a）前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され、 （Ｆa）前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 （Ｇ２b）前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され、 （Ｅ２）前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 （Ｆb）前記制御回路は、複数のアナログデジタル変換回路を有し、（Ｇ１a）前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され、 （Ｉ）（Ｉ１）前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、（Ｉ２）前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、（Ｉ３）前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し、 （Ｊ）行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される、ことを特徴とする （Ｈ）スタックトチップイメージセンサ。 （本件特許発明１５）【請求項１５】 前記半導体基板は、シリコン半導体基板を含み、前記第二表面を通って伸びる前記複数の垂直導電性相互接続は、前記第二表面を通って前記イメージセンサピクセルのアレイへと前記制御回路を結合する前記複数のスルーシリコンビアを含む、ことを特徴とする請求項１４に記載のスタックトチップイメージセンサ。 （本件特許発明１６）【請求項１６】 前記第二表面を通って伸長する前記複数の垂直導電性相互接続は、前記第二表面から突出する複数のマイクロバンプの二次元アレイを含む、ことを特徴とする請求項１４に記載のスタックトチップイメージセンサ。 （本件特許発明１７）【請求項１７】 前記制御回路は前記複数の垂直導電性相互接続に結合された行ドライバ回路を含み、前記行ドライバ回路は、前記複数の垂直導電性相互接続によって前記複数のイメージセンサピクセルへと複数のピクセル制御信号を供給するように構成される、ことを特徴とする請求項１４に記載のスタックトチップイメージセンサ。 （本件特許発明１９）【請求項１９】 前記半導体基板は第一の半導体集積回路内に形成され、前記制御回路は第一の半導体集積回路とは異なる第二の半導体集積回路内に形成されている、ことを特徴とする請求項１４に記載のスタックトチップイメージセンサ。 ２　取消理由（決定の予告）の概要 平成３１年３月２２日付けで特許権者に通知した取消理由（決定の予告）の要旨は、次のとおりである。 平成３０年９月１４日付けの訂正の請求により訂正された特許請求の範囲の請求項１～８、１４～１７、１９に係る特許は、特許法第３６条第４項第１号並びに同条第６項第１号及び第２号に規定する要件を満たしていない特許出願に対してされたものであり、取り消されるべきものである。 また、請求項９～１３、１８に係る特許異議の申立ては、上記訂正の請求で当該請求項に係る発明が削除されたことにより、申立ての対象が存在しないものとなったため、特許法第１２０条の８第１項で準用する同法第１３５条の規定により却下する。 ３　取消理由（決定の予告）において採用しなかった特許異議申立理由 上記取消理由（決定の予告）において採用しなかった特許異議申立理由は、以下のとおりである。 （１）新規性（特許法第２９条第１項第３号）について （ア）請求項１～３、５、８～１４、１６、１７、１９に係る発明は、甲第１号証に記載された発明である。 （イ）請求項１～３、５、７に係る発明は、甲第２号証に記載された発明である。 （ウ）請求項９～１１、１３に係る発明は、甲第３号証に記載された発明である。 （エ）請求項９～１１、１３に係る発明は、甲第６号証に記載された発明である。 （オ）請求項１４～１６、１９に係る発明は、甲第７号証に記載された発明である。 以上（ア）～（オ）から、前記各請求項に係る特許は、特許法第２９条第１項第３号の規定に違反してされたものであり、取り消されるべきものである。 （２）進歩性（特許法第２９条第２項）について （カ）請求項１～１９に係る発明は、甲第１号証～甲第４号証、甲第７号証、甲第８号証、甲第１１号証、甲第１２号証に記載された発明に基づき、容易に発明をすることができたものである。 （キ）請求項１～８に係る発明は、甲第２号証、甲第１号証、甲第３号証、甲第１１号証、甲第１２号証に記載された発明に基づき、容易に発明をすることができたものである。 （ク）請求項１～１３に係る発明は、甲第３号証、甲第１号証、甲第２号証、甲第４号証、甲第５号証、甲第７号証、甲第１１号証、甲第１２号証に記載された発明に基づき、容易に発明をすることができたものである。 （ケ）請求項１～１９に係る発明は、甲第４号証、甲第１号証～甲第３号証、甲第５号証、甲第７号証～甲第１２号証に記載された発明に基づき、容易に発明をすることができたものである。 （コ）請求項９～１３に係る発明は、甲第６号証、甲第１号証、甲第７号証に記載された発明に基づき、容易に発明をすることができたものである。 （サ）請求項１４～１６、１９に係る発明は、甲第７号証に記載された発明に基づき、容易に発明をすることができたものである。 （シ）請求項１４～１９に係る発明は、甲第８号証、甲第１号証、甲第７号証、甲第９号証、甲第１０号証に記載された発明に基づき、容易に発明をすることができたものである。 以上（カ）～（シ）から、前記各請求項に係る特許は、特許法第２９条第２項の規定に違反してされたものであり、取り消されるべきものである。 ［甲号証一覧］ 甲第１号証：特開２００２－０４４５２７号公報 甲第２号証：特開２０１１－９１４００号公報 甲第３号証：特開２００６－１９７１９２号公報 甲第４号証：特開２００９－１７０４４８号公報 甲第５号証：特開２００８－４２２３９号公報 甲第６号証：特開２００９－９４２７３号公報 甲第７号証：特開２０１０－２４５９５５号公報 甲第８号証：特開２０１０－２２５９２７号公報 甲第９号証：特開２０１０－２６３５２６号公報 甲第１０号証：特開２００８－４８３１３号公報 甲第１１号証：特開平５－１６０３８０号公報 甲第１２号証：特開２０１１－１４６６０３号公報 ４　取消理由を検討する請求項について （１）実施可能要件（特許法第３６条第４項第１号）、サポート要件（同条第６項第１号）、明確性要件（同項第２号）、について 本件訂正請求により発明が削除された請求項である請求項９～１３、１８は、平成３０年９月１４日付けの訂正の請求により発明が削除された請求項である請求項９～１３、１８と同じであるから、本件訂正後の請求項１～８、１４～１７、１９について、以下６で検討する。 （２）新規性（特許法第２９条第１項第３号）について 本件訂正請求により請求項９～１３、１８に係る発明が削除されたから、上記３（１）における特許異議申立理由のうち、 （ア）の請求項９～１３に係る発明を対象とした甲１号証に基づく理由、 （ウ）の請求項９～１１、１３に係る発明を対象とした甲３号証に基づく理由、及び、 （エ）の請求項９～１１、１３に係る発明を対象とした甲６号証に基づく理由は、対象となる請求項が存在しなくなった。 そこで、 （ア）の本件訂正後の請求項１～３、５、８、１４、１６、１７、１９に係る発明を対象とした甲第１号証に基づく理由について、以下７．１で、 （イ）の請求項１～３、５、７に係る発明を対象とした甲第２号証に基づく理由について、以下７．２で、及び、 （オ）の請求項１４～１６、１９に係る発明を対象とした甲第７号証に基づく理由について、以下７．５で それぞれ検討する。 （３）進歩性（特許法第２９条第２項）について 本件訂正請求により請求項９～１３、１８に係る発明が削除されたから、上記３（２）における特許異議申立理由のうち、 （カ）の請求項９～１３、１８に係る発明を対象とした甲第１号証を主引用例とした理由、 （ク）の請求項９～１３に係る発明を対象とした甲第３号証を主引用例とした理由、 （ケ）の請求項９～１３、１８に係る発明を対象とした甲第４号証を主引用例とした理由、及び、 （コ）の請求項９～１３に係る発明を対象とした甲第６号証を主引用例とした理由 は、対象となる請求項が存在しなくなった。 そこで、 （カ）の請求項１～８、１４～１７、１９に係る発明を対象とした甲第１号証を主引用例とした理由について、以下７．１で、 （キ）の請求項１～８に係る発明を対象とした甲第２号証を主引用例とした理由について、以下７．２で、 （ク）の請求項１～８に係る発明を対象とした甲第３号証を主引用例とした理由について、以下７．３で、 （ケ）の請求項１～８、１４～１７、１９に係る発明を対象とした甲第４号証を主引用例とした理由について、以下７．４で、 （サ）の請求項１４～１６、１９に係る発明を対象とした甲第７号証を主引用例とした理由について、以下７．５で、及び、 （シ）の請求項１４～１７、１９に係る発明を対象とした甲第８号証を主引用例とした理由について、以下７．６で それぞれ検討する。 ５　甲号証について （１）甲第１号証について （１－１）甲第１号証の記載事項 甲第１号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【００２２】図４Ａは、本発明に従ったディジタル画像センサ４５０内の単一画素４００の実施例の断面図を示す。画素４００は、基板４０１上に形成された画素支持回路と異なる基板４０２上に形成された光センサ４０７を有する。基板４０１と基板４０２は、同一の半導体材料でも、異なる半導体材料でも良いが、基板４０１はＣＭＯＳプロセスで形成されるのが好ましい。基板４０１と基板４０２は、接合部４０５と４０６を介して電気的に接続される。接合部４０５と４０６は、例えば、インジウムバンプであり、従来技術で既知の処理により基板４０１上に形成される。実際及び、実行に依存して、バンプの材料は、はんだ、銅、銀又は、金を含む。光センサ４０７からバンプ４０５と４０６への電気的接続は、基板４０２内に深いビアを形成することにより生成される。」 「【００３１】図５Ａは、ディジタル画像装置５００を示す。画像装置５００は、画素支持回路５０１、光センサ５０２、ローデコーダ回路５０７、コントローラ５０６、フィルタ５０４及び、メモリ５０５を有する。当業者は、これらの機能の少なくとも一部は、基板５０３の外部に配置できることは理解されよう。図２と３に関連して前述したように、ローデコーダ５０７は、画素支持回路５０１に接続され、光センサ５０２の各光センサからディジタル充電信号を読み出す制御を行う。ディジタル画素充電信号データストリームは、フィルタ５０４により受信されそして、メモリ５０５に蓄積される。メモリ５０５は、図３で説明したように、しきい値メモリと時間インデックスメモリを有する。コントローラ５０６は、ポート５０９で受信された制御信号に応答してポート５０８を通してディジタル画像装置５００からデータが読み出されるように、ローデコーダ５０７、メモリ５０５及び、光センサ５０２を制御する。 【００３２】光センサ５０２は、基板５１１上に構成され、一方、画素支持回路５０１、フィルタ／センス増幅器５０４、メモリ５０５、コントローラ５０６及び、ローデコーダ５０７は、基板５０３上に構成することができる。基板５１１は、位置決めされ、そして、基板５０３と接続され、それにより、光センサ５０２は画素支持回路５０１と電気的に接続され、そして、制御信号とグランドを光センサ５０２に入力できる。幾つかの実施例では、制御信号はポート５１０を通して光センサ５０２へ入力できる。基板５１１は、画像装置５００により提供される十分な解像度を支持できるどのようなサイズでも良い。更に加えて、基板５０３上には度のような形式の支持回路を構成しても良い。言いかえると、基板５０３は画素支持回路５０１にのみには限定されない。 【００３３】前述のように、光センサ５０２と画素支持回路の間の電気的導電性は、基板５０３の面上に設けられた導電性バンプ５１２の配列により提供される。導電性バンプ５１２は、基板５１１の底面上の導電性点５１３の同様な配列と整列する。導電性点５１３は、光センサ５０２の個々の光センサと電気的に接続される。導電性バンプ５１２は、画素支持回路５０１内の個々の回路と電気的に接続される。」 「【００３６】光センサ５０２と基板５１１は、図４Ａから４Ｄで光センサ４０７と基板４０２と共に説明したのと同様である。さらに加えて、画素支持回路５０１と基板５０３は、図４Ａから４Ｄで基板４０１の画素支持回路で説明したのと同様である。しかし、幾つかの実施例では、１つ以上の光センサは基板５１１と基板５０３の間の電気的接続（即ち、導電性点５１３の１つと対応バンプ４１１）を使用できる。」 「【００３８】図５Ｂは、複数の個々の光センサが電気的接点５１３の１つを共有する、基板５１１上の光センサ５０２のブロック図を示す。光センサ５０２は、個々の光センサ５０２－１，１から５０２－Ｎ，Ｍを有する光センサのＮかけるＭ配列（即ち、ＮローとＭコラムの光センサを有する光センサ配列）である。光センサ５０２－１，１から５０２－Ｎ，Ｍは、クラスタ５２０－１，１から５２０－Ｑ，Ｐにグループ化され、クラスタ５２０－１，１から５２０－Ｑ，Ｐの各々は、Ｚ＋１の光センサを有する。クラスタは、光センサ５０２のどのようなグループにも構成される。多くの実施例では、クラスタ５２０の各々は、同数の光センサ５０２を有する。図５Ｂでは、クラスタ５２０－１，１は、例えば、光センサ５０２－１，１、光センサ５０２－１，２、光センサ５０２－２，１及び、光センサ５０２－２，２を有する。クラスタ５２０－１，１は他の光センサも有してもよい。」 「【００４０】例えば、５２０－１，１の１つのクラスタ５２０内の各光センサは、例えば、５１３－１，１から５１３－Ｑ，Ｐのような接続５１３の単一の１つを共有するために、例えば、マルチプレクサ５２１－１，１から５２１－Ｑ，Ｐのマルチプレクサ５２１を通して接続される。マルチプレクサ５２１の各々は、Ｚ＋１の個々のトランジスタを有する、各々のトランジスタは、光センサのクラスタ５２０の１つからの出力を受けるために接続される。図５Ｂでは、クラスタ５２０－１，１から５２０－Ｐ，Ｑの各々は、マルチプレクサ５２１－１，１から５２１－Ｐ，Ｑをそれぞれ有する。マルチプレクサ５２１－１，１から５２１－Ｐ，Ｑの各々は、トランジスタ５２２－１，１から５２２－Ｐ，Ｑ、５２３－１，１から５２３－Ｐ，Ｑ、５２４－１，１から５２４－Ｐ，Ｑ、及び、５２５－１，１から５２５－Ｐ，Ｑ、を有する。トランジスタ５２２－１，１から５２２－Ｐ，Ｑは、各々が制御信号Ｓ０によりオンされ、トランジスタ５２３－１，１から５２３－Ｐ，Ｑは各々が制御信号Ｓ１によりオンされ、トランジスタ５２４－１，１から５２４－Ｐ，Ｑは、各々が制御信号Ｓ２によりオンされ、そして、トランジスタ５２５－１，１から５２５－Ｐ，Ｑは、各々が制御信号Ｓ３によりオンされる。制御信号Ｓ０からＳＺは、それぞれ接続部５１０－０から５１０－Ｚで入力される。従って、制御信号Ｓ０からＳＺの各々は、トランジスタの全組みをオンし、そしてそれらは、次に、光センサの組みを接続部５１３－１，１から５１３－Ｑ，Ｐを結合する。Ｓ０は例えば、トランジスタの組み５２２をオンする。例えば、トランジスタ５２２の組みがオンにされるときには、トランジスタ５２２に接続された光センサの組みは接続部５１３に接続される。例えば、トランジスタ５２２－１，１が信号Ｓ０によりオンされるときには、光センサ５２０－１，１は接続部５１３－１，１に接続される。 【００４１】図５Ｃは、図５Ｂに示す基板５１１上の光センサ５０２を受けるための基板５０３のブロック図を示す。画素支持回路５０１は、画素回路のＰかけるＱの配列を含む。バンプ接続５１２－１，１から５１２－Ｑ，Ｐは、トランジスタ５３０－１，１から５３０－Ｑ，Ｐを通して、それぞれＶＣＣへ接続されている。トランジスタ５３０－１，１から５３０－Ｑ，Ｐは、各々が、前述のようにリセット信号を受けるように接続されている。バンプ接続５１２－１，１から５１２－Ｑ，Ｐは、それぞれ回路５３１－１，１から５３１－Ｑ，Ｐにも接続されている。回路５３１－１，１から５３１－Ｑ，Ｐの各々は、フィルタ、増幅器及び、５１２－１，１から５１２－Ｑ，Ｐで受信された信号をディジタル画素充電信号に変換するディジタルアナログ変換器を含む。ディジタル画素充電信号は、ローデコーダ５０７からのロー信号に応答して、ライン５３２－１から５３２－Ｐに接続される。フィルタ５０４は、ライン５３２－１から５３２－Ｐからのディジタル画素信号を受け、そして、メモリ５０５に、対応するディジタル化された画像を蓄積する。 【００４２】信号Ｓ０からＳＺは、バンプ５１６－１から５１６－Ｚを通して基板５１１と通信される。基板５１１は、バンプ５１５を通してグランドに接続される。」 「【図４Ａ】 」 「【図５Ａ】 」 「【図５Ｂ】 」 「【図５Ｃ】 」 （１－２）甲第１号証に記載の技術的事項 上記記載から、甲第１号証には、以下（ア）～（カ）の技術的事項が記載されているものと認められる。 （ア）段落００２２及び図４Ａには、「半導体材料からなる基板４０２上に光センサ４０７が形成され、基板４０１上に画素支持回路が形成され、基板４０２と基板４０１はバンプを介して電気的に接続された、ディジタル画像センサ４５０」が記載されている。 そして、段落００３１、図５Ａには、「ディジタル画像装置５００」が記載されており、段落００３６の記載及び図４Ａと図５Ａの位置関係から、前記「基板４０２」、「基板４０１」、「光センサ４０７」、「基板４０１上の画素支持回路」及び「基板４０２及び基板４０１の間のバンプ」は、段落００３１～００３３及び図５Ａにおける「ディジタル画像装置５００」の「基板５１１」、「基板５０３」、「光センサ５０２」、「画素支持回路５０１」及び「導電性バンプ５１２」に対応するものと認められる。 よって、段落００２２、００３１～００３３、００３６、図４Ａ及び図５Ａには、「半導体材料からなる基板５１１上に光センサ５０２が形成され、基板５０３上に画素支持回路５０１が形成され、基板５１１と基板５０３は導電性バンプ５１２を介して電気的に接続された、ディジタル画像装置５００」が記載されている。 （イ）段落００３３には、「基板５０３の面上に設けられた導電性バンプ５１２は、個々の光センサと電気的に接続される基板５１１の底面上の導電性点５１３の同様な配列と整列する」ことが記載されている。 （ウ）段落００３８、図５Ｂには、「光センサ５０２は、Ｎ×Ｍ配列であり、クラスタ５２０にグループ化され、クラスタ５２０の各々は、２×２配列の光センサを有すること」が記載されている。 （エ）段落００４０、図５Ｂには、「１つのクラスタ５２０内の各光センサ５０２は、接続５１３の１つを共有するために、マルチプレクサ５２１を通して接続されること」が記載されている。ここで、前記「接続５１３」が上記（イ）の「導電性点５１３」に対応することは明らかである。 （オ）段落００４１、図５Ｃには、「バンプ接続５１２は、リセットトランジスタ５３０を通してそれぞれＶＣＣに接続されている」こと、及び、「バンプ接続５１２は、バンプ接続５１２で受信された信号をディジタル画素充電信号に変換するディジタルアナログ変換器を含む回路５３１にも接続されている」ことが記載されている。ここで、前記「バンプ接続５１２」が上記（ア）の「導電性バンプ５１２」に対応することは明らかである。 （カ）段落００３２、００４２、図５Ａ～５Ｃには、「基板５１１は、バンプ５１５を通してグランドに接続され、光センサ５０２は画素支持回路５０１と電気的に接続され、グランドを光センサ５０２に入力できる」ことが記載されている。 （１－３）甲１発明 上記（１－２）より、甲第１号証には、次の発明（以下、「甲１発明」という。）が記載されている。なお、各構成の符号（１ａ）～（１ｇ）は、説明のために当審が付したものであり、以下、構成１ａ～構成１ｇと称する。 〔甲１発明〕 （１ａ）半導体材料からなる基板５１１上に光センサ５０２が形成され、基板５０３上に画素支持回路５０１が形成され、基板５１１と基板５０３は導電性バンプ５１２を介して電気的に接続された、ディジタル画像装置５００であって、 （１ｂ）基板５０３の面上に設けられた導電性バンプ５１２は、個々の光センサと電気的に接続される基板５１１の底面上の導電性点５１３の同様な配列と整列しており、 （１ｃ）光センサ５０２は、Ｎ×Ｍ配列であり、クラスタ５２０にグループ化され、クラスタ５２０の各々は、２×２配列の光センサを有し、 （１ｄ）１つのクラスタ５２０内の各光センサは、導電性点５１３の１つを共有するために、マルチプレクサ５２１を通して接続され、 （１ｅ）導電性バンプ５１２は、リセットトランジスタ５３０を通してそれぞれＶＣＣに接続され、 （１ｆ）導電性バンプ５１２は、導電性バンプ５１２で受信された信号をディジタル画素充電信号に変換するディジタルアナログ変換器を含む回路５３１にも接続され、 （１ｇ）基板５１１は、バンプ５１５を通してグランドに接続され、光センサ５０２は画素支持回路５０１と電気的に接続され、グランドを光センサ５０２に入力する （１ａ）ディジタル画像装置５００。 （２）甲第２号証について （２－１）甲第２号証の記載事項 甲第２号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【０００１】 本発明は、イメージセンサ及びその製造方法に関し、より詳細には、高集積化されたピクセルアレイを含むイメージセンサ及びその製造方法に関するものである。」 「【００３３】 図１を参照すると、イメージセンサは単位ピクセルが配列されたアクティブピクセルセンサＡＰＳアレイ９０及びロジック回路を含む。ロジック回路はタイミング発生器（ｔｉｍｉｎｇ　ｇｅｎｅｒａｔｏｒ）２０、行デコーダ（ｒｏｗ　ｄｅｃｏｄｅｒ）３０、行ドライバ（ｒｏｗ　ｄｒｉｖｅｒ）４０、相関二重サンプラー（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｅｒ：ＣＤＳ）５０、アナログデジタルコンバータ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）６０、ラッチ部（ｌａｔｃｈ）７０、列デコーダ（ｃｏｌｕｍｎ　ｄｅｃｏｄｅｒ）８０等を含む。」 「【００３７】 アクティブピクセルセンサＡＰＳは光学映像を電気信号に変換する役割をする。本実施形態によるアクティブピクセルセンサは、第１、第２、第３、及び第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４が共通のフローティング拡散領域ＦＤと接続されて読み取り素子を共有する４共有ピクセル（４　ｓｈａｒｅｄ　ｐｉｘｅｌ）の構成を有する。 【００３８】 図２を参照すると、アクティブピクセルセンサは、第１～第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４と、第１～第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４別に１つずつそれぞれ接続される第１、第２、第３、及び第４伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４を含む。四つの伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４は共通のフローティング拡散領域ＦＤと接続される。即ち、四つの各フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４に蓄積されている電荷は、第１～第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４のそれぞれに接続された第１～第４伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４を通じて共通のフローティング拡散領域ＦＤに移動する。 【００３９】 図示した通り、フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４、及びフローティング拡散領域ＦＤは第２基板に備わる。 【００４０】 フローティング拡散領域ＦＤは駆動トランジスタＦＸと接続される。駆動トランジスタＦＸは一例としてソースフォロアー増幅器であってもよい。駆動トランジスタＦＸはフローティング拡散領域ＦＤの電気的ポテンシャルの変化を増幅する。 【００４１】 リセットトランジスタＲＸはフローティング拡散領域ＦＤと接続されてフローティング拡散領域ＦＤの電気的ポテンシャルを周期的にリセットする。即ち、リセットトランジスタＲＸと接続されたラインを通じて提供されるバイアスによって、フローティング拡散領域ＦＤをリセットすることができる。一例として、電源電圧ＶＣＣをフローティング拡散領域ＦＤに伝達してフローティング拡散領域ＦＤをリセットすることができる。 【００４２】 選択トランジスタＳＸは選択ラインによって提供されるバイアスによって駆動されて行単位で読み取る４共有ピクセルを選択する役割をする。 【００４３】 図示した通り、駆動トランジスタＦＸ、リセットトランジスタＲＸ、及び選択トランジスタＳＸは第１基板に備わる。駆動トランジスタＦＸ、リセットトランジスタＲＸ、及び選択トランジスタＳＸで形成される読み取り素子は、四つのフォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４を共有して四つのフォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４にそれぞれ入射した光信号をそれぞれ読み出す。 【００４４】 このように、本実施形態によるイメージセンサは、アクティブピクセルセンサを形成するリセットトランジスタＲＸ、駆動トランジスタＦＸ、及び選択トランジスタＳＸが第１基板に位置し、アクティブピクセルセンサを形成するフォトダイオードＰＤ、伝送トランジスタＴＸ、及びフローティング拡散領域ＦＤが第２基板に位置する。第１基板にはロジック回路が備わる。第１及び第２基板は相互にボンディングされていて１つのイメージセンサを構成する３次元構造を有する。」 「【００５４】 次に、図３及び図４を参照して、第２基板に備わる各単位素子を説明する。第２基板２００はエピタキシャル工程を通じて形成された単結晶シリコンで形成する基板であってもよい。」 「【００６４】 第２基板２００で第２表面Ｂから第２基板２００内部を貫通し、第２基板２００に形成されている各層間絶縁膜（２１８、２２２、２２８）及び第５及び第６配線２２４、２２０を貫通し、第１基板１００に形成されている第４配線１２４と接触する接続部が備わる。接続部の例としてはコンタクトプラグ２３６を挙げることができる。以下では接続部をコンタクトプラグ２３６と称して説明する。コンタクトプラグ２３６を通じて、第２基板２００に位置する配線と第１基板１００に位置する配線が電気的に接続される。コンタクトプラグ２３６は金属物質で形成することができる。コンタクトプラグ２３６は１８０～２２０ｎｍの狭い幅を有することができる。また、コンタクトプラグ２３６は２μｍ以上の深さを有することができる。」 「【図２】 」 「【図３】 」 「【図４】 」 （２－２）甲第２号証に記載の技術的事項 上記記載から、甲第２号証には、以下（ア）～（サ）の技術的事項が記載されているものと認められる。 （ア）段落０００１によれば、甲第２号証には「ピクセルアレイを含むイメージセンサ」に係る発明が記載されている。 （イ）段落００３３には、前記「イメージセンサ」は「単位ピクセルが配列されたアクティブピクセルセンサアレイ９０及びロジック回路」を含むことが記載されている。 （ウ）前記イメージセンサについて、段落００４４には、「第１及び第２基板は相互にボンディングされていて１つのイメージセンサを構成する３次元構造を有する」ものであって、前記「第１基板」には、「アクティブピクセルセンサを形成するリセットトランジスタＲＸ、駆動トランジスタＦＸ、及び選択トランジスタＳＸ」が位置するとともに「ロジック回路」が備わり、前記「第２基板」には、「アクティブピクセルセンサを形成するフォトダイオードＰＤ、伝送トランジスタＴＸ、及びフローティング拡散領域ＦＤ」が位置することが記載されている。 （エ）前記「ロジック回路」について、段落００３３には、「ロジック回路はタイミング発生器２０、行デコーダ３０、行ドライバ４０、相関二重サンプラー５０、アナログデジタルコンバータ６０、ラッチ部７０、列デコーダ８０等を含む」ことが記載されている。 （オ）図３には、第２基板２５０における第１基板１５０と接していない側の面において、マイクロレンズ２４２及びカラーフィルター２４０が設けられた構成が記載されている。 （カ）前記第２基板について、段落００５４には、「エピタキシャル工程を通じて形成された単結晶シリコンで形成する基板」であることが記載されている。 （キ）前記フォトダイオードＰＤについて、段落００３７には、「アクティブピクセルセンサは、第１、第２、第３、及び第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４が読み取り素子を共有する４共有ピクセルの構成を有する」ことが記載されている。 （ク）前記４共有ピクセルについて、段落００４２の「行単位で読み取る４共有ピクセル」との記載、及び、図４のＰＤ２１０が伝送トランジスタＴＸ１～ＴＸ４とともに１列に位置した記載から、前記「４共有ピクセル」は１列に配置されることが記載されている。 （ケ）段落００３８には、「第１～第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４別に１つずつそれぞれ接続される第１、第２、第３、及び第４伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４を含む」こと、及び、「四つの伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４は共通のフローティング拡散領域ＦＤと接続される」ことが記載されている。 （コ）段落００４１には、「リセットトランジスタＲＸはフローティング拡散領域ＦＤと接続されて」、「電源電圧ＶＣＣをフローティング拡散領域ＦＤに伝達してフローティング拡散領域ＦＤをリセットする」ことが記載されている。 （サ）段落００６４には、「コンタクトプラグ２３６を通じて、第２基板２００に位置する配線と第１基板１００に位置する配線が電気的に接続される」ことが記載されている。 （２－３）甲２発明 上記（２－２）より、甲第２号証には、次の発明（以下、「甲２発明」という。）が記載されている。なお、各構成の符号（２ａ）～（２ｋ）は、説明のために当審が付したものであり、以下、構成２ａ～構成２ｋと称する。 〔甲２発明〕 （２ａ）ピクセルアレイを含むイメージセンサであって、 （２ｂ）前記イメージセンサは、単位ピクセルが配列されたアクティブピクセルセンサアレイ及びロジック回路を含み、 （２ｃ）前記イメージセンサは、第１及び第２基板は相互にボンディングされていて１つのイメージセンサを構成する３次元構造を有するものであって、前記第１基板には、アクティブピクセルセンサを形成するリセットトランジスタＲＸ、駆動トランジスタＦＸ、及び選択トランジスタＳＸが位置するとともにロジック回路が備わり、前記第２基板には、アクティブピクセルセンサを形成するフォトダイオードＰＤ、伝送トランジスタＴＸ、及びフローティング拡散領域ＦＤが位置し、 （２ｄ）ロジック回路はタイミング発生器、行デコーダ、行ドライバ、相関二重サンプラー、アナログデジタルコンバータ、ラッチ部、列デコーダ等を含み、 （２ｅ）前記第２基板における前記第１基板と接していない側の面において、マイクロレンズ及びカラーフィルターが設けられ、 （２ｆ）前記第２基板は、エピタキシャル工程を通じて形成された単結晶シリコンで形成する基板であり、 （２ｇ）前記アクティブピクセルセンサは、第１、第２、第３、及び第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４が読み取り素子を共有する４共有ピクセルの構成を有するものであり、 （２ｈ）前記４共有ピクセルは１列に配置されるものであり、 （２ｉ）前記第１～第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４と、第１～第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４別に１つずつそれぞれ接続される第１、第２、第３、及び第４伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４を含み、四つの伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４は共通のフローティング拡散領域ＦＤと接続されるものであり、 （２ｊ）前記リセットトランジスタＲＸはフローティング拡散領域ＦＤと接続されて、電源電圧ＶＣＣをフローティング拡散領域ＦＤに伝達してフローティング拡散領域ＦＤをリセットするものであり、 （２ｋ）コンタクトプラグを通じて、第２基板に位置する配線と第１基板に位置する配線が電気的に接続されるものである （２ａ）イメージセンサ。 （３）甲第３号証について （３－１）甲第３号証の記載事項 甲第３号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【００１２】 （１）実施例の構成 図２は、本発明の実施例１に係る撮像装置に適用される集積回路を示すブロック図である。この実施例に係る撮像装置は、図示しないレンズを用いたコントローラによる自動絞り制御、自動フォーカス制御によりこの集積回路１の撮像面に所望の光学像を形成し、この光学像の撮像結果を出力する。 【００１３】 ここでこの集積回路１は、撮像素子による集積回路であり、センサチップ２とロジックチップ３との積層体をパッケージングして形成される。 【００１４】 ここでセンサチップ２は、ＸＹアドレス方式により撮像結果を出力する撮像素子の半導体チップであり、この実施例ではこの撮像素子にＣＭＯＳ固体撮像素子が適用される。センサチップ２は、撮像部４、この撮像部４の動作を制御する制御部５により形成される。 【００１５】 ここで撮像部４は、マトリックス状に画素を配置して撮像面が形成され、この撮像面に形成された光学像の撮像結果を出力する。撮像部４は、このマトリックス状に配置された画素が水平方向及び垂直方向に等分割され、これにより撮像面が複数の画素ブロック６に分割されて形成される。各画素ブロック６は、各画素ブロック６に属する画素に係る周辺回路がそれぞれ設けられ、それぞれ撮像結果を出力するように形成され、これによりこのセンサチップ２は、これら複数の画素ブロック６による撮像結果を同時並列的に出力する。 【００１６】 センサチップ２は、図３に一部断面を示すように、１０～２０〔μｍ〕程度の厚さのシリコン（Ｓｉ）層により素子層１２が形成され、この素子層１２に受光素子１３が形成される。またこの受光素子１３に係る部位の上層に、順次、シリコン酸化（ＳｉＯ2）膜１４、遮光膜１５、シリコン窒化膜（ＳｉＮ）１６、色フィルタ１７、マイクロレンズ１８が積層され、これにより画素１９が形成される。またこの素子層１２の下層に、各画素ブロック６の周辺回路、制御部５、これらを配線する配線層２０が形成され、この配線層２０の下層側に、全体を保持する基板支持材２１が設けられる。これによりセンサチップ２は、撮像面とは逆側に配線層２０が配置されて、周辺回路、制御部５等が設けられ、これらにより各画素ブロック６にそれぞれ周辺回路等を設ける場合であっても開口率の低下を有効に回避することができるように構成される。また配線層２０を撮像面側に設ける場合の種々の制約を解消して配線の自由度を格段に向上することができるように形成される。 【００１７】 なおセンサチップ２は、このように撮像面とは逆側に配線層２０が形成されることにより、厚さの薄い半導体基板を配線層２０側より処理して受光素子１３、周辺回路の回路素子を形成した後、この半導体基板に配線層２０、基板支持材２１を順次形成し、その後、この半導体基板を裏返してＣＭＰにより研磨して素子層１２が完成し、遮光膜１５、シリコン窒化膜（ＳｉＮ）１６、色フィルタ１７、マイクロレンズ１８を順次形成して作成される。 【００１８】 センサチップ２は、図４に示すように、この基板支持材２１にロジックチップ３が割り当てられ、配線層２０側に形成されたマイクロバンプ３１と、ロジックチップ３に形成されたマイクロバンプ３２とによりロジックチップ３に電気的に接続されて保持される。 【００１９】 ここでロジックチップ３は、センサチップ２による撮像結果を処理する信号処理回路による集積回路であり、この実施例では、この信号処理回路がセンサチップ２に設けられた撮像部４の露光時間を制御するパルス生成部４１と、このパルス生成部４１に各種のタイミング信号を出力する制御部４２とにより構成される。 【００２０】 ここでパルス生成部４１は、センサチップ２の各画素ブロック６に対応してパルス生成ブロック４３がそれぞれ設けられ、各パルス生成ブロック４３がそれぞれマイクロバンプ３１、３２により対応する画素ブロック６に接続されて、対応する画素ブロック６の露光時間をそれぞれ制御する。これによりこの集積回路１は、複数の画素ブロック６による撮像結果を同時並列的に出力するように形成されて、各画素ブロック６の露光時間を各パルス生成ブロック４３によりそれぞれ個別に制御できるように形成される。 【００２１】 図１は、この画素ブロック６とパルス生成ブロック４３とを示すブロック図である。ここで画素ブロック６は、水平方向に連続する画素１９Ａ、１９Ｂがそれぞれ共通のゲート線によりリセット制御回路５２に接続され、また垂直方向に連続する画素１９Ａ、１９Ｂがそれぞれ共通の信号線により接続されて水平駆動制御回路５３に接続される。各画素１９Ａ、１９Ｂは、入射光を光電変換処理して蓄積電荷を蓄積し、リセット制御回路５２から出力されるリセットパルスＲＳＴ１、ＲＳＴ２により蓄積電荷を放電させ、リセット制御回路５２から出力される読み出しパルスＲＯＵＴ１、ＲＯＵＴ２により蓄積電荷を電圧に変換して信号線に出力する。これらにより画素ブロック６は、リセット制御回路５２の制御により、電荷蓄積時間を可変して露光時間が変化し、ライン単位で撮像結果を水平駆動制御回路５３に出力する。 【００２２】 リセット制御回路５２は、図５（Ａ）及び図６（Ａ）に示すように、制御部５から出力される垂直同期信号ＶＤにより動作をリセットした後、パルス生成ブロック４３から出力されるシャッタパルスＳＨＴ（図５（Ｂ）及び図６（Ｂ））の立ち上がりのタイミングによりリセットパルスＲＳＴ１を立ち上げ（図５（Ｃ１）及び図６（Ｃ１））、シャッタパルスＳＨＴの立ち下がりのタイミングにより読み出しパルスＲＯＵＴ１を立ち上げる（図５（Ｄ１）及び図６（Ｄ１））。 【００２３】 リセット制御回路５２は、このシャッタパルスＳＨＴを基準にしたリセットパルスＲＳＴ１及び読み出しパルスＲＯＵＴ１を、先頭ラインの画素１９Ａに出力する。また画素ブロック６を形成するライン数に応じた遅延時間Δｔだけ、このリセットパルスＲＳＴ１及び読み出しパルスＲＯＵＴ１を順次遅延させて残りの各ラインの画素１９Ｂ、……に係るリセットパルスＲＳＴ２、……、ＲＳＴｎ及び読み出しパルスＲＯＵＴ２、……、ＲＯＵＴｎを順次生成し（図５（Ｃ２）、（Ｄ２）及び図６（Ｃ２）、（Ｄ２）、（Ｃｎ）、（Ｄｎ）、）、これらリセットパルスＲＳＴ２及び読み出しパルスＲＯＵＴ２、……を各ラインの画素１９Ｂ、……に出力する。 【００２４】 これによりリセット制御回路５２は、シャッタパルスＳＨＴが立ち上がった後、立ち下がるまでの期間Ｔ１、Ｔ２が画素１９Ａ、１９Ｂの露光時間となるように設定して、各画素１９Ａ、１９Ｂに蓄積された蓄積電荷（図５（Ｅ１）及び（Ｅ２））を露光時間の終了のタイミングで撮像結果としてライン単位で信号線に出力するように画素１９Ａ、１９Ｂの動作を制御する（図５（Ｆ１）及び（Ｆ２））。 【００２５】 またリセット制御回路５２は、シャッタパルスＳＨＴによる露光時間に応じて、増幅回路５４の利得制御信号Ｇを出力し、これによりシャッタパルスＳＨＴによる露光時間の制御により変化する撮像結果の信号レベルを補正する。 【００２６】 これにより各信号線には、垂直方向に連続する各画素１９Ａ、１９Ｂ、……の撮像結果が時分割により順次出力されることになる（図６（Ｅ））。水平駆動制御回路５３は、このようにしてライン単位により各画素１９Ａ、１９Ｂから信号線に出力される撮像結果を時分割多重化して出力する（図６（Ｆ））。 【００２７】 増幅回路５４は、リセット制御回路５２から出力される利得制御信号Ｇにより利得を可変し、水平駆動制御回路５３から出力される撮像結果を増幅して出力する。これによりこの集積回路１は、露光時間の制御により変化する撮像結果の信号レベルを補正して出力する。 【００２８】 アナログディジタル変換回路（ＡＤＣ）５５は、この増幅回路５４の出力信号をアナログディジタル変換処理し、その処理結果による画像データＯＵＴをロジックチップ３の対応するパルス生成ブロック４３に出力する。これらによりこの実施例では、リセット制御回路５２、水平駆動制御回路５３、増幅回路５４、アナログディジタル変換回路５５により、各画素ブロック６に属する画素１９Ａ及び１９Ｂの周辺回路が形成される。」 「【図１】 」 「【図２】 」 「【図４】 」 （３－２）甲第３号証に記載の技術的事項 上記記載から、甲第３号証には、以下（ア）～（サ）の技術的事項が記載されているものと認められる。 （ア）段落００１２によれば、甲第３号証には「撮像装置に適用される集積回路」に係る発明が記載されている。 （イ）前記「集積回路」について、段落００１３、図２には、「センサチップ２とロジックチップ３との積層体をパッケージングして形成され」るものであることが記載されている。 （ウ）前記「センサチップ２」について、段落００１４には、「撮像素子の半導体チップであり」、「撮像部４等により形成され」ることが記載されている。 （エ）段落００１５、００１６、００１８、図４には、「撮像部４は、マトリックス状に画素を配置して撮像面が形成され」、「マトリックス状に配置された画素が水平方向及び垂直方向に等分割され、これにより撮像面が複数の画素ブロック６に分割されて形成され」、 「センサチップ２」は、「撮像面とは逆側」の「配線層２０側に形成されたマイクロバンプ３１と、ロジックチップ３に形成されたマイクロバンプ３２とによりロジックチップ３に電気的に接続されて保持され」ることが記載されている。 （オ）前記「ロジックチップ３」について、段落００１９、００２０には、「センサチップ２の各画素ブロック６に対応してパルス生成ブロック４３がそれぞれ設けられ、各パルス生成ブロックが４３それぞれマイクロバンプ３１、３２により対応する画素ブロック６に接続されて、各画素ブロック６の露光時間を各パルス生成ブロック４３によりそれぞれ個別に制御できるように形成され」ることが記載されている。 （カ）前記「画素ブロック６」について、段落００２１、００２８、図１には、「リセット制御回路５２、水平駆動制御回路５３、増幅回路５４、アナログディジタル変換回路５５により、各画素ブロック６に属する画素１９Ａ、１９Ｂの周辺回路が形成され」、「水平方向に連続する画素１９Ａ、１９Ｂがそれぞれ共通のゲート線によりリセット制御回路２５に接続され、また垂直方向に連続する画素１９Ａ、１９Ｂがそれぞれ共通の信号線により接続されて水平駆動制御回路５３に接続される」ことが記載されている。 （キ）前記「リセット制御回路５２」について、段落００２２、００２４には、「パルス生成ブロック４３から出力されるシャッタパルスＳＨＴの立ち上がりのタイミングによりリセットパルスＲＳＴ１を立ち上げ、シャッタパルスＳＨＴの立ち下がりのタイミングにより読み出しパルスＲＯＵＴ１を立ち上げ」、「シャッタパルスＳＨＴが立ち上がった後、立ち下がるまでの期間Ｔ１、Ｔ２が画素１９Ａ、１９Ｂの露光時間となるように設定して、各画素１９Ａ、１９Ｂに蓄積された蓄積電荷Ｅ１、Ｅ２を露光時間の終了のタイミングで撮像結果としてライン単位で信号線に出力するように画素１９Ａ、１９Ｂの動作を制御する」ものであることが記載されている。 （ク）前記「水平駆動制御回路５３」について、段落００２６には、「ライン単位により各画素１９Ａ、１９Ｂから信号線に出力される撮像結果を時分割多重化して出力する」ものであることが記載されている。 （ケ）前記「増幅回路５４」ついて、段落００２７には、「水平駆動制御回路５３から出力される撮像結果を増幅して出力する」ものであることが記載されている。 （コ）前記「アナログディジタル変換回路５５」について、段落００２８には、「増幅回路５４の出力信号をアナログディジタル変換処理し、その処理結果による画像データＯＵＴをロジックチップ３の対応するパルス生成ブロック４３に出力する」ものであることが記載されている。 （サ）前記画素ブロックについて、図１には、複数の行及び複数の列の画素で構成されていることが記載されている。 （３－３）甲３発明 上記（３－２）より、甲第３号証には、次の発明（以下、「甲３発明」という。）が記載されている。なお、各構成の符号（３ａ）～（３ｋ）は、説明のために当審が付したものであり、以下、構成３ａ～構成３ｋと称する。 〔甲３発明〕 （３ａ）撮像装置に適用される集積回路であって、 （３ｂ）センサチップ２とロジックチップと３の積層体をパッケージングして形成され、 （３ｃ）前記センサチップ２は、撮像素子の半導体チップであり、撮像部４等により形成され、 （３ｄ）前記撮像部４は、マトリックス状に画素を配置して撮像面が形成され、前記マトリックス状に配置された画素が水平方向及び垂直方向に等分割され、これにより撮像面が複数の行及び複数の列の画素で構成された複数の画素ブロック６に分割されて形成され、 （３ｅ）前記センサチップ２は、撮像面とは逆側の配線層２０側に形成されたマイクロバンプ３１と、ロジックチップ３に形成されたマイクロバンプ３２とによりロジックチップに３電気的に接続されて保持されるものであり、 （３ｆ）前記ロジックチップ３は、センサチップ２の各画素ブロック６に対応してパルス生成ブロック４３がそれぞれ設けられ、各パルス生成ブロック４３がそれぞれマイクロバンプ３１、３２により対応する画素ブロック６に接続されて、各画素ブロック６の露光時間を各パルス生成ブロック４３によりそれぞれ個別に制御できるように形成されるものであり、 （３ｇ）リセット制御回路５２、水平駆動制御回路５３、増幅回路５４、アナログディジタル変換回路５５により、各画素ブロック６に属する画素１９Ａ、１９Ｂの周辺回路が形成され、水平方向に連続する画素１９Ａ、１９Ｂがそれぞれ共通のゲート線によりリセット制御回路５２に接続され、また垂直方向に連続する画素１９Ａ、１９Ｂがそれぞれ共通の信号線により接続されて水平駆動制御回路５３に接続されるものであり、 （３ｈ）前記リセット制御回路５２は、パルス生成ブロック４３から出力されるシャッタパルスＳＨＴの立ち上がりのタイミングによりリセットパルスＲＳＴ１を立ち上げ、シャッタパルスＳＨＴの立ち下がりのタイミングにより読み出しパルスＲＯＵＴ１を立ち上げ、シャッタパルスＳＨＴが立ち上がった後、立ち下がるまでの期間Ｔ１、Ｔ２が画素１９Ａ、１９Ｂの露光時間となるように設定して、各画素１９Ａ、１９Ｂに蓄積された蓄積電荷Ｅ１、Ｅ２を露光時間の終了のタイミングで撮像結果としてライン単位で信号線に出力するように画素１９Ａ、１９Ｂの動作を制御するものであり、 （３ｉ）前記水平駆動制御回路５３は、ライン単位により各画素１９Ａ、１９Ｂから信号線に出力される撮像結果を時分割多重化して出力するものであり、 （３ｊ）前記増幅回路５４は、水平駆動制御回路５３から出力される撮像結果を増幅して出力するものであり、 （３ｋ）前記アナログディジタル変換回路５５は、増幅回路５４の出力信号をアナログディジタル変換処理し、その処理結果による画像データＯＵＴをロジックチップ３の対応するパルス生成ブロック４３に出力するものである （３ａ）撮像装置に適用される集積回路。 （４）甲第４号証について （４－１）甲第４号証の記載事項 甲第４号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【００１７】 （第１の実施形態） 第１の実施形態に係る固体撮像素子１０１について図１を用いて説明する。固体撮像素子１０１は、第１の素子分離手段（ＬＯＣＯＳ分離）で素子分離領域を形成したセンサ基板１０２（第１半導体基板）と、第１の素子分離手段とは異なる第２の素子分離手段（ＳＴＩ）で素子分離領域を形成した周辺回路基板１０３（第２半導体基板）とに回路を分けて構成される。周辺回路は、単位画素から電気信号を読み出すための回路であり、垂直走査回路、水平走査回路などからなる。尚、周辺回路は、ＮＭＯＳ，ＰＭＯＳ，ＣＭＯＳによって作られ、微細化されたトランジスタが用いられる。 【００１８】 固体撮像素子１０１は、２行２列の単位画素Ｐ（ｎ，ｍ）［ｎは行番号を表す１～２の自然数，ｍは列番号を表す１～２の自然数］と、垂直走査回路ＶＳＣＡＮと、水平読み出し回路ＨＲＥＡＤと、水平走査回路ＨＳＣＡＮと、垂直信号線ＶＬＩＮＥ（ｍ）と、定電流源ＰＷ（ｍ）とで構成される。尚、分かり易いように、図１では２行２列の単位画素の固体撮像素子１０１を描いてあるが、実際の固体撮像素子では、例えば１６００×１２００など数百万画素がマトリクス状に配置されている。また、本実施形態に係る固体撮像素子１０１は、背面から光を入射する背面照射型固体撮像素子である。このような背面照射型固体撮像素子は、光の入射面に回路や配線がないため、開口率を大きくすることができ、光によって発生した電荷を効率良く集めることができるので、単位画素の微細化が可能になる。」 「【００３３】 次に、図３に示した点線Ａ－Ａ'で単位画素Ｐ（１，１）をコの字型に切断したときの半導体断面構造について図５を用いて説明する。図５（ａ）の部分は、点線Ａ－Ａ'で切断した時の画素部分の回路で、センサ基板１０２側の単位画素Ｐ（１，１）ａ受光側画素部Ｐ（１，１）ａと、周辺回路基板１０３側の単位画素Ｐ（１，１）ｂ出力側画素部Ｐ（１，１）ｂとの主面同士が対向するようにマイクロバンプＭＢ１で接続した様子を示している。つまり、センサ基板１０２（第１の半導体基板）の主面と周辺回路基板１０３（第２の半導体基板）の主面とは対向して配置される。ここで、主面とは素子が配置される側の面である。 【００３４】 また、図５（ｂ）の部分は、固体撮像素子１０１の画素部以外の回路、例えば垂直走査回路ＶＳＣＡＮ，水平読み出し回路ＨＲＥＡＤ，水平走査回路ＨＳＣＡＮなどの回路の一例としてインバータ回路を示した図である。尚、図５において、図３および図４と同符号のものは同じものを示す。 【００３５】 図５において、センサ基板１０２の単位画素Ｐ（１，１）ａ受光側画素部Ｐ（１，１）ａの背面側から入射する光は、Ｐ型半導体基板ＰＳＵＢの背面側に形成された酸化膜５０１およびＰ＋の注入領域５０２を介してフォトダイオードＰＤに入射される。尚、図５（ａ）は図３の点線Ａ－Ａ'で切断した様子を描いてあるので、フォトダイオードＰＤは入射する光に対して偏った位置に見えるが、実際には単位画素Ｐ（１，１）ａ受光側画素部Ｐ（１，１）ａの背面側に設けられたマイクロレンズなどによって、フォトダイオードＰＤに効率よく集光されるように配置されている。センサ基板１０２の各「画素」間は、電気的に分離されている。尚、ＬＯＣＯＳ酸化膜による素子分離領域は画素内においても所定の領域に設けられている。また、フォトダイオードＰＤに隣接して転送トランジスタＱＴのゲートＱＴｇが配置されている。先に説明したように、タイミング信号φＴＸが転送トランジスタＱＴのゲートＱＴｇに与えられると、フォトダイオードＰＤに蓄積された電荷はフローティング容量部ＦＤ１に転送される。ＦＤ１は、配線ＭＬ２を介してフローティング容量部ＦＤ２に接続される。フローティング容量部ＦＤ２に隣接してリセットトランジスタＱＲのゲートＱＲｇが配置されている。リセットトランジスタＱＲは、リセットトランジスタＱＲと増幅トランジスタＱＡとに電源Ｖｄｄを供給するＶｄｄ拡散部を有する。Ｖｄｄ拡散部に隣接してゲートＱＡｇが配置されている。ここで、転送トランジスタＱＴのゲートＱＴｇからフローティング容量部ＦＤ１に亘る領域と、リセットトランジスタＱＲのゲートＱＲｇからフローティング容量部ＦＤ２に亘る領域との酸化膜の厚さは１５ｎｍ以上１００ｎｍ以下で好ましくは約５０ｎｍになるように形成される。」 「【００４２】 （第２の実施形態） 第２の実施形態に係る固体撮像素子２０１について図６を用いて説明する。固体撮像素子２０１は、第１の素子分離手段（ＬＯＣＯＳ分離）で素子分離領域を形成したセンサ基板２０２（第１半導体基板）と、第１の素子分離手段とは異なる第２の素子分離手段（ＳＴＩ）で素子分離領域を形成した周辺回路基板２０３（第２半導体基板）とに回路を分けて構成される。尚、第１の実施形態の図１と同符号のものは同じものを示す。 【００４３】 固体撮像素子２０１の回路構成は、第１の実施形態の固体撮像素子１０１と全く同じで、２行２列の単位画素Ｐ（ｎ，ｍ）と、垂直走査回路ＶＳＣＡＮと、水平読み出し回路ＨＲＥＡＤと、水平走査回路ＨＳＣＡＮと、垂直信号線ＶＬＩＮＥ（ｍ）と、定電流源ＰＷ（ｍ）とで構成される。 【００４４】 ここでは、第１の実施形態に係る固体撮像素子１０１と異なる部分について説明する。第２の実施形態に係る固体撮像素子２０１は、センサ基板２０２（第１半導体基板）と周辺回路基板２０３（第２半導体基板）とに配置される回路が少し異なる。 【００４５】 センサ基板２０２には、フォトダイオードＰＤ，転送トランジスタＱＴ，ＦＤ部，リセットトランジスタＱＲ，増幅トランジスタＱＡ，選択トランジスタＱＳなどの画素の回路が形成される。また、周辺回路基板２０３には、垂直走査回路ＶＳＣＡＮ，水平読み出し回路ＨＲＥＡＤ，水平走査回路ＨＳＣＡＮ，垂直信号線ＶＬＩＮＥ（ｍ），定電流源ＰＷ（ｍ）などの周辺回路が形成される。 【００４６】 図６において、センサ基板２０２と周辺回路基板２０３との境界線１５２を跨ぐ信号線は、大きい黒丸印で描かれたマイクロバンプＭＢ２～ＭＢ６，ＭＢ１０～ＭＢ１３によって接続される。ここで、固体撮像素子２０１の４つの単位画素Ｐ（ｎ，ｍ）は同じ回路構成なので、単位画素Ｐ（１，１）を例に挙げて詳しく説明する。」 「【図１】 」 「【図５】 」 「【図６】 」 （４－２）甲第４号証に記載の技術的事項 上記記載から、甲第４号証には、以下（ア）～（エ）の技術的事項が記載されているものと認められる。 （ア）段落００１７、００３３、００３５、図５によれば、甲第４号証には「センサ基板１０２（第１半導体基板）と周辺回路基板１０３（第２半導体基板）とに回路を分けて構成され、センサ基板１０２の主面と周辺回路基板１０３の主面同士が対向するようにマイクロバンプＭＢ１で接続し、センサ基板１０２の背面側から入射する光はフォトダイオードＰＤに入射される、固体撮像素子１０１」に係る発明が記載されている。 （イ）段落００１８には、「画素がマトリクス状に配置され」ることが記載されている。 （ウ）段落００４５には、「センサ基板２０２には、フォトダイオードＰＤ，転送トランジスタＱＴ，ＦＤ部，リセットトランジスタＱＲ，増幅トランジスタＱＡ，選択トランジスタＱＳなどの画素の回路が形成され、また、周辺回路基板２０３には、垂直走査回路ＶＳＣＡＮ，水平読み出し回路ＨＲＥＡＤ，水平走査回路ＨＳＣＡＮ，垂直信号線ＶＬＩＮＥ（ｍ），定電流源ＰＷ（ｍ）などの周辺回路が形成される」ことが記載されている。 ここで、段落００４３の「固体撮像素子２０１の回路構成は、第１の実施形態の固体撮像素子１０１と全く同じ」及び段落００４４の「センサ基板２０２（第１半導体基板）と周辺回路基板２０３（第２半導体基板）とに配置される回路が少し異なる。」との記載から、固体撮像素子２０１は、配置される回路以外は固体撮像素子１０１と同じ構成を備えるものと認められる。 （エ）段落００３１、００４６、図６には、 「センサ基板２０２における行毎の画素の転送トランジスタＱＴのゲートがマイクロバンプＭＢ２等を介して周辺回路基板２０３における垂直走査回路ＶＳＣＡＮに接続され、 センサ基板２０２における行毎の画素のリセットトランジスタＱＲのゲートがマイクロバンプＭＢ３等を介して周辺回路基板２０３における垂直走査回路ＶＳＣＡＮに接続され、 センサ基板２０２における行毎の画素の選択トランジスタＱＳのゲートがマイクロバンプＭＢ１０等を介して周辺回路基板２０３における垂直走査回路ＶＳＣＡＮに接続され、 センサ基板に２０２おける列毎の画素の選択トランジスタＱＳのドレインがマイクロバンプＭＢ１２等を介して周辺回路基板２０３における水平読み出し回路ＨＲＥＡＤに接続され、 センサ基板２０２における全ての画素の増幅トランジスタＱＡがマイクロバンプＭＢ４を介して周辺回路基板２０３における電源Ｖｄｄに接続されること」が記載されている。 （４－３）甲４発明 上記（４－２）より、甲第４号証には、次の発明（以下、「甲４発明」という。）が記載されている。なお、各構成の符号（４ａ）～（４ｄ）は、説明のために当審が付したものであり、以下、構成４ａ～構成４ｄと称する。 〔甲４発明〕 （４ａ）センサ基板２０２（第１半導体基板）と周辺回路基板２０３（第２半導体基板）とに回路を分けて構成され、センサ基板２０２の主面と周辺回路基板２０３の主面同士が対向するようにマイクロバンプで接続し、センサ基板２０２の背面側から入射する光はフォトダイオードＰＤに入射される、固体撮像素子２０１であって、 （４ｂ）画素がマトリクス状に配置され、 （４ｃ）前記センサ基板２０２には、フォトダイオードＰＤ，転送トランジスタＱＴ，ＦＤ部，リセットトランジスタＱＲ，増幅トランジスタＱＡ，選択トランジスタＱＳなどの画素の回路が形成され、また、前記周辺回路基板２０３には、垂直走査回路ＶＳＣＡＮ，水平読み出し回路ＨＲＥＡＤ，水平走査回路ＨＳＣＡＮ，垂直信号線ＶＬＩＮＥ（ｍ），定電流源ＰＷ（ｍ）などの周辺回路が形成され、 （４ｄ）センサ基板２０２における行毎の画素の転送トランジスタＱＴのゲートがマイクロバンプＭＢ２等を介して周辺回路基板２０３における垂直走査回路に接続され、 センサ基板２０２における行毎の画素のリセットトランジスタＱＲのゲートがマイクロバンプＭＢ３等を介して周辺回路基板２０３における垂直走査回路ＶＳＣＡＮに接続され、 センサ基板２０２における行毎の画素の選択トランジスタＱＳのゲートがマイクロバンプＭＢ１０等を介して周辺回路基板２０３における垂直走査回路ＶＳＣＡＮに接続され、 センサ基板２０２における列毎の画素の選択トランジスタＱＳのソースがマイクロバンプＭＢ１２等を介して周辺回路基板２０３における水平読み出し回路に接続され、 センサ基板２０２における全ての画素の増幅トランジスタＱＡがマイクロバンプＭＢ４を介して周辺回路基板２０３における電源Ｖｄｄに接続される （４ａ）固体撮像素子２０１。 （５）甲第７号証について （５－１）甲第７号証の記載事項 甲第７号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【００２０】 ＜１．第１実施形態＞ 図１は、本発明の第１の実施形態に係る固体撮像素子の構成例を示す図である。 本実施形態では、固体撮像素子としてＣＭＯＳイメージセンサ１００を例に説明する。 【００２１】 本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行走査回路１２０、マルチプレクサ（ＭＵＸ）回路群１３０、パイプライン型ＡＤ変換回路群１４０、メモリ配列群１５０、および水平選択回路１６０を有する。 そして、マルチプレクサ（ＭＵＸ）回路群１３０、パイプライン型ＡＤ変換回路群１４０、メモリ配列群１５０、および水平選択回路１６０により読み出し系回路が構成される。 【００２２】 画素アレイ部１１０は、光電変換を行う複数の画素回路１１０ａがＭ行×Ｎ列の２次元アレイ状（マトリクス状）に配列されている。 図１では、１例として、画素回路１１０ａが１０×１０のマトリクス状に配列された画素アレイ部１１０を示している。 そして、本第１の実施形態においては、各画素行を駆動する水平画素駆動線ｋが各行に複数（ｋ０～ｋ３）が配線され、水平画素駆動線ｋ０～ｋ３は該当行のいずれかの画素にそれぞれ接続されている。 各行に複数配線される水平画素駆動線ｋ０～ｋ３と同等の数の複数の画素回路１１０ａにより画素群ＰＧ０，ＰＧ１・・が形成される。 そして、画素群ＰＧ０，ＰＧ１・・の複数の画素回路１１０ａは、それぞれ異なる水平画素駆動配線ｋ０～ｋ３に接続されている。 さらに、各列に画素の出力信号を読み出す垂直信号線ｖｓｌが配線されており、複数列で１つのＡＤ変換回路を共有している。」 「【００２９】 本第１の実施形態の画素アレイ部１１０においては、各行に４本の水平画素駆動線ｋ０～ｋ３が配線されている。 これに対応して、各行の連続する４列の画素回路１１０ａがそれぞれ異なる水平画素駆動線ｋ０～ｋ３に接続される。そして、続いて連続する４列の画素回路がそれぞれ異なる水平画素駆動線ｋ０～ｋ３に接続される。 図１において、第０行を例にすると、第０列の画素回路１１０ａ－０が水平画素駆動線ｋ０に接続され、第１列の画素回路１１０ａ－１が水平画素駆動線ｋ１に接続されている。さらに、第２列の画素回路１１０ａ－２が水平画素駆動線ｋ２に接続され、第３列の画素回路１１０ａ－３が水平画素駆動線ｋ３に接続されている。 第４列の画素回路１１０ａ－４が水平画素駆動線ｋ０に接続され、第５列の画素回路１１０ａ－５が水平画素駆動線ｋ１に接続されている。さらに、第６列の画素回路１１０ａ－６が水平画素駆動線ｋ２に接続され、第７列の画素回路１１０ａ－７が水平画素駆動線ｋ３に接続されている。 以下、同様の繰り返しとなる。」 「【００３２】 マルチプレクサ回路群１３０は、画素アレイ部１１０の行画素群ＰＧ０，ＰＧ１、・・ごとに対応して配置されるマルチプレクサ回路１３０－０，１３０－１、・・を有する。 各マルチプレクサ回路１３０－０，１３０－１、・・・は、各行画素群ＰＧ０，ＰＧ１、・・・の各画素回路１１０ａに接続されるｘ本（本例では４本）の垂直信号線ｖｓｌがそれぞれ接続される。 前述したように、本第１の実施形態においては、各行に複数配線された水平画素駆動線ｋ０～ｋ３の読み出し駆動のタイミングをずらすことから、ｘ本の垂直信号線ｖｓｌに読み出されるアナログ信号の読み出しタイミングがずれる。 各マルチプレクサ回路１３０－０，１３０－１、・・は、接続されたｘ本の垂直信号線ｖｓｌに読み出されるアナログ信号ＶＳＬを順次に選択して、パイプライン型ＡＤ変換回路群１４０の対応するＡＤ変換回路に転送する。 各マルチプレクサ回路１３０－０，１３０－１、・・は、ｘ本の垂直信号線ｖｓｌに接続されたスイッチＳＷ０～ＳＷ３を有する。 スイッチＳＷ０～ＳＷ３は、各行に複数配線された水平画素駆動線ｋ０～ｋ３の読み出し駆動のタイミングに応じた選択信号ｍ０～ｍ３により順次にオン、オフされる。」 「【００５８】 ＜４．第４実施形態＞ 図１２は、本発明の第４の実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示す図である。 【００５９】 本第４の実施形態のＣＭＯＳイメージセンサ１００Ｃは、マルチプレクサ回路群１３０Ｃ、ＡＤ変換回路群１４０Ｃ、メモリ群１５０Ｃ、および水平選択回路１６０Ｃを含む読み出し系回路の別の配置構成が採用される場合を示している。 【００６０】 ＡＤ変換回路等は画素配列の上下に配置しても構わないし、貫通ＶＩＡやバンプ接続による回路の積層構造(３次元構造)を用いて、２次元配列の画素単位でＡＤ変換回路を共有しても構わない。 ３次元構造を用いて２次元配列の画素単位でＡＤ変換回路を共有することで、限られた配線数に対して並列度の高いＡＤ変換が可能となり、より高速な撮像が実現できる。 ２層以上の積層構造において、画素アレイ部１１０Ｃ（受光素子部）以降のマルチプレクサ回路群１３０Ｃ、ＡＤ変換回路群１４０Ｃ、メモリ群１５Ｔ０Ｃ、および水平選択回路１６０Ｃを含む読み出し系回路などは、いずれの境界で層を分離しても構わない。 【００６１】 図１２のＣＭＯＳイメージセンサ１００Ｃでは、２つに分離した場合が例示されている。 【００６２】 以上、本発明の第１、第２、第３、および第４の実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）について説明した。 【００６３】 一般的なイメージセンサでは、受光部(フォトダイオード)に対して、配線層側から光を照射するため、各行・各列の配線数が増加すると、開口率が下がったり、光が配線層によって蹴られたりして、感度が低下する問題が起こりうる。 受光部に対して、配線層とは反対の面(以降、裏面)から光を照射する構造とすることで、配線数の増加による開口率の低下や面積増加を回避することができる。」 「【図１】 」 「【図１２】 」 （５－２）甲第７号証に記載の技術的事項 上記記載から、甲第７号証には、以下（ア）～（ク）の技術的事項が記載されているものと認められる。 （ア）段落００２０によれば、甲第７号証には「ＣＭＯＳイメージセンサンサ１００」に係る発明が記載されている。 （イ）前記ＣＭＯＳイメージセンサンサ１００について、段落００２１には、「画素アレイ部１１０、行走査回路１２０、マルチプレクサ回路群１３０、パイプライン型ＡＤ変換回路群１４０を有する」ことが記載されている。 （ウ）前記画素アレイ部１１０について、段落００２２には、「画素アレイ部は、光電変換を行う複数の画素回路１１０ａがＭ行×Ｎ列の２次元アレイ状（マトリクス状）に配列されている」ことが記載されている。 （エ）前記画素回路１１０ａに係る配線について、段落００２２には、「各列に画素の出力信号を読み出す垂直信号線ｖｓ１が配線されて」いることが記載されており、段落００２９には、「各行の連続する４列の画素回路１１０ａがそれぞれ異なる水平画素駆動線ｋ０～ｋ３に接続され、続いて連続する４列の画素回路がそれぞれ異なる水平画素駆動線ｋ０～ｋ３に接続される」ことが記載されている。 （オ）前記マルチプレクサ回路について、段落００３２には、「各マルチプレクサ回路１３０－０，１３０－１、・・は、ｘ本の垂直信号線ｖｓｌに接続されて水平画素駆動線ｋ０～ｋ３の読み出し駆動のタイミングに応じて順次にオン、オフされるスイッチＳＷ０～ＳＷ３を有し、接続されたｘ本の垂直信号線ｖｓｌに読み出されるアナログ信号ＶＳＬを順次に選択して、対応するＡＤ変換回路に転送する」ことが記載されている。 （カ）段落００６０、図１２には、「第１の半導体層の画素アレイ部１１０Ｃにおける２次元配列の画素単位毎に、各画素列の垂直信号線ｖｓｌを、貫通ＶＩＡやバンプにより、第２の半導体層におけるマルチプレクサ回路１３０Ｃに接続して積層構造(３次元構造)とすること」が記載されている。ここで、段落００５９の記載によれば、段落００６０、図１２に記載された第４の実施形態のＣＭＯＳイメージセンサ１００Ｃは、「マルチプレクサ回路群１３０Ｃ、ＡＤ変換回路群１４０Ｃ、メモリ群１５０Ｃ、および水平選択回路１６０Ｃを含む読み出し系回路の別の配置構成が採用される場合」のものであるから、当該読み出し系回路の配置構成以外である前記（ア）～（オ）の技術的事項を同様に備えていると認められる。 （キ）図１２には、第１の半導体層において、行走査回路１２０Ｃが水平画素駆動線ｋ０～ｋ３に接続されていることが記載されている。 （ク）段落００６３には、「受光部に対して、配線層とは反対の面から光を照射する構造とする」ことが記載されている。 （５－３）甲７発明 上記（５－２）より、甲第７号証には、次の発明（以下、「甲７発明」という。）が記載されている。なお、各構成の符号（７ａ）～（７ｉ）は、説明のために当審が付したものであり、以下、構成７ａ～構成７ｉと称する。 〔甲７発明〕 （７ａ）ＣＭＯＳイメージセンサ１００Ｃであって、 （７ｂ）画素アレイ部１１０Ｃ、行走査回路１２０Ｃ、マルチプレクサ回路群１３０Ｃ、パイプライン型ＡＤ変換回路群１４０Ｃを有し、 （７ｃ）画素アレイ部１１０Ｃは、光電変換を行う複数の画素回路１１０ａがＭ行×Ｎ列の２次元アレイ状（マトリクス状）に配列されており、 （７ｄ）各列に画素の出力信号を読み出す垂直信号線ｖｓｌが配線されており、 （７ｅ）各行の連続する４列の画素回路１１０ａがそれぞれ異なる水平画素駆動線ｋ０～ｋ３に接続され、続いて連続する４列の画素回路１１０ａがそれぞれ異なる水平画素駆動線ｋ０～ｋ３に接続されており、 （７ｆ）各マルチプレクサ回路１３０Ｃ－０，１３０Ｃ－１、・・は、ｘ本の垂直信号線ｖｓｌに接続されて水平画素駆動線ｋ０～ｋ３の読み出し駆動のタイミングに応じて順次にオン、オフされるスイッチＳＷ０～ＳＷ３を有し、接続されたｘ本の垂直信号線ｖｓｌに読み出されるアナログ信号ＶＳＬを順次に選択して、対応するＡＤ変換回路に転送するものであり、 （７ｇ）第１の半導体層の画素アレイ部における２次元配列の画素単位毎に、各画素列の垂直信号線ｖｓｌを、貫通ＶＩＡやバンプにより、第２の半導体層におけるマルチプレクサ回路１３０Ｃに接続して積層構造(３次元構造)とし、 （７ｈ）前記行走査回路１２０Ｃは、第１の半導体層において水平画素駆動線ｋ０～ｋ３に接続されており、 （７ｉ）受光部に対して、配線層とは反対の面から光を照射する構造を備えた （７ａ）ＣＭＯＳイメージセンサンサ１００Ｃ。 （６）甲第８号証について （６－１）甲第８号証の記載事項 甲第８号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【００２８】 〈１．第１の実施形態：固体撮像装置〉 ［１．１　固体撮像装置全体の構成］ 図１Ａ，Ｂは、本発明の第１の実施形態に係る固体撮像装置の概略斜視図、及び上面からみた概略構成図である。 本実施形態例の固体撮像装置１は、図１Ａに示すように、複数の画素４が形成され光入射側に配された第１のチップ２と、複数の画素駆動回路１１が形成され反光入射側となる第１のチップ２の下層に積層された第２のチップ３とを有して構成されている。第１のチップ２と第２のチップ３は、図２Ｂに示すように、１列分の画素４の下部（本実施形態例では直下）に、垂直方向に延在して形成された１本の画素駆動回路１１が配されるように積層されている。 そして、これらの２層に積層された第１のチップ２及び第２のチップ３は、図１Ａに示すように画素４と画素駆動回路１１を電気的に接続するための接続部１２によって接続されている。」 「【００３２】 画素部５は、２次元アレイ状に規則的に複数配列された画素４から構成される。画素部５は、図示しないが、実際に光を受光し光電変換によって生成された信号電荷を増幅してカラム信号処理回路６に読み出す有効画素領域と、有効画素領域の周囲に形成され黒レベルの基準になる光学的黒を出力するための黒基準画素領域とから構成される。 【００３３】 カラム信号処理回路６は、例えば、画素４の列毎に配置されており、１行分の画素４ら出力される信号を画素列毎に黒基準画素領域（図示しないが、有効画素領域の周囲に形成される）からの信号によって、ノイズ除去や信号増幅等の信号処理を行う。カラム信号処理回路６の出力段には、水平選択スイッチ（図示せず）が水平信号線１４とのあいだに設けられている。」 「【００４０】 図３に示すように、第１のチップ２は、受光部１６形成された基板１５と、多層配線層２６と、カラーフィルタ層２９と、オンチップマイクロレンズ３０とを含んで構成されている。 【００４１】 基板１５は、シリコンからなる半導体基板によって構成されている。基板１５の光入射側となる表面側には、受光部１６と、フローティングディフュージョン部１７と、所望のＭＯＳトランジスタのソース・ドレインを構成する不純物領域１８，１９，２０とが形成されている。」 「【００５５】 また、選択トランジスタＴｒ４のドレインは、垂直信号線１３に接続されており、選択トランジスタＴｒ４のゲート電極２４には、選択パルスφＳＥＬを供給する選択配線３９が接続されている。」 「【００６８】 ［１．４　変形例］ 図７に、本実施形態例の変形例に係る固体撮像装置１の画素部５における電気的な接続関係を示すブロック図を示す。図７において、図４に対応する部分には同一符号を付し重複説明を省略する。 【００６９】 変形例に係る固体撮像装置では、隣接する２列分の画素４に対して１つの画素駆動回路１１が対応するように、複数の画素駆動回路１１が形成されている。また、図示を省略するが、変形例に係る固体撮像装置では、第１のチップ２と第２のチップ３は、各画素駆動回路１１が２列分の画素４の下部に配置されるように積層される。 【００７０】 変形例に係る固体撮像装置では、１つの画素駆動回路１１から２列分の各画素４に、それぞれ、転送配線３７、リセット配線３８、選択配線３９を介して転送パルス、リセットパルス、選択パルスを供給している。 【００７１】 このように、２列分の画素４に１つの画素駆動回路１１から駆動パルスを供給する場合も、各画素４と、各画素４を駆動するための駆動パルスを生成する画素駆動回路１１の距離が近いため、駆動パルスの遅延や鈍りを抑制することができる。その他、第１の実施形態の固体撮像装置１と同様の効果を得ることができる。 【００７２】 図７に示す変形例では、２列分の画素４に１つの画素駆動回路１１を接続する例としたが、２列以上の複数列分の画素４に、１つの画素駆動回路１１を接続する例としてもよい。この場合、画素駆動回路１１から画素４に供給されるそれぞれの駆動パルスの遅延や鈍りが発生しない程度に、共通の画素駆動回路１１で駆動される画素４を増やすことができる。」 「【００７４】 〈２．第２の実施形態：固体撮像装置〉 次に、本発明の第２の実施形態に係る固体撮像装置について説明する。図８Ａ，Ｂは、本実施形態例に係る固体撮像装置４１の概略斜視図、及び上面から見た概略構成図である。また、図９Ａは、第１のチップ４２の概略構成図であり、図９Ｂは、第２のチップ４３の概略構成図である。 図８，９において、図１，２に対応する部分には同一符号を付し重複説明を省略する。 【００７５】 本実施形態例においては、第２のチップ４３は、制御回路９、タイミング同期回路１０、画素駆動回路１１を有すると共に、カラム信号処理回路６、水平駆動回路７等の後段の周辺処理回路を有している。したがって、第１のチップ４２には、図９Ａに示すように、画素部５のみが形成されている。 【００７６】 また、第２のチップ４３では、図９Ｂに示すように、１つの画素４に１つずつ対応するように複数の画素駆動回路４０が形成されている。また、図示を省略するが、実際には、第１のチップ４２に形成された垂直信号線１３は、第２のチップ４３に形成されたカラム信号処理回路６に電気的に接続されている。 【００７７】 そして、図８Ａ，Ｂに示すように、第１のチップ４２及び第２のチップ４３は、各画素４の直下に、各画素駆動回路４０が配置されるように積層される。そして、各画素４と、その画素４に対応する画素駆動回路４０は、接続部１２によって接続されている。」 「【００８２】 本実施形態例においては、１つの画素４に対して１つの画素駆動回路４０を形成する例としたが、隣接する複数の画素４に対して、１つの画素駆動回路４０を形成する例としてもよい。この場合、画素駆動回路４０から画素に供給されるそれぞれの駆動パルスの遅延や鈍りが発生しない程度に、共通の画素駆動回路４０で駆動される画素４を増やすことができる。」 「【図１】 」 「【図３】 」 「【図４】 」 「【図７】 」 「【図８】 」 （６－２）甲第８号証に記載の技術的事項 上記記載から、甲第８号証には、以下（ア）～（ク）の技術的事項が記載されているものと認められる。 （ア）段落００２８によれば、甲第８号証には「複数の画素４が形成され光入射側に配された第１のチップ２と、複数の画素駆動回路１１が形成され反光入射側となる第１のチップ２の下層に積層された第２のチップ３とを有して構成され、これらの２層に積層された第１のチップ２及び第２のチップ３は、画素４と画素駆動回路１１を電気的に接続するための接続部１２によって接続されている固体撮像装置１」に係る発明が記載されている。 （イ）前記画素４について、段落００３２には、「２次元アレイ状に規則的に複数配列された画素４により画素部５が構成される」ことが記載されている。 （ウ）段落００３３の「画素４ら出力される信号」は「画素４から出力される信号」の誤記と認められるから、段落００３３には、「１行分の画素４から出力される信号を画素列毎にノイズ除去や信号増幅等の信号処理を行うカラム信号処理回路６が画素４の列毎に配置されて」いることが記載されている。 （エ）前記第１のチップ２について、段落００４０、００４１には、「第１のチップ２は半導体基板を含んで構成されている」ことが記載されている （オ）段落００７５、００７６には、「第１のチップ４２には、画素部５のみが形成され、第２のチップ４３は、画素駆動回路４０及びカラム信号処理回路６を有している」ことが記載されている。ここで、「第１のチップ４２」、「第２のチップ４３」及び「画素駆動回路４０」が「第１のチップ２」、「第２のチップ３」及び「画素駆動回路１１」に対応するものであることは明らかである。 （カ）段落００７２、００７７、００８２には、「第１のチップ４２における複数列分の画素４に、第２のチップ４３における１つの画素駆動回路４０が接続部１２によって接続される」ことが記載されている。 （キ）段落００５５、００７０、００７２には、画素駆動回路１１から複数列分の各画素４の選択トランジスタＴｒ４のゲート電極２４に選択パルスφＳＥＬを供給することが記載されている。 （ク）段落００７６、図８Ｂには、「第１のチップ４２における各列の画素４に接続された垂直信号線１３は、第２のチップ４３に形成されたカラム信号処理回路６に電気的に接続されている」ことが記載されている。 （６－３）甲８発明 上記（６－２）より、甲第８号証には、次の発明（以下、「甲８発明」という。）が記載されている。なお、各構成の符号（８ａ）～（８ｇ）は、説明のために当審が付したものであり、以下、構成８ａ～構成８ｇと称する。 〔甲８発明〕 （８ａ）複数の画素４が形成され光入射側に配された第１のチップ４２と、複数の画素駆動回路４０が形成され反光入射側となる第１のチップ４２の下層に積層された第２のチップ４３とを有して構成され、これらの２層に積層された第１のチップ４２及び第２のチップ４３は、画素４と画素駆動回路４０を電気的に接続するための接続部１２によって接続されている固体撮像装置１であって、 （８ｂ）２次元アレイ状に規則的に複数配列された画素４により画素部５が構成され、 （８ｃ）１行分の画素４から出力される信号を画素列毎にノイズ除去や信号増幅等の信号処理を行うカラム信号処理回路６が画素４の列毎に配置され、 （８ｄ）前記第１のチップ４２は半導体基板を含んで構成され、 （８ｅ）前記第１のチップ４２には、画素部５のみが形成され、前記第２のチップ４３は、画素駆動回路４０及びカラム信号処理回路６を有しており、 （８ｆ）前記第１のチップ４２における複数列分の画素４に、前記第２のチップ４３における１つの画素駆動回路４０が接続部１２によって接続され、前記画素駆動回路１１から複数列分の各画素４の選択トランジスタＴｒ４のゲート電極２４に選択パルスφＳＥＬを供給し、 （８ｇ）第１のチップ４２における各列の画素４に接続された垂直信号線１３は、第２のチップ４３に形成されたカラム信号処理回路６に電気的に接続されている （８ａ）固体撮像装置１。 ６　取消理由（決定の予告）に記載した取消理由について ６．１　請求項１について （ア）「複数のイメージセンサピクセル」について 請求項１には、「複数のイメージセンサピクセル」の記載が、構成Ｄ１、構成Ｄ２及び構成Ｅ２の記載に存在し、そのうち構成Ｄ２及び構成Ｅ２の記載の「複数のイメージセンサピクセルの前に「前記」が付されているから、構成Ｄ１、構成Ｄ２及び構成Ｅ２の記載の「複数のイメージセンサピクセル」は同じものであることが特定されている。 してみると、構成Ｄ１、構成Ｄ２及び構成Ｅ２の記載の「複数のイメージセンサピクセル」は、ピクセル行およびピクセル列に配置されたものであり、複数のピクセル列および複数のピクセル行を含むピクセルブロックの各々を構成するものであり、前記複数のピクセルブロックの各々において前記複数の垂直ブロック相互接続の各々により前記第二表面を通って前記制御回路へと結合されるものであることが特定されているから、一の発明の構成を把握できるものである。 よって、請求項１の「複数のイメージセンサピクセル」の記載に係る構成は、明確である。 （イ）「複数のイメージセンサピクセルのアレイ」について 請求項１には、「複数のイメージセンサピクセルのアレイ」の記載が、構成Ｂ、構成Ｃ、構成Ｄ１及び構成Ｇ２の記載に存在し、そのうち構成Ｃ、構成Ｄ１及び構成Ｇ２の記載の「複数のイメージセンサピクセルのアレイ」の前に「前記」の記載が付されているから、構成Ｂ、構成Ｃ、構成Ｄ１及び構成Ｇ２の記載の「複数のイメージセンサピクセルのアレイ」は同じものであることが特定されている。 してみると、構成Ｂ、構成Ｃ、構成Ｄ１及び構成Ｇ２の記載の「複数のイメージセンサピクセルのアレイ」は、前記半導体基板において前記第一表面を通ってイメージ光を受信するように構成されたものであり、複数の垂直導電性相互接続によって、制御回路が結合されたものであり、ピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含むものであり、前記ピクセル列の各々が前記複数のスイッチ回路の各々と結合しているものであることが特定されているから、一の発明の構成を把握できるものである。 よって、請求項１の「複数のイメージセンサピクセルのアレイ」の記載に係る構成は、明確である。 （ウ）「垂直ブロック相互接続」、「制御回路」について 請求項１に記載の「垂直ブロック相互接続」は、構成Ｅ２の記載において「前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合」することが特定され、さらに構成Ｆ及び構成Ｇ１の記載において「前記制御回路」が備える「アナログデジタル変換回路に結合され」ることが特定されている。 当該特定事項は、本件明細書の段落００５１に「電力を供給されたソースフォロワトランジスタ３４のゲートに結合されたピクセル格納領域に格納されたイメージデータ電荷は、イメージデータ信号（例えば、Ｖｏｕｔ）へと変換され、ブロック相互接続４０Ｂなどの垂直読み出し相互接続へと提供されてもよい。イメージデータ信号Ｖｏｕｔは、ＡＤＣ回路４３などのＡＤＣ変換回路に提供されてもよい。」との対応する記載が存在する。 よって、上記特定事項は、発明の詳細な説明に記載したものである。また、上記段落００５１の記載は、当業者が請求項１の上記特定事項を実施することができる程度に明確かつ十分に記載されているものである。 （エ）特許異議申立理由について 請求項１の「スイッチ回路」の接続先をサポート要件違反及び明確性要件違反とする特許異議申立理由については、本件訂正により当該接続先が「垂直ブロック相互接続」から構成Ｇ２の「垂直列相互接続」へと訂正されたことで、本件明細書の段落００５０の「垂直列相互接続４０Ｃは、各列のピクセルのソースフォロワトランジスタ３４とピクセル電力供給電圧Ｖａａ_ｐｉｘを提供する端子６１などの共通の電圧供給端子との間に結合されてもよい。制御回路４４は、各垂直列相互接続４０Ｃと当該列のソースフォロワトランジスタ３４との間に結合されたスイッチ６０を含んでもよい。」との記載に対応するものとなり、サポート要件及び明確性要件を満たすものとなった。 （オ）請求項１についてのまとめ 上記（ア）～（エ）に加え、請求項１における上記（ア）～（エ）以外の記載、及び、当該記載に関連する発明の詳細な説明の記載においても、サポート要件、明確性要件、実施可能要件を満たさない理由は存在しない。 よって、請求項１の記載及び請求項１に関連する発明の詳細な説明の記載は、特許法第３６条第６項第１号及び第２号、並びに同条第４項第１号の要件を満たしている。 ６．２　請求項２～８について （ア）特許異議申立理由について 請求項４の「前記複数のピクセルブロックの各々のピクセルブロックは、第一の数のピクセル列および第二の数のピクセル行からなる複数のイメージセンサピクセルを含み、前記第一の数は前記第二の数よりも大きい」との記載をサポート要件違反及び実施可能要件違反とする特許異議申立理由については、図２の４列×３行のピクセルブロックの記載からサポート要件及び実施可能要件を満たしているといえる。 また、請求項７の「前記複数の垂直列相互接続」の「前記」が指すものを明確性違反とする特許異議申立理由については、本件訂正により請求項１の構成Ｅ１及び構成Ｇ２に「複数の垂直列相互接続」が特定されたことで明確性要件を満たすものとなった。 （イ）請求項２～８についてのまとめ 上記（ア）に加え、請求項４及び７における上記（ア）以外の記載、及び、当該記載に関連する発明の詳細な説明の記載においても、サポート要件、明確性要件、実施可能要件を満たさない理由は存在しない。 また、請求項３、５、６、８の記載、及び、当該記載に関連する発明の詳細な説明の記載においても、サポート要件、明確性要件、実施可能要件を満たさない理由は存在しない。 よって、請求項２～８の記載及び請求項２～８に関連する発明の詳細な説明の記載は、特許法第３６条第６項第１号及び第２号、並びに同条第４項第１号の要件を満たしている。 ６．３　請求項１４について （ア）「複数のイメージセンサピクセル」について 請求項１４は、請求項１と同じ構成Ｄ１、構成Ｄ２及び構成Ｅ２の記載を含むものである。 よって、請求項１４の「複数のイメージセンサピクセル」の記載に係る構成は、上記６．１（ア）と同様の理由により明確である。 （イ）「垂直列相互接続」、「制御回路」について 請求項１４に記載の「垂直列相互接続」は、構成Ｇ２aの記載において「前記ピクセル列の各々」が結合されることが特定され、構成Ｇ２bの記載において「前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され」ることが特定されている。 当該特定事項は、本件明細書の段落００５０に「垂直列相互接続４０Ｃは、各列のピクセルのソースフォロワトランジスタ３４とピクセル電力供給電圧Ｖａａ_ｐｉｘを提供する端子６１などの共通の電圧供給端子との間に結合されてもよい。制御回路４４は、各垂直列相互接続４０Ｃと当該列のソースフォロワトランジスタ３４との間に結合されたスイッチ６０を含んでもよい。」との対応する記載が存在する。 よって、上記特定事項は、発明の詳細な説明に記載したものである。また、上記段落００５０の記載は、当業者が請求項１４の上記特定事項を実施することができる程度に明確かつ十分に記載されているものである。 （ウ）「各ピクセルから信号が読み出される」ことについて 請求項１４には、「各ピクセルから信号が読み出される」ことについて、構成Ｊの記載に「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」ことが記載されている。 また、構成Ｇ２a及び構成Ｇ２bの記載において、「前記ピクセル列の各々は、」「前記複数の垂直列相互接続の各々」を介して「前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され」ていることが記載されている。 以上の構成において、マトリクス状に配列されたイメージセンサにおける一般的な読み出し技術を考慮すれば、前記ピクセル電力供給端子に接続された前記複数のスイッチ回路の各々を閉じることをトリガとして、当該ピクセル行の各ピクセルから信号が読み出されることは、当業者に当然に把握される事項である。 そして、以上の各ピクセルから信号が読み出されることに係る構成は、本件明細書の段落００５１の「イメージングシステム１０の読み出し動作の間、行選択信号ＲＳは、（例えば、垂直行相互接続によって）ある行のピクセルに提供されてもよい。行選択信号ＲＳは、当該行のピクセルへと提供される間、スイッチ６０のうちの一つは、当該列のピクセルのソースフォロワトランジスタ３４に対して、電力供給電圧Ｖａａ＿ｐｉｘを提供するために閉じられてもよい。電力を供給されたソースフォロワトランジスタ３４のゲートに結合されたピクセル格納領域に格納されたイメージデータ電荷は、イメージデータ信号（例えば、Ｖｏｕｔ）へと変換され、ブロック相互接続４０Ｂなどの垂直読み出し相互接続へと提供されてもよい。」との対応する記載が存在する。 よって、上記各ピクセルから信号が読み出されることに係る構成は、発明の詳細な説明に記載したものである。また、上記段落００５１の記載は、当業者が請求項１の上記特定事項を実施することができる程度に明確かつ十分に記載されているものである。 （エ）請求項１４についてのまとめ 上記（ア）～（ウ）に加え、請求項１４における上記（ア）～（ウ）以外の記載、及び、当該記載に関連する発明の詳細な説明の記載においても、サポート要件、明確性要件、実施可能要件を満たさない理由は存在しない。 よって、請求項１４の記載及び請求項１４に関連する発明の詳細な説明の記載は、特許法第３６条第６項第１号及び第２号、並びに同条第４項第１号の要件を満たしている。 ６．４　請求項１５～１７、１９について 請求項１４を引用する請求項１５～１７、１９の記載、及び、当該記載に関連する発明の詳細な説明の記載においても、サポート要件、明確性要件、実施可能要件を満たさない理由は存在しない。 よって、請求項１５～１７、１９の記載及び請求項１５～１７、１９に関連する発明の詳細な説明の記載は、特許法第３６条第６項第１号及び第２号、並びに同条第４項第１号の要件を満たしている。 ６．５　小括 以上のとおり、請求項１～８、１４～１７、１９の記載及び請求項１～８、１４～１７、１９に関連する発明の詳細な説明の記載は、特許法第３６条第６項第１号及び第２号、並びに同条第４項第１号の要件を満たしている。 ７　取消理由（決定の予告）において採用しなかった特許異議申立理由について ７．１　甲第１号証を主引用例とした場合の新規性、進歩性について ７．１．１　本件特許発明１について （１）対比 本件特許発明１の構成Ａ～構成Ｈを甲１発明の構成１ａ～構成１ｇと対比する。 （ア）構成Ａについて 構成１ａの「半導体材料からなる基板５１１」は、構成Ａの「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明１と甲１発明とは、構成Ａを備える点で一致する。 （イ）構成Ｂについて 構成１ａの、基板５１１における光センサ５０２が形成された面は、構成Ｂの「第一表面」に相当する。そして、前記光センサ５０２は、構成１ｃのＮ×Ｍ配列であるから、構成Ｂの「前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイ」に相当する。 よって、本件特許発明１と甲１発明とは、構成Ｂを備える点で一致する。 （ウ）構成Ｃ、構成Ｆについて 構成１ｂの「基板５１１の底面」は、構成Ｃの「第二表面」に相当し、構成１ｂの「基板５１１の底面上の導電性点５１３」、及び、構成１ａの基板５１１と基板５０３とを電気的に接続する「導電性バンプ５１２」は、構成Ｃの「第二表面を通って伸長する複数の垂直導電性相互接続」に相当する。 そして、構成１ｂにおいて導電性点５１３が光センサと接続され、構成１ｆにおいて導電性バンプ５１２がディジタルアナログ変換器と接続され、構成１ｅにおいて導電性バンプ５１２がリセットトランジスタ５３０を通してＶＣＣに接続されているから、構成１ｆの「受信された信号をディジタル画素充電信号に変換するディジタルアナログ変換器」、「ＶＣＣ」及び「リセットトランジスタ５３０」は、構成Ｃの「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」、及び、構成Ｆの「アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」た「制御回路」に相当する。 以上から、本件特許発明１と甲１発明とは、構成Ｃ及び構成Ｆを備える点で一致する。 （エ）構成Ｄについて 構成１ｃの、Ｎ×Ｍ配列の光センサ５０２がクラスタ５２０にグループ化された「２×２配列の光センサ」は、構成Ｄ１の、「前記イメージセンサピクセルのアレイ」に含まれる「ピクセル行およびピクセル列に配置された複数のイメージセンサピクセル」に相当する。 また、構成１ｃの、Ｎ×Ｍ配列の光センサ５０２からのグループ化により各々が「２×２配列の光センサ」を有する複数の「クラスタ５２０」は、構成Ｄ２の「複数のイメージセンサピクセルによって」「各々を構成し」た「複数のピクセルブロック」、及び、構成Ｄ３の、各々が「複数のピクセル列および複数のピクセル行を含」む「複数のピクセルブロック」に相当する。 以上から、本件特許発明１と甲１発明とは、構成Ｄを備える点で一致する。 （オ）構成Ｅ２、構成Ｇ１について 上記（ウ）のとおり、「導電性点５１３」及び「導電性バンプ５１２」は、「垂直導電性相互接続」に相当する。 そして、構成１ｄの「導電性点５１３」は、クラスタ５２０内の各光センサが共有して接続されており、前記「クラスタ５２０」が「ピクセルブロック」に相当することは、上記（エ）のとおりであるから、「導電性点５１３」及び「導電性バンプ５１２」は、構成Ｅ２の「垂直ブロック相互接続」に相当する。 また、上記（ウ）のとおり、「導電性バンプ５１２」は、「受信された信号をディジタル画素充電信号に変換するディジタルアナログ変換器」と接続されているから、甲１発明は、構成Ｇ１の「前記複数の垂直ブロック相互接続の各々は、アナログデジタル変換回路に結合され」との構成を備えているといえる。 以上から、本件特許発明１と甲１発明とは、構成Ｅ２及び構成Ｇ１を備える点で一致する。 （カ）構成Ｇ２について 上記（ウ）のとおり構成Ｆの「前記ピクセル電力供給端子に結合された複数のスイッチ回路」に相当する構成１ｉの「リセットトランジスタ５３０」は、上記（ウ）、（オ）のとおり、クラスタ５２０内の各光センサが共有して接続されている導電性点５１３に、導電性バンプ５１２を介して接続されており、当該導電性点５１３の各々は光センサの列の各々とは接続されていない。 また、光センサ５０２への他の接続として、構成１ｇのグランドに接続されるバンプ５１５に係る接続が存在するが、当該接続は各々が光センサの列の各々と接続されるものではない。 よって、前記複数の垂直導電性相互接続について、本件特許発明１は、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している複数の垂直列相互接続を含むものであるのに対し、甲１発明は、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している複数の垂直列相互接続を含むものではない点で、両者は相違する。 （キ）構成Ｅ１について 上記（オ）及び（カ）のとおり、甲１発明は、構成Ｇ１の「複数の垂直ブロック相互接続」に係る構成を有し、構成Ｇ２の「複数の垂直列相互接続」に係る構成を有していない。 よって、前記複数の垂直導電性相互接続について、本件特許発明１と甲１発明とは、複数の垂直ブロック相互接続を含む点で一致し、本件特許発明１は複数の垂直列相互接続を含むのに対し、甲１発明は複数の垂直列相互接続を含まない点で相違する。 （コ）構成Ｈについて 構成１ａの「ディジタル画像装置５００」は、光センサ５０２が形成された基板５１１と画素支持回路５０１が形成された基板５０３とが、構成ｂにおいて上下に接続された構造を備えるから、構成Ｈの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明１と甲１発明とは、構成Ｈを備える点で一致する。 （２）一致点、相違点 以上のことから、本件特許発明１と甲１発明との一致点及び相違点は、次のとおりである。 〔一致点〕 （Ａ）互いに反対側の第一表面および第二表面を有する半導体基板と、 （Ｂ）前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 （Ｃ）前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 （Ｄ）（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３）前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 （Ｅ）（Ｅ１’）前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み、（Ｅ２）前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 （Ｆ）前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 （Ｇ）（Ｇ１）前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合される、 ことを特徴とする、 （Ｈ）スタックトチップイメージセンサ。 〔相違点〕 前記複数の垂直導電性相互接続について、本件特許発明１は、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している複数の垂直列相互接続を含むものであるのに対し、甲１発明は、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している複数の垂直列相互接続を含むものではない点。 （３）当審の判断 （３－１）新規性について 上記（２）のとおり本件特許発明１と甲１発明とは実質的な相違点を有するから、本件特許発明は、甲第１号証に記載された発明であるとはいえない。 （３－２）進歩性について 甲１発明において、「導電性点５１３」及び「導電性バンプ５１２」は、構成Ｅ２の「垂直ブロック相互接続」に相当するから、その他の接続について、「垂直列相互接続」に相当する各々が光センサの列の各々と接続されるものとすることが容易想到であるか以下に検討する。 光センサ５０２への上記その他の接続として、構成１ｇのグランドに接続されるバンプ５１５に係る接続が存在する。しかしながら、グランドは単に接地電圧を供給するものであって、接続する画素の列の間でグランドの機能に差異が存在しないことは、当業者に明らかな事項であるから、上記バンプ５１５に係る接続を、各々が光センサの列の各々と接続されるものとする動機が存在しないことは明らかである。また、甲第２号証～甲第１２号証には、前記動機について記載も示唆もされていない。 よって、本件特許発明１は、当業者であっても、甲第１号証に記載された発明及び甲第２号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．１．２　本件特許発明２～本件特許発明８について 本件特許発明２～本件特許発明８は、本件特許発明１を引用するものであって、本件特許発明１からさらに限定を加えるものであるから、本件特許発明２、本件特許発明３、本件特許発明５、本件特許発明８は、本件特許発明１と同じ理由により、甲第１号証に記載された発明であるとはいえないものであり、また、本件特許発明２～本件特許発明８は、本件特許発明１と同じ理由により、当業者であっても、甲第１号証に記載された発明及び甲第２号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．１．３　本件特許発明１４について 本件特許発明１４は、本件特許発明１と甲１発明との相違点に係る構成Ｅ１を備えるとともに、同じく前記相違点に係る構成Ｇ２よりも限定された構成である構成Ｇ２a及び構成Ｇ２bを備えるから、本件特許発明１と同様に、甲１発明との間に、少なくとも、上記７．１．１（２）の相違点が存在する。 そして、上記７．１．１（３）（３－２）のとおり、　本件特許発明１は、当業者であっても、甲第１号証に記載された発明及び甲第２号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえないから、本件特許発明１４も、本件特許発明１と同じ理由により、当業者であっても、甲第１号証に記載された発明及び甲第２号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．１．４　本件特許発明１５～本件特許発明１７、本件特許発明１９について 本件特許発明１５～本件特許発明１７、本件特許発明１９は、本件特許発明１４を引用するものであって、本件特許発明１４からさらに限定を加えるものであるから、本件特許発明１６、本件特許発明１７、本件特許発明１９は、本件特許発明１４と同じ理由により、甲第１号証に記載された発明であるとはいえないものであり、また、本件特許発明１５～本件特許発明１７、本件特許発明１９は、本件特許発明１４と同じ理由により、当業者であっても、甲第１号証に記載された発明及び甲第２号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．２　甲第２号証を主引用例とした場合の新規性、進歩性について ７．２．１　本件特許発明１について （１）対比 本件特許発明１の構成Ａ～構成Ｈを甲２発明の構成２ａ～構成２ｋと対比する。 （ア）構成Ａについて 構成２ｆの「第２基板」は、「エピタキシャル工程を通じて形成された単結晶シリコンで形成する基板」であるから、構成Ａの「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明１と甲２発明とは、構成Ａを備える点で一致する。 （イ）構成Ｂについて 前記第２基板は、構成２ｃの「フォトダイオードＰＤ」が位置するとともに、構成２ｅの「第１基板と接していない側の面において、マイクロレンズ及びカラーフィルターが設けられ」ているから、第２基板における第１基板と接していない側の面を通ってイメージ光を受信するように構成されており、当該「第１基板と接していない側の面」は構成Ｂの「第一表面」に相当する。 また、構成２ｃの第２基板における「アクティブピクセルセンサを形成するフォトダイオードＰＤ」は、構成２ｂの「アクティブピクセルセンサアレイ」を構成するものであり、当該フォトダイオードＰＤのアレイは、構成Ｂの「イメージセンサピクセルのアレイ」をに相当する。 よって、本件特許発明１と甲２発明とは、構成Ｂを備える点で一致する。 （ウ）構成Ｃ、構成Ｆについて 構成２ｋの「コンタクトプラグ」は、構成Ｃの「垂直導電性相互接続」に相当する。 構成２ｃ、構成２ｉ、構成２ｊ、構成２ｋにおいて、第１基板におけるリセットトランジスタＲＸは、第２基板における伝送トランジスタＴＸと接続されたフローティング拡散領域ＦＤと、コンタクトプラグを通じて、接続されているから、構成Ｃの「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」に相当する。 また、前記「リセットトランジスタＲＸ」は、フローティング拡散領域ＦＤと接続されて、「電源電圧ＶＣＣをフローティング拡散領域ＦＤに伝達してフローティング拡散領域ＦＤをリセットするものであるから、「電源電圧ＶＣＣ」及び「リセットトランジスタＲＸ」は、構成Ｆの「ピクセル電力供給端子」及び「前記ピクセル電力供給端子に結合された複数のスイッチ回路」に相当する。 他方、構成２ｄの「アナログデジタルコンバータ」は、構成Ｆの「アナログデジタル変換回路」に対応するものであるが、構成Ｃの「垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された」構成を備えていることは特定されていない。 以上から、本件特許発明１と甲２発明とは、「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」を備え、「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」る点で共通する。しかしながら、「前記制御回路」すなわち「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」について、本件特許発明は「アナログデジタル変換回路」を含むのに対し、甲２発明は「アナログデジタル変換回路」を含むことが特定されていない点で、相違する。 （エ）構成Ｄ１について 構成２ｇ及び構成２ｈの「４共有ピクセル」は４行１列に配置されている。 よって、本件特許発明１と甲２発明とは、構成Ｄ１を備える点で一致する。 （オ）構成Ｄ２について 構成２ｇ及び構成２ｈの４行１列に配置された「４共有ピクセル」は、「前記複数のイメージセンサピクセルによって」「各々を構成し」たものである「ピクセルブロック」に相当する。 よって、本件特許発明１と甲２発明とは、構成Ｄ２を備える点で一致する。 （カ）構成Ｄ３について 前記ピクセルブロックについて、本件特許発明１と甲２発明とは、「ピクセル列および複数のピクセル行を含」むものである点で共通する。 しかしながら、前記ピクセルブロックのピクセル列について、本件特許発明１は複数列であるのに対し、甲２発明は１列である点で相違する。 （キ）構成Ｇ２について 構成２ｇ及び構成２ｈにおいて、１列に配置された４共有ピクセルにおける４つのフォトダイオードが共通のフローティング拡散領域ＦＤと接続されて読み取り素子を共有するとともに、構成２ｊ及び構成２ｋにおいて、フローティング拡散領域ＦＤが第１基板におけるリセットトランジスタＲＸとコンタクトプラグを通じて接続される構成を備える。ここで、上記（ウ）のとおり、前記「リセットトランジスタＲＸ」は「スイッチ回路」に相当する。 よって、上記構成における「コンタクトプラグ」は、構成Ｅ２の「前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」「垂直列相互接続」に相当する。 以上から、本件特許発明１と甲２発明とは、構成Ｇ２を備える点で一致する。 （ク）構成Ｇ１、構成Ｅ２について 上記（ウ）のとおり、甲２発明は、「アナログデジタルコンバータ」が「アクティブピクセルセンサアレイ」に接続されることが特定されていないから、甲２発明は、構成Ｇ１の「各々が前記アナログデジタル変換回路に結合」される「垂直ブロック相互接続」を備えていない。 よって、本件特許発明１は、「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えるのに対し、甲２発明は、「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えていない点で相違する。 （ケ）構成Ｅ１について 上記（キ）及び（ク）のとおり、甲２発明は、構成Ｇ２の「複数の垂直列相互接続」に係る構成を有し、構成Ｇ１の「複数の垂直ブロック相互接続」に係る構成を有していない。 よって、本件特許発明１と甲２発明とは、「前記複数の垂直導電性相互接続」は「複数の垂直列相互接続」を含む点で共通する。 しかしながら、前記複数の垂直導電性相互接続について、本件特許発明１は複数の垂直ブロック相互接続を含むのに対し、甲１発明は複数の垂直ブロック相互接続を含まない点で相違する。 （コ）構成Ｈについて 構成２ａの「イメージセンサ」は、構成２ｃの第１及び第２基板が相互にボンディングされる構成を備えるから、構成Ｈの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明１と甲２発明とは、構成Ｈを備える点で一致する。 （２）一致点、相違点 以上のことから、本件特許発明１と甲２発明との一致点及び相違点は、次のとおりである。 〔一致点〕 （Ａ）互いに反対側の第一表面および第二表面を有する半導体基板と、 （Ｂ）前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 （Ｃ）前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 （Ｄ）（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３’）前記複数のピクセルブロックの各々はピクセル列および複数のピクセル行を含み、 （Ｅ’）（Ｅ１’）前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、 （Ｆ’）前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 （Ｇ）（Ｇ２）前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、 ことを特徴とする、 （Ｈ）スタックトチップイメージセンサ。 〔相違点１〕 「前記制御回路」すなわち「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」について、本件特許発明は「アナログデジタル変換回路」を含むのに対し、甲２発明は「アナログデジタル変換回路」を含むことが特定されていない点。 〔相違点２〕 ピクセルブロックのピクセル列について、本件特許発明１は複数列であるのに対し、甲２発明は１列である点。 〔相違点３〕 前記複数の垂直導電性相互接続について、本件特許発明１は複数の垂直ブロック相互接続を含むのに対し、甲１発明は複数の垂直ブロック相互接続を含まない点。 また、本件特許発明１は、「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えるのに対し、甲２発明は、「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えていない点。 （３）当審の判断 （３－１）新規性について 上記（２）のとおり本件特許発明１と甲２発明とは実質的な相違点を有するから、本件特許発明は、甲第２号証に記載された発明であるとはいえない。 （３－２）進歩性について 上記相違点のうち、まず相違点２について検討する。 出力が共通化された複数のピクセルの配置として、複数行及び複数列のものは、甲１発明の構成１ｃや甲３発明の構成３ｄのように、周知技術であり、甲２発明における構成２ｇの４共有ピクセルの配置を複数行及び複数列とすること自体は、当業者が容易に着想しうるものといえる。 しかしながら、上記一致点とされていた構成Ｇ２の、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している「複数の垂直列相互接続」に相当するコンタクトプラグは、上記４共有ピクセルの配置を複数列にすると、各々がピクセル列の各々と結合する「複数の垂直列相互接続」の構成とはならない。 さらに、甲１発明の上記４共有ピクセルの配置を複数列にした場合に、コンタクトプラグを、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している「複数の垂直列相互接続」の構成とする動機は存在しない。また、甲第１号証、甲第３号証～甲第１２号証には、前記動機について記載も示唆もされていない。 よって、相違点２に係る本件特許発明１の構成は、当業者が容易に想到しうるものとはいえない。 よって、他の相違点について判断するまでもなく、本件特許発明１は、当業者であっても、甲第２号証に記載された発明及び甲第１号証、甲第３号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．２．２　本件特許発明２～本件特許発明８について 本件特許発明２～本件特許発明８は、本件特許発明１を引用するものであって、本件特許発明１からさらに限定を加えるものであるから、本件特許発明２、本件特許発明３、本件特許発明５、本件特許発明７は、本件特許発明１と同じ理由により、甲第２号証に記載された発明であるとはいえないものであり、また、本件特許発明２～本件特許発明８は、本件特許発明１と同じ理由により、当業者であっても、甲第２号証に記載された発明及び甲第１号証、甲第３号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．３　甲第３号証を主引用例とした場合の進歩性について ７．３．１　本件特許発明１について （１）対比 本件特許発明１の構成Ａ～構成Ｈを甲３発明の構成３ａ～構成３ｋと対比する。 （ア）構成Ａについて 構成３ｃの「センサチップ２」は、半導体チップであるから、構成Ａの「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明１と甲３発明とは、構成Ａを備える点で一致する。 （イ）構成Ｂについて 構成３ｄの「撮像面」は、構成Ｂの「第一表面」に相当する。そして、構成３ｄの、撮像面において「画素」が「マトリックス状に配置」されたものは、「前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイ」に相当する。 よって、本件特許発明１と甲３発明とは、構成Ｂを備える点で一致する。 （ウ）構成Ｃについて 構成３ｅの「撮像面とは逆側の配線層２０側」及び「センサチップ２に形成されたマイクロバンプ３１及びロジックチップ３に形成されたマイクロバンプ３２」は、構成Ｃの「第二表面」及び「垂直導電性相互接続」にそれぞれ相当する。そして、甲３発明は、構成３ｅ、構成３ｆ、構成３ｈ、構成３ｋにおいて、ロジックチップ３のパルス生成ブロック４３と、センサチップ２のリセット制御回路５２及びアナログディジタル変換回路５５とがマイクロバンプ３１、３２によって結合されているから、構成３ｅの「パルス生成ブロック４３」は、構成Ｃの「制御回路」に相当し、本件特許発明１と甲３発明とは、「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、構成要素へと結合された制御回路」を備える点で共通する。 しかしながら、複数の垂直導電性相互接続によって制御回路に結合された構成要素が、本願特許発明は「イメージセンサピクセルのアレイ」であるのに対し、甲３発明は「リセット制御回路５２及びアナログディジタル変換回路５５」（構成３ｇの「画素の周辺回路」）である点で相違する。 （エ）構成Ｄについて 構成３ｄの「複数の画素ブロック６」、及び各画素ブロックの「複数の行及び複数の列の画素」は、構成Ｄの「複数のピクセルブロック」及び「複数のイメージセンサピクセル」にそれぞれ相当する。 よって、「マトリックス状に配置された画素が水平方向及び垂直方向に等分割され、これにより撮像面が複数の行及び複数の列の画素で構成された複数の画素ブロック６に分割されて形成され」た構成を備える構成３ｄは、構成Ｄ１、構成Ｄ２、構成Ｄ３に相当する。 よって、本件特許発明１と甲３発明とは、構成Ｄを備える点で一致する。 （オ）構成Ｅ１について 甲３発明は、構成３ｅの「センサチップ２に形成されたマイクロバンプ３１及びロジックチップ３に形成されたマイクロバンプ３２」により、構成３ｆの画素ブロック６に接続される構成を備えるから、当該構成における「マイクロバンプ３１、３２」は、構成Ｅ２、構成Ｇ１の「垂直ブロック相互接続」に相当する。 他方、甲３発明は、画素の列に接続する構成を備えていない。 よって、本件特許発明１と甲３発明とは、「前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み」との構成を備える点で共通する。 しかしながら、前記複数の垂直導電性相互接続について、本件特許発明１は「複数の垂直列相互接続を含み」との構成を備えているのに対し、甲３発明は「複数の垂直列相互接続を含み」との構成を備えていない点で相違する。 （カ）構成Ｅ２について 甲３発明は、構成３ｅ～構成３ｈ、構成３ｋにおいて、ロジックチップ３のパルス生成ブロック４３と、センサチップ２の各画素ブロック６に属するリセット制御回路５２びアナログディジタル変換回路５５とがマイクロバンプ３１、３２によって結合されているから、本件特許発明１の構成Ｅ２と甲３発明とは、「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における構成要素を、前記第二表面を通って前記制御回路へと結合し」との構成を備えている点で共通する。 しかしながら、前記複数の垂直ブロック相互接続の各々により結合される前記複数のピクセルブロックの各々における構成要素が、本件特許発明１は「複数のイメージセンサピクセル」であるのに対し、甲３発明は「リセット制御回路５２及びアナログディジタル変換回路５５」（構成３ｇの「画素の周辺回路」）である点で相違する。 （キ）構成Ｆについて 上記（ウ）のとおり、構成３ｅの「パルス生成ブロック４３」が構成Ｃの「制御回路」に相当するが、当該「パルス生成ブロック４３」は、構成Ｆの「アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路」とは異なるものである。 よって、本件特許発明１は、「前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆを備えるのに対し、甲３発明は、「前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆを備えていない点で相違する。 （ク）構成Ｇ１について 構成Ｇ１は、構成Ｅ２の「制御回路」を「アナログデジタル変換回路」に特定したものと認められる。 してみると、上記（キ）のとおり、構成Ｃの「制御回路」に相当する構成３ｅの「パルス生成ブロック」は、構成Ｇ１の「アナログデジタル変換回路」とは一致しないから、本件特許発明１は、「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えるのに対し、甲３発明は、「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えていない点で相違する。 （ケ）構成Ｇ２について 上記（オ）のとおり、甲３発明は、画素の列に接続する構成を備えていない。 よって、本件特許発明１は、「前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」との構成Ｇ２を備えるのに対し、甲３発明は、「前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」との構成Ｇ２を備えていない点で相違する。 （コ）構成Ｈについて 構成３ａの「撮像装置に適用される集積回路」は、構成３ｂのセンサチップとロジックチップとの積層体をパッケージングして形成される構成を備えるから、構成Ｈの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明１と甲３発明とは、構成Ｈを備える点で一致する。 （２）一致点、相違点 以上のことから、本件特許発明１と甲３発明との一致点及び相違点は、次のとおりである。 〔一致点〕 （Ａ）互いに反対側の第一表面および第二表面を有する半導体基板と、 （Ｂ）前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 （Ｃ’）前記第二表面を通って伸長する複数の垂直導電性相互接続によって、構成要素ヘと結合された制御回路と、 を含み、 （Ｄ）（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３）前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 （Ｅ）（Ｅ１’）前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み、（Ｅ２’）前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記構成要素を、前記第二表面を通って前記制御回路へと結合している、 ことを特徴とする、 （Ｈ）スタックトチップイメージセンサ。 〔相違点１〕 複数の垂直導電性相互接続によって制御回路に結合された構成要素が、本願特許発明は「イメージセンサピクセルのアレイ」であるのに対し、甲３発明は「リセット制御回路５２及びアナログディジタル変換回路５５」（構成３ｇの「画素の周辺回路」）である点。 また、前記複数の垂直ブロック相互接続の各々により結合される前記複数のピクセルブロックの各々における構成要素が、本件特許発明１は「複数のイメージセンサピクセル」であるのに対し、甲３発明は「リセット制御回路５２及びアナログディジタル変換回路５５」（構成３ｇの「画素の周辺回路」）である点。 〔相違点２〕 複数の垂直導電性相互接続について、本件特許発明１は「複数の垂直列相互接続を含み」との構成を備えているのに対し、甲３発明は「複数の垂直列相互接続を含み」との構成を備えていない点。 また、本件特許発明１は、「前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」との構成Ｇ２を備えるのに対し、甲３発明は、「前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」との構成Ｇ２を備えていない点。 〔相違点３〕 本件特許発明１は、「前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆを備えるのに対し、甲３発明は、「前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆを備えていない点。 〔相違点４〕 本件特許発明１は、「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えるのに対し、甲３発明は、「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えていない点。 （３）当審の判断 （３－１）進歩性について 上記相違点のうち、まず相違点１について検討する。 「複数の垂直ブロック相互接続」について、本件特許発明１の構成Ｅ２及びＧ１は、半導体基板における「複数のピクセルブロックの各々における前記複数のイメージセンサピクセル」と「アナログデジタル変換回路」とを結合するものであるのに対し、甲３発明の構成３ｅ、構成３ｆ、構成３ｈ及び構成３ｋは、「マイクロバンプ３１、３２」がセンサチップ２の各画素ブロック６におけるリセット制御回路５２及びアナログディジタル変換回路５５と、ロジックチップ３におけるパルス生成ブロック４３とを結合するものである。また、甲３発明の構成３ｇ、構成３ｉ、構成３ｊ及び構成３ｋにおいて、各画素ブロック６における各画素１９Ａ、１９Ｂとアナログディジタル変換回路５５との間には、各画素１９Ａ、１９Ｂから信号線に出力される撮像結果を時分割多重化して出力する「水平駆動制御回路５３」及び水平駆動制御回路５３から出力される撮像結果を増幅して出力する「増幅回路５４」が存在する。 イメージセンサの構成要素を分割して上下各基板に配置する際に、当該構成要素を分割する境界を、イメージセンサの機能を損なわない範囲で任意の位置が考慮されうることは、境界位置が相違する甲１発明及び甲２発明や、甲第７号証の段落００６０の記載からして周知技術と認められるから、甲３発明のイメージセンサの構成要素の分割位置を各画素ブロック６における各画素１９Ａ、１９Ｂとアナログディジタル変換回路５５との間に変更すること自体は、当業者が容易に着想しうるものといえる。 しかしながら、甲３発明は、各画素ブロック６における各画素１９Ａ、１９Ｂとアナログディジタル変換回路５５との間に、各画素１９Ａ、１９Ｂから信号線に出力される撮像結果を時分割多重化して出力する「水平駆動制御回路５３」を備えており、当該回路は甲３発明において画素信号を出力するのに不可欠の構成と認められるから、甲３発明において、各画素ブロック６における各画素１９Ａ、１９Ｂとアナログディジタル変換回路５５とを各チップに分割配置してマイクロバンプ３１、３２で結合することは、甲第１号証、甲第２号証、甲第４号証～甲第１２号証の記載を考慮したとしても、当業者が容易に想到しうるものとはいえない。 よって、他の相違点について判断するまでもなく、本件特許発明１は、当業者であっても、甲第３号証に記載された発明及び甲第１号証、甲第２号証、甲第４号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．３．２　本件特許発明２～本件特許発明８について 本件特許発明２～本件特許発明８は、本件特許発明１を引用するものであって、本件特許発明１からさらに限定を加えるものであるから、本件特許発明２～本件特許発明８は、本件特許発明１と同じ理由により、当業者であっても、甲第３号証に記載された発明及び甲第１号証、甲第２号証、甲第４号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．４　甲第４号証を主引用例とした場合の進歩性について ７．４．１　本件特許発明１について （１）対比 本件特許発明１の構成Ａ～構成Ｈを甲４発明の構成４ａ～構成４ｄと対比する。 （ア）構成Ａについて 構成４ａの「センサ基板２０２（第１半導体基板）」は、構成Ａの「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明１と甲４発明とは、構成Ａを備える点で一致する。 （イ）構成Ｂについて 構成４ａの「センサ基板２０２」は、背面側から入射する光がフォトダイオードＰＤに入射されるから、当該「センサ基板２０２の背面」は、構成Ｂの「第一表面」に相当する。そして、構成４ｂの「画素がマトリクス状に配置され」たものは、構成Ｂの「前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイ」に相当する。 よって、本件特許発明１と甲４発明とは、構成Ｂを備える点で一致する。 （ウ）構成Ｃについて 構成４ａの「センサ基板２０２の主面」及び「マイクロバンプ」は、構成Ｃの「第二表面」及び「垂直導電性相互接続」に相当する。そして、構成４ｄのマイクロバンプによって画素と接続された「垂直走査回路ＶＳＣＡＮ」、「水平読み出し回路ＨＲＥＡＤ」及び「電源Ｖｄｄ」は、構成Ｃの「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」に相当する。 よって、本件特許発明１と甲４発明とは、構成Ｃを備える点で一致する。 （エ）構成Ｆについて 構成４ｄの「電源Ｖｄｄ」は、構成Ｆの「ピクセル電力供給端子」に相当する。他方、甲４発明は、構成Ｆの「アナログデジタル変換回路」及び「前記ピクセル電力供給端子に結合された複数のスイッチ回路」に相当する構成を備えていない。 よって、本件特許発明１と甲４発明とは、「前記制御回路は、ピクセル電力供給端子を備え」ている点で共通する。 しかしながら、当該制御回路について、本件特許発明１は「アナログデジタル変換回路」及び「前記ピクセル電力供給端子に結合された複数のスイッチ回路」を備えているのに対し、甲４発明は「アナログデジタル変換回路」及び「前記ピクセル電力供給端子に結合された複数のスイッチ回路」を備えていない点で相違する。 （オ）構成Ｄについて 甲４発明の画素は、複数のブロックからなる構成を備えていないから、構成Ｄの「複数のピクセルブロック」及び複数のピクセルブロックの各々を構成する「複数のイメージセンサピクセル」に相当する構成を備えていない。 よって、本件特許発明１と甲４発明とは、本件特許発明１は「（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３）前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み」との構成Ｄを備えるのに対し、甲４発明は「（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３）前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み」との構成Ｄを備えていない点で相違する。 （カ）構成Ｅ２、Ｇ１について 上記（オ）のとおり、甲４発明の画素は、構成Ｄの「複数のピクセルブロック」及び複数のピクセルブロックの各々を構成する「複数のイメージセンサピクセル」に相当する構成を備えていないから、構成Ｅ２及び構成Ｇ１の「垂直ブロック相互接続」に相当する構成も備えていない。 よって、本件特許発明１と甲４発明とは、本件特許発明１は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えるのに対し、甲４発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えていない点で相違する。 （キ）構成Ｅ１について 構成４ｄの、列毎の画素に接続されたマイクロバンプＭＢ１２等は、構成Ｅ１の「垂直列相互接続」に相当する。他方、上記（カ）のとおり、甲４発明は「垂直ブロック相互接続」に相当する構成を備えていない。 よって、本件特許発明１と甲４発明とは、「前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み」との構成を備える点で共通する。 しかしながら、当該垂直導電性相互接続について、本件特許発明１は「垂直ブロック相互接続」を備えているのに対し、甲４発明は「垂直ブロック相互接続」を備えていない点で相違する。 （ク）構成Ｇ２について 構成４ｄの、列毎の画素に接続されたマイクロバンプＭＢ１２等は、周辺回路基板における水平読み出し回路ＨＲＥＡＤに接続されており、「ピクセル電力供給端子に結合された複数のスイッチ回路」には接続されていない。 よって、本件特許発明１と甲４発明とは、「前記複数の垂直列相互接続の各々は、構成要素の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」点で共通する。 しかしながら、前記垂直列相互接続に結合された構成要素が、本件特許発明１は「ピクセル電力供給端子に結合された複数のスイッチ回路」であるのに対し、甲４発明は「水平読み出し回路ＨＲＥＡＤ」である点で相違する。 （ケ）構成Ｈについて 構成４ａの「固体撮像素子２０１」は、センサ基板２０２の主面と周辺回路基板２０３の主面同士が対向するようにマイクロバンプで接続した構成を備えるから、構成Ｈの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明１と甲４発明とは、構成Ｈを備える点で一致する。 （２）一致点、相違点 以上のことから、本件特許発明１と甲４発明との一致点及び相違点は、次のとおりである。 〔一致点〕 （Ａ）互いに反対側の第一表面および第二表面を有する半導体基板と、 （Ｂ）前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 （Ｃ）前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 （Ｅ’）（Ｅ１’）前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、 （Ｆ’）前記制御回路は、ピクセル電力供給端子を備え、 （Ｇ’）（Ｇ２’）前記複数の垂直列相互接続の各々は、構成要素の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、 ことを特徴とする、 （Ｈ）スタックトチップイメージセンサ。 〔相違点１〕 本件特許発明１は「（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３）前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み」との構成Ｄを備えるのに対し、甲４発明は「（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３）前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み」との構成Ｄを備えていない点。 〔相違点２〕 垂直導電性相互接続について、本件特許発明１は「垂直ブロック相互接続」を備えているのに対し、甲４発明は「垂直ブロック相互接続」を備えていない点。 また、本件特許発明１は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えるのに対し、甲４発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成Ｇ１を備えていない点。 〔相違点３〕 垂直列相互接続に結合された構成要素が、本件特許発明１は「ピクセル電力供給端子に結合された複数のスイッチ回路」であるのに対し、甲４発明は「水平読み出し回路ＨＲＥＡＤ」である点。 （３）当審の判断 （３－１）進歩性について 上記相違点のうち、まず相違点２について検討する。 固体撮像素子において、マトリクス状に配置された複数の画素を複数行及び複数列のブロックに分割して動作させることは、甲１発明及び甲３発明のように周知技術（以下、「周知技術１」という。）であるから、甲４発明におけるマトリクス状に配置された複数の画素を複数行及び複数列のブロックに分割して動作させること自体は、当業者が容易に着想しうるものといえる。また、固体撮像素子において、各画素から出力される信号に対してアナログデジタル変換回路によるアナログデジタル変換を行うことも周知技術（以下、「周知技術２」という。）と認められ、甲４発明における各画素から出力される信号に対してアナログデジタル変換回路によるアナログデジタル変換を行うこと自体は、当業者が容易に着想しうるものといえる。 しかしながら、甲４発明は、各画素とアナログデジタル変換回路との接続関係が特定されておらず、かつ、各画素から出力される信号は列毎に読み出される構成であるから、甲４発明に上記周知技術１を適用することにより、マトリクス状に配置された複数の画素を複数行及び複数列のブロックに分割した構成を採用した場合に、周知技術２を考慮して画素とアナログデジタル変換回路とを結合することを着想し得たとしても、各ブロックの複数行及び複数列の画素とアナログデジタル変換回路とを結合する構成とする動機は存在しない。また、甲第１号証～甲第３号証、甲第５号証～甲第１２号証には、前記動機について記載も示唆もされていない。 よって、相違点２に係る構成Ｅ２及び構成Ｇ１は、当業者が容易に想到しうるものとはいえない。 よって、他の相違点について判断するまでもなく、本件特許発明１は、当業者であっても、甲第４号証に記載された発明、甲第１号証～甲第３号証、甲第５号証～甲第１２号証に記載された技術及び周知技術に基づいて容易に発明をすることができたものとはいえない。 ７．４．２　本件特許発明２～本件特許発明８について 本件特許発明２～本件特許発明８は、本件特許発明１を引用するものであって、本件特許発明１からさらに限定を加えるものであるから、本件特許発明２～本件特許発明８は、本件特許発明１と同じ理由により、当業者であっても、甲第４号証に記載された発明、甲第１号証～甲第３号証、甲第５号証～甲第１２号証に記載された技術及び周知技術に基づいて容易に発明をすることができたものとはいえない。 ７．４．３　本件特許発明１４について 本件特許発明１４は、本件特許発明１と甲４発明との相違点２に係る構成Ｅ１及びＥ２を備えるとともに、同じく前記相違点２に係る構成Ｇ１よりも限定された構成である構成Ｇ１aを備えるから、本件特許発明１と同様に、甲４発明との間に、少なくとも、上記７．４．１（２）の相違点２が存在する。 そして、上記７．４．１（３）（３－１）のとおり、　本件特許発明１は、当業者であっても、甲第４号証に記載された発明、甲第２号証～甲第１２号証に記載された技術及び周知技術に基づいて容易に発明をすることができたものとはいえないから、本件特許発明１４も、本件特許発明１と同じ理由により、当業者であっても、甲第４号証に記載された発明、甲第１号証～甲第３号証、甲第５号証～甲第１２号証に記載された技術及び周知技術に基づいて容易に発明をすることができたものとはいえない。 ７．４．４　本件特許発明１５～本件特許発明１７、本件特許発明１９について 本件特許発明１５～本件特許発明１７、本件特許発明１９は、本件特許発明１４を引用するものであって、本件特許発明１４からさらに限定を加えるものであるから、本件特許発明１５～本件特許発明１７、本件特許発明１９は、本件特許発明１４と同じ理由により、当業者であっても、甲第４号証に記載された発明、甲第１号証～甲第３号証、甲第５号証～甲第１２号証に記載された技術及び周知技術に基づいて容易に発明をすることができたものとはいえない。 ７．５　甲第７号証を主引用例とした場合の新規性、進歩性について ７．５．１　本件特許発明１４について （１）対比 本件特許発明１４の構成Ａ～構成Ｊを甲７発明の構成７ａ～構成７ｉと対比する。 （ア）構成Ａについて 構成７ｇの「第１の半導体層」は、構成Ａの「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明１４と甲７発明とは、構成Ａを備える点で一致する。 （イ）構成Ｂについて 構成７ｇの「第１の半導体層」は、画素アレイ部を備え、構成７ｉの「受光部に対して、配線層とは反対の面から光を照射する構造」を備えているから、前記「配線層とは反対の面」は、構成Ｂの「第一表面」に相当し、前記「画素アレイ部」は、構成Ｂの「前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイ」に相当する。 よって、本件特許発明１４と甲７発明とは、構成Ｂを備える点で一致する。 （ウ）構成Ｃについて 構成７ｇの「貫通ＶＩＡやバンプ」、及び、構成７ｉの第１の半導体層における「配線層」側の面は、構成Ｃの「垂直導電性相互接続」及び「第二表面」に相当する。そして、構成７ｇの貫通ＶＩＡやバンプにより各画素列の垂直信号線ｖｓｌと接続された第２の半導体層における「マルチプレクサ回路１３０Ｃ」は、構成Ｃの「前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路」に相当する。 よって、本件特許発明１４と甲７発明とは、構成Ｃを備える点で一致する。 （エ）構成Ｄについて 構成７ｇの「２次元配列の画素単位」は、構成Ｄ３の「各々は複数のピクセル列および複数のピクセル行を含み」との構成を備えた構成Ｄ２の「ピクセルブロック」に相当する。また、前記２次元配列の画素単位を構成する複数の画素は、構成Ｄの「複数のイメージセンサピクセル」に相当する。 よって、本件特許発明１４と甲７発明とは、構成Ｄを備える点で一致する。 （オ）構成Ｇ２aについて 構成７ｇの「貫通ＶＩＡやバンプ」は、２次元配列の画素単位毎に、各画素列の垂直信号線ｖｓｌと接続されるものであるから、構成Ｇ２aの、各々が前記ピクセル列の各々と結合される「複数の垂直列相互接続」に相当する。 よって、本件特許発明１４と甲７発明とは、構成Ｇ２aを備える点で一致する。 （カ）構成Ｅ２、構成Ｇ１aについて 甲７発明は、２次元配列の画素単位を構成する各画素に接続される「貫通ＶＩＡやバンプ」を備えていないから、構成Ｅ２の「垂直ブロック相互接続」に相当する構成を備えていない。 よって、本件特許発明１４と甲７発明とは、本件特許発明１４は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成Ｇ１aを備えるのに対し、甲７発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成Ｇ１aを備えていない点で相違する。 （キ）構成Ｅ１について 上記（オ）及び（カ）のとおり、甲７発明は、「複数の垂直列相互接続」に相当する構成を備え、「垂直ブロック相互接続」に相当する構成を備えていない。 よって、本件特許発明１４と甲７発明とは、「前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み」との構成を備える点で共通する。 しかしながら、当該垂直導電性相互接続について、本件特許発明１４は「垂直ブロック相互接続」を備えているのに対し、甲７発明は「垂直ブロック相互接続」を備えていない点で相違する。 （ク）構成Ｇ２bについて 構成７ｇの「貫通ＶＩＡやバンプ」は、マルチプレクサ回路１３０Ｃに接続され、当該マルチプレクサ回路１３０Ｃは、構成７ｆのスイッチを備えているが、構成７ｆのスイッチはＡＤ変換回路に接続されるものである。 よって、本件特許発明１４と甲７発明とは、「前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して構成要素に接続され」との構成を備える点で共通する。 しかしながら、前記複数のスイッチ回路の各々を通して接続される構成要素が、本件特許発明１４は「ピクセル電力供給端子」であるのに対し、甲７発明は「ＡＤ変換回路」である点で相違する。 （ケ）構成Ｆa、構成Ｆbについて 上記（ウ）のとおり、甲７発明において構成Ｃの「制御回路」に相当するものは「マルチプレクサ回路１３０Ｃ」である。そして、上記（ク）のとおり、マルチプレクサ回路１３０Ｃは、ＡＤ変換回路に接続されるスイッチであって、構成Ｆa及び構成Ｆbの「ピクセル電力供給端子」、「前記ピクセル電力供給端子に結合された複数のスイッチ回路」及び「複数のアナログデジタル変換回路」に一致するものはない。 よって、本件特許発明１４と甲７発明とは、本件特許発明１４は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Ｆbを備えるのに対し、甲７発明は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Ｆbを備えていない点で相違する。 （コ）構成Ｉ、構成Ｊについて 構成７ｅの各行の画素に接続された「水平画素駆動線ｋ０～ｋ３」は、第１の半導体層において行走査回路１２０Ｃに接続されており、貫通ＶＩＡやバンプにより第２の半導体層と接続される構成を備えていないから、甲７発明は、「垂直内部行相互接続」に相当する構成を備えていない。 よって、本件特許発明１４と甲７発明とは、本件特許発明１４は「（Ｉ１）前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、（Ｉ２）前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、（Ｉ３）前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し」との構成Ｉ及び「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」との構成Ｊを備えるのに対し、甲７発明は「（Ｉ１）前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、（Ｉ２）前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、（Ｉ３）前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し」との構成Ｉ及び「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」との構成Ｊを備えていない点で相違する。 （サ）構成Ｈについて 構成７ａの「ＣＭＯＳイメージセンサンサ１００Ｃ」は、構成７ｇの積層構造(３次元構造)を備えるから、構成Ｈの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明１４と甲７発明とは、構成Ｈを備える点で一致する。 （２）一致点、相違点 以上のことから、本件特許発明１４と甲７発明との一致点及び相違点は、次のとおりである。 〔一致点〕 （Ａ）互いに反対側の第一表面および第二表面を有する半導体基板と、 （Ｂ）前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイと、 （Ｃ）前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 （Ｄ）（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３）前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 （Ｅ）（Ｅ１’）前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、（Ｇ２a）前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され、 （Ｇ２b’）前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して構成要素に接続される （Ｈ）スタックトチップイメージセンサ。 〔相違点１〕 垂直導電性相互接続について、本件特許発明１４は「垂直ブロック相互接続」を備えているのに対し、甲７発明は「垂直ブロック相互接続」を備えていない点。 また、本件特許発明１４は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成Ｇ１aを備えるのに対し、甲７発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成Ｇ１aを備えていない点。 〔相違点２〕 前記複数のスイッチ回路の各々を通して接続される構成要素が、本件特許発明１４は「ピクセル電力供給端子」であるのに対し、甲７発明は「ＡＤ変換回路」である点。 〔相違点３〕 本件特許発明１４は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Ｆbを備えるのに対し、甲７発明は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Ｆbを備えていない点。 〔相違点４〕 本件特許発明１４は「（Ｉ１）前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、（Ｉ２）前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、（Ｉ３）前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し」との構成Ｉ及び「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」との構成Ｊを備えるのに対し、甲７発明は「（Ｉ１）前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、（Ｉ２）前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、（Ｉ３）前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し」との構成Ｉ及び「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」との構成Ｊを備えていない点。 （３）当審の判断 （３－１）新規性について 上記（２）のとおり本件特許発明１４と甲７発明とは実質的な相違点を有するから、本件特許発明１４は、甲第７号証に記載された発明であるとはいえない。 （３－２）進歩性について 上記相違点のうち、まず相違点２について検討する。 第１に、甲７発明の、マルチプレクサ回路１３０Ｃを通してＡＤ変換回路１４０Ｃに接続される「貫通ＶＩＡやバンプ」の接続関係を変更することについて検討する。 本件特許発明１４の「垂直列相互接続」に相当する甲７発明の「貫通ＶＩＡやバンプ」は、マルチプレクサ回路１３０Ｃを通してＡＤ変換回路１４０Ｃに接続されるものであるところ、当該接続関係にある「貫通ＶＩＡやバンプ」を前記ＡＤ変換回路とは機能が全く異なる「ピクセル電力供給端子」に複数のスイッチ回路を通して接続することは、甲第１号証～甲第６号証、甲第８号証～甲第１２号証の記載を考慮しても、当業者が容易に想到しうるものとはいえない。 第２に、本件特許発明１４の「垂直列相互接続」に相当する接続を新たに設けることについて検討する。 甲４発明の構成４ｄには、「センサ基板２０２における全ての画素の増幅トランジスタＱＡがマイクロバンプＭＢ４を介して周辺回路基板２０３における電源Ｖｄｄに接続される」との構成が備わっており、かつ、画素に対して電力を供給するための電源が備わっていることは当業者に明らかな事項であるから、甲７発明の画素に電力を供給するための電源に係る構成として、上記甲４発明の構成を採用すること自体は、当業者が容易に着想しうるものといえる。 しかしながら、甲７発明は、画素に供給する電力を画素列毎に区別することや切り替えることについて何ら特定されていないから、甲７発明に甲４発明の構成を適用して、電源と画素とを接続する「貫通ＶＩＡやバンプ」を新たに設けた際に、本件特許発明１４の「垂直列相互接続」が備える、各々が複数の垂直列相互接続と結合される構成やスイッチ回路を通して接続される構成は、甲第１号証～甲第３号証、甲第５号証、甲第６号証、甲第８号証～甲第１２号証の記載を考慮しても、当業者が容易に想到しうるものとはいえない。 よって、他の相違点について判断するまでもなく、本件特許発明１４は、当業者であっても、甲第７号証に記載された発明及び甲第１号証～甲第６号証、甲第８号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．５．２　本件特許発明１５、本件特許発明１６、本件特許発明１９について 本件特許発明１５、本件特許発明１６、本件特許発明１９は、本件特許発明１４を引用するものであって、本件特許発明１４からさらに限定を加えるものであるから、本件特許発明１５、本件特許発明１６、本件特許発明１９は、本件特許発明１４と同じ理由により、甲第７号証に記載された発明であるとはいえないものであり、また、当業者であっても、甲第７号証に記載された発明及び甲第１号証～甲第６号証、甲第８号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．６　甲第８号証を主引用例とした場合の進歩性について ７．６．１　本件特許発明１４について （１）対比 本件特許発明１４の構成Ａ～構成Ｊを甲８発明の構成８ａ～構成８ｇと対比する。 （ア）構成Ａについて 構成８ｄの「第１のチップ４２」は半導体基板を含んで構成されるから、「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明１４と甲８発明とは、構成Ａを備える点で一致する。 （イ）構成Ｂについて 構成８ａの「第１のチップ４２」における「光入射側」の表面は、構成Ｂの「第一表面」に相当する。そして前記「第１のチップ４２」は、構成８ａの「複数の画素４が形成され」、構成８ｂの「２次元アレイ状に規則的に複数配列された画素４により画素部５が構成され」ているから、当該「画素部５」は、構成Ｂの「前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイ」に相当する。 よって、本件特許発明１４と甲８発明とは、構成Ｂを備える点で一致する。 （ウ）構成Ｃについて 構成８ａの「第１のチップ４２」における「反光入射側」の表面は構成Ｃの「第二表面」に相当する。そして、構成８ｅ～構成８ｇの「第２のチップ４３」における「画素駆動回路１１」及び「カラム信号処理回路６」は、「第１のチップ４２」における「画素４」に接続されているから、当該接続手段は、「前記第二表面を通って伸びる複数の垂直導電性相互接続」に相当し、「画素駆動回路４０」及び「カラム信号処理回路６」は、「前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路」に相当する。 よって、本件特許発明１４と甲８発明とは、構成Ｃを備える点で一致する。 （エ）構成Ｄについて 構成８ｂの、２次元アレイ状に規則的に複数配列された画素４により構成された画素部５は、構成８ｆにおいて各画素駆動回路４０が複数列分の画素４に接続され、構成８ｃ及び構成８ｇおいて画素から出力される信号を信号処理するカラム信号処理回路６が垂直信号線１３を介して各列の画素４に接続されるから、当該一連の単位である前記複数列及び全行で構成される画素は、構成Ｄの「複数のピクセル列および複数のピクセル行を含」む「複数のピクセルブロックの各々を構成」する「複数のイメージセンサピクセル」に相当する。 よって、本件特許発明１と甲８発明とは、構成Ｄを備える点で一致する。 （オ）構成Ｇ２aについて 構成８ｇの、「第１のチップ４２における各列の画素４に接続された垂直信号線１３」と「第２のチップ４３に形成されたカラム信号処理回路６」との間を電気的に接続する手段は、構成Ｇ２aの各々がピクセル列の各々に結合された「複数の垂直列相互接続」に相当する。 よって、本件特許発明１と甲８発明とは、構成Ｇ２aを備える点で一致する。 （カ）構成Ｅ２、構成Ｇ１aについて 甲８発明は、上記（エ）におけるピクセルブロックに対応する「複数列及び全行で構成される画素４」に対して第２のチップ４３から接続される手段を備えていないから、構成Ｅ２の「垂直ブロック相互接続」に相当する構成を備えていない。 よって、本件特許発明１４と甲８発明とは、本件特許発明１４は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成Ｇ１aを備えるのに対し、甲８発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成Ｇ１aを備えていない点で相違する。 （キ）構成Ｅ１について 上記（オ）及び（カ）のとおり、甲８発明は、「複数の垂直列相互接続」に相当する構成を備え、「垂直ブロック相互接続」に相当する構成を備えていない。 よって、本件特許発明１４と甲８発明とは、「前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み」との構成を備える点で共通する。 しかしながら、当該垂直導電性相互接続について、本件特許発明１４は「垂直ブロック相互接続」を備えているのに対し、甲８発明は「垂直ブロック相互接続」を備えていない点で相違する。 （ク）構成Ｇ２bについて 構成８ｇの「電気的に接続する手段」は、カラム信号処理回路６に接続されており、本件特許発明１４と甲８発明とは、「前記複数の垂直列相互接続の各々は、構成要素に接続され」との構成を備える点で共通する。 しかしながら、前記複数の垂直列相互接続の各々が接続される構成要素が、本件特許発明１４は「複数のスイッチ回路の各々を通し」た「ピクセル電力供給端子」であるのに対し、甲８発明は「カラム信号処理回路６」である点で相違する。 （ケ）構成Ｆa、構成Ｆbについて 上記（ウ）のとおり、甲８発明において構成Ｃの「制御回路」に相当するものは「画素駆動回路４０」及び「カラム信号処理回路６」であって、構成Ｆa及び構成Ｆbの「ピクセル電力供給端子」、「前記ピクセル電力供給端子に結合された複数のスイッチ回路」及び「複数のアナログデジタル変換回路」は含まれていない。 よって、本件特許発明１４と甲８発明とは、本件特許発明１４は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Ｆbを備えるのに対し、甲８発明は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Ｆbを備えていない点で相違する。 （コ）構成Ｉ１～構成Ｉ３について 甲８発明は、上記（エ）におけるピクセルブロックに対応する「複数列及び全行で構成される画素４」において、構成８ｆの、前記複数列分の画素４に、前記第２のチップ４２における１つの画素駆動回路４０が接続部１２によって接続される構成を有するから、前記「接続部１２」は、各々が「関連付けられたピクセルブロック」における「前記ピクセル行の各々に結合され」る「複数の垂直内部行相互接続」に相当する。 よって、本件特許発明１４と甲８発明とは、構成Ｉ１及び構成Ｉ３を備える点で一致する。 また、本件特許発明１４と甲８発明とは、「前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロック」における「前記ピクセル行の各々に結合され」との構成を備える点で共通する。 しかしながら、前記関連付けられたピクセルブロックにおける前記ピクセル行の各々に結合される構成が、本件特許発明１は、関連付けられたピクセルブロックの端部に沿ってなされるものであるのに対し、甲８発明は、結合される構成が特定されていない点で相違する。 （サ）構成Ｊについて 構成８ｆの「選択パルスφＳＥＬ」は、構成Ｊの「行選択信号」に相当する。そして、画素回路において、選択トランジスタが画素信号を出力するものであることは、当業者に明らかな事項であるから、構成８ｆの、画素駆動回路から複数列分の各画素の選択トランジスタのゲート電極に選択パルスを供給することは、「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、」「当該ピクセル行の各ピクセルから信号が読み出される」ことに相当するといえる。 他方、構成８ｃ、構成８ｇにおいて、画素から出力される信号は、画素の列毎にカラム信号処理回路に接続されている。当該接続の手段が「垂直列相互接続」に相当することは、上記（オ）のとおりである。 よって、本件特許発明１と甲８発明とは、「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直導電性相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」ものである点で共通する。 しかしながら、ピクセル行の各ピクセルから信号が読み出される垂直導電性相互接続が、本件特許発明は「垂直ブロック相互接続」であるのに対し、甲８発明は「垂直列相互接続」に相当する接続である点で相違する。 （シ）構成Ｈについて 構成８ａの「固体撮像装置１」は、第１のチップ４２と、第１のチップ４２の下層に積層された第２のチップ４３とを有して構成されるから、構成Ｈの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明１と甲８発明とは、構成Ｈを備える点で一致する。 （２）一致点、相違点 以上のことから、本件特許発明１４と甲８発明との一致点及び相違点は、次のとおりである。 〔一致点〕 （Ａ）互いに反対側の第一表面および第二表面を有する半導体基板と、 （Ｂ）前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイと、 （Ｃ）前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 （Ｄ）（Ｄ１）前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、（Ｄ２）かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、（Ｄ３）前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 （Ｅ）（Ｅ１’）前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、（Ｇ２a）前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され、 （Ｇ２b）前記複数の垂直列相互接続の各々は、構成要素に接続され、 （Ｉ）（Ｉ１）前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、（Ｉ２’）前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックにおける前記ピクセル行の各々に結合され、（Ｉ３）前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し、 （Ｊ’）行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直導電性相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される、ことを特徴とする （Ｈ）スタックトチップイメージセンサ。 〔相違点１〕 垂直導電性相互接続について、本件特許発明１４は「垂直ブロック相互接続」を備えているのに対し、甲８発明は「垂直ブロック相互接続」を備えていない点。 また、本件特許発明１４は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成Ｇ１aを備えるのに対し、甲８発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成Ｅ２及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成Ｇ１aを備えていない点。 〔相違点２〕 前記複数の垂直列相互接続の各々が接続される構成要素が、本件特許発明１４は「複数のスイッチ回路の各々を通し」た「ピクセル電力供給端子」であるのに対し、甲８発明は「カラム信号処理回路６」である点。 〔相違点３〕 本件特許発明１４は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Ｆbを備えるのに対し、甲８発明は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Ｆa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Ｆbを備えていない点。 〔相違点４〕 関連付けられたピクセルブロックにおける前記ピクセル行の各々に結合される構成が、本件特許発明１４は、関連付けられたピクセルブロックの端部に沿ってなされるものであるのに対し、甲８発明は、結合される構成が特定されていない点。 〔相違点５〕 ピクセル行の各ピクセルから信号が読み出される垂直導電性相互接続が、本件特許発明は「垂直ブロック相互接続」であるのに対し、甲８発明は「垂直列相互接続」に相当する接続である点。 （３）当審の判断 （３－１）進歩性について 上記相違点のうち、まず相違点２について検討する。 第１に、構成８ｇのカラム信号処理回路６に接続される「電気的に接続する手段」の接続関係を変更することについて検討する。 本件特許発明１４の「垂直列相互接続」に相当する甲８発明の「電気的に接続する手段」は、「各列の画素４に接続された垂直信号線１３」と「画素４から出力される信号を画素列毎にノイズ除去や信号増幅等の信号処理を行うカラム信号処理回路６」に接続されるものであるところ、当該接続関係にある「電気的に接続する手段」を前記ノイズ除去や信号増幅等の信号処理とは機能が全く異なる「ピクセル電力供給端子」に複数のスイッチ回路を通して接続することは、甲第１号証～甲第７号証、甲第９号証～甲第１２号証の記載を考慮しても、当業者が容易に想到しうるものとはいえない。 第２に、本件特許発明１４の「垂直列相互接続」に相当する接続を新たに設けることについて検討する。 甲４発明の構成４ｄには、「センサ基板２０２における全ての画素の増幅トランジスタＱＡがマイクロバンプＭＢ４を介して周辺回路基板２０３における電源Ｖｄｄに接続される」との構成が備わっており、かつ、画素に対して電力を供給するための電源が備わっていることは当業者に明らかな事項であるから、甲８発明の画素に電力を供給するための電源に係る構成として、上記甲４発明の構成を採用すること自体は、当業者が容易に着想しうるものといえる。 しかしながら、甲８発明は、画素に供給する電力を画素列毎に区別することや切り替えることについて何ら特定されていないから、甲８発明に甲４発明の構成の構成を適用して、電源と画素４とを接続する「電気的に接続する手段」を新たに設けた際に、本件特許発明１４の「垂直列相互接続」が備える、各々が複数の垂直列相互接続と結合される構成やスイッチ回路を通して接続される構成は、甲第１号証～甲第３号証、甲第５号証～甲第７号証、甲第９号証～甲第１２号証の記載を考慮しても、当業者が容易に想到しうるものとはいえない。 よって、他の相違点について判断するまでもなく、本件特許発明１４は、当業者であっても、甲第８号証に記載された発明及び甲第１号証～甲第７号証、甲第９号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．６．２　本件特許発明１５～本件特許発明１７、本件特許発明１９について 本件特許発明１５～本件特許発明１７、本件特許発明１９は、本件特許発明１４を引用するものであって、本件特許発明１４からさらに限定を加えるものであるから、本件特許発明１５～本件特許発明１７、本件特許発明１９は、本件特許発明１４と同じ理由により、当業者であっても、甲第８号証に記載された発明及び甲第１号証～甲第７号証、甲第９号証～甲第１２号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 ７．７　まとめ 以上のとおり、本件特許発明１～本件特許発明８、本件特許発明１４～本件特許発明１７、本件特許発明１９は、甲第１号証、甲第２号証、甲第７号証に記載された発明であるとはいえず、また、当業者であっても、甲第１号証～甲第１２号証に記載された発明及び技術並びに周知技術に基づいて容易に発明をすることができたものとはいえない。 第４　むすび 以上のとおりであるから、平成３１年３月２２日付けで特許権者に通知した取消理由（決定の予告）に記載した取消理由及び特許異議申立書に記載された特許異議申立理由によっては、本件訂正請求により訂正された訂正後の請求項１～８、１４～１７、１９に係る特許を取り消すことはできない。 また、他に本件訂正請求により訂正された訂正後の請求項１～８、１４～１７、１９に係る特許を取り消すべき理由を発見しない。 請求項９～１３、１８に係る発明は、上記のとおり、訂正により削除された。これにより、請求項９～１３、１８に係る特許異議の申立ては、申立ての対象が存在しないものとなったため、特許法第１２０条の８第１項で準用する同法第１３５条の規定により却下する。 よって、結論のとおり決定する。