2017-013467

特願２０１６－５２７００９「モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）技術を使用した完全システムオンチップ（ＳＯＣ）」拒絶査定不服審判事件〔平成２７年　１月２２日国際公開、ＷＯ２０１５／００９６１４、平成２８年　９月２３日国内公表、特表２０１６－５２９７０２〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 １　手続の経緯 本願は、２０１４年７月１４日（パリ条約による優先権主張外国庁受理２０１３年７月１６日、２０１３年８月２９日、いずれもアメリカ合衆国）を国際出願日とする出願であって、平成２９年５月１１日付けで拒絶査定がなされ、これに対し、同年９月１１日に拒絶査定不服審判が請求されると同時に手続補正書が提出された。その後当審において、平成３０年８月１３日付けで拒絶理由を通知し、期間を指定して意見書を提出する機会を与えたが、請求人からは何の応答もない。 ２　当審の拒絶理由 当審において平成３０年８月１３日付けで通知した拒絶の理由の概要は、本願の請求項１～１７に係る発明は、本願の優先日前に外国において頒布された「国際公開第２０１３／０７５００７号」（以下「引用文献１」という。）に記載された発明及び「S. Panth et al.,“High-Density Integration of Functional Modules Using Monolithic 3D-IC Technology”, The 18th Asia South Pacific Design Automation Conference 2013, IEEE，２０１３年１月２３日，８Ｃ－１，P.681-686」（以下「引用文献２」という。）に基づいて、その優先日前に当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。 ３　本願発明 本願の請求項１～１７に係る発明は、平成２９年９月１１日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１～１７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される次のとおりのものである。 「【請求項１】 モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）システムであって、 重ねて配置された複数のティアと、 計算、デジタル処理、アナログ処理、無線周波数（ＲＦ）信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能要素と、 前記複数の機能要素のうちの異なる機能要素が、前記複数のティアのうちの異なるティア上に配置される、 前記複数のティア間を電気的に結合する複数のモノリシックティア間ビア（ＭＩＶ）と　を備え、 前記モノリシック３ＤＩＣが、前記複数の機能要素を備えるシステムオンチップ（ＳＯＣ）を備える、 モノリシック３ＤＩＣシステム。」 ４　引用例の記載と引用発明 （１）引用文献１の記載 引用文献１には、図１～８とともに、以下の事項が記載されている（下線は当審で付加した。以下同じ。）。 「[0017] 　Figure 1 illustrates a chipset 100 according to an embodiment. The chipset 100 includes a sheet 102 formed from an insulator such as glass, quartz or sapphire to which a first silicon-on-insulator (SOI) wafer 104 is bonded. The first SOI wafer 104 includes a first substrate layer or first insulating layer 106 having a first side 108 facing the sheet 102 and a second side 110, and the first SOI wafer 104 also includes a first circuit layer 112, which first circuit layer 112 includes a plurality of CMOS transistors 114 on the first side 108 of the first insulating layer 106 and associated wiring. These CMOS transistors 114 and other circuit elements (not illustrated) may comprise circuitry for digital signal processing, application or graphics processors, and/or circuitry for handing baseband signals. The first SOI wafer 104 is bonded to the sheet 102 using a first adhesive layer 116 or other conventional wafer bonding techniques such that the first circuit layer 112 is located between the first side 108 of the first insulating layer 106 of the first SOI wafer 104 and the sheet 102. [0018] 　A second SOI wafer 118 is connected to the first SOI wafer 104. The second SOI wafer 118 includes a second substrate layer or second insulating layer 120 having a first side 122 facing the second side 110 of the first insulating layer 106 and a second side 124. The second SOI wafer 118 also includes a second circuit layer 126, which second circuit layer 126 includes passive elements or "passives" such as a resistor 128 and a capacitor 132 located partially or entirely within the second circuit layer 126 and an inductor 133 and a MEMS device or sensor 138 located on the second side 124 of the second insulating layer 120. A single resistor 128, capacitor 132, inductor 133 and MEMS device 138 are illustrated in Figure 1; however, the second SOI wafer 118 may, in some cases, only include one or two of these component types and/or include multiple ones of these individual components (including active circuitry like CMOS transistors). The second SOI wafer 118 is bonded to the second side 110 of the first insulating layer 106 using a second adhesive layer 134 such that the second circuit layer 126 is located between the first side 122 of the second insulating layer 120 and the second side 110 of the first insulating layer 106. Vias 136 electrically connect elements of the second circuit layer 126 to elements of the first circuit layer 112, and suitable metal contacts 140 may be connected at the second side 124 of the second insulating layer 120 to electrically connect elements in or on the second circuit layer 126 and/or the first circuit layer 112 to devices outside the chipset 100. 」 （「[００１７］ 図１は、一実施形態による、チップセット１００を示す。チップセット１００は、第１のシリコンオンインシュレータ（ＳＯＩ）ウエハ１０４が接合されるガラス、石英またはサファイアなどの絶縁体から形成されたシート１０２を含む。第１のＳＯＩウエハ１０４は、シート１０２に対向する第１の側１０８および第２の側１１０を有する第１の基板層または第１の絶縁層１０６を含み、第１のＳＯＩウエハ１０４は、第１の回路層１１２も含み、第１の回路層１１２は、第１の絶縁層１０６の第１の側１０８上の複数のＣＭＯＳトランジスタ１１４および関連する配線を含む。これらのＣＭＯＳトランジスタ１１４および他の回路素子（図示せず）は、デジタル信号処理、アプリケーションまたはグラフィックプロセッサ用の回路、および／またはベースバンド信号を渡すための回路を備えることができる。第１のＳＯＩウエハ１０４は、第１の接着剤層１１６または他の従来のウエハ接合技術を使用して、第１の回路層１１２が第１のＳＯＩウエハ１０４の第１の絶縁層１０６の第１の側１０８とシート１０２の間に配置されるように、シート１０２に接合される。 ［００１８］ 第２のＳＯＩウエハ１１８が、第１のＳＯＩウエハ１０４に接続される。第２のＳＯＩウエハ１１８は、第１の絶縁層１０６の第２の側１１０に対向する第１の側１２２と第２の側１２４とを有する第２の基板層または第２の絶縁層１２０を含む。第２のＳＯＩウエハ１１８は、第２の回路層１２６も含み、第２の回路層１２６は、第２の回路層１２６内に一部または全体が配置された抵抗器１２８やコンデンサ１３２、第２の絶縁層１２０の第２の側１２４上に配置された誘導子１３３やＭＥＭＳデバイスまたはセンサ１３８などの受動要素または「受動部品」を含む。単一の抵抗器１２８、コンデンサ１３２、誘導子１３３、およびＭＥＭＳデバイス１３８は、図１に示される。ただし、第２のＳＯＩウエハ１１８は、場合によって、これらの構成部品の種類の１つまたは２つを含む、および／またはこれらの個別の構成部品（ＣＭＯＳトランジスタのような能動回路を含む）の複数のものを含むにすぎないことがある。第２のＳＯＩウエハ１１８は、第２の接着剤層１３４を使用して、第２の回路層１２６が第２の絶縁層１２０の第１の側１２２と第１の絶縁層１０６の第２の側１１０との間に配置されるように、第１の絶縁層１０６の第２の側１１０に接合される。ビア１３６が、第２の回路層１２６の素子を第１の回路層１１２の素子に電気的に接続し、第２の回路層１２６内または第２の回路層１２６上のおよび／または第１の回路層１１２内または第１の回路層１１２上の素子をチップセット１００の外側のデバイスに電気的に接続するために、適切な金属接点１４０を第２の絶縁層１２０の第２の側１２４において接続することができる。」）（審決注：翻訳文は対応ファミリ文献「特表２０１５－５０３２２８号公報」より。以下同じ。） 「[0022]　 Figure 8 illustrates another embodiment in which elements common to the first embodiment are identified with like reference numerals. Figure 8 illustrates a second chipset 800 that includes the sheet 102, the first SOI wafer 104 and the second SOI wafer 118 with the first SOI wafer 104 and the second SOI wafer 118 spaced apart by a third SOI wafer 802. The third SOI wafer 802 comprises a third substrate layer or insulating layer 804 having a first side 806 and a second side 808, and a third circuit layer 810 comprising a plurality of circuit element on the first side 806 of the third insulating layer 804, which circuit elements may include analog circuitry 814 and/or RF components 816. The third SOI wafer 802 is attached to the second side 110 of the first SOI wafer 104 with a second adhesive layer 818 so that the first side 806 of the third SOI wafer 802 faces the second side 110 of the first SOI wafer 104. The second SOI wafer 118 is attached to the second side 808 of the third SOI wafer 802 by a third adhesive layer 820 such that the first side of the second SOI wafer 118 faces the second side 808 of the third SOI wafer 802. All three of the first SOI wafer 104, the second SOI wafer 118 and the third SOI wafer 802 have substantially the same surface areas. Vias 822 connect circuit components of the first circuit layer 112, the second circuit layer 126 and the third circuit layer 810, and metal contacts 140 provides connections to elements outside the second chipset 800. This arrangement allows for the analog circuitry 814 and/or the RF components 816 to be included in the same chipset as the digital circuit elements 114 and the passives, such as capacitor 132 and provides a vertically integrated chipset that performs many conventional functions in a compact package. [0023] …（略）… [0024] 　The chipsets of the disclosed embodiments may be integrated into one or more semiconductor dies or integrated into a device such as a set top box, a music player, a video player, an entertainment unit, a navigation device, a communications device, a personal digital assistant (PDA), a fixed location data unit, and a computer.」 （「［００２２］ 図８は、第１の実施形態に共通の要素が同じ参照符号で識別される、別の一実施形態を示す。図８は、シート１０２と、第１のＳＯＩウエハ１０４と、第２のＳＯＩウエハ１１８とを含み、第１のＳＯＩウエハ１０４および第２のＳＯＩウエハ１１８は、第３のＳＯＩウエハ８０２によって離隔されている、第２のチップセット８００を示す。第３のＳＯＩウエハ８０２は、第１の側８０６および第２の側８０８を有する第３の基板層または絶縁層８０４と、第３の絶縁層８０４の第１の側８０６上に複数の回路素子を備える第３の回路層８１０とを備えており、回路素子はアナログ回路８１４および／またはＲＦ構成部品８１６を含むことができる。第３のＳＯＩウエハ８０２は、第３のＳＯＩウエハ８０２の第１の側８０６が第１のＳＯＩウエハ１０４の第２の側１１０に対向するように、第２の接着剤層８１８により第１のＳＯＩウエハ１０４の第２の側１１０に取り付けられる。第２のＳＯＩウエハ１１８は、第２のＳＯＩウエハ１１８の第１の側が第３のＳＯＩウエハ８０２の第２の側８０８に対向するように、第３の接着剤層８２０によって第３のＳＯＩウエハ８０２の第２の側８０８に取り付けられる。第１のＳＯＩウエハ１０４、第２のＳＯＩウエハ１１８および第３のＳＯＩウエハ８０２の３つすべてが、実質的に同じ表面積を有する。ビア８２２が、第１の回路層１１２、第２の回路層１２６および第３の回路層８１０の回路構成部品を接続し、金属接点１４０が、第２のチップセット８００の外側の素子との接続部を提供する。この構成により、アナログ回路８１４および／またはＲＦ構成部品８１６をデジタル回路素子１１４およびコンデンサ１３２などの受動部品と同じチップセット内に含めることが可能になり、小型パッケージ内で多くの従来の機能を実施する垂直に集積されたチップセットが提供される。 ［００２３］ …（略）… ［００２４］ 開示された本実施形態のチップセットは、１つまたは複数の半導体ダイに集積することができ、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータなどのデバイスに統合することができる。」） （２）引用発明１ 引用文献１の上記（１）の摘記事項及び図１～８を参酌してまとめると、引用文献１には、図８に示された別の一実施形態に関し、以下の発明（以下「引用発明１」という。）が記載されていると認められる。 「シート１０２と、第１のＳＯＩウエハ１０４と、第２のＳＯＩウエハ１１８とを含み、第１のＳＯＩウエハ１０４および第２のＳＯＩウエハ１１８は、第３のＳＯＩウエハ８０２によって離隔されている、第２のチップセット８００であって、 第１のＳＯＩウエハ１０４は、第１の回路層１１２も含み、第１の回路層１１２は、第１の絶縁層１０６の第１の側１０８上の複数のＣＭＯＳトランジスタ１１４および関連する配線を含み、これらのＣＭＯＳトランジスタ１１４および他の回路素子は、デジタル信号処理、アプリケーションまたはグラフィックプロセッサ用の回路、および／またはベースバンド信号を渡すための回路を備え、 第２のＳＯＩウエハ１１８は、第２の回路層１２６も含み、第２の回路層１２６は、第２の回路層１２６内に一部または全体が配置された抵抗器１２８やコンデンサ１３２、第２の絶縁層１２０の第２の側１２４上に配置された誘導子１３３やＭＥＭＳデバイスまたはセンサ１３８などの受動要素または「受動部品」を含み、 第３のＳＯＩウエハ８０２は、第１の側８０６および第２の側８０８を有する第３の基板層または絶縁層８０４と、第３の絶縁層８０４の第１の側８０６上に複数の回路素子を備える第３の回路層８１０とを備えており、回路素子はアナログ回路８１４および／またはＲＦ構成部品８１６を含み、 第１のＳＯＩウエハ１０４、第２のＳＯＩウエハ１１８および第３のＳＯＩウエハ８０２の３つすべてが、実質的に同じ表面積を有し、 ビア８２２が、第１の回路層１１２、第２の回路層１２６および第３の回路層８１０の回路構成部品を接続し、金属接点１４０が、第２のチップセット８００の外側の素子との接続部を提供し、この構成によりアナログ回路８１４および／またはＲＦ構成部品８１６をデジタル回路素子１１４およびコンデンサ１３２などの受動部品と同じチップセット内に含めることが可能になり、小型パッケージ内で多くの従来の機能を実施する垂直に集積されたチップセットを提供し、 １つの半導体ダイに集積されたチップセット。」 ５　対比・判断 （１）本願発明と引用発明１との対比 本願発明と引用発明１とを対比すると次のことがいえる。 ア　引用発明１において、「シート１０２と、第１のＳＯＩウエハ１０４と、第２のＳＯＩウエハ１１８とを含み、第１のＳＯＩウエハ１０４および第２のＳＯＩウエハ１１８は、第３のＳＯＩウエハ８０２によって離隔されている、第２のチップセット８００」は、「垂直に集積されたチップセットを提供し、１つの半導体ダイに集積されたチップセット」であるから、本願発明の「モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）システム」に相当し、本願発明と引用発明１とは、「重ねて配置された複数のティア」を備える点で一致する。 イ　引用発明１の「第１のＳＯＩウエハ１０４」の「デジタル信号処理、アプリケーションまたはグラフィックプロセッサ用の回路、および／またはベースバンド信号を渡すための回路」、「第２のＳＯＩウエハ１１８」の「センサ１３８」、「第３のＳＯＩウエハ８０２」の「アナログ回路８１４および／またはＲＦ構成部品８１６」は、本願発明の「計算、デジタル処理、アナログ処理、無線周波数（ＲＦ）信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能要素」と、「前記複数の機能要素のうちの異なる機能要素が、前記複数のティアのうちの異なるティア上に配置される」ことに相当する。 ウ　引用発明１において、「第１のＳＯＩウエハ１０４は、第１の回路層１１２も含み」、第３のＳＯＩウエハ８０２は、「第３の回路層８１０」を備え、ビア８２２は、「第１の回路層１１２、第２の回路層１２６および第３の回路層８１０の回路構成部品を接続」するものであるから、ビア８２２は、第１のＳＯＩウエハ１０４と第３のＳＯＩウエハ８０２間を電気的に結合するものであるといえる。 したがって、本願発明と引用発明１とは、「前記複数のティア間を電気的に結合するビア」を備える点で共通する。 エ　引用発明１は、「シート１０２と、第１のＳＯＩウエハ１０４と、第２のＳＯＩウエハ１１８とを含み、第１のＳＯＩウエハ１０４および第２のＳＯＩウエハ１１８は、第３のＳＯＩウエハ８０２によって離隔されている、第２のチップセット８００であって」、「第１のＳＯＩウエハ１０４」は、「デジタル信号処理、アプリケーションまたはグラフィックプロセッサ用の回路、および／またはベースバンド信号を渡すための回路」を備え、「第２のＳＯＩウエハ１１８」は、「センサ１３８」を備え、「第３のＳＯＩウエハ８０２」は、「アナログ回路８１４および／またはＲＦ構成部品８１６」を備え、「アナログ回路８１４および／またはＲＦ構成部品８１６をデジタル回路素子１１４およびコンデンサ１３２などの受動部品と同じチップセット内に含めることが可能になり、小型パッケージ内で多くの従来の機能を実施する垂直に集積されたチップセット」であるから、本願発明と引用発明１とは、「前記モノリシック３ＤＩＣが、前記複数の機能要素を備えるシステムオンチップ（ＳＯＣ）を備える」点で一致する。 オ　したがって、本願発明と引用発明１との間には、次の一致点、相違点がある。 ＜一致点＞ 「モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）システムであって、 重ねて配置された複数のティアと、 計算、デジタル処理、アナログ処理、無線周波数（ＲＦ）信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能要素と、 前記複数の機能要素のうちの異なる機能要素が、前記複数のティアのうちの異なるティア上に配置される、 前記複数のティア間を電気的に結合するビアと を備え、 前記モノリシック３ＤＩＣが、前記複数の機能要素を備えるシステムオンチップ（ＳＯＣ）を備える、 モノリシック３ＤＩＣシステム。」 ＜相違点＞ ＜相違点１Ａ＞ 複数のティア間を電気的に結合するビアについて、本願発明では、「複数のモノリシックティア間ビア（ＭＩＶ）」であるのに対し、引用発明１では、「ビア８２２」についてそのような特定はなされていない点。 （２）相違点１Ａについての判断 引用文献２（p.681のタイトル、Fig.1及びその説明箇所、p.682の右欄の「D. MIV Planning Algolithm」、p.683の左欄の「IV. EVALUATION」「A.　Experimental Setup」、p.684の右欄、p.685の表III等参照。）には、モノリシック３Ｄ－ＩＣ技術を利用する機能モジュールの高密度集積化について、異なるティアにおけるブロックを接続するために、モノリシック３Ｄの場合に、複数のＴＳＶまたは複数のＭＩＶ（モノリシックティア間ビア）を挿入すること、３つの金属層が１つのティアに含まれ、例えば、メタル６と７の間の複数のビアがティア２と３の間の複数のＭＩＶを表す旨、実験のセットアップとして、ＴＳＶの直径は６μｍで、ＭＩＶの直径は０．０７μｍ、すなわち、７０μｍであることが開示されており、表IIIには、全ワイア長はＭＩＶが２Ｄ、ＴＳＶよりも改善されることが示されている。 引用発明１と引用文献２に記載の技術は、重ねて配置された複数のティアと、複数のティア間を結合する電気的に結合するビアとを備えるモノリシック３ＤＩＣシステムである点で共通し、引用文献２には、ティア２と３の間の複数のＭＩＶが開示されている。 したがって、引用発明１において、第１のＳＯＩウエハ１０４と第３のＳＯＩウエハ８０２間を電気的に結合するビア８２２として、複数の、直径が例えば０．０７μｍ、すなわち、７０μｍ程度であるＭＩＶを採用することは当業者であれば適宜なし得たことである。 よって、引用発明１において、相違点１Ａに係る本願発明の構成を採用することは当業者が容易になし得たことである。 したがって、本願発明は、引用発明１及び引用文献２に記載の技術に基づいて、当業者が容易に発明をすることができたものである。 （３）本願発明と引用発明２との対比・判断 ア　本願発明と引用文献２の全文、全図に記載の発明（以下「引用発明２」という。）とを対比すると、以下の点が相違する。 ＜相違点＞ ＜相違点１Ｂ＞ 本願発明は、「計算、デジタル処理、アナログ処理、無線周波数（ＲＦ）信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能要素」を備え、「前記複数の機能要素のうちの異なる機能要素が、前記複数のティアのうちの異なるティア上に配置される」、「前記モノリシック３ＤＩＣが、前記複数の機能要素を備えるシステムオンチップ（ＳＯＣ）を備える」ものであるのに対し、引用発明２では、ＭＩＶを利用したモノリシック３Ｄ－ＩＣについてそのような特定はなされていない点。 イ　引用文献２は、モノリシック３Ｄ－ＩＣ技術を利用する機能モジュールの高密度集積化（タイトル参照。）に関する文献であり、p.681の要旨には、「この論文は、ＭＩＶｓを利用する３Ｄ－ＩＣへの既存の２ＤのＩＰブロックのフロア計画に関する構想を提供する。」と記載されており、同頁の左欄下から８～６行には、「３Ｄでの既存の論理、メモリ及びＩＰブロックの再設計は、重大な設計の余分な処理能力やコストを招くので、目先の３Ｄ－ＩＣでは、既存の２Ｄブロックの再利用を重点的に取り扱うこととする。」との記載がある。したがって、引用文献２は、複数の機能モジュールの集積化を念頭においた文献であるといえる。 一方、引用文献１に記載の技術は、「第１のＳＯＩウエハ１０４は、第１の回路層１１２も含み、第１の回路層１１２は、第１の絶縁層１０６の第１の側１０８上の複数のＣＭＯＳトランジスタ１１４および関連する配線を含み、これらのＣＭＯＳトランジスタ１１４および他の回路素子は、デジタル信号処理、アプリケーションまたはグラフィックプロセッサ用の回路、および／またはベースバンド信号を渡すための回路を備え、第２のＳＯＩウエハ１１８は、第２の回路層１２６も含み、第２の回路層１２６は、第２の回路層１２６内に一部または全体が配置された抵抗器１２８やコンデンサ１３２、第２の絶縁層１２０の第２の側１２４上に配置された誘導子１３３やＭＥＭＳデバイスまたはセンサ１３８などの受動要素または「受動部品」を含み、第３のＳＯＩウエハ８０２は、第１の側８０６および第２の側８０８を有する第３の基板層または絶縁層８０４と、第３の絶縁層８０４の第１の側８０６上に複数の回路素子を備える第３の回路層８１０とを備えており、回路素子はアナログ回路８１４および／またはＲＦ構成部品８１６を含」むものであるから、上記相違点１Ｂに係る構成のうち、「計算、デジタル処理、アナログ処理、無線周波数（ＲＦ）信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能要素」を備え、「前記複数の機能要素のうちの異なる機能要素が、前記複数のティアのうちの異なるティア上に配置される」との構成を有するものである。 また、引用文献１に記載の技術は、「アナログ回路８１４および／またはＲＦ構成部品８１６をデジタル回路素子１１４およびコンデンサ１３２などの受動部品と同じチップセット内に含めることが可能になり、小型パッケージ内で多くの従来の機能を実施する垂直に集積されたチップセットを提供し、１つの半導体ダイに集積されたチップセット」であるから、上記相違点１Ｂに係る構成のうち、「前記モノリシック３ＤＩＣが、前記複数の機能要素を備えるシステムオンチップ（ＳＯＣ）を備える」との構成を有するものである。 引用発明２と引用文献１に記載の技術は、重ねて配置された複数のティアと、複数のティア間を結合する電気的に結合するビアとを備えるモノリシック３ＤＩＣシステムである点で共通するから、引用文献２の上記記載及び引用文献１の上記記載を参照した当業者であれば、引用発明２において、モノリシック３Ｄ－ＩＣを、相違点１Ｂのようなグループから選択された複数の機能要素を備え、そのうちの異なる機能要素が異なるティア上に配置されたＳＯＣとすることは容易に想到することができたものと認められる。 したがって、引用発明２において、相違点１Ｂに係る本願発明の構成を採用することは当業者が容易になし得たことである。 よって、本願発明は、引用発明２及び引用文献１、２に記載の技術に基づいて、当業者が容易に発明をすることができたものである。 （４）まとめ 以上のとおり、本願発明は、引用発明１及び引用文献２に記載の技術に基づいて、当業者が容易に発明をすることができたものである。 また、本願発明は、引用発明２及び引用文献１、２に記載の技術に基づいて、当業者が容易に発明をすることができたものである。 よって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。 ６　むすび 以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶をすべきものである。 よって、結論のとおり審決する。