2016-007949

特願２０１１－　３４８９６「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成２４年　９月１０日出願公開、特開２０１２－１７４８６６〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は，平成２３年２月２１日の出願であって，その手続の経緯は以下のとおりである。 平成２６年　２月１２日　審査請求 平成２６年１１月２０日　拒絶理由通知 平成２７年　２月２４日　意見書・手続補正 平成２７年　４月１４日　拒絶理由通知（最後） 平成２７年１０月１６日　意見書・手続補正 平成２８年　１月２７日　補正却下の決定・拒絶査定 平成２８年　５月３１日　審判請求・手続補正 第２　補正の却下の決定 ［補正却下の決定の結論］ 平成２８年５月３１日にされた手続補正（以下，「本件補正」という。）を却下する。 ［理由］ １　補正の内容 本件補正により，本件補正前の特許請求の範囲の請求項１は，本件補正後の請求項１へ補正された。 （１）本件補正前の特許請求の範囲 本件補正前の，特許請求の範囲の請求項１の記載は次のとおりである。 「【請求項１】 第１および第２の溝を有する半導体基板と， 前記第１の溝の中の分離用電極と， 前記第２の溝の中のゲート電極と， 前記半導体基板と前記ゲート電極との間のゲート絶縁膜と， 前記分離用電極の少なくとも下に延在する第１の絶縁膜とを備え，前記第１の絶縁膜は，前記分離用電極の下において，前記ゲート電極の下の前記ゲート絶縁膜よりも厚く， 前記分離用電極は，分離トレンチの中でライン状に延在し， 前記ゲート電極は，隣接するライン状の分離用電極同士の間に配置されたワード線として延在する，半導体装置。」 （２）本件補正後の特許請求の範囲 本件補正後の，特許請求の範囲の請求項１の記載は，次のとおりである。（当審注。補正個所に下線を付した。下記（３）も同じ。） 「【請求項１】 第１および第２の溝を有する半導体基板と， 前記第１の溝の中の分離用電極と， 前記第２の溝の中のゲート電極と， 前記半導体基板と前記ゲート電極との間のゲート絶縁膜と， 前記半導体基板と前記分離用電極の側壁との間に設けられた熱酸化膜と， 前記分離用電極の少なくとも下に延在する第１の絶縁膜とを備え，前記第１の絶縁膜は，前記分離用電極の下において，前記ゲート電極の下の前記ゲート絶縁膜よりも厚く， 前記分離用電極は，分離トレンチの中でライン状に延在し， 前記ゲート電極は，隣接するライン状の分離用電極同士の間に配置されたワード線として延在する，半導体装置。」 （３）補正事項 本件補正は，本件補正前の請求項１に「前記半導体基板と前記分離用電極の側壁との間に設けられた熱酸化膜と，」を付加する補正（以下，「本件補正事項」という。）を含むものである。 ２　補正の適否 本願の願書に最初に添付した明細書の段落【００２４】及び図１Ｂからみて，本件補正事項は，当初明細書等に記載した事項の範囲内においてされたものであるから，特許法１７条の２第３項の規定に適合する。 また，本件補正事項は，特許請求の範囲の減縮を目的とするから，特許法１７条の２第４項の規定に適合し，同条５項２号に掲げるものに該当する。 そこで，本件補正後の請求項１に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項）につき，更に検討する。 （１）本願補正発明 本願補正発明は，本件補正後の請求項１に記載された，次のとおりのものと認める。（再掲） 「第１および第２の溝を有する半導体基板と， 前記第１の溝の中の分離用電極と， 前記第２の溝の中のゲート電極と， 前記半導体基板と前記ゲート電極との間のゲート絶縁膜と， 前記半導体基板と前記分離用電極の側壁との間に設けられた熱酸化膜と， 前記分離用電極の少なくとも下に延在する第１の絶縁膜とを備え，前記第１の絶縁膜は，前記分離用電極の下において，前記ゲート電極の下の前記ゲート絶縁膜よりも厚く， 前記分離用電極は，分離トレンチの中でライン状に延在し， 前記ゲート電極は，隣接するライン状の分離用電極同士の間に配置されたワード線として延在する，半導体装置。」 （２）引用文献１の記載 ア　引用文献１ 原査定の拒絶の理由に引用された，特開２００８－３０５９６１号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。 （ア）「【技術分野】 【０００１】 本発明は，トレンチゲート構造を備えた半導体装置及びその製造方法に関する。 【背景技術】 【０００２】 半導体装置は一般に，半導体基板表面にｎ型拡散層，ゲート絶縁膜，ゲート電極が形成された構造であるが，ＵＬＳＩ（Ｕｌｔｒａ　Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）デバイスの微細化に伴い，短チャネル効果の問題が顕在化してきている。 短チャネル効果とは，ゲート長が短くなるにつれてソース電極とドレイン電極が近づくとき，シリコンが比較的伝導性の高い半導体であるためにゲートを閉じていてもソースとドレインの間でリーク電流が流れてしまう現象(パンチスルー)である。」 （イ）「【００２９】 「半導体装置」 図１は本発明の実施の形態である半導体装置Ｈの平面構造を示す概念図，図２は図１のＡ－Ａ’線に沿う断面構造を示す概念図である。 これらの図において，半導体装置Ｈに適用される半導体基板１は所定濃度の不純物を含有する半導体，例えばシリコンにて形成されている。 素子分離絶縁膜（トレンチ分離絶縁膜）２は，上記半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により，活性領域Ｋ以外の部分に形成され，隣接する活性領域Ｋを絶縁分離する。この実施形態では１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。 【００３０】 本実施形態の構造では図１に示す平面構造の如く，細長い短冊状の活性領域Ｋが複数，個々に所定間隔をあけて整列形成され，各活性領域Ｋの両端部と中央部に個々に不純物拡散層が配置され，この形態では中央部にドレイン３，その両端部側にソース４ａ，４ｂが形成され，それらの真上に配置される形で基板コンタクト部５ｃ，５ａ，５ｂが規定される。 なお，この図のような平面形状の活性領域Ｋが規定されているのは，本実施形態に特有の形状であるが，活性領域Ｋの形状や方向は特に規定されるべきものではないので図１に示す活性領域Ｋの形状はその他一般的なトレンチゲートトランジスタに適用される活性領域の形状で良いのは勿論であり，本発明の形状に規定されるものではない。 【００３１】 次に，図１の横（Ｘ）方向に折れ線状にビット配線６が延設され，このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また，図１の縦（Ｙ）方向に直線状のワード配線７が延出配線され，これらのワード配線７が図１の横（Ｘ）方向に所定の間隔で複数配置され，ワード線７は各活性領域Ｋと交差する部分において，図２に示されるゲート電極８を含むように構成されている。 【００３２】 図２に示す断面構造の如く，半導体基板１は，ｐ型ウェル層１ａと，ｐ型ウェル層１ａの上にチャネルドープ層１ｂが形成され，その上に素子分離絶縁膜２に区画された活性領域Ｋにソース４ａ，ドレイン３，ソース４ｂが離間して形成されている。 ソース４ａとドレイン３との間の位置と，ドレイン３とソース４ｂとの間の位置に，半導体基板１を掘り下げて形成した溝１１，１１が形成され，これら溝１１，１１の両側に位置する素子分離絶縁膜２の上にも溝１３が形成されている。 これらの溝１１，１１はワード配線７に沿って連続形成され，両端部がトレンチ分離絶縁膜２と接するように形成されている。 【００３３】 溝１１の内周面と各溝周縁部の基板上面位置までゲート絶縁膜１７が形成され，溝１１の各ゲート絶縁膜１７の内側には，各ゲート絶縁膜１７に接するようにゲート電極８が各溝から若干上方にまで突出するように形成され，各ゲート電極８上にはワード配線７と絶縁膜ハードマスク１５が積層形成され，半導体基板１から上方に突出されているゲート電極８の上部側とその上に位置するワード配線７の一部とその上に位置する絶縁膜ハードマスク１５の両側に位置するようにＬＤＤサイドウォール１６が形成されている。なお，素子分離絶縁膜２に形成された溝１３の内部にもゲート電極材料８ａが形成され，その上にワード配線７と絶縁膜ハードマスク１５が積層形成されている。 【００３４】 本実施形態の構造においては，溝１１の一方に形成されたゲート絶縁膜１７とゲート電極８とその両側に配置されているソース４ａ，ドレイン３により１つのトレンチゲートトランジスタが構成され，もう一方の溝１１に形成されたゲート絶縁膜１７とゲート電極８とその両側に配置されているドレイン３，ソース４ｂにより他の１つのトレンチゲートトランジスタが構成されている。そしてそれらのトレンチゲートトランジスタが図１の横（Ｘ）方向と縦（Ｙ）方向に複数整列形成されることによりＤＲＡＭメモリセル用の選択トランジスタ部が構成される。 このようなトレンチゲートトランジスタの構造において，一例として，ゲート絶縁膜１７は熱酸化によりシリコン酸化膜として形成され，ゲート電極８は多結晶シリコン膜から形成され，ワード配線７は金属膜から形成され，サイドウォール１６は窒化シリコンなどの絶縁膜から形成されている。」 （ウ）図１には，ワード配線７がライン状に延在すること，が記載されていると認められる。 （エ）図２には，素子分離絶縁膜２に形成された溝１３の内部のゲート電極材料８ａの下にある素子分離絶縁膜２は，ゲート電極８の下のゲート絶縁膜１７よりも厚いこと，ゲート電極８は，隣接するゲート電極材料８ａ同士の間に配置されること，が記載されていると認められる。 イ　引用発明 （ア）引用文献１に記載された「ゲート電極８」及び「ゲート電極材料８ａ」は，それぞれ「ワード配線７」と「積層形成」され（前記ア（イ）【００３３】），ワード配線７はライン状に延在すること（前記ア（ウ））から，「ゲート電極８」及び「ゲート電極材料８ａ」は，それぞれライン状に延在するものと認められる。 （イ）そして，「ゲート電極８」は，隣接するゲート電極材料８ａの間に配置されること（前記ア（エ））及び前記（ア）から，「隣接するライン状のゲート電極材料８ａの間に配置されて延在する」ものと認められる。 （ウ）すると，前記アより，引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。 「溝１１と溝１３を有する半導体基板と， 素子分離絶縁膜２に形成された溝１３の内部にゲート電極材料８ａが形成され， 溝１１のゲート絶縁膜１７の内側に，ゲート絶縁膜１７に接するようにゲート電極８が形成され， 素子分離絶縁膜２に形成された溝１３の内部のゲート電極材料８ａの下にある素子分離絶縁膜２は，ゲート電極８の下のゲート絶縁膜１７よりも厚く， ゲート電極材料８ａは，ライン状に延在し， ゲート電極８は，隣接するライン状のゲート電極材料８ａの間に配置されて延在する，半導体装置。」 （３）引用文献２の記載 ア　引用文献２ 原査定の拒絶の理由に引用された，特開平０７－０６６２９７号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。 （ア）「【０００１】 【産業上の利用分野】本発明は，半導体記憶装置に係り，特にダイナミック型ＲＡＭ（ＤＲＡＭ）を用いた半導体記憶装置の構造に関する。 ・・・ 【０００６】この問題を解決する方法として，基板表面にトレンチを形成し，このトレンチ内にトランジスタを形成する埋め込み電極型（以下コンケーブ）トランジスタが提案されている。このコンケーブトランジスタを用いた場合，コンタクトの形成は容易になるが，チャネルが長くなることによるチャネル抵抗の増大によって，トランジスタの駆動能力が低いという問題がある。このため高速化には不向きであり，周辺の駆動回路あるいは信号処理回路など高速化の必要な回路には，従来型の平面トランジスタを用いなければならない。しかしながら，ただセル部と周辺回路部のトランジスタを単純に変えただけでは工程数の増大につながるという問題があった。」 （イ）「【００１６】 【実施例】以下，本発明の実施例について図面を参照しつつ詳細に説明する。 【００１７】本発明の半導体記憶装置の実施例として，コンケーブトランジスタを用いたＤＲＡＭについて説明する。図１，図２(a) ，図２(b) および図２(c) は，本発明実施例のＤＲＡＭの平面図，そのＡ－Ａ断面図，ＢＢ断面図および周辺回路の断面図を示す。 【００１８】このＤＲＡＭは，ｎシリコン基板１表面に，コンケーブトランジスタとこの上層に形成されるキャパシタとで構成されるメモリセルを形成するとともに，このメモリセル部のビット線９Ｂと同一工程で形成されたポリサイド層９で周辺回路部のゲート電極９Ｇを形成したことを特徴とするものである。 【００１９】すなわちこのＤＲＡＭは，内部に酸化シリコン膜の充填されたトレンチ２によって絶縁分離せしめられＬ字状をなすように形成された素子領域３内に，浅いトレンチ４が形成され，このトレンチ４内に，ゲート絶縁膜５を介してゲート電極６が充填され，このトレンチ４に自己整合的に，ソース・ドレインとしてのｐ型拡散層７が形成され，ＭＯＳＦＥＴを構成するとともに，このｐ型拡散層７の一方に接続するようにビット線コンタクト８が形成され，多結晶シリコン膜９ａとタングステンシリサイド９ｂとからなるポリサイド構造のビット線９Ｂが形成され，一方ビット線９Ｂの側壁を覆う側壁絶縁膜１０を介してビット線９Ｂに自己整合的にストレージノードコンタクト１１が形成され，ビット線９Ｂの上層にストレージノード電極１２，キャパシタ絶縁膜１３，プレート電極１４からなるキャパシタが構成されてメモリセルが構築されている。一方，周辺回路部では図２(c) に示すように前記メモリセル部のトランジスタのビット線９Ｂと同一の工程で形成されたポリサイド配線がゲート電極９Ｇを構成し，このゲート電極９Ｇと，自己整合的にソース・ドレインとしてのｐ型拡散層１７が形成され，ＭＯＳＦＥＴを構成している。ここでメモリセル部のプレート電極１４を構成するタングステン膜は配線層１４Ｃとして用いられている。」 （ウ）「【００２０】次に，このＤＲＡＭの製造工程について説明する。以下の工程において(a) はメモリセル部の断面図を示し，(b) は周辺回路部の断面図を示す。 【００２１】先ず，図３(a) および図３(b) に示すように比抵抗５Ωcm程度のｎ型シリコン基板１表面に酸化シリコン膜ｓを形成した後，ＣＶＤ法により形成した窒化シリコン膜パターンをマスクとして，反応性イオンエッチング法によりエッチングして各メモリセル領域内にトレンチ２を形成する。そしてこの内部に酸化シリコン膜を充填し素子分離領域を形成する。ここでこのトレンチの深さは５μｍ程度とする。そして新たにトレンチマスクを形成して反応性イオンエッチング法によりエッチングして各メモリセル領域内にコンケーブトレンチ４を形成する。 【００２２】次いで，図４(a) および図４(b) に示すように，コンケーブトレンチ４の表面処理を行った後，表面酸化を行いゲート絶縁膜５を形成し，さらにこの上層に多結晶シリコン膜からなるゲート電極６を埋め込む。ここでゲート電極の高さは基板表面よりも低くなるようにして完全に埋め込まれた形状となるようにする。そしてこの上層にＣＶＤ法により酸化シリコン膜１２を形成するこの後，マスクＭを剥離し，表面に酸化シリコン膜を形成し，周辺回路部ではこれをゲート絶縁膜１５として用いる。そしてこの周辺回路部のゲート絶縁膜１５を保護するために，全面に多結晶シリコン膜１６を形成し，さらに表面の酸化シリコン膜１２とともにこれをパターニングしたのち拡散層７を形成する。この後，さらにこの多結晶シリコン膜１６にビット線コンタクト８を形成し，多結晶シリコン９ａとタングステンシリサイド膜９ｂとからなるポリサイド層９を形成する。これは後に，メモリセル部ではビット線９Ｂとして用い，周辺回路部ではゲート電極９Ｇとして用いる（図５(a) および図５(b) ）。」 （エ）「【００３０】素子領域を図１１に示すように斜めに形成する際のビット線９Ｂのレイアウトは図１３，図１４に概念図，図１５および図１６にその平面パターンおよび断面図の一例を示すようにすれば入出力が同じ位置にくるようにすることができる。このようにすれば微細化に際しても，特性が良好で信頼性の高いＤＲＡＭを形成することができる。ここでは６Ｆ2 （２Ｆ×３Ｆ）（Ｆ：最小デザインルール）のセルサイズのパターン例について示している。」 （オ）図１６には，素子分離領域において，トレンチ２の幅とコンケーブトレンチ４の幅が等しく，ゲート電極６の側壁が基板に近接すること，が記載されている。 イ　技術的事項 前記アより，引用文献２には次の技術的事項が記載されていると認められる。 「ＤＲＡＭの微細化のために，素子分離領域において，内部に酸化シリコン膜が充填されたトレンチの幅とコンケーブトレンチの幅が等しく，ゲート電極の側壁が基板に近接すること。」 （４）本願補正発明と引用発明との対比 ア　引用発明の「溝１１と溝１３を有する半導体基板」は，本願補正発明の「第１および第２の溝を有する半導体基板」に相当すると認められる。 イ　引用発明の「ゲート電極材料８ａ」は「素子分離絶縁膜２」に形成されるから素子分離の目的で用いられるものと認められる。すると，引用発明の「ゲート電極材料８ａ」は「素子分離絶縁膜２に形成された溝１３の内部に」形成されるから，本願補正発明の「第１の溝の中の分離用電極」に相当すると認められる。 ウ　引用発明の「ゲート電極８」は，「溝１１のゲート絶縁膜１７の内側に」形成されるから，本願補正発明の「第２の溝の中のゲート電極」に相当すると認められる。 エ　引用発明の「ゲート絶縁膜１７」は，「半導体基板」の「溝１１」に形成され，その内側に接するように「ゲート電極８」が形成されるから，本願補正発明の「前記半導体基板と前記ゲート電極との間のゲート絶縁膜」に相当すると認められる。 オ　引用発明の「素子分離絶縁膜２に形成された溝１３の内部のゲート電極材料８ａの下にある素子分離絶縁膜２は，ゲート電極８の下のゲート絶縁膜１７よりも厚く」は，本願補正発明の「前記分離用電極の少なくとも下に延在する第１の絶縁膜とを備え，前記第１の絶縁膜は，前記分離用電極の下において，前記ゲート電極の下の前記ゲート絶縁膜よりも厚く」に相当すると認められる。 カ　引用発明の「ゲート電極材料８ａは，ライン状に延在し」は，前記本願補正発明の「前記分離用電極は分離トレンチの中でライン状に延在し」に相当すると認められる。 キ　引用発明の「ゲート電極８は，隣接するライン状のゲート電極材料８ａの間に配置されて延在する」は，下記相違点２を除いて，本願補正発明の「前記ゲート電極は，隣接するライン状の分離用電極同士の間に配置されて延在する」に相当すると認められる。 ク　すると，本願補正発明と引用発明とは，下記ケの点で一致し，下記コの点で相違すると認められる。 ケ　一致点 「第１および第２の溝を有する半導体基板と， 前記第１の溝の中の分離用電極と， 前記第２の溝の中のゲート電極と， 前記半導体基板と前記ゲート電極との間のゲート絶縁膜と， 前記分離用電極の少なくとも下に延在する第１の絶縁膜とを備え，前記第１の絶縁膜は，前記分離用電極の下において，前記ゲート電極の下の前記ゲート絶縁膜よりも厚く， 前記分離用電極は，分離トレンチの中でライン状に延在し， 前記ゲート電極は，隣接するライン状の分離用電極同士の間に配置されて延在する，半導体装置。」 コ　相違点 （ア）相違点１ 本願補正発明は，「前記半導体基板と前記分離用電極の側壁との間に設けられた熱酸化膜」を備えるが，引用発明はこの熱酸化膜を備えるか不明である点。 （イ）相違点２ 本願補正発明の「ゲート電極」は「ワード線として」あるのに対し，引用発明の「ゲート電極８」についてはこの旨が明示されていない点。 （５）相違点についての検討 ア　相違点１について 引用文献１には微細化することが示唆されており（前記（２）ア（ア）），この示唆に従い，引用発明において，引用文献２に記載されている微細化のためのレイアウトを採用し，素子分離絶縁膜２の幅と溝１３の幅を等しくすることは，当業者が容易になしうることである。すると，ゲート電極材料８ａの側壁が半導体基板１に近接することになるから，電流が漏れることを防止するために，その間を絶縁しなければならないことは当業者に自明のことであり，また，溝１１の内側のゲート絶縁膜１７は熱酸化により形成される（前記（２）ア（イ）【００３４】）から，このときに，溝１３の半導体基板１に近接した部分に熱酸化膜が形成されることも，当業者が容易に想到することである。 してみると，引用発明において相違点１に係る構成を得ることは，当業者が容易になし得ることである。 イ　相違点２について 引用発明は具体的にはメモリセルに適用されるものであり（前記（２）ア（イ）【００２９】），ワード線を備えるべきことは自明のことである。そして，実際に，ワード配線７がゲート電極８と積層形成されている（前記（２）ア（イ）【００３３】）。すると，引用発明のゲート電極８は，電気的にワード配線７と一体となっており，ワード配線上の信号を通すものであるから，ワード線として機能していると言える。 よって，引用発明のゲート電極８はワード線としてあるから，相違点２は実質的には相違点ではない。 （６）本願補正発明の効果について 本願補正発明の効果は，引用発明の構成から当業者が予測できる程度のもので，格別なものではない。 （７）まとめ 本願補正発明は，引用文献１及び２に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。 ３　むすび したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 第３　本願発明の特許性の有無について １　本願発明について 平成２８年５月３１日にされた手続補正は前記第２のとおり却下された。 そして，本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２７年２月２４日にされた手続補正により補正された特許請求の範囲の請求項１に記載された，次のとおりのものと認める。 「第１および第２の溝を有する半導体基板と， 前記第１の溝の中の分離用電極と， 前記第２の溝の中のゲート電極と， 前記半導体基板と前記ゲート電極との間のゲート絶縁膜と， 前記分離用電極の少なくとも下に延在する第１の絶縁膜とを備え，前記第１の絶縁膜は，前記分離用電極の下において，前記ゲート電極の下の前記ゲート絶縁膜よりも厚く， 前記分離用電極は，分離トレンチの中でライン状に延在し， 前記ゲート電極は，隣接するライン状の分離用電極同士の間に配置されたワード線として延在する，半導体装置。」 ２　引用発明 引用発明は，前記第２の２（２）のとおりである。 ３　対比・判断 本願発明は，本願補正発明から「前記半導体基板と前記分離用電極の側壁との間に設けられた熱酸化膜」という発明特定事項を削除したものである。 そうすると，前記第２の２（４）より，本願発明と引用発明とは相違点２で相違し，その余の点で一致すると認められる。 しかし，前記第２の２（５）イのとおり，相違点２は実質的には相違点ではないから，本願発明と引用発明との間には相違点はない。 よって，本願発明は，引用文献１に記載された発明である。 ４　まとめ 以上のとおり，本願発明は，引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。 第４　結言 したがって，本願の請求項１に係る発明は，特許法第２９条第１項第３号に該当し，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 よって，結論のとおり審決する。