2025-007889

特願２０２３－１１７４４２「プリント回路基板及びこれを含む電子素子パッケージ」拒絶査定不服審判事件〔令和５年１０月３日出願公開、特開２０２３－１３９１０９〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、平成３０年５月２日（パリ条約による優先権主張 ２０１７年１１月８日 （ＫＲ）大韓民国）の出願である特願２０１８－８８８８８号の一部を令和５年７月１９日に新たな特許出願としたものであって、その手続の経緯の概要は以下のとおりである。 令和 ６年 ８月 ５日付け 拒絶理由通知書 １１月 ６日 意見書・手続補正書 令和 ７年 ２月１０日付け 拒絶査定 ５月２１日 審判請求書・手続補正書 ６月 ６日 前置報告書 以下では、令和７年２月１０日付け拒絶査定を「原査定」といい、同年５月２１日の手続補正書による補正を「本件補正」という。 第２ 補正の却下の決定 ［補正の却下の決定の結論］ 本件補正を却下する。 ［理由］ １ 本件補正の内容 本件補正は、本件補正前の請求項１７を、本件補正後の請求項１２とする補正を含むものである。 本件補正前の請求項１７（本件補正後の請求項１２）に係る本件補正の内容を明らかにするため、以下の（１）に本件補正前の請求項１７の記載を示し、以下の（２）に本件補正後の請求項１２の記載を示す。 （１）本件補正前の請求項１７の記載 本件補正前の令和６年１１月６日の手続補正書により補正された特許請求の範囲の請求項１７の記載は次のとおりである。 【請求項１７】 電子素子が実装されるプリント回路基板と、 前記プリント回路基板に接合されるパッケージ基板と、を含み、 前記プリント回路基板は、 絶縁層と回路層とで構成された積層体と、 前記積層体の一面に積層された第１ソルダーレジスト層と、 前記第１ソルダーレジスト層を貫通して前記積層体の一面上に形成され、前記回路層に電気的に接続するバンプと、 前記第１ソルダーレジスト層上に積層され、前記バンプの一面を露出する開口部を備えた第２ソルダーレジスト層と、を含み、 前記第２ソルダーレジスト層の厚さは、前記第１ソルダーレジスト層の厚さよりも大きく、 前記第２ソルダーレジスト層は、前記バンプより高く形成され、前記バンプの上面の少なくとも一部を覆う、電子素子パッケージ。 （２）本件補正後の請求項１２の記載 本件補正後の特許請求の範囲の請求項１２の記載は、以下のとおりである。なお、下線は補正箇所を示す。 【請求項１２】 電子素子が実装されるプリント回路基板と、 前記プリント回路基板に接合されるパッケージ基板と、を含み、 前記プリント回路基板は、 絶縁層と回路層とで構成された積層体と、 前記積層体の一面に積層された第１ソルダーレジスト層と、 前記第１ソルダーレジスト層を貫通して前記積層体の一面上に形成され、前記回路層に電気的に接続するバンプと、 前記第１ソルダーレジスト層上に積層され、前記バンプの一面を露出する開口部を備えた第２ソルダーレジスト層と、を含み、 前記第２ソルダーレジスト層の厚さは、前記第１ソルダーレジスト層の厚さよりも大きく、 前記第２ソルダーレジスト層は、前記バンプより高く形成され、前記バンプの上面の少なくとも一部を覆い、 前記第１ソルダーレジスト層を貫通する第１キャビティと、 前記第２ソルダーレジスト層を貫通し、前記第１キャビティに対応する第２キャビティと、をさらに含み、 前記電子素子は、前記第１キャビティ及び前記第２キャビティ内に挿入され、 前記第１キャビティの横断面積は、前記第２キャビティの横断面積よりも小さい、電子素子パッケージ。 ２ 補正の目的 本件補正は、本件補正前の請求項１７に係る発明を特定するために必要な事項である「プリント回路基板」について、「前記第１ソルダーレジスト層を貫通する第１キャビティ」及び「前記第２ソルダーレジスト層を貫通し、前記第１キャビティに対応する第２キャビティ」を「さらに含む」との限定を付加し、加えて、「前記電子素子は、前記第１キャビティ及び前記第２キャビティ内に挿入され」「前記第１キャビティの横断面積は、前記第２キャビティの横断面積よりも小さい」との限定を付加するものを含み、本件補正前の請求項１７に係る発明と本件補正後の請求項１２に係る発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法１７条の２第５項２号に掲げる特許請求の範囲の減縮（いわゆる限定的減縮）を目的とするものに該当する。 ３ 補正の適否 前記２のとおり、本件補正には限定的減縮を目的とするものが含まれるので、本件補正後の請求項１２に係る発明（以下「本件補正発明」という。）が特許法１７条の２第６項において準用する同法１２６条７項に規定する要件（いわゆる独立特許要件）に適合するかについて、以下、検討する。 （１）本件補正発明 本件補正発明は、前記１（２）に示した請求項１２に記載された事項により特定されるとおりのものである。なお、後の参照の便宜のため、請求項１２に記号Ａ～Ｎを付して次のように分説し、「発明特定事項Ａ」のようにして参照する。 【請求項１２】 Ａ 電子素子が実装されるプリント回路基板と、 Ｂ 前記プリント回路基板に接合されるパッケージ基板と、を含み、 Ｃ 前記プリント回路基板は、 Ｄ 絶縁層と回路層とで構成された積層体と、 Ｅ 前記積層体の一面に積層された第１ソルダーレジスト層と、 Ｆ 前記第１ソルダーレジスト層を貫通して前記積層体の一面上に形成され、前記回路層に電気的に接続するバンプと、 Ｇ 前記第１ソルダーレジスト層上に積層され、前記バンプの一面を露出する開口部を備えた第２ソルダーレジスト層と、を含み、 Ｈ 前記第２ソルダーレジスト層の厚さは、前記第１ソルダーレジスト層の厚さよりも大きく、 Ｉ 前記第２ソルダーレジスト層は、前記バンプより高く形成され、前記バンプの上面の少なくとも一部を覆い、 Ｊ 前記第１ソルダーレジスト層を貫通する第１キャビティと、 Ｋ 前記第２ソルダーレジスト層を貫通し、前記第１キャビティに対応する第２キャビティと、をさらに含み、 Ｌ 前記電子素子は、前記第１キャビティ及び前記第２キャビティ内に挿入され、 Ｍ 前記第１キャビティの横断面積は、前記第２キャビティの横断面積よりも小さい、 Ｎ 電子素子パッケージ。 （２）引用文献１の記載 原査定の拒絶の理由で引用された特開２０１０－１０９１０４号公報（以下「引用文献１」という。）には、以下の事項が記載されている。なお、下線は強調のために当審で付した。 ア 「【００１８】 図１、図２および図３に示すように、本発明にかかる配線基板１０はコア用の絶縁基板１ａの上下面にビルドアップ用の絶縁層１ｂが積層されて成る絶縁基体１の内部および表面にコア用の配線導体２ａとビルドアップ用の配線導体２ｂとが被着されているとともに、その上面側の最表面にソルダーレジスト層３ａおよび下面側の最表層にソルダーレジスト層３ｂが被着されて成る。また、絶縁基体１の上面中央部には半導体集積回路素子Ｅ１が搭載される半導体素子搭載部１Ａおよび上面外周部には半導体素子搭載基板Ｅ２が搭載される電子部品搭載部１Ｂを有している。」 イ 「【００２８】 このようなビルドアップ用の配線導体２ｂは、厚みが５～２０μｍ程度であり、セミアディティブ法といわれる方法により形成される。セミアディティブ法は、例えば、ビアホール６が形成されたビルドアップ用の絶縁層１ｂの表面に、電解めっき用の下地めっき層を無電解銅めっきにより形成し、その上に配線導体２ｂに対応した開口を有するめっきレジスト層を形成し、次に、下地めっき層を給電用の電極として、開口から露出する下地めっき層上に電解銅めっきを施すことで配線導体２ｂを形成し、めっきレジストを剥離した後、露出する下地めっき層をエッチング除去することによって、各配線導体２ｂを電気的に独立させる方法である。」 ウ 「【００２９】 ビルドアップ用の配線導体２ｂのうち、配線基板１０の上面側における最外層の絶縁層１ｂ上に被着された一部は、半導体素子搭載部１Ａにおいて半導体集積回路素子Ｅ１の電極に半田等の導電バンプＢ１を介して電気的に接続される円形の半導体素子接続パッド２Ａを形成しており、これらの半導体素子接続パッド２Ａは格子状の並びに複数並んで形成されている。さらに、ビルドアップ用の配線導体２ｂのうち、配線基板１０の上面側における最外層の絶縁層１ｂ上に被着された他の一部は、電子部品搭載部１Ｂにおいて半導体素子搭載基板Ｅ２の電極端子に半田ボールＢ２を介して半田ボール接続により電気的に接続される円形の電子部品接続パッド２Ｂを形成しており、複数並んで形成されている。そしてこれらの半導体素子接続パッド２Ａいくつかと電子部品接続パッドの２Ｂのいくつかとは、配線基板１０の上面側における最外層の絶縁層１ｂ上を半導体素子搭載部１Ａから電子部品搭載部１Ｂにかけて延在する配線導体２ｂの一部から成る帯状配線導体２Ｃにより互いに接続されている。また、配線基板１０の下面側における最外層の絶縁層１ｂ上に被着された一部は、外部電気回路基板の配線導体に半田ボールＢ３を介して電気的に接続される外部接続用の外部接続パッド２Ｄを形成しており、複数並んで形成されている。」 エ 「【００４７】 なお、本発明の配線基板およびその製造方法は、上述した一実施形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば、種々の変更は可能であり、例えば上述の一実施形態例の配線基板１０においては、半導体素子接続パッド２Ａ、電子部品接続パッド２Ｂおよび帯状配線導体２Ｃはいずれも下地めっき層５１および主めっき層５２とから成り、実質的同じ厚みで形成されていたが、図１１に断面図で示す他の実施形態例による配線基板２０のように、ソルダーレジスト層３ａから露出する電子部品接続パッド２Ｂの上面に追加のめっき層５３から成る導電突起７を半導体素子接続パッド２Ａの上面を超える厚みで設けるとともに、この導電突起７の上面を露出させるオーバーソルダーレジスト層３ｃを設け、導電突起７の露出した上面に半導体素子搭載基板Ｅ２の電極を半田ボールＢ２を介して接続するようにしてもよい。この場合、導電突起７により配線基板２０とこれに実装される半導体素子搭載基板Ｅ２との間隔を半田ボールＢ２の高さよりも大きくすることができ、それにより例えば電子部品接続パッド２Ｂの配列ピッチが５００μｍ未満の狭いものであったとしても、配線基板２０と半導体素子搭載基板Ｅ２との間に半導体集積回路素子Ｅ１を収容するために十分な隙間を確保して半導体集積回路素子Ｅ１および半導体素子搭載基板Ｅ２をそれぞれフリップチップ接続および半田ボール接続により良好に実装することが可能となる。」 オ 「【００５４】 また、上述した他の実施形態例の配線基板２０においては、導電突起７の上面の全面がオーバーソルダーレジスト層３ｃから露出していたが、図１７に示す更に他の実施形態例による配線基板３０のように、オーバーソルダーレジスト層３ｃが導電突起７の上面を超える厚みで被着されているとともに導電突起７に対応する位置に導電突起７の上面中央部を露出させる開口３Ｄを有していてもよい。この場合、導電突起７の上面中央部はオーバーソルダーレジスト層３ｃの開口３Ｄとで形成される凹部の底面を形成しており、それにより、半導体素子搭載基板Ｅ２を配線基板３０上に実装する際に、半導体素子搭載基板Ｅ２の電極端子と導電突起７とを接続する半田ボールＢ２が導電突起７上に良好に位置決めされ、半導体素子搭載基板Ｅ２を配線基板３０に搭載することが容易になる。」 カ 図１１ ［図：0001437125000001.jpg］ キ 図１４（部分） ［図：0001437125000002.jpg］ ク 図１７ ［図：0001437125000003.jpg］ 図１７によれば、ソルダーレジスト層３ａの上にオーバーソルダーレジスト層３ｃが積層されていると解される。 図１７によれば、配線基板３０の上面の中央部分の半導体集積回路素子Ｅ１が搭載される部分には、ソルダーレジスト層３ａ及びオーバーソルダーレジスト層３ｃが存在しないと解される。 ケ 図１８ ［図：0001437125000004.jpg］ （３）引用発明の認定 引用文献１には、「上述した他の実施形態例の配線基板２０においては、導電突起７の上面の全面がオーバーソルダーレジスト層３ｃから露出していたが、図１７に示す更に他の実施形態例による配線基板３０のように、…（略）…有していてもよい。」（【００５４】）との記載がある。 当審では、引用文献１に記載された発明（以下「引用発明」という。）として、「図１７に示す更に他の実施形態例による配線基板３０」を認定する。その際、「配線基板３０」に特有の構成以外は、「配線基板２０」と同様であると解されるから、「配線基板２０」の説明も参照して引用発明を認定する。 さらに、引用文献１には、「上述の一実施形態例の配線基板１０においては、半導体素子接続パッド２Ａ、電子部品接続パッド２Ｂおよび帯状配線導体２Ｃはいずれも下地めっき層５１および主めっき層５２とから成り、実質的同じ厚みで形成されていたが、図１１に断面図で示す他の実施形態例による配線基板２０のように、…（略）…してもよい。」（【００４７】）との記載があり、「配線基板２０」に特有の構成以外は、「配線基板１０」と同様であると解されるから、「配線基板１０」の説明も参照して引用発明を認定する。 「配線基板１０」及び「配線基板２０」の説明を参照して「配線基板３０」を認定する際には、「配線基板１０」及び「配線基板２０」を「配線基板３０」と読み替える。 以上を踏まえると、前記（２）の記載によれば、引用文献１には、次に示す引用発明が記載されていると認められる。なお、後の参照の便宜のため、引用発明に記号ａ～ｇを付して分説し、「構成ａ」のようにして参照する。 〈引用発明〉 ａ オーバーソルダーレジスト層３ｃが導電突起７の上面を超える厚みで被着されているとともに導電突起７に対応する位置に導電突起７の上面中央部を露出させる開口３Ｄを有する配線基板３０であって、（【００５４】） ｂ１ 配線基板３０はコア用の絶縁基板１ａの上面にビルドアップ用の絶縁層１ｂが積層されて成る絶縁基体１の表面にビルドアップ用の配線導体２ｂが被着されているとともに、その上面側の最表面にソルダーレジスト層３ａが被着され、（【００１８】） ｂ２ 絶縁基体１の上面中央部には半導体集積回路素子Ｅ１が搭載される半導体素子搭載部１Ａを有し、（【００１８】） ｃ ビルドアップ用の配線導体２ｂは、セミアディティブ法といわれる方法により形成され、（【００２８】） ｄ 配線導体２ｂのうち、配線基板３０の上面側における最外層の絶縁層１ｂ上に被着された一部は、電子部品接続パッド２Ｂを形成し、（【００２９】） ｅ１ ソルダーレジスト層３ａから露出する電子部品接続パッド２Ｂの上面に導電突起７を半導体素子接続パッド２Ａの上面を超える厚みで設け、（【００４７】） ｅ２ 導電突起７の上面を露出させるオーバーソルダーレジスト層３ｃを設け、（【００４７】） ｅ３ 導電突起７の露出した上面に半導体素子搭載基板Ｅ２の電極を半田ボールＢ２を介して接続し、（【００４７】） ｆ１ ソルダーレジスト層３ａの上にオーバーソルダーレジスト層３ｃが積層され、（図１７） ｆ２ 配線基板３０の上面の半導体集積回路素子Ｅ１が搭載される部分には、ソルダーレジスト層３ａ及びオーバーソルダーレジスト層３ｃが存在しない、（図１７） ｇ 配線基板３０。 （４）対比 以下、本件補正発明と引用発明とを対比する。 ア 発明特定事項Ａについて 発明特定事項Ａは「電子素子が実装されるプリント回路基板と、」というものである。 引用発明の「配線基板３０」（構成ａ）は、「絶縁基体１の表面にビルドアップ用の配線導体２ｂが被着されて」おり（構成ｂ１）、「絶縁基体１の上面中央部には半導体集積回路素子Ｅ１が搭載される」（構成ｂ２）から、半導体集積回路素子Ｅ１が実装される回路基板である。 そして、引用発明の「配線基板３０」の「ビルドアップ用の配線導体２ｂ」（構成ｂ１）は、「セミアディティブ法といわれる方法により形成され」（構成ｃ）、セミアディティブ法はプリント回路基板を作成するために広く用いられている方法であるから、引用発明の「配線基板３０」は、プリント回路基板であると解され、本件補正発明の「プリント回路基板」に相当する。 また、引用発明の「半導体集積回路素子Ｅ１」は、本件補正発明の「電子素子」に相当する。 そうすると、本件補正発明と引用発明とは、「電子素子が実装されるプリント回路基板」を含む点で一致する。 イ 発明特定事項Ｂについて 発明特定事項Ｂは「前記プリント回路基板に接合されるパッケージ基板と、を含み、」というものである。 引用発明の「半導体素子搭載基板Ｅ２」（構成ｅ３）は、半導体素子等を基板に搭載してひとまとめにしたものと解されるから、本件補正発明の「パッケージ基板」に相当する。 そして、引用発明の「配線基板３０」は、「半導体素子搭載基板Ｅ２の電極を半田ボールＢ２を介して接続」される（構成ｅ３）から、「半導体素子搭載基板Ｅ２」は「配線基板３０」に接合されると解される。 よって、本件補正発明と引用発明とは、「前記プリント回路基板に接合されるパッケージ基板と、を含」む点で一致する。 ウ 発明特定事項Ｃについて 発明特定事項Ｃは「前記プリント回路基板は、」というものであり、発明特定事項Ｄ～Ｍがプリント回路基板に関するものであることを特定していると解される。 そして、発明特定事項Ｄ～Ｍについては、以下のエ～シのとおりである。 エ 発明特定事項Ｄについて 発明特定事項Ｄは「絶縁層と回路層とで構成された積層体と、」というものである。 引用発明の「絶縁基体１」（構成ｂ１）は、本件補正発明の「絶縁層」に相当する。 また、引用発明の「ビルドアップ用の配線導体２ｂ」（構成ｂ１）は、本件補正発明の「回路層」に相当する。 そして、引用発明の「回路基板３０」は、「絶縁基体１の表面にビルドアップ用の配線導体２ｂが被着されている」（構成ｂ１）から、「絶縁基体１」と「ビルドアップ用の配線導体２ｂ」とで構成された積層体であると解される。 よって、本件補正発明と引用発明とは、「絶縁層と回路層とで構成された積層体」を含む点で一致する。 オ 発明特定事項Ｅについて 発明特定事項Ｅは「前記積層体の一面に積層された第１ソルダーレジスト層と、」というものである。 前記エのとおり、引用発明の「回路基板３０」は積層体であり、「その上面」（構成ｂ１）を「一面」と呼ぶことは任意である。 そして、引用発明の「回路基板３０」は、「その上面側の最表面にソルダーレジスト層３ａが被着され」る（構成ｂ１）から、「回路基板２０」の一面には「ソルダーレジスト層３ａ」が積層されると解され、引用発明の「ソルダーレジスト層３ａ」は、本件補正発明の「第１ソルダーレジスト層」に相当する。 よって、本件補正発明と引用発明とは、「前記積層体の一面に積層された第１ソルダーレジスト層」を含む点で一致する。 カ 発明特定事項Ｆについて 発明特定事項Ｆは「前記第１ソルダーレジスト層を貫通して前記積層体の一面上に形成され、前記回路層に電気的に接続するバンプと、」というものである。 引用発明では、「ソルダーレジスト層３ａから露出する電子部品接続パッド２Ｂの上面に導電突起７を」「設け」る（構成ｅ１）から、「導電突起７」は、「ソルダーレジスト層３ａ」を貫通して「電子部品接続バッド２Ｂ」に電気的に接続している。 引用発明では、「配線導体２ｂのうち」「一部は、電子部品接続パッド２Ｂを形成」する（構成ｄ）から、「電子部品接続パッド２Ｂ」は、「ビルドアップ用の配線導体２ｂ」である。引用発明の「ビルドアップ用の配線導体２ｂ」が本件補正発明の「回路層」に相当することは、前記エで触れたとおりである。 英語の「bump」に「突起」の意味があることに鑑みれば、引用発明の「導電突起７」は、本件補正発明の「バンプ」に相当する。 そうすると、本件補正発明と引用発明とは、「前記第１ソルダーレジスト層を貫通して前記積層体の一面上に形成され、前記回路層に電気的に接続するバンプ」を含む点で一致する。 キ 発明特定事項Ｇについて 発明特定事項Ｇは「前記第１ソルダーレジスト層上に積層され、前記バンプの一面を露出する開口部を備えた第２ソルダーレジスト層と、を含み、」というものである。 引用発明では、「ソルダーレジスト層３ａの上にオーバーソルダーレジスト層３ｃが積層され」る（構成ｆ１）から、引用発明の「オーバーソルダーレジスト層３ｃ」は、本件補正発明の「前記第１ソルダーレジスト層上に積層され」た「第２ソルダーレジスト層」に相当する。 引用発明の「オーバーソルダーレジスト層３ｃ」は、「導電突起７に対応する位置に導電突起７の上面中央部を露出させる開口３Ｄを有する」（構成ａ）。引用発明の「開口３Ｄ」は、本件補正発明の「開口部」に相当し、「開口３Ｄ」から「導電突起７の上面中央部」が「露出」する。 よって、本件補正発明と引用発明とは、「前記第１ソルダーレジスト層上に積層され、前記バンプの一面を露出する開口部を備えた第２ソルダーレジスト層と、を含」む点で一致する。 ク 発明特定事項Ｈについて 発明特定事項Ｈは「前記第２ソルダーレジスト層の厚さは、前記第１ソルダーレジスト層の厚さよりも大きく、」というものである。 これに対し、引用発明では、「オーバーソルダーレジスト層３ｃ」の厚さが「ソルダーレジスト層３ａ」の厚さよりも大きいことは特定されていない。 ケ 発明特定事項Ｉについて 発明特定事項Ｉは「前記第２ソルダーレジスト層は、前記バンプより高く形成され、前記バンプの上面の少なくとも一部を覆い、」というものである。 引用発明では、「オーバーソルダーレジスト層３ｃが導電突起７の上面を超える厚みで被着されている」（構成ａ）から、「オーバーソルダーレジスト層３ｃ」は「導電突起７」よりも高く形成されている。 引用発明の「オーバーソルダーレジスト層３ｃ」は、「導電突起７の上面中央部を露出させる開口３Ｄを有する」（構成ａ）から、「開口３Ｄ」から露出する「上面中央部」以外の「導電突起７の上面」の部分（上面の辺縁部）は、「オーバーソルダーレジスト層３ｃ」によって覆われていると解される。 よって、本件補正発明と引用発明とは、「前記第２ソルダーレジスト層は、前記バンプより高く形成され、前記バンプの上面の少なくとも一部を覆」う点で一致する。 コ 発明特定事項Ｊ及びＫについて 発明特定事項Ｊは「前記第１ソルダーレジスト層を貫通する第１キャビティと、」というものであり、発明特定事項Ｋは「前記第２ソルダーレジスト層を貫通し、前記第１キャビティに対応する第２キャビティと、をさらに含み、」というものである。 引用発明の「配線基板３０の上面」は、「半導体集積回路素子Ｅ１が搭載される部分には、ソルダーレジスト層３ａ及びオーバーソルダーレジスト層３ｃが存在」しない（構成ｆ２）から、半導体集積回路素子Ｅ１が搭載される部分は、層３ａ及び層３ｃが存在しない空洞となっている。 そうすると、上記空洞は、ソルダーレジスト層３ａ及びオーバーソルダーレジスト層３ｃを貫通していると解され、該空洞のうちソルダーレジスト層３ａを貫通する部分を「第１キャビティ」と呼び、該空洞のうちオーバーソルダーレジスト層３ｃを貫通する部分を「第２キャビティ」と呼ぶことは任意である。 そして、引用発明における第１キャビティと第２キャビティとは重なっているため、両者はその位置が対応しているといえる。 以上によれば、本件補正発明と引用発明とは、「前記第１ソルダーレジスト層を貫通する第１キャビティと」「前記第２ソルダーレジスト層を貫通し、前記第１キャビティに対応する第２キャビティと、をさらに含」む点で一致する。 サ 発明特定事項Ｌについて 発明特定事項Ｌは「前記電子素子は、前記第１キャビティ及び前記第２キャビティ内に挿入され、」というものである。 引用発明の空洞（第１キャビティ及び第２キャビティ）には半導体集積回路素子Ｅ１が搭載される（前記コ）から、本件補正発明と引用発明とは、「前記電子素子は、前記第１キャビティ及び前記第２キャビティ内に挿入され」る点で一致する。 シ 発明特定事項Ｍについて 発明特定事項Ｍは「前記第１キャビティの横断面積は、前記第２キャビティの横断面積よりも小さい、」というものである。 これに対し、引用発明の第１キャビティと第２キャビティとは、図１７によれば、横断面積が等しい。 ス 発明特定事項Ｎについて 発明特定事項Ｎは「電子素子パッケージ。」というものである。 引用発明の「配線基板３０」には、「半導体素子搭載基板Ｅ２の電極を半田ボールＢ２を介して接続し」（構成ｅ３）、「絶縁基体１の上面中央部」に「半導体集積回路素子Ｅ１」を「搭載」する（構成ｂ２）から、引用発明の「配線基板３０」、「半導体集積回路素子Ｅ１」及び「半導体素子搭載基板Ｅ２」は、これらをひとまとめにした電子素子パッケージであるといえる。 よって、本件補正発明と引用発明とは、「電子素子パッケージ」である点で一致する。 セ 一致点及び相違点 前記ア～スによれば、本件補正発明と引用発明との一致点及び相違点は、以下のとおりである。 〈一致点〉 「電子素子が実装されるプリント回路基板と、 前記プリント回路基板に接合されるパッケージ基板と、を含み、 前記プリント回路基板は、 絶縁層と回路層とで構成された積層体と、 前記積層体の一面に積層された第１ソルダーレジスト層と、 前記第１ソルダーレジスト層を貫通して前記積層体の一面上に形成され、前記回路層に電気的に接続するバンプと、 前記第１ソルダーレジスト層上に積層され、前記バンプの一面を露出する開口部を備えた第２ソルダーレジスト層と、を含み、 前記第２ソルダーレジスト層は、前記バンプより高く形成され、前記バンプの上面の少なくとも一部を覆い、 前記第１ソルダーレジスト層を貫通する第１キャビティと、 前記第２ソルダーレジスト層を貫通し、前記第１キャビティに対応する第２キャビティと、をさらに含み、 前記電子素子は、前記第１キャビティ及び前記第２キャビティ内に挿入される、 電子素子パッケージ。」である点。 〈相違点１〉 本件補正発明では、「前記第２ソルダーレジスト層の厚さは、前記第１ソルダーレジスト層の厚さよりも大き」いのに対し、引用発明では、オーバーソルダーレジスト層３ｃ」の厚さが「ソルダーレジスト層３ａ」の厚さよりも大きいことは特定されていない点。（発明特定事項Ｈ） 〈相違点２〉 本件補正発明では、「前記第１キャビティの横断面積は、前記第２キャビティの横断面積よりも小さい」のに対し、引用発明では、第１キャビティと第２キャビティとは横断面積が等しい点。（発明特定事項Ｍ） （５）相違点についての判断 相違点１及び相違点２に係る構成の容易想到性について検討する。 ア 相違点１について 引用文献１の図１４及び図１８を参照すると、オーバーソルダーレジスト層３ｃの厚さは、ソルダーレジスト層３ａの厚さよりも厚く描かれており、引用文献１には、オーバーソルダーレジスト層３ｃの厚さを、ソルダーレジスト層３ａの厚さよりも大きくすることを妨げる事情は記載されていない。 よって、引用文献１に触れた当業者は、引用発明のオーバーソルダーレジスト層３ｃの厚さを、ソルダーレジスト層３ａの厚さよりも大きくするよう動機付けられる。 加えて、原査定の拒絶の理由で引用された特開２０１３－１１５１４５号公報（以下「引用文献２」という。）には、「さらに配線基板１０の上面には、…（略）…ソルダーレジスト層５が形成されている。ソルダーレジスト層５は、…（略）…第１のソルダーレジスト層５ａと、この第１のソルダーレジスト５ａ上の…（略）…第２のソルダーレジスト層５ｂとを積層した２層構造を有しており、…（略）…第１のソルダーレジスト層５ａの厚みは５～２０μｍ程度である。また第２のソルダーレジスト層５ｂの厚みは１０～３０μｍ程度である。」（【００１５】）との記載がある（以下に掲げる図１も参照）。 引用文献２図１ ［図：0001437125000005.jpg］ 引用文献２の上記記載によれば、引用文献２には、基板に２層のソルダーレジスト層を設け、基板の上側のソルダーレジスト層５ｂの厚さは、下側のソルダーレジスト層５ａの厚さよりも厚くする技術（以下「文献２技術」という。）が記載されていると認められる。 引用発明と文献２技術とは、共に基板に２層のソルダーレジスト層を設ける点で共通しているから、引用発明のオーバーソルダーレジスト層３ｃ及びソルダーレジスト層３ａに対して、文献２技術を適用することにより、オーバーソルダーレジスト層３ｃの厚さを、ソルダーレジスト層３ａの厚さよりも大きくすることは、当業者が容易に想到し得たと認められる。 以上によれば、相違点１に係る構成は、引用発明及び文献２技術から容易に想到し得たと認められる。 イ 相違点２について 技術常識によれば、引用発明において、半導体集積回路素子Ｅ１を配線基板３０に搭載する際には、半導体集積回路素子Ｅ１を把持具で把持し、空洞部分に上から挿入して搭載し、把持具を上に引き抜く作業が想定される。 上記搭載の作業において、半導体集積回路素子Ｅ１及び把持具の挿入側である上面側の空洞部分が広ければ、把持具の挿抜における作業性の向上が期待できることは明らかである。 そうすると、半導体集積回路素子Ｅ１の作業性を向上させるために、オーバーソルダーレジスト層３ｃの空洞の横断面積を、ソルダーレジスト層３ａの空洞の横断面積よりも大きくすることは、当業者の通常の創作能力の発揮に過ぎない。 （６）効果についての判断 本件補正発明の効果は、引用発明に比して格別とは認められない。 （７）請求人の主張についての判断 請求人は、本件補正発明について、引用発明との間に発明特定事項Ｉに係る相違点が存在すること（意見書）、及び、発明特定事項Ｊ～Ｍに係る相違点が存在すること（審判請求書）を主張するのみである。 しかしながら、前記（４）ケのとおり、発明特定事項Ｉについては相違点は存在せず、発明特定事項Ｊ～Ｍにおける相違点２については前記（５）イのとおりであるから、請求人の主張は採用できない。 （８）小括 以上によれば、本件補正発明は、当業者が引用発明及び文献２技術に基づいて容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 よって、本件補正発明は、特許出願の際独立して特許を受けることができるものではない。 ４ 本件補正についてのむすび 前記３によれば、本件補正は、特許法１７条の２第６項において準用する同法１２６条７項の規定に違反するので、同法１５９条１項の規定において読み替えて準用する同法５３条１項の規定により却下すべきものである。 よって、前記補正の却下の決定の結論のとおり決定する。 第３ 本願発明 本件補正は上述のとおり却下されたため、本願の請求項１７に係る発明（以下「本願発明」という。）は、前記第２［理由］１（１）のとおりである。 第４ 原査定の概要 原査定の概要は、以下のとおりである。 １．（進歩性）この出願の請求項１～８及び１７～２３に係る発明は、以下の文献１に記載された発明、文献２に記載された技術並びに文献３、６及び７に示される周知技術に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 この出願の請求項９～１４及び２４～３０に係る発明は、以下の文献１に記載された発明、文献２に記載された技術、文献４に記載された技術並びに文献３、６及び７に示される周知技術に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 この出願の請求項１５、１６及び３１～３４に係る発明は、以下の文献１に記載された発明、文献２に記載された技術、文献４及び５に記載された技術並びに文献３、６及び７に示される周知技術に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 文献１．特開２０１０－１０９１０４号公報 文献２．特開２０１３－１１５１４５号公報 文献３．特開２０１６－２０７９５８号公報 文献４．特開２０１３－１０２１４３号公報 文献５．特開２００２－２９００３１号公報 文献６．米国特許出願公開第２０１７／００１９９８９号明細書 文献７．特開２０１７－３４１０９号公報 第５ 文献の記載事項 原査定の拒絶の理由で引用された文献１（この審決における引用文献に対応）の記載事項は、前記第２［理由］３（２）に示したとおりである。 第６ 本願発明と引用発明との対比・判断 本願発明は、前記第２［理由］３で検討した本件補正発明から、その発明特定事項である「プリント回路基板」について、「前記第１ソルダーレジスト層を貫通する第１キャビティ」及び「前記第２ソルダーレジスト層を貫通し、前記第１キャビティに対応する第２キャビティ」を「さらに含む」との限定を削除し、さらに、「前記電子素子は、前記第１キャビティ及び前記第２キャビティ内に挿入され」「前記第１キャビティの横断面積は、前記第２キャビティの横断面積よりも小さい」との限定を削除したものである（前記第２［理由］２を参照）。 そうすると、本願発明の発明特定事項を全て含み、さらに他の事項を付加したものに相当する本件補正発明が、前記第２［理由］３に示したとおり、引用発明及び文献２技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、引用発明及び文献２技術に基づいて、当業者が容易に発明をすることができたものである。 第７ むすび 以上のとおり、本願発明は、当業者が引用発明及び文献２技術に基づいて容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。