2022-021333

第２ 本願発明

本願の請求項１に係る発明（以下「本願発明」という。）は、令和４年９月１３日に提出された手続補正書により補正された特許請求の範囲の請求項１に記載された次の事項により特定されるとおりのものと認める。

「【請求項１】

ｍ本のソース線及びｎ本のゲート線（ｍ、ｎは２以上の整数）と、前記ｍ本のソース線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部と、を有する表示パネルに接続され、各々がｍ個の画素データ片からなるｎ個の画素データ片群が連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成するソースドライバであって、

前記映像データ信号から前記ｎ個の画素データ片群を所定周期で順次取り込み、取り込んだ当該画素データ片群に含まれる前記ｍ個の画素データ片を前記ｍ本のソース線に対応するｍ個の出力端から順次出力するラッチ回路と、

前記ラッチ回路から出力された前記ｍ個の画素データ片を順次取り込み、取り込んだ当該画素データ片をｍ個の階調電圧に変換して階調電圧信号として前記ｍ本のソース線に出力する出力回路と、

前記表示パネルに接続され且つ前記ｎ本のゲート線を介して前記ｍ×ｎ個の画素部にゲート信号を供給するゲートドライバから前記画素部の各々までの前記ゲート線の長さが長くなるにしたがって、前記ゲート信号の立下りから前記階調電圧信号の立下りまでの時間間隔が大きくなるように第１の遅延時間を設定し、前記ソースドライバから前記画素部の各々が配されたゲート線までの距離が長くなるにしたがって、前記画素部の各々を供給対象とする前記階調電圧信号に対応する前記画素データ片の前記ラッチ回路による取り込みから出力までの時間間隔が小さくなるように第２の遅延時間を設定し、前記第１の遅延時間と前記第２の遅延時間とによって定まる出力遅延時間に基づいて前記ラッチ回路からの前記ｍ個の画素データ片の出力のタイミングを制御するタイミング制御部と、

を有するソースドライバ。」

第３ 原査定における拒絶の理由

原査定の拒絶の理由のうち、本願発明に対する理由３（進歩性の欠如）の概要は、次のとおりである。

（進歩性の欠如）本願発明は、本願の優先日前に発行された下記の引用文献１に記載された発明に基づいて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。

記

＜引用文献一覧＞

１．特開２００４－９４０１４号公報

第４ 引用文献１に記載された事項と引用発明の認定

１ 引用文献１に記載された事項

原査定の拒絶の理由に引用され、本願の優先日前に発行された前記引用文献１（特開２００４－９４０１４号公報）には、以下の事項が記載されている。下線は当合議体において付したものであり、以下同様である。

(１) 【０００１】

「【０００１】

【発明の属する技術分野】

本発明は表示装置に係り、たとえば液晶表示装置あるいは有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の画像表示装置に関する。」

(２) 【０００６】～【０００８】

「【０００６】

【発明が解決しようとする課題】

このような表示装置は、近年、その表示面の大型化が要望されてきているが、それにともない、ゲート信号線あるいはドレイン信号線の長さを大きくしなければならず、それによる不都合によって表示装置の大型化にも制限が付されるのが実情である。

【０００７】

すなわち、ゲート信号線あるいはドレイン信号線を長くした場合、それによって生じる抵抗および寄生容量によって、それぞれ供給される走査信号あるいは映像信号の波形に歪みが発生し、この信号波形の歪みが原因して表示面に輝度の高い領域と低い領域が発生し、いわゆる輝度むらとなって目視できるからである。

【０００８】

本発明は、このような事情に基づいてなされたもので、その目的は輝度むらの発生を抑制できる表示装置を提供することにある。」

(３) 【００２５】～【００３８】、【図１】

「【００２５】

実施例１．

《全体の構成》

まず、図１は本発明による表示装置、たとえば液晶表示装置の全体構成の一実施例を示す平面図である。

続きを表示（全30行）

【００２６】

図１において、液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、該液晶は一方の透明基板ＳＵＢ１に対する他方の透明基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入されている。

【００２７】

シール材ＳＬによって囲まれた前記一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬとが形成されている。

【００２８】

各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。

【００２９】

また、ｘ方向に並設される各画素領域のそれぞれにはそれら各画素領域内に走行された共通の対向電圧信号線ＣＬが形成されている。この対向電圧信号線ＣＬは各画素領域の後述する対向電極ＣＴに映像信号に対して基準となる電圧を供給するための信号線となるものである。

【００３０】

各画素領域には、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されている。

【００３１】

この画素電極ＰＸは、前記対向電圧信号線ＣＬと接続された対向電極ＣＴとの間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。

【００３２】

前記ゲート信号線ＧＬのそれぞれの一端は前記シール材ＳＬを超えて延在され、その延在端は走査信号駆動回路Ｖの出力端子が接続される端子ＧＬＴを構成するようになっている。そして、この走査信号駆動回路Ｖには表示制御回路ＴＣＯＮから走査制御信号が入力されるようになっている。

【００３３】

走査信号駆動回路Ｖは複数個の半導体装置（以下ゲートドライバＧＤと称す）からなり、互いに隣接する複数のゲート信号線ＧＬどうしがグループ化され、これら各グループ毎に一個の半導体装置があてがわれるようになっている。このため、該半導体装置のそれぞれは各ゲート信号線ＧＬの並設方向（ｙ方向）に並設されて搭載されている。

【００３４】

同様に、前記ドレイン信号線ＤＬのそれぞれの一端は前記シール材ＳＬを超えて延在され、その延在端は映像信号駆動回路Ｈｅの出力端子が接続される端子ＤＬＴを構成するようになっている。そして、この映像信号駆動回路Ｈｅには表示制御回路ＴＣＯＮから映像制御信号、および階調表示用リファレンス電圧生成手段ＳＲＶから階調に応じた電圧が供給されるようになっている。

【００３５】

この映像信号駆動回路Ｈｅも複数個の半導体装置（以下ソースドライバＳＤと称す）からなり、互いに隣接する複数のドレイン信号線ＤＬどうしがグループ化され、これら各グループ毎に一個の半導体装置があてがわれるようになっている。このため、該半導体装置のそれぞれは各ドレイン信号線ＤＬの並設方向（ｙ方向）に並設されて搭載されている。

【００３６】

また、前記対向電圧信号線ＣＬはたとえば図中右側の端部で共通に接続され、その接続線はシール材ＳＬを超えて延在され、その延在端において端子ＣＬＴを構成している。この端子からは映像信号に対して基準となる電圧が供給されるようになっている。

【００３７】

前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっている。

【００３８】

また、前記各ドレイン信号線ＤＬのそれぞれには、映像信号駆動回路Ｈｅによって、前記ゲート信号線ＧＬの選択のタイミングに合わせて映像信号が供給されるようになっている。」

「【図１】

［図：0001406460000001.jpg］

」

(４) 【００４１】～【００４６】、【図２】

「【００４１】

《ソースドライバ》

図２は、前記ソースドライバＳＤの一実施例を示したブロック図である。まず、液晶表示装置の外部から入力される表示データがデータラッチＤＲ（１）に入力されるようになっている。このデータラッチＤＲ（１）に入力される該表示データは、たとえば液晶表示装置の一つのゲート信号線ＧＬに沿って配列される画素群に供給されるデータ、すなわち一ライン分のデータとなっている。

【００４２】

続きを表示（全13行）

ラッチアドレスセレクタＲＡＳは、該表示データを集合体とする個々のデータが前記データラッチＤＲ（１）のどのアドレスにラッチされるかを決定するようになっている。

【００４３】

データラッチＤＲ（１）に格納された前記表示データは、データラッチＤＲ（２）にパラレルに移行され、これにより、データラッチＤＲ（１）には次の一ライン分の表示データが格納されるようになる。

【００４４】

データラッチＤＲ（２）に格納された表示データはデコーダＤＤに移行され、このデコーダＤＤによって、該表示データを集合体とする個々のデータの内容に基づいてそれぞれ階調電圧からなる映像信号に変換されるようになる。なお、データラッチＤＤ（２）に格納された表示データをデコーダに移行するのはラッチパルスによってなされるとともに、前記映像信号の階調電圧は該デコーダＤＤに供給されるリファレンス電圧（階調生成用電圧）を分圧することによって生成されるようになっている。

【００４５】

さらに、階調電圧に変換された各映像信号はアンプＡＭＰによって増幅された後に各ドレイン信号線ＤＬに供給されるようになっている。

【００４６】

そして、この実施例の場合、走査ライン位置情報がアンプに入力されるようになっている。ここで、走査ライン位置情報とは、走査信号（オン電圧）が供給されているゲート信号線ＧＬを特定する情報であって、各ゲート信号ＧＬをソースドライバＳＤ側から順に数えた番号に相当する情報となっている。」

「【図２】

［図：0001406460000002.jpg］

」

(５) 【００８３】～【００８９】、【図１１】、【図１２】

「【００８３】

実施例５．

図１１は、本発明による表示装置の他の実施例を示す回路図で、図２と対応した図となっている。

【００８４】

続きを表示（全15行）

同図において、図２に示すソースドライバＳＤにおいてそのデータラッチＤＲ（２）に入力されるラッチパルスを出力切り替え信号として用い、この出力切り替え信号を走査ライン位置情報に応じて遅延させ、この遅延された信号を新たに形成されたラッチパルスとして用いることにある。

【００８５】

すなわち、図１１に示すように、遅延手段ＤＭがあり、この遅延手段ＤＭには前記出力切り替え信号と走査ライン位置情報が入力されている。また、この遅延手段ＤＭの出力であるラッチパルスはデータラッチＤＲ（２）に入力されている。

【００８６】

ここで、走査ライン位置情報は、走査信号を供給するゲート信号線ＧＬのソースドライバＳＤ側から何番目に位置するかを示す値からなり、たとえば１、２、３、……に相当する情報となっている。

【００８７】

図１２は、ソースドライバＳＤの近端側から遠端側へのゲート信号線ＧＬの選択による走査ライン位置情報に応じた、ソースドライバＳＤからの映像信号の遅延量の変化を示す図である。

【００８８】

すなわち、たとえば走査ライン位置情報が３０の場合、ソースドライバＳＤからの映像信号の遅延量は比較的大きくなっており、また、走査ライン位置情報が７００の場合、ソースドライバＳＤからの映像信号の遅延量は比較的小さくなっている。この映像信号の遅延量は、走査ライン位置情報の値が大きくなるにつれ、それに応じて順次小さくなるようになっている。

【００８９】

このように構成した場合、ソースドライバＳＤの近端に位置する画素への電圧（映像信号）書き込み時間は短く、遠端に位置する画素への電圧（映像信号）書き込みは長くすることができ、結果として、各画素に加わる電圧（映像信号）の書き込みは、近端、遠端においてもほぼ同一とすることができる。」

「【図１１】

［図：0001406460000003.jpg］

」

「【図１２】

［図：0001406460000004.jpg］

」

(６) 【０１２９】～【０１３５】、【図２５】、【図２６】

「【０１２９】

実施例１２．

図２５は、本発明による表示装置の他の実施例を示す図で、ソースドライバＳＤの構成を示している。

【０１３０】

続きを表示（全15行）

このソースドライバＳＤからの各映像信号を、走査信号駆動回路Ｖから遠ざかるゲート信号線ＧＬにおける走査信号の遅延に応じて、該走査信号駆動回路Ｖから遠ざかる各ドレイン信号線ＤＬに順次遅延させて供給する構成としたものである。

【０１３１】

すなわち、ラッチアドレスセレクタＲＡＳ、データラッチＤＲ（１）、データラッチＤＲ（２）、デコーダＤＤ、およびアンプＡＭＰを有するソースドライバＳＤにおいて、前記データラッチＤＲ（２）に入力されるラッチパルスの入力にともない、アンプＡＭＰから出力される各映像信号は、それぞれ遅延手段ｄ１、ｄ２、ｄ３、……、ｄｎによって、走査信号駆動回路Ｖから遠ざかるにつれ順次遅延量が増加されて各ドレイン信号線ＤＬに供給されるようになっている。

【０１３２】

この場合、前記ラッチパルスは遅延手段ＤＭ１に入力され、その遅延されたラッチパルスは走査信号駆動回路Ｖから遠ざかる方向に隣接するソースドライバＳＤのデータラッチＤＲ（２）に入力されている。この遅延手段におけるラッチパルスの遅延量は、一つのソースドライバＳＤがその各ドレイン信号線ＤＬに順次遅延をもたらして映像信号を供給したのち、ほぼ同じ遅延量で隣接するソースドライバＳＤの最初の映像信号が供給されるように設定されている。

【０１３３】

これにより、複数の並設されたソースドライバＳＤからなる映像信号駆動回路Ｈｅは、走査信号駆動回路Ｖ側から順次並設された各ドレイン信号線ＤＬに該順番通りに同じ遅延量で順次供給されることになる。

【０１３４】

また、この実施例では、上述した各遅延手段ｄ１、ｄ２、……、ｄｎ、およびＤＭ１に調整量変更情報が入力されるように構成されている。実施例１０と同様に、液晶表示パネルの大きさ等の種類に応じた適当値を入力させ、これにより各遅延手段に最適の遅延量を設定するためである。

【０１３５】

図２６（ａ）、（ｂ）は、当該ソースドライバＳＤに入力されるラッチパルス、該ソースドライバＳＤから出力される映像信号、および該ソースドライバＳＤと走査信号駆動回路と遠ざかる方向に隣接するソースドライバＳＤに入力ラッチパルスの関係を示したタイミングチャートである。図２６（ａ）は調整量変更情報に相当する値が小さい場合、図２６（ａ）は大きい場合を示している。」

「【図２５】

［図：0001406460000005.jpg］

」

「【図２６】

［図：0001406460000006.jpg］

」

(７) 【０１５６】

「【０１５６】

上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。」

２ 引用文献１から読み取れる認定事項

(１)ア 引用文献１には、実施例５について、以下の記載がある。

「【００８３】

実施例５．

図１１は、本発明による表示装置の他の実施例を示す回路図で、図２と対応した図となっている。

【００８４】

同図において、図２に示すソースドライバＳＤにおいてそのデータラッチＤＲ（２）に入力されるラッチパルスを出力切り替え信号として用い、この出力切り替え信号を走査ライン位置情報に応じて遅延させ、この遅延された信号を新たに形成されたラッチパルスとして用いることにある。」

イ 前記アの記載を踏まえつつ、引用文献１の【図２】及び【図１１】に示されたそれぞれの構成を比較すると、引用文献１の【図１１】に示された実施例５のソースドライバＳＤは、【図２】に示された実施例１のソースドライバＳＤの構成において、データラッチＤＲ（２）に入力されるラッチパルスを走査ライン位置情報に応じて遅延させる遅延手段ＤＭを追加し、走査ライン位置情報の供給先をアンプＡＭＰから前記遅延手段ＤＭへ変更したものであって、そのほかの構成はソースドライバＳＤが設けられる表示装置全体を含めて共通のものであることが読み取れる。

(２)ア 引用文献１には、ソースドライバについて、以下の記載がある。

「【００４１】

《ソースドライバ》

図２は、前記ソースドライバＳＤの一実施例を示したブロック図である。まず、液晶表示装置の外部から入力される表示データがデータラッチＤＲ（１）に入力されるようになっている。このデータラッチＤＲ（１）に入力される該表示データは、たとえば液晶表示装置の一つのゲート信号線ＧＬに沿って配列される画素群に供給されるデータ、すなわち一ライン分のデータとなっている。」

イ 前記段落【００４１】において「ソースドライバＳＤ」について説明されているところ、そこに入力される表示データについては、「たとえば液晶表示装置の一つのゲート信号線ＧＬに沿って配列される画素群に供給されるデータ、すなわち一ライン分のデータ」とされている。映像信号駆動回路Ｈｅを構成する複数個のソースドライバＳＤのそれぞれが一ライン分のデータを受けることはできないのであるから、前記段落【００４１】及び図２で説明されている「ソースドライバＳＤ」とは、複数個のソースドライバＳＤ全体、すなわち映像信号駆動回路Ｈｅを指すものであることは明らかといえる。

３ 引用発明の認定

前記１(３)～(５)の記載事項及び前記２の認定事項を総合すると、引用文献１には、実施例５に示された映像信号駆動回路Ｈｅに関して、次の発明（以下「引用発明」という。）が記載されているものと認められる。

＜引用発明＞

「液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬとが形成されており、（【００２６】、【００２７】）

各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっており、（【００２８】）

各画素領域には、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されており、（【００３０】）

前記ドレイン信号線ＤＬのそれぞれの一端は延在され、その延在端は映像信号駆動回路Ｈｅの出力端子が接続される端子ＤＬＴを構成するようになっており、（【００３４】）

続きを表示（全16行）

この映像信号駆動回路Ｈｅは複数個のソースドライバＳＤからなり、互いに隣接する複数のドレイン信号線ＤＬどうしがグループ化され、これら各グループ毎に一個のソースドライバＳＤがあてがわれるようになっており、このため、該ソースドライバＳＤのそれぞれは各ドレイン信号線ＤＬの並設方向（ｙ方向）に並設されて搭載されており、（【００３５】）

各ドレイン信号線ＤＬのそれぞれには、映像信号駆動回路Ｈｅによって、前記ゲート信号線ＧＬの選択のタイミングに合わせて映像信号が供給されるようになっており、（【００３８】）

前記複数個のソースドライバＳＤからなる映像信号駆動回路Ｈｅは、

液晶表示装置の外部から入力される表示データがデータラッチＤＲ（１）に入力されるようになっており、このデータラッチＤＲ（１）に入力される該表示データは、液晶表示装置の一ライン分のデータとなっており、（【００４１】、前記２(２)の認定事項）

データラッチＤＲ（１）に格納された前記表示データは、データラッチＤＲ（２）にパラレルに移行され、これにより、データラッチＤＲ（１）には次の一ライン分の表示データが格納されるようになり、（【００４３】）

データラッチＤＲ（２）に格納された表示データはデコーダＤＤに移行され、このデコーダＤＤによって、該表示データを集合体とする個々のデータの内容に基づいてそれぞれ階調電圧からなる映像信号に変換されるようになり、データラッチＤＤ（２）に格納された表示データをデコーダに移行するのはラッチパルスによってなされ、（【００４４】）

階調電圧に変換された各映像信号はアンプＡＭＰによって増幅された後に各ドレイン信号線ＤＬに供給されるようになっており、（【００４５】）

出力切り替え信号を走査ライン位置情報に応じて遅延させ、この遅延された信号をラッチパルスとして用い、（【００８４】）

すなわち、遅延手段ＤＭがあり、この遅延手段ＤＭには前記出力切り替え信号と走査ライン位置情報が入力され、この遅延手段ＤＭの出力であるラッチパルスはデータラッチＤＲ（２）に入力されており、（【００８５】）

ここで、走査ライン位置情報は、走査信号を供給するゲート信号線ＧＬのソースドライバＳＤ側から何番目に位置するかを示す値からなり、（【００８６】）

ソースドライバＳＤからの映像信号の遅延量は、走査ライン位置情報の値が大きくなるにつれ、それに応じて順次小さくなるようになっている、（【００８８】）

複数個のソースドライバＳＤからなる映像信号駆動回路Ｈｅ。」

４ 引用文献１技術事項の認定

前記１(６)の記載事項を総合すると、引用文献１には、「実施例１２．」として次の技術事項（以下「引用文献１技術事項」という。）が記載されているものと認められる。

＜引用文献１技術事項＞

「ラッチアドレスセレクタＲＡＳ、データラッチＤＲ（１）、データラッチＤＲ（２）、デコーダＤＤ、およびアンプＡＭＰを有するソースドライバＳＤにおいて、（【０１３１】）

前記データラッチＤＲ（２）に入力されるラッチパルスの入力にともない、アンプＡＭＰから出力される各映像信号は、各ドレイン信号線ＤＬに供給されるようになっており、（【０１３１】）

この場合、前記ラッチパルスは遅延手段ＤＭ１に入力され、その遅延されたラッチパルスは走査信号駆動回路Ｖから遠ざかる方向に隣接するソースドライバＳＤのデータラッチＤＲ（２）に入力されている、（【０１３２】）

ソースドライバＳＤ。」

第５ 対比

１ 対比分析

本願発明と引用発明を対比する。

(１)ア(ア) 本願明細書の【００２２】には、ソースドライバについて、以下の記載がある。

「【００２２】

ソースドライバ１４－１～１４－ｐは、ソース線ＳＬ１～ＳＬｍを分割した所定数のソース線毎に設けられている。…(後略)。」

(イ) 本願発明の「ソースドライバ」は、「１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成する」ものであるから、前記(ア)から、本願発明の「ソースドライバ」は、複数のソースドライバ１４－１～１４－ｐから構成されているものと解釈される。

イ そうすると、引用発明の「複数個のソースドライバＳＤからなる映像信号駆動回路Ｈｅ」は、本願発明の「ソースドライバ」に相当する。

ウ よって、本願発明と引用発明は、「ソースドライバ」の発明である点において一致する。

(２)ア 引用発明においては、液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬとが形成されており、各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっているものである。

イ 引用発明の「ｘ方向に並設されたドレイン信号線ＤＬ」及び「ｙ方向に並設されたゲート信号線ＧＬ」は、それぞれ本願発明の「ｍ本のソース線」及び「ｎ本のゲート線（ｍ、ｎは２以上の整数）」に相当する。

ウ 引用発明の「各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた」「各画素領域のマトリクス状の集合体」は、本願発明の「前記ｍ本のソース線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部」に相当する。

エ 引用発明の「液晶表示部ＡＲを構成する」「各画素領域のマトリクス状の集合体」を構成する「液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２」を有する部位は、本願発明の「表示パネル」に相当する。

オ 引用発明において、映像信号駆動回路Ｈｅがドレイン信号線ＤＬの端子ＤＬＴに接続されており、ドレイン信号線ＤＬが透明基板ＳＵＢ１の液晶側の面に形成されていることは、前記エを踏まえると、本願発明の「ソースドライバ」が「表示パネルに接続され［ている］」ことに相当する。

カ よって、本願発明と引用発明は、「ソースドライバ」が「ｍ本のソース線及びｎ本のゲート線（ｍ、ｎは２以上の整数）と、前記ｍ本のソース線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部と、を有する表示パネルに接続され［ている］」点において一致する。

(３)ア 引用発明において、映像信号駆動回路Ｈｅは複数個のソースドライバＳＤからなり、当該ソースドライバＳＤのデータラッチＤＲ（１）に、液晶表示装置の一ライン分のデータが入力されているところ、この一ライン分のデータは、本願発明の「ｍ個の画素データ片からなる」「画素データ片群」に相当する。

イ また、引用発明においては、表示データが、一ライン毎にデータラッチＤＲ（１）に格納されており、ゲート信号線ＧＬの全てのライン分のデータが、１フレーム分の映像信号として、映像信号駆動回路Ｈｅに供給されていることは明らかであるから、この１フレーム分のデータが供給されていることは、本願発明の「各々がｍ個の画素データ片からなるｎ個の画素データ片群が連続してなる１フレーム分の映像データ信号を受け［ている］」ことに相当する。

ウ 引用発明において、データラッチＤＲ（１）に格納された表示データは、データラッチＤＲ（２）にパラレルに移行され、データラッチＤＲ（２）に格納された表示データはデコーダＤＤに移行され、このデコーダＤＤによって、該表示データを集合体とする個々のデータの内容に基づいてそれぞれ階調電圧からなる映像信号に変換され、階調電圧に変換された各映像信号はアンプＡＭＰによって増幅された後に各ドレイン信号線ＤＬに供給されることは、本願発明の「前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成する」ことに相当する。

エ よって、本願発明と引用発明は、「各々がｍ個の画素データ片からなるｎ個の画素データ片群が連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成する」点において一致する。

(４)ア 引用発明の「データラッチＤＲ（１）」及び「データラッチＤＲ（２）」は、本願発明の「ラッチ回路」に相当する。

イ 引用発明の「データラッチＤＲ（１）」は、液晶表示装置の一ライン分のデータを格納した後、データラッチＤＲ（２）にパラレルに移行し、これにより、データラッチＤＲ（１）には、次の一ライン分の表示データが格納されていることから、全ライン分の表示データを、「一ライン分の表示データ」ずつ、順次格納していることになる。このことは、表示データの格納が通常周期的に行われるものであることを踏まえると、本願発明の「前記映像データ信号から前記ｎ個の画素データ片群を所定周期で順次取り込［む］」ことに相当する。

ウ 引用発明においては、前記(３)ウで示したとおり、データラッチＤＲ（２）に格納された表示データはデコーダＤＤに移行され、このデコーダＤＤによって、それぞれ階調電圧からなる映像信号に変換され、階調電圧に変換された各映像信号は各ドレイン信号線ＤＬ（本願発明の「ｍ本のソース線」に相当）に供給されているところ、この階調電圧の変換は「一ライン分の表示データ」がデータラッチＤＲ（２）から出力されるごとに行われているから、引用発明の「データラッチＤＲ（２）」から出力された表示データが階調電圧に変換されて、各映像信号として各ドレイン信号線ＤＬに供給することは、本願発明の「取り込んだ当該画素データ片群に含まれる前記ｍ個の画素データ片を前記ｍ本のソース線に対応するｍ個の出力端から順次出力する」ことに相当する。

エ よって、前記ア～ウにおいて検討した事項を踏まえると、本願発明と引用発明は、「前記映像データ信号から前記ｎ個の画素データ片群を所定周期で順次取り込み、取り込んだ当該画素データ片群に含まれる前記ｍ個の画素データ片を前記ｍ本のソース線に対応するｍ個の出力端から順次出力するラッチ回路」を有する点において一致する。

(５)ア 引用発明の「デコーダ」及び「アンプＡＭＰ」は、前記(３)において検討した事項を踏まえると、本願発明の「出力回路」に相当する。

イ よって、前記(３)及び(４)において検討した事項を踏まえると、本願発明と引用発明は、「前記ラッチ回路から出力された前記ｍ個の画素データ片を順次取り込み、取り込んだ当該画素データ片をｍ個の階調電圧に変換して階調電圧信号として前記ｍ本のソース線に出力する出力回路」を有する点において一致する。

(６)ア(ア) 引用発明においては、液晶表示装置の外部から入力される表示データがデータラッチＤＲ（１）に入力され、データラッチＤＲ（１）に格納された前記表示データは、データラッチＤＲ（２）にパラレルに移行され、データラッチＤＤ（２）に格納された表示データを、ラッチパルスによってデコーダに移行している。

(イ) そして、遅延手段ＤＭに、出力切り替え信号と走査ライン位置情報を入力して、出力切り替え信号を走査ライン位置情報に応じて遅延させ、この遅延された信号をラッチパルスとして用いることにより、走査ライン位置情報の値が大きくなるに応じて、ソースドライバＳＤからの映像信号の遅延量は順次小さくなるようにしている。

(ウ) したがって、前記(ア)及び(イ)から、引用発明の「遅延手段ＤＭ」は、走査ライン位置情報の値が大きくなるに応じて、データラッチＤＲ（２）に入力されるラッチパルスの遅延量を順次小さくしているものと認められる。

イ 一方、データラッチＤＲ（１）に入力される、液晶表示装置の外部から入力される表示データについては、その入力するタイミングは走査ライン位置情報の値に関わらず同じであることは明らかといえる。

ウ(ア) 前記ア及びイをまとめると、引用発明の「遅延手段ＤＭ」は、走査ライン位置情報の値が大きくなるに応じて、表示データがデータラッチＤＲ（１）に入力されるタイミングと、ラッチパルスがデータラッチＤＲ（２）に入力されるタイミングの間隔が小さくなるように制御していることになる。

(イ) そして、データラッチＤＲ（２）に入力されるラッチパルスによって、データラッチＤＲ（２）に格納された表示データをデコーダに移行するタイミングを規定しているから、引用発明の「遅延手段ＤＭ」は、走査ライン位置情報の値が大きくなるに応じて、表示データがデータラッチＤＲ（１）に入力されるタイミングと、データラッチＤＲ（２）に格納された表示データがデコーダに移行するタイミングの間隔が小さくなるように制御しているものといえ、本願発明の「前記ソースドライバから前記画素部の各々が配されたゲート線までの距離が長くなるにしたがって、前記画素部の各々を供給対象とする前記階調電圧信号に対応する前記画素データ片の前記ラッチ回路による取り込みから出力までの時間間隔が小さくなるように第２の遅延時間を設定し」、「前記第２の遅延時間」「によって定まる出力遅延時間に基づいて前記ラッチ回路からの前記ｍ個の画素データ片の出力のタイミングを制御するタイミング制御部」に相当する。

エ よって、前記(４)アで示したとおり、引用発明の「データラッチＤＲ（１）」及び「データラッチＤＲ（２）」が、本願発明の「ラッチ回路」に相当することを踏まえると、本願発明と引用発明は、「前記ソースドライバから前記画素部の各々が配されたゲート線までの距離が長くなるにしたがって、前記画素部の各々を供給対象とする前記階調電圧信号に対応する前記画素データ片の前記ラッチ回路による取り込みから出力までの時間間隔が小さくなるように第２の遅延時間を設定し」、「前記第２の遅延時間」「によって定まる出力遅延時間に基づいて前記ラッチ回路からの前記ｍ個の画素データ片の出力のタイミングを制御するタイミング制御部」を有する点において共通する。

２ 一致点及び相違点

前記１の対比分析の検討結果を総合すると、本願発明と引用発明の一致点及び相違点は、それぞれ次に示すとおりである。

(１) 一致点

ｍ本のソース線及びｎ本のゲート線（ｍ、ｎは２以上の整数）と、前記ｍ本のソース線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部と、を有する表示パネルに接続され、各々がｍ個の画素データ片からなるｎ個の画素データ片群が連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成するソースドライバであって、

前記映像データ信号から前記ｎ個の画素データ片群を所定周期で順次取り込み、取り込んだ当該画素データ片群に含まれる前記ｍ個の画素データ片を前記ｍ本のソース線に対応するｍ個の出力端から順次出力するラッチ回路と、

前記ラッチ回路から出力された前記ｍ個の画素データ片を順次取り込み、取り込んだ当該画素データ片をｍ個の階調電圧に変換して階調電圧信号として前記ｍ本のソース線に出力する出力回路と、

前記ソースドライバから前記画素部の各々が配されたゲート線までの距離が長くなるにしたがって、前記画素部の各々を供給対象とする前記階調電圧信号に対応する前記画素データ片の前記ラッチ回路による取り込みから出力までの時間間隔が小さくなるように第２の遅延時間を設定し、前記第２の遅延時間によって定まる出力遅延時間に基づいて前記ラッチ回路からの前記ｍ個の画素データ片の出力のタイミングを制御するタイミング制御部と、

を有するソースドライバ、である点。

(２) 相違点

第２の遅延時間によって定まる出力遅延時間に基づいて前記ラッチ回路からの前記ｍ個の画素データ片の出力のタイミングを制御するタイミング制御部について、

本願発明においては、さらに、「前記表示パネルに接続され且つ前記ｎ本のゲート線を介して前記ｍ×ｎ個の画素部にゲート信号を供給するゲートドライバから前記画素部の各々までの前記ゲート線の長さが長くなるにしたがって、前記ゲート信号の立下りから前記階調電圧信号の立下りまでの時間間隔が大きくなるように第１の遅延時間を設定し」、

「タイミング制御部」は、前記第２の遅延時間のみでなく、「前記第１の遅延時間と前記第２の遅延時間とによって定まる出力遅延時間に基づいて前記ラッチ回路からの前記ｍ個の画素データ片の出力のタイミングを制御する」ものであるのに対して、

引用発明においては、遅延手段ＤＭは、走査ライン位置情報の値に応じた遅延制御のみ行っている点。

第６ 判断

１ 相違点について

前記相違点について検討する。

(１) 前記第４の４において引用文献１技術事項として示したとおり、引用文献１には「実施例１２．」として以下の技術事項が記載されている。

「ラッチアドレスセレクタＲＡＳ、データラッチＤＲ（１）、データラッチＤＲ（２）、デコーダＤＤ、およびアンプＡＭＰを有するソースドライバＳＤにおいて、

前記ラッチパルスは遅延手段ＤＭ１に入力され、その遅延されたラッチパルスは走査信号駆動回路Ｖから遠ざかる方向に隣接するソースドライバＳＤのデータラッチＤＲ（２）に入力される、

ソースドライバＳＤ。」

(２)ア そして、引用文献１の【０１５６】には、「上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。」と記載されている。

イ したがって、当該記載に倣って、引用文献１の実施例５として示された引用発明に、同引用文献１の実施例１２として示された引用文献１技術事項を組み合わせて、引用発明において、遅延手段ＤＭ１を付加し、データラッチＤＲ（２）に入力されるラッチパルスは遅延手段ＤＭ１に入力され、その遅延されたラッチパルスは走査信号駆動回路Ｖから遠ざかる方向に隣接するソースドライバＳＤのデータラッチＤＲ（２）に入力するようにすることは、当業者が容易に想到し得たことである。

(３)ア その場合、引用発明において、データラッチＤＲ（２）に入力されるラッチパルスは遅延手段ＤＭ１に入力され、その遅延されたラッチパルスは走査信号駆動回路Ｖから遠ざかる方向に隣接するソースドライバＳＤのデータラッチＤＲ（２）に入力することになるところ、ゲート信号のタイミングは、どの位置かに関わらず同じであるから、前段のソースドライバＳＤにおける、ゲート信号の立下りから階調電圧信号の立下りまでの時間間隔よりも、次段のソースドライバＳＤにおける、ゲート信号の立下りから階調電圧信号の立下りまでの時間間隔の方が大きくなることは明らかである。

イ すなわち、引用発明に引用文献１技術事項を組み合わせた構成における、「遅延手段ＤＭ」及び「遅延手段ＤＭ１」が、本願発明の「前記表示パネルに接続され且つ前記ｎ本のゲート線を介して前記ｍ×ｎ個の画素部にゲート信号を供給するゲートドライバから前記画素部の各々までの前記ゲート線の長さが長くなるにしたがって、前記ゲート信号の立下りから前記階調電圧信号の立下りまでの時間間隔が大きくなるように第１の遅延時間を設定し、前記ソースドライバから前記画素部の各々が配されたゲート線までの距離が長くなるにしたがって、前記画素部の各々を供給対象とする前記階調電圧信号に対応する前記画素データ片の前記ラッチ回路による取り込みから出力までの時間間隔が小さくなるように第２の遅延時間を設定し、前記第１の遅延時間と前記第２の遅延時間とによって定まる出力遅延時間に基づいて前記ラッチ回路からの前記ｍ個の画素データ片の出力のタイミングを制御するタイミング制御部」に相当することになる。

(４) したがって、引用発明において、前記相違点に係る本願発明の構成を備えるようにすることは、当業者が容易に想到し得たことである。

２ 総合検討

前記１において検討したとおり、引用発明において前記相違点に係る本願発明の構成を備えるようにすることは、当業者が容易に想到し得たことである。

そして、本願発明の奏する作用効果としては、引用発明及び引用文献１技術事項から予測されるものを超え、かつ、格別顕著な効果を認めることはできない。

したがって、本願発明は、引用発明及び引用文献１技術事項に基づいて、当業者が容易に発明をすることができたものである。

３ 請求人の主張について

第７ むすび

以上のとおり、本願発明は、引用発明及び引用文献１技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。

したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。