2022-020920

特願２０２０－２０１４９７「ディスプレイ装置」拒絶査定不服審判事件〔令和 ３年 ６月１７日出願公開、特開２０２１－ ９２７７４〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、令和２年１２月４日の特許出願（パリ条約による優先権主張、２０１９年１２月１１日 韓国）であって、その手続の経緯の概略は、次のとおりである。なお、以下、２０１９年１２月１１日を「優先日」という。 令和３年１０月２７日付け ：拒絶理由通知書 令和４年 ５月 ２日 ：意見書及び手続補正書の提出 同年 ８月１９日付け ：拒絶査定（以下「原査定」という。） （同月２５日 ：原査定の謄本の送達） 同年１２月２３日 ：審判請求書及び手続補正書の提出 令和５年 ２月２８日 ：前置報告書 同年 ６月 ２日 ：上申書の提出 第２ 補正の却下の決定 ［補正の却下の決定の結論］ 令和４年１２月２３日にされた手続補正を却下する。 ［補正の却下の決定の理由］ １ 本件補正の概要 令和４年１２月２３日にされた特許請求の範囲についての補正（以下「本件補正」という。）は、次の(１)に示す本件補正前の特許請求の範囲の請求項１の記載を、後記の(２)に示す本件補正後の特許請求の範囲の請求項１の記載に補正することを含むものである。下線は、補正箇所を示す。 (１) 本件補正前の特許請求の範囲の請求項１ 「【請求項１】 アクティブ領域、前記アクティブ領域の周辺に配置される非アクティブ領域、および前記非アクティブ領域の周辺に配置される接触領域を含むディスプレイパネルを備え、 前記アクティブ領域は、アノード電極、発光層、およびカソード電極を含み、 前記非アクティブ領域は、ゲート駆動部と、クラック防止機能を有する隔壁とを含み、 前記ゲート駆動部は、半導体層と、前記半導体層上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、前記ゲート電極上の無機絶縁層とを含み、 前記接触領域は、前記ゲート駆動部と隣接して配置され、前記接触領域において、前記カソード電極と前記ゲート駆動部の上部に配置される接続電極とが接触し、 前記接触領域は、前記無機絶縁層を貫通するコンタクトホールをさらに含む、ディスプレイ装置。」 (２) 本件補正後の特許請求の範囲の請求項１ 「【請求項１】 アクティブ領域、前記アクティブ領域の周辺に配置される非アクティブ領域、および前記非アクティブ領域の周辺に配置される接触領域を含むディスプレイパネルであって、前記アクティブ領域および前記非アクティブ領域が丸みを帯びた複数の角を有するディスプレイパネルを備え、 前記アクティブ領域は、アノード電極、発光層、およびカソード電極を含み、 前記非アクティブ領域は、ゲート駆動部と、クラック防止機能を有する隔壁とを含み、 前記ゲート駆動部は、前記アクティブ領域の両側の各非アクティブ領域に配置されるとともに前記非アクティブ領域の前記丸みを帯びた角に沿って部分的に湾曲し、 前記非アクティブ領域の前記丸みを帯びた角には、Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路が配置され、 前記ゲート駆動部は、半導体層と、前記半導体層上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、前記ゲート電極上の無機絶縁層とを含み、 前記接触領域は、前記ゲート駆動部と隣接して配置され、前記接触領域において、前記カソード電極と前記ゲート駆動部の上部に配置される接続電極とが接触し、 前記接触領域は、前記無機絶縁層を貫通するコンタクトホールをさらに含む、ディスプレイ装置。」 ２ 本件補正の適否 (１) 本件補正の目的について ア 請求項１についての補正 (ア) 本件補正による、本件補正前の請求項１についてする補正は、次のａ～ｃに示す三つの補正事項よりなる。 ａ 本件補正前の請求項１の発明特定事項である「ディスプレイパネル」の「アクティブ領域」及び「非アクティブ領域」が、「丸みを帯びた複数の角を有する」点を限定すること。 ｂ 本件補正前の請求項１の発明特定事項である「ゲート駆動部」が「前記アクティブ領域の両側の各非アクティブ領域に配置されるとともに前記非アクティブ領域の前記丸みを帯びた角に沿って部分的に湾曲[する]」点を限定すること。 ｃ 前記非アクティブ領域の前記丸みを帯びた角に、「Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路」が配置されること。（以下「補正事項ｃ」という。） (イ) 前記補正事項ｃは、本件補正前の請求項１のディスプレイ装置の発明に対して、「Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路」を「非アクティブ領域」の「丸みを帯びた角」に配置するというものであるが、これは本件補正前の請求項１のディスプレイ装置の発明における「非アクティブ領域」に対して何らかの限定を加えるものではなく、「ディスプレイ装置」に対して「Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路」を付加し、かつその配置箇所を特定するものである。 イ 特許請求の範囲の限定的減縮の該当性について (ア) 請求人は、本件補正の目的について、審判請求書においては説明しておらず、上申書において、限定的減縮を目的とするものであると述べている。 (イ) よって、本件補正による、請求項１についての補正が、特許法１７条の２第５項２号に該当するか、とりわけ、２号の括弧書の「第三十六条第五項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。」という要件（以下「特許請求の範囲の限定的減縮の要件」という。）を充足するか否かについて検討する。 (ウ) 前記ア(イ)で示したように、前記補正事項ｃは、本件補正前の請求項１に係る発明に対して新たな機能を奏するための発明特定事項を付加するものであって、本件補正前の請求項１に係る発明の「発明特定事項を限定するもの」であるとはいえない（特許・実用新案ハンドブック 附属書Ａ 目的外補正に関する事例集の〔事例１０〕参照）。 よって、請求項１についての補正は、特許請求の範囲の減縮（請求項に記載した発明を特定するために必要な事項を限定するもの）に該当しない。 (エ) したがって、本件補正のうち請求項１についての補正は、特許請求の範囲の減縮（第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）には該当しない。 ウ 請求人の主張について (ア) 請求人は、上申書において、次の事項を指摘した上で、審判請求時の補正は適正であると主張している。 ａ 審判請求時の補正後の請求項１は「前記非アクティブ領域の前記丸みを帯びた角には、Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路が配置され」との構成を含むが、当該構成は、限定的減縮を目的とするものであること。 ｂ 「非アクティブ領域」の「丸みを帯びた角」は、令和４年５月２日付の手続補正書における請求項１に記載された「前記アクティブ領域の周辺に配置される非アクティブ領域」を本願の図１、図５等に基づき減縮するものであること。 ｃ 「Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路」は同「非アクティブ領域」に含まれており（本願の図１等参照）、こちらも「非アクティブ領域」を減縮したものであること。 ｄ これら補正は産業上の利用分野及び課題を変更するものでもないこと。 (イ)ａ 前記(ア)の主張について検討する。請求人は前記補正事項ｃ、すなわち「前記非アクティブ領域の前記丸みを帯びた角に、「Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路」が配置されること」について、「非アクティブ領域」を減縮したものであると主張している。 ｂ しかしながら、当該配置によって「非アクティブ領域」自体について何らかの限定がなされるというものではなく、単に「Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路」の配置箇所が特定されるものであるから、当該領域にＥＳＤ回路が配置されるようになるということは、「ＥＳＤ回路」という新たな機能を奏するための発明特定事項を付加するものと解すのが相当である。 ｃ よって、請求人の前記(ア)の主張は採用できない。 (ウ)ａ さらに、請求人は、上申書において、ＥＳＤ回路についての補正が限定的減縮であることを明確にするため、請求項１を次のとおり補正する用意がある旨、主張しているので、これについても併せて検討する。 ＜補正案＞ 「 アクティブ領域、前記アクティブ領域の周辺に配置される非アクティブ領域、および前記非アクティブ領域の周辺に配置される接触領域を含むディスプレイパネルであって、前記アクティブ領域および前記非アクティブ領域が丸みを帯びた複数の角を有するディスプレイパネルを備え、 前記アクティブ領域は、アノード電極、発光層、およびカソード電極を含み、 前記非アクティブ領域は、ゲート駆動部、クラック防止機能を有する隔壁、およびＥｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路を含み、 前記ゲート駆動部は、前記アクティブ領域の両側の各非アクティブ領域に配置されるとともに前記非アクティブ領域の前記丸みを帯びた角に沿って部分的に湾曲し、 前記非アクティブ領域の前記丸みを帯びた角には、前記Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路が配置され、 前記ゲート駆動部は、半導体層と、前記半導体層上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、前記ゲート電極上の無機絶縁層とを含み、 前記接触領域は、前記ゲート駆動部と隣接して配置され、前記接触領域において、前記カソード電極と前記ゲート駆動部の上部に配置される接続電極とが接触し、 前記接触領域は、前記無機絶縁層を貫通するコンタクトホールをさらに含む、ディスプレイ装置。」 ｂ 前記補正案は、「前記非アクティブ領域の前記丸みを帯びた角には、前記Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路が配置され[る]」ことを含むものであるから、前記(イ)で説示したように、新たな機能を奏するための発明特定事項を付加する補正を含むものである。 エ 本件補正の目的についてのむすび 前記イにおいて検討したとおり、本件補正のうち請求項１についての補正は、特許法１７条の２第５項２号を目的とするものに該当しない。 また、本件補正のうち請求項１についての補正が、請求項の削除、誤記の訂正又は明瞭でない記載の釈明を目的とするものではないことは明らかである。 したがって、本件補正のうち請求項１についての補正は、特許法１７条の２第５項各号のいずれを目的とするものにも該当しない。 (２) 独立特許要件について 本件補正のうち請求項１についての補正は特許法１７条の２第５項２号を目的とするものに該当しないが、仮にこれが、特許法１７条の２第５項２号を目的とするものに該当するとして、本件補正後の請求項１に記載されている事項により特定される発明（以下「本件補正発明」という。）が同条６項において準用する同法１２６条７項の規定に適合するか、すなわち、特許出願の際独立して特許を受けることができるものであるかについて、以下検討を行う。 ア 本件補正発明 本件補正発明は、前記１(２)に摘記した、本件補正後の請求項１に記載された事項により特定されるとおりのものである。 イ 各引用文献に記載された事項並びに引用発明及び周知技術の認定 (ア) 引用文献１及び引用発明の認定 ａ 引用文献１の記載事項 原査定の拒絶の理由において引用された、本願の優先日前に発行された米国特許出願公開第２０１９／０２３７５３３号明細書（発行日２０１９年８月１日。以下「引用文献１」という。）には、以下の記載がある。下線は、当合議体において付した。以下同様である。また、括弧内に当合議体による日本語訳を付す。 (ａ) [0048]～[0051]、FIG.1 「[0048] Referring to FIG. 1, the display device 1 includes a display area DA and a peripheral area PA outside the display area DA. The display device 1 may provide an image via the display area DA. The display device 1 may be a liquid crystal display, an electrophoretic display, an organic light-emitting display, an inorganic light-emitting display, a quantum dot light-emitting display, a field emission display, a surface-conduction electron-emitter display, a plasma display, a cathode ray display or the like.」 （図１を参照すると、表示装置１は、表示領域ＤＡ及び表示領域ＤＡの外側に位置する周辺領域ＰＡを含む。表示装置１は、表示領域ＤＡを介して画像を提供することができる。表示装置１は、液晶ディスプレイ、電気泳動ディスプレイ、有機発光ディスプレイ、無機電子発光ディスプレイ、量子ドット発光ディスプレイ、電界放出ディスプレイ、表面電界ディスプレイ、プラズマディスプレイ、ＣＲＴディスプレイ等であってもよい。） 「[0049] Hereinafter, an organic light-emitting display device will be described as an example of the display device 1 according to an embodiment」 （以下、実施形態１に係る表示装置１の一例として、有機発光表示装置について説明する。） 「[0050] FIGS. 2A and 2B illustrate cross-sectional views of a display device according to embodiments.」 （図２Ａ及び図２Ｂは、実施形態に係る表示装置の断面図を示す。） 「[0051] Referring to FIGS. 2A and 2B, the display device 1 may include a display 10, an input sensor 40, an anti-reflection layer 50, and a window.」 （図２Ａ及び図２Ｂを参照すると、表示装置１は、表示ユニット１０と、入力センサ４０、反射防止層５０、及びウィンドウを含むことができる。） 「FIG.1 ［図：0001409762000001.jpg］ 」 (ｂ) [0058]、[0059]、FIG.3A 「[0058] FIGS. 3A and 3B illustrate cross-sectional views schematically illustrating a display unit according to an embodiment.」 （図３Ａ及び図３Ｂは、本実施形態に係る表示ユニットを概略的に示す断面図である。） 「[0059] Referring to FIG. 3A, the display unit 10 may include a display element layer 200 disposed on a substrate 100 and an encapsulation member 300 covering the display element layer 200.」 （図３Ａを参照すると、表示ユニット１０は、基板１００に設けられた表示素子層２００と、表示素子層２００とを被覆する封止部材３００を含むことができる。） 「FIG.3A ［図：0001409762000002.jpg］ 」 (ｃ) [0066]、[0067] 「[0066] FIG. 4 illustrates a plan view of a display unit according to an embodiment, and FIG. 5 illustrates an equivalent circuit diagram of a pixel according to an embodiment.」 （図４は、本実施形態に係る表示ユニットの平面図を示し、図５は、本実施形態に係る画素の等価回路図を示す。） 「[0067] Referring to FIG. 4, the display unit 10 may include pixels P arranged in the display area DA. The pixels P may include a pixel circuit PC and an organic light-emitting diode OLED connected to the pixel circuit PC, as illustrated in FIG. 5. A pixel electrode (e.g., an anode) of the organic light-emitting diode OLED may be connected to the pixel circuit PC. An opposite electrode (e.g., a cathode) of the organic light-emitting diode OLED may be connected to a second power ELVSS. The organic light-emitting diode OLED may emit light of a predetermined luminance based on a current supplied from the pixel circuit PC.」 （図４を参照すると、表示ユニット１０は、表示領域ＤＡに配置された画素Ｐを含むことができる。画素Ｐは、画素回路ＰＣに接続された画素回路ＰＣ及び有機発光ダイオードＯＬＥＤを含むことができ、図５に示すように、有機発光ダイオードＯＬＥＤの画素電極（例えば、陽極）は画素回路ＰＣに接続されてもよい。有機発光ダイオードＯＬＥＤの対向電極（例えば、カソード）は、第２電源ＥＬＶＳＳに接続されてもよい。有機発光ダイオードＯＬＥＤは、画素回路ＰＣから供給される電流に基づいて所定の輝度の光を放出することができる。） (ｄ) [0074]～[0077] 「[0074] Referring back to FIG. 4, the peripheral area PA of the display unit 10 may surround the display area DA. The peripheral area PA may correspond to a non-display area that does not provide an image.」 （図４を参照すると、表示ユニット１０の周辺領域ＰＡは、表示領域ＤＡを囲んでいてもよい。周辺領域ＰＡは、画像を提供しない非表示領域である。） 「[0075] A scan driving circuit 110 as a first peripheral circuit, a control driving circuit 120 as a second peripheral circuit, a terminal 140, a first power supply wiring 160, and a second power supply wiring 170 may be disposed in the peripheral area PA.」 （周辺領域ＰＡには、第１周辺回路としての走査駆動回路１１０、第２周辺回路としての制御駆動回路１２０、端子１４０、第１電源配線１６０及び第２電源配線１７０が配置されている。） 「[0076] The scan driving circuit 110 may be disposed on the peripheral area PA of the substrate 100. The scan driving circuit 110 may be electrically connected to the scan line SL and may supply a predetermined scan signal to the scan line SL. According to an embodiment, when the pixel P includes the third thin film transistor T3 that corresponds to an emission control thin film transistor as described with reference to FIG. 5, the scan driving circuit 110 may supply an emission control signal to the emission control line EL.」 （走査駆動回路１１０は、基板１００の周辺領域ＰＡに形成される。走査駆動回路１１０は、走査線ＳＬと電気的に接続され、スキャンラインＳＬに所定の走査信号を供給することができる。実施形態によれば、画素Ｐは、図５で説明したように発光制御用薄膜トランジスタに対応する第３の薄膜トランジスタＴ３を含む時、走査駆動回路１１０は、発光制御線に発光制御信号を供給することができる。） 「[0077] The control driving circuit 120 may be disposed on the peripheral area PA of the substrate 100. The scan driving circuit 110 and the control driving circuit 120 may be arranged in parallel with each other with the display area DA therebetween. The scan driving circuit 110 may be disposed at a first side of the display area DA, and the control driving circuit 120 may be disposed at a second side of the display area DA opposite to the first side.」 （制御駆動回路１２０は、基板１００の周辺領域ＰＡに形成される。走査駆動回路１１０及び駆動回路１２０は、表示領域ＤＡを間に挟んで互いに平行に配置されてもよい。走査駆動回路１１０は表示領域ＤＡの第１側に配置されており、制御駆動回路１２０は、表示領域ＤＡの第１の側とは反対の第２の側に配置されてもよい。） (ｅ) FIG.4 「FIG.4 ［図：0001409762000003.jpg］ 」 (ｆ) [0090]～[0094] 「[0090] FIG. 8 illustrates a cross-sectional view of a display device according to an embodiment, in which a display unit and an input sensor overlap each other. FIG. 9A and FIG. 9B respectively illustrate partial plan views depicting first and second shielding layers of FIG. 8. FIG. 9C illustrate a plan view depicting a state in which the first and second shielding layers overlap each other. FIG. 8 corresponds to a cross-section taken along line VIII-VIII′ of FIG. 4 and FIG. 6A.」 （図８は、本実施形態に係る表示装置の断面図であって、表示ユニットと、入力センサが重なっていることを示している。図９Ａ及び図９Ｂは、それぞれ、図８の第１及び第２シールド層を示す部分的な平面図を示し、図９（ｃ）は、第１及び第２シールド層同士が重なっている状態を示す平面図を示す。図８は、図４及び図６（ａ）のＶＩＩＩ－ＶＩＩＩ’線に沿って切断した断面に相当する。） 「[0091] Referring to the display area DA of FIG. 8, the display element layer 200 and the encapsulation member 300 may be disposed on the substrate 100.」 （図８の表示領域ＤＡを参照すると、表示素子層２００及び封止部材３００を基板１００上に配置することができる。） [0092] A buffer layer 201 may be formed on the substrate 100. The buffer layer 201 may block penetration of foreign substances or moisture through the substrate 100. The buffer layer 201 may include, for example, an inorganic material such as silicon oxide, silicon nitride, and/or silicon oxynitride, and may be formed as a single layer or as a multilayer.」 （バッファ層２０１は、基板１００上に形成することができる。バッファ層２０１は、基板１００内への異物や水分の侵入を阻止することができる。バッファ層２０１は、例えば、酸化シリコン、窒化シリコン、または酸窒化シリコンなどの無機材料を含んでもよく、単一の層として、または複数層として形成することができる。） [0093] A thin film transistor TFT, a storage capacitor Cst, and an organic light-emitting diode OLED that is electrically connected to these elements may be disposed on the substrate 100. The thin film transistor TFT may include a semiconductor layer Act and a gate electrode GE. The semiconductor layer Act may include polysilicon, amorphous silicon, an oxide semiconductor, an organic semiconductor material or the like. In an embodiment, the semiconductor layer Act may include a channel region CR overlapping the gate electrode GE and a source region CR and a drain region DR that are on opposite sides of the channel region CR and include an impurity having a higher concentration than the channel region CR. The impurity may include an N-type impurity or a P-type impurity. The source region SR and the drain region DR may be respectively understood as a source electrode and a drain electrode of the thin film transistor TFT.」 （薄膜トランジスタＴＦＴ、ストレージキャパシタＣｓｔ、及びこれらの素子に電気的に接続された有機発光ダイオードＯＬＥＤは、基板１００上に配置することができる。薄膜トランジスタＴＦＴは、半導体層とゲート電極ＧＥを含んでもよい。半導体層は、ポリシリコン、アモルファスシリコン、酸化物半導体、有機半導体材料などを含むことができる。一実施形態では、半導体層において、ゲート電極ＧＥ、ソース領域とオーバーラップしてチャネル領域ＣＲと、チャネル領域ＣＲの両側にドレイン領域ＤＲを含むことができ、チャネル領域ＣＲよりも高濃度の不純物を含む。この不純物は、Ｎ型不純物もしくはＰ型不純物を含むことができる。ソース領域ＳＲ及びドレイン領域ＤＲは、それぞれソース電極と薄膜トランジスタＴＦＴのドレイン電極として理解することができる。） 「[0094] A gate insulating layer 202 may be disposed between the semiconductor layer Act and the gate electrode GE. The gate insulating layer 202 may be an inorganic layer such as silicon oxynitride, silicon oxide and/or silicon nitride, and the inorganic layer may be a single layer or a multilayer.」 （ゲート絶縁層２０２は、半導体層とゲート電極ＧＥとの間に配置されてもよい。ゲート絶縁層２０２は、窒化シリコン、酸化シリコン及び／又は窒化シリコンのような無機層とすることができ、無機層は、単層または多層であってもよい。） (ｇ) [0098]～[0104] 「[0098] The second driving voltage line PL2 may be disposed on the first driving voltage line PL1 with the first insulating layer 206 therebetween. The second driving voltage line PL2 may be electrically connected to the first driving voltage line PL1 through a contact hole defined in the first insulating layer 206. The second driving voltage line PL2 may include aluminum (Al), copper (Cu), titanium (Ti) or the like, and may be formed as a multilayer or a single layer. In an embodiment, the second driving voltage line PL2 may have a multilayer structure of Ti/Al/Ti. The first insulating layer 206 may include an organic insulating material such as, for example, an imide-based polymer, a general-purpose polymer such as polymethylmethacrylate (PMMA) or polystyrene (PS), a polymer derivative having a phenolic group, an acrylic polymer, an aryl-ether based polymer, an amide-based polymer, a fluorine-based polymer, a p-xylene-based polymer, a vinyl alcohol-based polymer, or blends thereof. For example, the first insulating layer 206 may include polyimide.」 （第２駆動電圧線ＰＬ２は、第１駆動電圧線ＰＬ１上に第１絶縁層２０６を間に挟んで配置されてもよい。第２駆動電圧線ＰＬ２は、第１絶縁層２０６に形成されたコンタクトホールを介して第１駆動電圧配線ＰＬ１に電気的に接続されてもよい。第２駆動電圧線ＰＬ２は、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）などを含んでいてもよく、多層又は単層として形成してもよい。一実施形態では、第２駆動電圧配線ＰＬ２は、Ｔｉ／Ａｌ／Ｔｉの多層構造を有していてもよい。第１絶縁層２０６は、例えば、イミド系ポリマー、ポリメチルメタクリレート（ＰＭＭＡ）又はポリスチレン（ＰＳ）などの汎用ポリマー、フェノール基を有する高分子誘導体、アクリル系高分子、アリールエーテル系高分子、アミド系高分子、フッ素系高分子、ｐ－キシレン系高分子、ビニルアルコール系高分子、又はそれらのブレンドなどの有機絶縁物質を含むことができる。例えば、第１の絶縁層２０６は、ポリイミドを含むことができる。） 「[0099] The driving voltage line PL may be covered by the second insulating layer 207. The second insulating layer 207 may include an organic insulating material. For example, the second insulating layer 207 may include an imide-based polymer, polymethylmethacrylate (PMMA) or polystyrene (PS), a polymer derivative having a phenolic group, an acrylic polymer, an aryl-ether based polymer, an amide-based polymer, a fluorine-based polymer, a p-xylene-based polymer, a vinyl alcohol-based polymer, and blends thereof. According to an embodiment, the second insulating layer 207 may include polyimide.」 （駆動電圧線ＰＬは、第２の絶縁層２０７により覆われていてもよい。第２の絶縁層２０７は、有機絶縁材料を含むことができる。例えば、第２の絶縁層２０７は、イミド系ポリマー、ポリメチルメタクリレート（ＰＭＭＡ）またはポリスチレン（ＰＳ）、フェノール基を有する高分子誘導体、アクリル系高分子、アリールエーテル系高分子、アミド系高分子、フッ素系高分子、ｐ－キシレン系高分子、ビニルアルコール系高分子、及びこれらのブレンドを含むことができる。一実施形態によれば、第２の絶縁層２０７は、ポリイミドを含むことができる。） 「[0100] A pixel electrode 221 may be disposed on the second insulating layer 207. A pixel defining layer 208 may be disposed on the pixel electrode 221. The pixel defining layer 208 may have an opening corresponding to each pixel, for example, an opening exposing at least the pixel electrode 221 to thereby define each pixel. In addition, the pixel defining layer 208 may increase a distance between an edge of the pixel electrode 221 and the opposite electrode 223 to thereby prevent an arc or the like between the edge of the pixel electrode 221 and the opposite electrode 223. The pixel defining layer 208 may be formed of an organic material such as polyimide or hexamethyldisiloxane (HMDSO).」 （画素電極２２１は第２絶縁層２０７上に配置されてもよい。画素定義膜２０８は、画素電極２２１上に配置することができる。前記画素定義膜２０８は各画素に対応する開口部、例えば、少なくとも画素電極２２１は各画素を画定するために露出させる開口部を有していてもよい。また、画素定義膜２０８は、画素電極２２１と対向電極２２３の縁部との間の距離を増加させることで、画素電極２２１及び対向電極２２３のエッジとの間のアークを防止することができる。画素定義層２０８は、ポリイミド又はヘキサメチルジシロキサン（ＨＭＤＳＯ）のような有機材料で形成することができる。） 「[0101] The intermediate layer 222 may include a low molecular material or a polymer material.」 （中間層２２２は、低分子材料又は高分子材料を含むことができる。） 「[0102] When the intermediate layer 222 includes a low molecular material, the intermediate layer 222 may have a structure in which a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), an electron injection layer (EIL) or the like are stacked in a single structure or in a composite structure. The intermediate layer 222 may include various organic materials such as copper phthalocyanine (CuPc), N,N-di(naphthalene-N, N′-diphenyl-benzidine (NPB), or tris-8-hydroxyquinoline aluminum (tris-8-hydroxyquinoline aluminum (Alq3). These layers may be formed using a vacuum deposition method.) （中間層２２２は、低分子材料を含む場合、中間層２２２は、正孔注入層（ＨＩＬ）、正孔輸送層（ＨＴＬ）、発光層（ＥＭＬ）、電子輸送層（ＥＴＬ）、電子注入層（ＥＩＬ：Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）などが単一あるいは複合の構造で積層された構造を有していてもよい。中間層２２２は、銅フタロシアニン（ＣｕＰｃ）、Ｎ，Ｎ－ジ（ナフタリル）－Ｎ，Ｎ’－ジフェニル－ベンジジン（ＮＰＢ）、トリス－トリス－８－ヒドロキシキノリンアルミニウム（８－ヒドロキシキノリンアルミニウム（Ａｌｑ３）などの有機材料を含むことができる。これらの層は、真空蒸着法を用いて形成することができる。) 「[0103] When the intermediate layer 222 includes a polymer material, the intermediate layer 222 may typically have a structure including a hole transport layer (HTL) and an emission layer (EML). The hole transport layer may include PEDOT, and the emission layer may include a polymer material such as a poly-phenylenevinylene (PPV)-based material and a polyfluorene-based material. The intermediate layer 222 may have various structures. For example, at least one of the layers of the intermediate layer 222 may be integrally formed over a plurality of pixel electrodes 221. In some implementations, the intermediate layer 222 may include layers that are patterned to respectively correspond to the plurality of pixel electrodes 221.」 （中間層２２２は、ポリマー材料を含む場合、中間層２２２は、典型的には、正孔輸送層（ＨＴＬ）と発光層（ＥＭＬ）を有する構造を有していてもよい。正孔輸送層はＰＥＤＯＴを含み、前記発光層は、Ｐｏｌｙ－Ｐｈｅｎｙｌｅｎｅｖｉｎｙｌｅｎｅ（ＰＰＶ）系及びポリフルオレン系などの高分子材料を含むことができる。中間層２２２は、様々な構造を有することができる。例えば、中間層２２２の層のうちの少なくとも１つは、複数の画素電極２２１上に一体的に形成され得る。いくつかの実施形態では、中間層２２２をパターニングして複数の画素電極２２１に対応するようにされる層を含んでよい。） 「[0104] The opposite electrode 223 may be disposed above the display area DA and may be arranged to cover the display area DA. For example, the opposite electrode 223 may be integrally formed to cover a plurality of pixels.」 （対向電極２２３は、表示領域ＤＡの上部に配置され、表示領域ＤＡを覆うように配置されてもよい。例えば、対向電極２２３は複数の画素を覆うように一体形成されてもよい。） (ｈ) [0110]、[0111] 「[0110] The scan driving circuit 110 may be disposed on the substrate 100. The scan driving circuit 110 may include thin film transistors TFT-P and may include a wiring connected to the thin film transistors TFT-P. The thin film transistors TFT-P may be formed in the same process as the thin film transistor TFT of the pixel circuit PC. The scan driving circuit 110 may include an insulating layer interposed between the elements of the thin film transistors TFT-P (for example, a semiconductor layer, a gate electrode, etc.). In an implementation. the scan driving circuit 110 may be covered by an inorganic protection layer 205.」 （走査駆動回路１１０は、基板１００上に配置されてもよい。走査駆動回路１１０は、薄膜トランジスタＴＦＴ－Ｐを含んでもよく、薄膜トランジスタＴＦＴ－Ｐに接続された配線を含んでもよい。薄膜トランジスタＴＦＴ－Ｐは、画素回路部ＰＣの薄膜トランジスタＴＦＴと同一プロセスで形成することができる。走査駆動回路１１０は、前記薄膜トランジスタＴＦＴ－Ｐの要素（例えば、半導体層、ゲート電極、など）間に介在する絶縁層を含むことができる。本発明の実施形態では、走査駆動回路１１０は、無機保護層２０５によって覆われていてもよい。） 「[0111] The scan driving circuit 110 may overlap a first shielding layer 1170 and a second shielding layer 1270 disposed above the scan driving circuit 110. The first shielding layer 1170 may be disposed above the scan driving circuit 110 with the first insulating layer 206 therebetween, and the second shielding layer 1270 may be disposed above the first shielding layer 1170 with the second insulating layer 207 therebetween. The first shielding layer 1170 may be disposed on a same level as and include a same material as the second driving voltage line PL2. The second shielding layer 1270 may be disposed on a same level as and include a same material as the pixel electrode 221.」 （走査駆動回路１１０は、走査駆動回路１１０の上に配置された第１シールド層１１７０及び第２シールド層１２７０と重なることができる。第１シールド層１１７０は走査駆動回路１１０の上に第１の絶縁層２０６を介して配置されてもよく、第２シールド層１２７０は、第１シールド層１１７０の上に第２の絶縁層２０７を介して配置されてもよい。第１シールド層１１７０は、第２駆動電圧線ＰＬ２と同じ材料を含み同じレベルに配置することができる。第２シールド層１２７０は、画素電極２２１と同じ材料を含み同じレベルに配置することができる。） (ｉ) [0116] 「[0116] As described above, when one shielding layer that includes a hole overlapping a portion of the other shielding layer, when projected in a direction (z direction) perpendicular to a main surface of the substrate 100, and where a hole in one shielding layer does not overlap any hole in the other shielding layer in a plan view (looking at the display device from the z direction), the scan driving circuit 110 may be entirely covered by the first and second shielding layers 1170 and 1270. Damage to the scan driving circuit 110 that could occur due to external electrostatic discharge (ESD) may be prevented by the first and second shielding layers 1170 and 1270.」 （上述したように、穴を含む１つのシールド層は、他のシールド層の一部は、基板１００の主面に対して垂直な方向（ｚ方向）に投影したときに、一方のシールド層に形成される貫通孔は、平面視（ｚ方向から見て）他のシールド層に孔をオーバーラップしない領域を重ねる際には、走査駆動回路１１０は、全体的に第１及び第２シールド層１１７０及び１２７０によって覆われていてもよい。このような第１及び第２シールド層１１７０、１２７０によって、外部からの静電気放電（ＥＳＤ）による走査駆動回路１１０の損傷を防止することができる。） (ｊ) [0122]、[0123] 「[0122] According to an embodiment, the first and second insulating layers 206 and 207 disposed in the peripheral area PA may respectively include valley holes 206VH and 207VH. Damage to the organic light-emitting diode OLED or the like due to penetration of external foreign matters through bulk of each of the first and second insulating layers 206 and 207 may be prevented through valley holes 206VH and 207VH. FIG. 8 illustrates that at least one dam 180 may be provided on the outer edge of the substrate 100. The dam 180 may prevent a monomer, used in a process of forming the organic encapsulation layer 320, from extending toward the end of the substrate 100, thereby reducing or preventing the formation of edge tails of the organic encapsulation layer 320. FIG. 8 illustrates a thin film encapsulation layer as the encapsulation member 300, In some implementations, the encapsulation member 300′ including the sealant 310′ and the encapsulation substrate 320′ may be included instead of the thin film encapsulation layer as described above with reference to FIG. 3B.」 （一実施形態によれば、周辺領域ＰＡに配置された第１及び第２の絶縁層２０６及び２０７は、それぞれ、谷孔２０６ＶＨ、２０７ＶＨを含んでいてもよい。第１及び第２の絶縁層２０６及び２０７のそれぞれのバルクを介しての外部の異物の侵入に起因する有機発光ダイオードＯＬＥＤまたは類似のものへの損傷は、谷孔２０６ＶＨ、２０７ＶＨを通じて防止することができる。図８は、少なくとも１つのダム１８０は、基板１００の外縁部に設けられていてもよいことを示している。ダム１８０は、封止層３２０を形成する工程において、モノマーを、基板１００の端部に向かって延在する場合があり、これにより、有機カプセル化層３２０のエッジの形成を低減又は防止する。図８は、封止部材３００として薄膜封止層を示しているが、いくつかの実装において、封止材３１０及び封止基板３２０’を含む封止部材３００’は、図３Ｂを参照して上述したように、薄膜封止層の代わりに含まれていてもよい。） 「[0123] FIG. 8 illustrates an arrangement of the first shielding layer 1170, the second shielding layer 1270, and the second signal lines 425-1 through 425-4 with respect to the scan driving circuit 110 as a peripheral circuit disposed in the peripheral area PA. In some implementations, a stack structure on the control driving circuit 120 illustrated in FIG. 4 may also be substantially the same as the structure illustrated in FIG. 8. For example, regarding the stack structure on the control driving circuit 120, it may be understood that the control driving circuit 120 may be arranged instead of the scan driving circuit 110 of FIG. 8. The first signal line 415-1 through 415-4 (see FIGS. 6A and 6B) or the second signal lines 425-1 through 425-4 (see FIG. 6C) may be disposed on the control driving circuit 120 to overlap with the control driving circuit 120.」 （図８は、周辺領域ＰＡに配置された周辺回路としての走査駆動回路１１０に対する第１シールド層１１７０、第２シールド層１２７０及び第２の信号線４２５－１～４２５－４の配置を示している。いくつかの実施形態では、図４に示す制御駆動回路１２０上の積層構造は、図８に示される構造と実質的に同じであってもよい。例えば、制御駆動回路１２０上の積層構造に関して、図８の走査駆動回路１１０の代わりに制御駆動回路１２０を配置することができることが理解される。第１信号線４１５－１～４１５－４（図６Ａ及び図６Ｂを参照）又は第２信号線４２５－１～４２５－４（図６（Ｃ）を参照）が、制御駆動回路１２０上に制御駆動回路１２０と重なるように配置される。) (ｋ) FIG.8 「FIG.8 ［図：0001409762000004.jpg］ 」 ｂ 引用文献１認定事項 (ａ) 引用文献１の[0059]には、「表示ユニット１０」が「基板１００」に設けられた「表示素子層２００」と、「表示素子層２００」とを被覆する「封止部材３００」を含むことが記載されている。 (ｂ) 前記(ａ)及び引用文献１のFIG.3Aの記載を総合すると、「表示ユニット１０」は「ディスプレイパネル」であると認められる。 (ｃ) 引用文献１のFIG.1の記載から、「表示領域ＤＡ」が四つ、「周辺領域ＰＡ」が八つ（内側に四つ、外側に四つ）の角をそれぞれ有することが読み取れる。 (ｄ) 引用文献１の[0093]には、薄膜トランジスタＴＦＴが半導体層とゲート電極ＧＥを含むことが記載されている。 (ｅ) 引用文献１の[0094]には、ゲート絶縁膜２０２が半導体層とゲート電極ＧＥの間に配置されることが記載されている。 (ｆ) 引用文献１の[0110]には、薄膜トランジスタＴＦＴ－Ｐは、薄膜トランジスタＴＦＴと同一プロセスで形成することが記載されている。 (ｇ) 前記(ｄ)～(ｆ)及び引用文献１のFIG.8の記載を総合すると、薄膜トランジスタＴＦＴ－Ｐは、半導体層と、半導体層上のゲート絶縁膜２０２と、ゲート絶縁膜２０２上のゲート電極ＧＥを含むと認められる。 (ｈ) 引用文献１のFIG.8の記載から、「表示領域ＤＡ」が「画素電極２２１」、「中間層２２２」及び「対向電極２２３」を含んでいることが読み取れる。 (ｉ) 引用文献１のFIG.8の記載から、「周辺領域ＰＡ」が、「第１絶縁層２０６」、「第２絶縁層２０７」及び「画素定義膜２０８」が積層されてなる「ダム１８０」を含むことが読み取れる。 (ｊ) 引用文献１のFIG.8の記載から、「谷孔２０６ＶＨ」及び「谷孔２０７ＶＨ」が形成された領域が、「走査駆動回路１１０」と隣接して配置されていることが読み取れる。 (ｋ) 引用文献１のFIG.8の記載から、「谷孔２０６ＶＨ」及び「谷孔２０７ＶＨ」が形成された領域において、「対向電極２２３」と「第２シールド層１２７０」が接触していることが読み取れる。 ｃ 引用発明の認定 前記ａにおいて摘記した事項及び前記ｂにおいて認定した事項を総合すると、引用文献１には、次の発明（以下「引用発明」という。）が記載されているものと認められる。 ＜引用発明＞ 「ディスプレイパネルを含む表示装置１であって、（[0051]、前記ｂ(ｂ)の認定事項） 前記ディスプレイパネルは、表示領域ＤＡ及び表示領域ＤＡを囲む周辺領域ＰＡを含み、（[0067]、[0074]） 前記周辺領域ＰＡに配置された第１の絶縁層２０６及び第２の絶縁層２０７が、それぞれ、谷孔２０６ＶＨ及び谷孔２０７ＶＨを含み、（[0122]） 前記谷孔２０６ＶＨ及び谷孔２０７ＶＨは、第１及び第２の絶縁層２０６及び２０７のそれぞれのバルクを介しての外部の異物の侵入に起因する有機発光ダイオードＯＬＥＤまたは類似のものへの損傷を防止することができ、（[0122]） 前記表示領域ＤＡが四つ、周辺領域ＰＡが八つの角をそれぞれ有し、（前記ｂ(ｃ)の認定事項） 前記表示領域ＤＡは、画素電極２２１、中間層２２２、及び対向電極２２３を含み、（前記ｂ(ｈ)の認定事項） 前記中間層２２２は発光層が単一の構造で積層された構造を有しており、（[0102]） 前記周辺領域ＰＡに、走査駆動回路１１０が形成されており、（[0076]、[0077]） 前記周辺領域ＰＡが、ポリイミドを含む第１絶縁層２０６、ポリイミドを含む第２絶縁層２０７及びポリイミドで形成された画素定義膜２０８が積層されてなるダム１８０を含み、（[0098]～[0100]、前記ｂ(ｉ)の認定事項） 前記走査駆動回路１１０は表示領域ＤＡの第１側の周辺領域ＰＡに配置されており、（[0076]、[0077]） 前記走査駆動回路１１０は、薄膜トランジスタＴＦＴ－Ｐを含んでおり、（[0110]） 前記薄膜トランジスタＴＦＴ－Ｐは、半導体層と、半導体層上のゲート絶縁膜２０２と、ゲート絶縁膜２０２上のゲート電極ＧＥを含み、（前記ｂ(ｇ)の認定事項） 走査駆動回路１１０は、無機保護層２０５によって覆われており、（[0110]） 前記谷孔２０６ＶＨ及び前記谷孔２０７ＶＨが形成された領域が、前記走査駆動回路１１０と隣接して配置されており、（前記ｂ(ｊ)の認定事項） 前記谷孔２０６ＶＨ及び前記谷孔２０７ＶＨが形成された前記領域において、対向電極２２３と第２シールド層１２７０が接触しており、（前記ｂ（ｋ）の認定事項） 第１シールド層１１７０は前記走査駆動回路１１０の上に第１の絶縁層２０６を介して配置されており、前記第２シールド層１２７０は、前記第１シールド層１１７０の上に第２の絶縁層２０７を介して配置されている、（[0111]） 表示装置１。」 (イ) 引用文献２技術事項 ａ 引用文献２の記載事項 当審において新たに引用する、本願の優先日前に発行された国際公開第２０１９／１９８２０４号（以下「引用文献２」という。）には、以下の記載がある。 (ａ) [0009]、[0011]、[図３] 「[0009] 図１は表示デバイス２の製造方法の一例を示すフローチャートである。図２は、表示デバイスの表示部を示す断面図である。図３は表示デバイスの構成を示す平面図である。」 「[0011] 次いで、支持基板越しに樹脂層１２の下面にレーザ光を照射して支持基板および樹脂層１２間の結合力を低下させ、支持基板を樹脂層１２から剥離する（ステップＳ７）。次いで、樹脂層１２の下面に下面フィルム１０を貼り付ける（ステップＳ８）。次いで、下面フィルム１０、樹脂層１２、バリア層３、ＴＦＴ層４、発光素子層５、封止層６を含む積層体を分断し、複数の個片を得る（ステップＳ９）。次いで、得られた個片に機能フィルム３９を貼り付ける（ステップＳ１０）。次いで、表示部ＤＡ（図３参照）よりも外側の額縁領域ＮＡに電子回路基板（例えば、ＩＣチップ）をマウントする（ステップＳ１１）。なお、前記各ステップは、後述の表示デバイス製造装置が行う。」 「[図３] ［図：0001409762000005.jpg］ 」 (ｂ) [0028]～[0031]、[図５] 「[0028] 図５（ａ）は実施例１の表示デバイスのコーナ部分（Ａｃ）を示す平面図であり、図５（ｂ）は回路ブロックを示す平面図である。図５（ａ）に示すように、表示部ＤＡのエッジの一部（コーナ部分）は、外側に向けて凸型となる曲線状の異形部ＪＳであり、異形部ＪＳの外側（額縁領域ＮＡのコーナ部分）には、図２のＴＦＴ層４（サブ画素回路を含む）と同じプロセスにて（同層に）形成された走査信号線ドライバＧＤが配されている。 [0029] 異形部ＪＳの外側には、ｘ方向に平行な第１辺Ｆａ（長辺）と、第１辺Ｆａに直交し、かつ第１辺Ｆａよりも短い第２辺Ｆｂ（短辺）とを有する矩形領域に、走査信号線ドライバＧＤの単位回路ＵＣが形成されてなる第１型回路ブロックＫＢｘが複数設けられるとともに、前記矩形領域を９０度回転させて得られる矩形領域に走査信号線ドライバＧＤの単位回路ＵＣが形成されてなる第２型回路ブロックＫＢｙが複数設けられる。 [0030] そして、ｙ方向に繋げられた複数の第１型回路ブロックＫＢｘによって１個の回路ユニットＫＵｘが構成され、ｘ方向に繋げられた複数の第２型回路ブロックＫＢｙによって１個の回路ユニットＫＵｙが構成され、回路ユニットＫＵｘ・ＫＵｙが異形部ＪＳに沿うようにその外側に配されている。 [0031] 図５では、走査信号線ドライバＧＤが複数の単位回路から構成されており、１つの単位回路は、電気的に接続される１本（１行）の走査信号線に走査信号を出力する。第１型回路ブロックＫＢｘとは、図５において横長（ｘ方向を長手方向とする形状）となるよう配置された単位回路を指し、第２型回路ブロックＫＢｙとは、図５において縦長（ｙ方向を長手方向とする形状）となるよう配置された単位回路を指し、第１型回路ユニットＫＵｘとは、第１型回路ブロックＫＢｘを縦方向（ｙ方向）に複数並べたものであり、第２型回路ユニットＫＵｙとは、第２型回路ブロックＫＢｙを横方向（ｘ方向）に複数並べたものである。」 「[図５] ［図：0001409762000006.jpg］ 」 ｂ 引用文献２認定事項 (ａ) 引用文献２の図３の記載から、「表示領域ＤＡ」が丸みを帯びた四つの角を、「額縁領域ＮＡ」が丸みを帯びた八つ（内側に四つ、外側に四つ）の角をそれぞれ有することが読み取れる。 (ｂ) 引用文献２の図５の記載から、額縁領域ＮＡのコーナー部分に配された「走査信号線ドライバＧＤ」は、額縁領域ＮＡの丸みを帯びた角に沿って「走査信号線ドライバＧＤ」を構成する複数の回路ユニットが配置されており、全体として部分的に湾曲した構造となっていることが読み取れる。 ｃ 引用文献２技術事項の認定 前記ａ及びｂを総合すると、引用文献２には、以下の事項が記載されているものと認められる（以下「引用文献２技術事項」という。）。 「 表示部ＤＡ及び額縁領域ＮＡが丸みを帯びた複数の角を有し、 前記額縁領域ＮＡのコーナー部分に配された走査信号線ドライバＧＤは、前記額縁領域ＮＡの丸みを帯びた角に沿って部分的に湾曲している、 表示デバイス。」 (ウ) 周知技術１ ａ 引用文献３の記載事項 当審において、周知技術を示す文献として新たに引用する、本願の優先日前に発行された特開２０１９－１８４９３８号公報（以下「引用文献３」という。）には、以下の記載がある。 (ａ) 【０００１】、【０００２】 「【０００１】 本発明は、アクティブマトリクス基板に関する。また、本発明は、表示装置およびアクティブマトリクス基板の欠陥修正方法にも関する。 【０００２】 液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素ごとに薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）が設けられている。ＴＦＴとしては、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。」 (ｂ) 【００３３】、【図１】 「【００３３】 （実施形態１） 図１を参照しながら、本実施形態におけるアクティブマトリクス基板１００を説明する。図１は、アクティブマトリクス基板１００の平面構造の一例を示す概略図である。アクティブマトリクス基板１００は、図１に示すように、表示領域ＤＲと、周辺領域ＦＲとを有する。」 「【図１】 ［図：0001409762000007.jpg］ 」 (ｃ) 【００４６】、【００４７】、【図２】 「【００４６】 また、周辺領域ＦＲにおいて、基板１上に、ゲートドライバ（ＧＤＭ回路）５に信号を供給するための複数の配線（以下では「ＧＤＭ配線」と呼ぶ）ＭＬが設けられている。複数のＧＤＭ配線ＭＬは、例えば、クロック信号（ＣＫ）を供給する複数のクロック信号線、ゲート信号の低電位側の電源電圧（ＶＳＳ）を供給する低電位配線、シフトレジスタの開始段に開始信号（ＧＳＰ）を与えるスタートパルス配線、ＧＤＭ回路５内の特定のノードを定電位にリセットするためのリセット配線等を含む。図示している例では、周辺領域ＦＲには、表示領域ＦＲを取り囲むように、共通電圧（コモン電圧）を供給するためのコモン配線ＣＬも設けられている。 【００４７】 図２に、ＧＤＭ配線ＭＬ近傍を拡大して示す。図２に示すように、本実施形態のアクティブマトリクス基板１００は、周辺領域ＦＲに配置された複数のＥＳＤ保護回路１０を備える。各ＥＳＤ保護回路１０は、複数のＧＤＭ配線ＭＬのうちの２本（より具体的には互いに隣接する２本）のＧＤＭ配線ＭＬに電気的に接続されている。ＥＳＤ保護回路１０は、静電気放電（ＥＳＤ）からＧＤＭ回路５を保護する。」 「【図２】 ［図：0001409762000008.jpg］ 」 ｂ 周知技術１の認定 前記ａにおいて引用文献３の記載を摘記して例示したように、次の技術事項は、周知技術（以下「周知技術１」という。）であると認められる。 ＜周知技術１＞ 「表示装置に用いられる基板において、静電気放電から回路を保護するＥＳＤ回路が非アクティブ領域に配置されること。」 (エ) 周知技術２ ａ 引用文献４の記載事項 当審において、周知技術を示す文献として新たに引用する、本願の優先日前に発行された特開２０１３－３８２７３号公報（以下「引用文献４」という。）には、以下の記載がある。 (ａ) 【０００１】 「【技術分野】 【０００１】 半導体装置の製造方法に関する。」 (ｂ) 【００１３】～【００１７】、【図３】 「【００１３】 次に、上記の半導体装置１００の製造工程を、図２～図４に従って説明する。 （中略） 【００１６】 次いで、図３（ａ）に示すように、例えばスパッタリング法により、コバルト膜１７２を上面に形成する。次いで、半導体基板１１０に対して加熱処理を行うことにより、拡散領域１１１及びゲート電極１４１にシリサイド層１１１ａ，１４１ａをそれぞれ形成する。そして、コバルト膜１７２を除去する。次いで、図３（ｂ）に示すように、例えばＣＶＤ法により、シリコン酸化膜１５１、エッチングストッパ膜１５２、シリコン酸化膜１５３を順次形成する。エッチングストッパ膜１５２は、例えばプラズマＣＶＤ法により約４００度の設定温度で形成したシリコン窒化膜で形成される。エッチングストッパ膜１５２の屈折率は、例えば１．９である。 【００１７】 次いで、図３（ｃ）に示すように、シリコン酸化膜１５３の上面に例えばフォトリソグラフィ法によりレジストマスク１７３を形成する。レジストマスク１７３は、保護絶縁膜１３１の位置に応じて開口部１７３ａを形成する。レジストマスク１７３の開口部１７３ａから保護絶縁膜１３１の上のエッチングストッパ膜１５２及びシリコン酸化膜１５１，１５３をエッチングする。このエッチング加工において、保護絶縁膜１３１に達するまでエッチング加工（オーバエッチング）することでエッチングストッパ膜１５２を確実にエッチングすることができる。そして、レジストマスク１７３を除去する。」 「【図３】 ［図：0001409762000009.jpg］ 」 ｃ 【００２１】 「【００２１】 以上記述したように、本実施形態によれば、以下の効果を奏する。 （１）半導体基板１１０には、１つの主面に拡散領域１１１を有する抵抗素子Ｒ１が形成されている。拡散領域１１１のシリサイド層（コンタクト部）１１１ａは、コンタクトプラグ１６２を介して層間絶縁膜１６１上の配線１６４と接続されている。拡散領域１１１上には、コンタクトホール１６３を形成するためのエッチングストッパ膜１５２が形成されている。エッチングストッパ膜１５２は、拡散領域１１１の上に形成された保護絶縁膜１３１に対応する開口が形成されている。つまり、拡散領域１１１（抵抗素子Ｒ１）上において、エッチングストッパ膜１５２は、コンタクトホール１６３の形成に必要なシリサイド層１１１ａに対応する部分（コンタクトプラグ１６２と接続される部分）が残るようにエッチングされている。これにより、例えば半導体装置１００の動作時の発熱により不均一となるエッチングストッパ膜１５２の応力分布により、抵抗素子Ｒ１の抵抗値（素子特性）が変動することを抑制できる。」 ｂ 引用文献５の記載事項 当審において、周知技術を示す文献として新たに引用する、本願の優先日前に発行された特開２０１１－１９９０４５号公報（以下「引用文献５」という。）には、以下の記載がある。 (ａ) 【０００１】 「【０００１】 この発明は、特性の良好な太陽電池、その太陽電池を用いた太陽電池モジュール及び太陽電池の製造方法に係り、特に、表面側集電極の構造及びその製造方法に関するものである。」 (ｂ) 【００４３】～【００４９】、【図２】～【図４】 「【００４３】 以上のような構成のこの発明の太陽電池は、以下のようにして製造することができる。 【００４４】 まず、図２に示すように、プラズマＣＶＤ法を用いて、ｎ型単結晶シリコン基板１０の表面（第１の面）側にｉ型の非晶質シリコン層、ｎ型の非晶質シリコン層１１を連続的に形成し、また、裏面（第２の面）側にｉ型の非晶質シリコン層、ｐ型の非晶質シリコン層１３を連続的に形成する。次に、スパッタリング法にて、非晶質シリコン層１１及び非晶質シリコン層１３上に透明導電膜１２及び透明導電膜１４を形成する。 【００４５】 続いて、図３に示すように、透明導電膜１２の表面及び透明導電膜１４の表面に酸化シリコン等の透光性絶縁層１５、１６を形成する。この透光性絶縁層１５、１６は、プラズマＣＶＤ法により形成する。 【００４６】 そして、図４に示すように、電極パターンに対応して少なくとも表面の透光性絶縁層１５を完全に除去する開口溝２を形成する。この実施形態では、レーザ照射により、開口溝２を形成し、透光性絶縁層１５を除去する。レーザの条件としては、表面の絶縁膜１５の除去が最低限可能なごく浅い表面層の除去を目的とする。一例として、フェムト秒レーザを用いる場合、波長８００ｎｍで繰り返し周波数１ｋＨｚ（０．数ｋＨｚ～５０ｋＨｚ）を用いる。レーザエネルギーは、パルスエネルギー１ｍＪ（０．３～２０ｍＪ）、パルス幅１２０ｆｓ（５０～２５０ｆｓ）である。 【００４７】 また、ＹＶ０４レーザの高調波を用いる場合は、例えば、波長３５５ｎｍでは、８０ｋＨｚ（５０～２００ｋＨｚ）、パルス幅１２ｎＳ（５～２００ｎＳ）、加工点出力２．５Ｗ（１～１０Ｗ）である。 【００４８】 なお、開口溝２の加工は、レーザ照射に限らず、けがきなどの機械的研磨、マスクを用いたウェットエッチングなどを用いることができる。 【００４９】 この開口溝２の加工においては、透光性絶縁層１５を確実に除去できればよく、オーバーエッチング気味に開口溝２を形成して、ｎ型結晶シリコン基板１０に溝２の先端が到達した場合においても、非晶質シリコン層１１と基板１０とは同一導電型であるので、大きな問題はない。」 「【図２】 ［図：0001409762000010.jpg］ 」 「【図３】 ［図：0001409762000011.jpg］ 」 「【図４】 ［図：0001409762000012.jpg］ 」 ｃ 周知技術２の認定 前記ａ及びｂにおいて引用文献４及び引用文献５の記載を摘記して例示したように、次の技術事項は、周知技術（以下「周知技術２」という。）であると認められる。 ＜周知技術２＞ 「積層体のエッチング工程において、特定の層をエッチングで確実に除去するために、当該特定の層の下の層がエッチングされるまでオーバエッチングを行うこと。」 ウ 対比 (ア) 対比分析 本件補正発明と引用発明を対比する。 ａ(ａ) 引用発明における「ディスプレイパネル」は、本件補正発明における「ディスプレイパネル」に相当する。 (ｂ) 引用発明における「表示領域ＤＡ」及び「周辺領域ＰＡ」は、それぞれ、本件補正発明における「アクティブ領域」及び「非アクティブ領域」に相当する。 (ｃ) 引用発明において、「周辺領域ＰＡ」が「表示領域ＤＡ」を囲むことは、本件補正発明において、「非アクティブ領域」が「アクティブ領域」の周辺に配置されることに相当する。 (ｄ) 引用発明における「第２シールド層１２０」は、本件補正発明における「接続電極」に相当する。 (ｅ) 引用発明において、「「谷孔２０６ＶＨ」及び「谷孔２０７ＶＨ」が形成された領域」において「対向電極２２３」と「第２シールド層１２７０」が接触することは、本件補正発明において、「接触領域」において「カソード電極」と「接続電極」が接触することに相当する。 (ｆ) 前記(ｄ)及び(ｅ)より、引用発明において、「「谷孔２０６ＶＨ」及び「谷孔２０７ＶＨ」が形成された領域」が、本件補正発明における「接触領域」に相当する。 (ｇ) 本件補正発明における「接触領域」について、本願明細書の【図２】～【図４】から、「接触領域」が「非アクティブ領域（ＩＡ）」に配置されることが読み取れる。そして、本願明細書には、「接触領域」が「非アクティブ領域（ＩＡ）」以外に配置されることは記載も示唆もされていない。 (ｈ) 前記(ｇ)より、本件補正発明における「前記非アクティブ領域の周辺に配置される接触領域」との記載は、「前記非アクティブ領域内の周縁近傍部分に配置される接触領域」と解すのが相当である。 (ｉ) 前記(ａ)～(ｃ)及び(ｆ)を総合すると、本件補正発明と引用発明は、「アクティブ領域、前記アクティブ領域の周辺に配置される非アクティブ領域、及び前記非アクティブ領域に配置される接触領域を含むディスプレイパネル」を備える点で一致する。 ｂ(ａ) 引用発明において、「表示領域ＤＡ」が四つ、「周辺領域ＰＡ」が八つの角をそれぞれ有することは、本件補正発明において、「アクティブ領域」及び「非アクティブ領域」が複数の角を有することに相当する。 (ｂ) 前記(ａ)より、本件補正発明と引用発明は、「前記アクティブ領域及び前記非アクティブ領域が複数の角を有するディスプレイパネルを備え」る点で一致する。 ｃ(ａ) 引用発明における「画素電極２２１」、「発光層」及び「対向電極２２３」は、それぞれ、本件補正発明における「アノード電極」、「発光層」及び「カソード電極」に相当する。 (ｂ) 前記(ａ)より、本件補正発明と引用発明は、「前記アクティブ領域は、アノード電極、発光層、及びカソード電極を含[む]」点で一致する。 ｄ(ａ) 引用発明における「走査駆動回路１１０」は、本件補正発明における「ゲート駆動部」に相当する。 (ｂ) 前記(ａ)より、本件補正発明と引用発明は、「前記非アクティブ領域は、ゲート駆動部を含[む]」点で一致する。 ｅ(ａ) 本願明細書の【００３５】には、「クラック防止構造４６０」が、非アクティブ領域に配置されるものであって、母基板から個々のディスプレイパネル１００を切り出すための切断工程中に発生し得るクラックが、ディスプレイパネル１００の内部に伝播することを防止するためのものであることが記載されている。 (ｂ) 本願明細書の【００３７】には、「クラック防止構造４６０は、無機膜、または有機膜から構成することができ[る]」ことが記載されている。 (ｃ) 本願明細書の【図２】の記載より、「クラック防止構造４６０」が、非アクティブ領域に存在し、「平坦化層１５０」及び「バンク層１６０」が積層された構造であることが読み取れる。 (ｄ) 本願明細書の【００５１】には、「平坦化層１５０」が、「イミド系高分子を含む有機物を含む」ことが記載されている。 (ｅ) 本願明細書の【００５４】には、「バンク層１６０」は、「ポリイミドのような有機物で形成することができる」ことが記載されている。 (ｆ) 前記(ａ)～(ｅ)より、ディスプレイパネルの非アクティブ領域に配置された、ポリイミドを含む膜から構成された構造は、クラック防止構造として機能すると認められる。 (ｆ) 前記(ｅ)より、引用発明において、「周辺領域ＰＡ」に含まれる「ポリイミドを含む第１絶縁層２０６、ポリイミドを含む第２絶縁層２０７及びポリイミドで形成された画素定義膜２０８が積層されてなるダム１８０」は、本件補正発明において、「非アクティブ領域」に配置される「クラック防止機能を有する隔壁」に相当する。 (ｇ) 前記(ｆ)より、本件補正発明と引用発明は、「前記非アクティブ領域は、クラック防止機能を有する隔壁とを含[む]」点で一致する。 ｆ(ａ) 引用発明において、「走査駆動回路１１０」は「薄膜トランジスタＴＦＴ－Ｐ」を含んでおり、「薄膜トランジスタＴＦＴ－Ｐ」は、「半導体層」と、「前記半導体層上のゲート絶縁膜２０２」と、「前記ゲート絶縁膜２０２上のゲート電極ＧＥ」を含むことから、「走査線駆動回路１１０」は「半導体層」と、「前記半導体層上のゲート絶縁膜２０２」と、「前記ゲート絶縁膜２０２上のゲート電極ＧＥ」を含むといえる。 (ｂ) 引用発明における「半導体層」、「半導体層上のゲート絶縁膜２０２」、「ゲート絶縁膜２０２上のゲートＧＥ」は、それぞれ、本件補正発明における「半導体層」と、「前記半導体層上のゲート絶縁層」と、「前記ゲート絶縁層上のゲート電極」に相当する。 (ｃ) 引用発明において、「走査線駆動回路１１０」が「無機保護層２０５」によって覆われていることから、当該「無機保護層２０５」は、「走査線駆動回路１１０」が含む「ゲート電極」上に形成されているといえる。 (ｄ) 引用発明における「無機保護層２０５」は、本件補正発明における「無機絶縁層」に相当する。 (ｅ) 前記(ａ)～(ｄ)より、本件補正発明と引用発明は、「前記ゲート駆動部は、半導体層と、前記半導体層上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、前記ゲート電極上の無機絶縁層とを含[む]」点で一致する。 ｇ(ａ) 引用発明において、「「谷孔２０６ＶＨ」及び「谷孔２０７ＶＨ」が形成された領域」が「走査駆動回路１１０」と隣接して配置されていることは、本件補正発明において、「接触領域」が「ゲート駆動部」と隣接して配置されていることに相当する。 (ｂ) 引用発明において、「第１シールド層１１７０」は「走査駆動回路１１０」の上に第１の絶縁層２０６を介して配置されており、「第２シールド層１２７０」は、「第１シールド層１１７０」の上に第２の絶縁層２０７を介して配置されていることから、「第２シールド層」は「走査線駆動回路１１０」の上部に配置されているといえる。 (ｃ) 前記(ａ)及び(ｂ)並びに前記ａ(ｄ)及び(ｅ)より、本件補正発明と引用発明は、「前記接触領域は、前記ゲート駆動部と隣接して配置され、前記接触領域において、前記カソード電極と前記ゲート駆動部の上部に配置される接続電極とが接触[する]」点で一致する。 ｈ(ａ) 引用発明における「表示装置１」は、本件補正発明における「ディスプレイ装置」に相当する。 (ｂ) よって、本件補正発明と引用発明は、「ディスプレイ装置」の発明である点で一致する。 (イ) 一致点及び相違点 前記(ア)の対比分析の結果をまとめると、本件補正発明と引用発明は、次の一致点において一致し、後述の相違点において相違する。 ａ 一致点 「 アクティブ領域、前記アクティブ領域の周辺に配置される非アクティブ領域、及び前記非アクティブ領域に配置される接触領域を含むディスプレイパネルであって、前記アクティブ領域及び前記非アクティブ領域が複数の角を有するディスプレイパネルを備え、 前記アクティブ領域は、アノード電極、発光層、及びカソード電極を含み、 前記非アクティブ領域は、ゲート駆動部と、クラック防止機能を有する隔壁とを含み、 前記ゲート駆動部は、半導体層と、前記半導体層上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、前記ゲート電極上の無機絶縁層とを含み、 前記接触領域は、前記ゲート駆動部と隣接して配置され、前記接触領域において、前記カソード電極と前記ゲート駆動部の上部に配置される接続電極とが接触する、ディスプレイ装置。」 ｂ 相違点 (ａ) 相違点１ 本件補正発明において、「接触領域」が「非アクティブ領域」内の周辺に配置されるのに対し、 引用発明において、「接触領域」が「非アクティブ領域」のどこに配置されるか不明な点。 (ｂ) 相違点２ 本件補正発明において、 「アクティブ領域」及び「非アクティブ領域」が丸みを帯びた複数の角を有し、 「ゲート駆動部」が、アクティブ領域の両側の各非アクティブ領域に配置されるとともに前記非アクティブ領域の前記丸みを帯びた角に沿って部分的に湾曲し、 非アクティブ領域の丸みを帯びた角には、Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）回路が配置されるのに対し、 引用発明において、 「アクティブ領域」及び「非アクティブ領域」が複数の角を有するものの、当該角が丸みを帯びてはおらず、 「ゲート駆動部」が、アクティブ領域の第１側の非アクティブ領域に配置されているものの、アクティブ領域の両側の各非アクティブ領域には配置されておらず、部分的に湾曲しておらず、 ＥＳＤ回路を有しない点。 (ｃ) 相違点３ 本件補正発明において、「接触領域」が「無機絶縁層」を貫通する「コンタクトホール」を含むのに対し、 引用発明が、「接触領域」において、「無機絶縁膜」を貫通する「コンタクトホール」を有しない点。 エ 判断 (ア) 相違点１について ａ 引用発明において、「谷孔２０６ＶＨ」及び「谷孔２０７ＶＨ」は、第１及び第２の絶縁層２０６及び２０７のそれぞれのバルクを介しての外部の異物の侵入に起因する有機発光ダイオードＯＬＥＤまたは類似のものへの損傷を防止する機能を有するものであるとともに、対向電極２２３と第２シールド層１２７０とを接触させる機能を有するものである。 ｂ してみると、引用発明において、「谷孔２０６ＶＨ」及び「谷孔２０７ＶＨ」が形成された領域、すなわち「接触領域」の位置は、「周辺領域ＰＡ」のうち前記ａで述べた機能を奏する範囲で、回路配置構造などを考慮して当業者が適宜決定するものであり、前記「接触領域」を周辺領域ＰＡ内の周辺すなわち周縁近傍部分に配置することは、当業者が容易に想到し得たことである。 (イ) 相違点２について ａ アクティブ領域及び非アクティブ領域の角の形状並びにゲート駆動部の配置について (ａ) 前記イ(イ)で認定した引用文献２技術事項における「表示部ＤＡ」、「額縁領域ＮＡ」及び「走査信号線ドライバＧＤ」は、それぞれ、本件補正発明における「アクティブ領域」、「非アクティブ領域」及び「ゲート駆動部」に相当する。 (ｂ) 前記(ａ)より、引用文献２技術事項において、表示部ＤＡ及び額縁領域ＮＡが丸みを帯びた複数の角を有することは、本件補正発明において、アクティブ領域及び非アクティブ領域が丸みを帯びた複数の角を有することに相当する。 (ｃ) 前記(ａ)より、引用文献２技術事項において、前記額縁領域ＮＡのコーナー部分に配された走査信号線ドライバＧＤは、前記額縁領域ＮＡの丸みを帯びた角に沿って部分的に湾曲していることは、本件補正発明において、ゲート駆動部は、非アクティブ領域の丸みを帯びた角に沿って部分的に湾曲することに相当する。 (ｄ) 表示装置におけるアクティブ領域及び非アクティブ領域の形状、ゲート駆動部の配置は、表示装置の用途、表示装置の駆動方法、製造上の制約などに応じて、当業者が適宜決定する設計事項である。 (ｅ) 特に、アクティブ領域及び前記非アクティブ領域が丸みを帯びた複数の角を有すること、及び、ゲート駆動部が非アクティブ領域の丸みを帯びた角に沿って部分的に湾曲するようにすることは、引用文献２技術事項として例示されるように、一般的な構成にすぎない。 (ｆ) してみると、引用発明において、表示領域ＤＡ及び周辺領域ＰＡが有する複数の角を丸みを帯びた角とすること、走査駆動回路１１０が表示領域ＤＡの両側の各周辺領域ＰＡに配置されるようにすること、及び、走査駆動回路１１０が周辺領域ＰＡの丸みを帯びた角に沿って部分的に湾曲するようにすることは、いずれも、当業者にとって通常の創作能力の発揮にすぎない。 ｂ ＥＳＤ回路について (ａ) 引用文献１の[0116]には、「このような第１及び第２シールド層１１７０、１２７０によって、外部からの静電気放電（ＥＳＤ）による走査駆動回路１１０の損傷を防止することができる。」と記載されている。当該記載より、引用発明は、「走査駆動回路１１０をＥＳＤから保護する」という課題を有していると認められる。 (ｂ) 引用発明において、前記課題を解決するために、前記イ(ウ)において認定した周知技術１を適用し、静電気放電から回路を保護するＥＳＤ回路を周辺領域ＰＡに配置するようにすることは、当業者が容易に想到し得たことである。 (ｃ) その際、ＥＳＤ回路を周辺領域ＰＡのどこに配置するかは、保護対象とする回路の位置や配線などを考慮して、当業者が適宜選択する事項である。 (ｄ) 前記(ｃ)及びａ(ｆ)を総合すると、ＥＳＤ回路を周辺回路ＰＡの丸みを帯びた角に配置することは、当業者にとって設計事項にすぎない。 ｃ 前記ａ及びｂより、引用発明を前記相違点２に係る本件補正発明の構成とすることは、当業者が容易に想到し得たことである。 (ウ) 相違点３について ａ 前記(ア)ａで述べたとおり、引用発明において、「谷孔２０６ＶＨ」及び「谷孔２０７ＶＨ」は、第１及び第２の絶縁層２０６及び２０７のそれぞれのバルクを介しての外部の異物の侵入に起因する有機発光ダイオードＯＬＥＤまたは類似のものへの損傷を防止する機能を有するものである。 ｂ ここで、外部の異物は、第１及び第２の絶縁層２０６及び２０７のそれぞれのバルクを介して侵入するものであるので、引用発明は、「谷孔２０６ＶＨ」及び「谷孔２０７ＶＨ」において、第１及び第２の絶縁層２０６及び２０７を確実に除去するという課題を有していると認められる。 ｃ 前記課題を解決するために、引用発明において、第１及び第２の絶縁層２０６及び２０７に「谷孔２０６ＶＨ」及び「谷孔２０７ＶＨ」を形成する方法として、前記イ(エ)において認定した周知技術２を採用し、第１及び第２の絶縁層２０６及び２０７をエッチングで確実に除去するために、当該第１及び第２の絶縁層２０６及び２０７の下の層である無機保護層２０５がエッチングされるまでオーバエッチングすることは、当業者が容易に想到し得たことである。その際、オーバエッチングの程度は当業者が適宜決定する事項であるところ、無機保護層２０５を貫通するコンタクトホールが形成されるまでオーバエッチングすることは、当業者の通常の創作能力の発揮にすぎない。 (エ) 総合評価 以上のとおりであるから、引用発明において、前記相違点１～３に係る本件補正発明の構成を備えるようにすることは、当業者が容易に想到し得たことである。 また、前記(ア)～(ウ)の検討事項を総合的に勘案しても、本件補正発明の奏する効果としては、当該構成のものとして当業者が予測困難であり、かつ、格別顕著な効果を認めることはできない。 したがって、本件補正発明は、引用発明、引用文献２技術事項及び周知技術に基づいて当業者が容易に発明をすることができたものである。 (オ) 請求人の主張について ａ 請求人の主張の内容 請求人は、審判請求書において、次の事項を指摘した上で、補正後の独立請求項１及び１３に係る発明は引用文献１に基づき特許法第２９条第２項によって拒絶されるべきものではないと主張している。 (ａ) 引用文献１の図１、４、６Ａ～６Ｃ、１０、及び１３が、アクティブ領域ＤＡ及び非アクティブ領域ＰＡは、丸みを帯びた角部を開示及び示唆していないこと。 (ｂ) 引用文献１のゲート駆動部１１０は図４、１０、１３に示される通り、直線形状であり、引用文献１は、「前記非アクティブ領域の前記丸みを帯びた角に沿って部分的に湾曲し」との構成を開示及び示唆していないこと。 (ｃ) 引用文献１はＥＳＤ回路を開示及び示唆していないこと。 (ｄ) ＥＳＤに関し、引用文献１では、回路ではなく、第１及び第２の遮蔽層が静電放電に対処していること。 ｂ 請求人の主張に対する当審の判断 (ａ) 請求人が引用文献１に記載も示唆もされていないと主張する前記ａ(ａ)～(ｃ)についての判断は、前記エ(イ)で述べたとおりである。 (ｂ) 前記ａ(ｄ)について、引用文献１では、第１及び第２の遮蔽層が静電放電に対処していると認められる。しかしながら、静電放電には様々な種類の静電放電が存在しうるところ、第１及び第２の遮蔽層の存在は、第１及び第２の遮蔽層が対処できない静電放電、例えば配線における静電放電、に対処するためにＥＳＤ回路をさらに備えることを否定するものではない。 (ｃ) 上記(ａ)及び(ｂ)より、請求人の前記ａの主張は採用できない。 ｃ(ａ) さらに、請求人は、上申書において、前記(１)ウ(ウ)に記載した補正案を示し、当該補正案の請求項１に係る発明は当業者が容易になし得たものではないと主張しているので、これについても併せて検討する。 (ｂ) 前記(１)ウ(ウ)に記載した補正案は、請求項１におけるＥＳＤ回路についての記載を形式的に変更するものであるので、補正案における請求項１に記載された事項により特定される発明と引用発明の相違点は、本件補正発明と引用発明の相違点と実質的に同じである。 (ｃ) よって、当該補正案における請求項１に係る発明についての判断は、本件補正発明についての判断と同様である。 オ 独立特許要件についての判断のまとめ 前記エにおいて検討したとおり、本件補正発明は、引用発明、引用文献２技術事項及び周知技術に基づいて、その出願前に当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許出願の際独立して特許を受けることができない。 ３ 補正の却下の決定の理由のむすび (１) 前記２(１)において検討したとおり、本件補正のうち請求項１についての補正は、特許法１７条の２第５項各号のいずれを目的とするものにも該当しないから、本件補正は同条５項の規定に適合しない。 (２) また、仮に、本件補正のうち請求項１についての補正が、同法１７条の２第５項２号を目的とするものに該当したとしても、前記２(２)において検討したとおり、当該補正は、同条６項において準用する同法１２６条７項の規定に違反する。 (３) 前記(１)及び(２)より、本件補正のうち請求項１についての補正は、同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。 (４) よって、補正の却下の決定の結論のとおり決定する。 第３ 本件発明について １ 本件発明の認定 本件補正は、前記第２において示したとおり却下したから、本願の請求項１に係る発明（以下「本件発明」という。）は、前記第２の１(１)に摘記した、本件補正前の請求項１に記載された事項により特定されるとおりのものである。 ２ 原査定における拒絶の理由の概要 原査定における請求項１についての拒絶の理由の概要は、次のとおりである。 （進歩性） 本件発明は、その優先日前に日本国内又は外国において頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献１に記載された発明に基づいて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 ３ 引用文献に記載された発明等 引用文献１の記載事項及び引用発明の認定並びに周知技術２の認定は、前記第２の２(２)イ(ア)及び(エ)において示したとおりである。 ４ 対比・判断 本件発明は、本件補正発明のうち、前記第２の２(１)アに示した付加を省いたものである。そうすると、本件発明と引用発明の相違点は、前記相違点１及び３（前記第２の２（２）ウ参照）の点である。 そして、前記相違点１及び３は、前記第２の２(２)エ(ア)及び(ウ)において示したとおり、引用発明及び周知技術２に基づいて当業者が容易に想到し得たものである。 そして、本件発明の奏する効果は、引用発明及び周知技術から予測される程度のものにすぎず、格別顕著な効果を認めることはできない。 したがって、本件発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 第４ むすび 以上検討のとおり、本件発明は、特許法２９条２項の規定により、特許を受けることができないから、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。