2022-015677

特願２０２０－２１３１５２「ディスプレイ装置」拒絶査定不服審判事件〔令和 ３年 ８月 ２日出願公開、特開２０２１－１１０９３９〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、令和２年１２月２３日を出願日とする出願であって（パリ条約による優先権主張 ２０１９年１２月３１日 韓国）、その手続の経緯の概略は、次のとおりである。なお、以下、２０１９年１２月３１日を「優先日」という。 令和３年１１月１５日付け：拒絶理由通知書 令和４年 ２月１７日 ：意見書、手続補正書の提出 同年 ５月３０日付け：拒絶査定（以下「原査定」という。） （同年 ６月 ２日 ：原査定の謄本の送達） 同年１０月 ３日 ：審判請求書、手続補正書の提出 同年１２月２１日 ：前置報告書 令和５年 ５月 １日 ：上申書の提出 第２ 令和４年１０月３日にされた手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 令和４年１０月３日にされた手続補正を却下する。 ［補正の却下の決定の理由］ １ 本件補正の内容 令和４年１０月３日にされた手続補正（以下「本件補正」という。）は、特許請求の範囲を補正するものであって、次の(１)に示す本件補正前の特許請求の範囲における請求項１の記載を、後記の(２)に示す本件補正後の請求項１の記載に補正することを含むものである。下線は補正箇所を示す。 (１) 本件補正前の特許請求の範囲 「【請求項１】 アクティブ領域、および前記アクティブ領域を取り囲み、第１領域と第２領域とを含む非アクティブ領域を含むディスプレイパネルと、 前記アクティブ領域に配置され、半導体層および第１電極を含む複数の薄膜トランジスタと、 前記アクティブ領域に配置され、アノード電極および有機発光層を含む発光素子と、 前記第２領域に配置される第１反射電極と、 前記第１反射電極上に配置される偏光フィルムと、 前記第１反射電極の下部に配置される第３接続配線および第４接続配線と、を含み、 前記第２領域は前記アクティブ領域と前記第１領域との間に形成され、 前記第４接続配線は、平坦化層を介して前記第３接続配線上部に配置され、 前記第３接続配線と前記第４接続配線とは、平面視において互いに交差するように配置される、ディスプレイ装置。 【請求項２】 前記第１領域に配置される周辺電極をさらに含み、 前記第１反射電極と前記周辺電極は、同一物質から形成される、請求項１に記載のディスプレイ装置。 【請求項３】 前記周辺電極の下部に配置されるゲートドライバをさらに含む、請求項２に記載のディスプレイ装置。 【請求項４】 前記第３接続配線の下部に配置される第１接続配線および第２接続配線をさらに含み、 前記第１接続配線と前記第２接続配線のうち、少なくとも一方は、前記ゲートドライバに接続される、請求項３に記載のディスプレイ装置。 【請求項５】 前記周辺電極は、第１ホールを有し、前記第１反射電極は、第２ホールを有する、請求項２に記載のディスプレイ装置。 【請求項６】 前記第１ホールは、一定の空間および一定の形状を有する、請求項５に記載のディスプレイ装置。 【請求項７】 前記第２領域および前記第１領域の外側に配置されるクラック防止構造をさらに含む、請求項１に記載のディスプレイ装置。 【請求項８】 前記第１反射電極および前記周辺電極は、前記第２領域と前記第１領域の間に第１接続部を含む、請求項２に記載のディスプレイ装置。 【請求項９】 前記非アクティブ領域に配置される第２反射電極をさらに含み、 前記第２反射電極は、前記第１電極と同一物質から形成される、請求項１に記載のディスプレイ装置。 【請求項１０】 前記第２反射電極は、第３ホール、および第２接続部をさらに含む、請求項９に記載のディスプレイ装置。 【請求項１１】 アクティブ領域、および前記アクティブ領域を取り囲み、第１領域と第２領域とを含む非アクティブ領域を含むディスプレイパネルと、 前記アクティブ領域に配置され、ソース／ドレイン電極を含む複数の薄膜トランジスタと、 前記アクティブ領域に配置され、アノード電極、有機発光層、およびカソード電極を含む発光素子と、 前記第２領域に配置される第１反射電極と、 前記第１反射電極上に配置される偏光フィルムと、 前記第１反射電極の下部に配置される第３接続配線および第４接続配線と、を含み、 前記第２領域は前記アクティブ領域と前記第１領域との間に形成され、 前記第４接続配線は、平坦化層を介して前記第３接続配線上部に配置され、 前記第３接続配線と前記第４接続配線とは、平面視において互いに交差するように配置される、ディスプレイ装置。 【請求項１２】 前記第１領域に配置される周辺電極をさらに含み、 前記カソード電極と前記周辺電極は、前記第２領域と前記第１領域の間で接続される、請求項１１に記載のディスプレイ装置。 【請求項１３】 前記第１反射電極と前記アノード電極は、同一物質から形成され、 前記第１反射電極は、第２ホールをさらに含む、請求項１１に記載のディスプレイ装置。 【請求項１４】 前記非アクティブ領域は、第２反射電極をさらに含み、 前記第２反射電極は、前記ソース／ドレイン電極と同一物質から形成される、請求項１１に記載のディスプレイ装置。 【請求項１５】 前記第２反射電極は、第３ホールおよび第２接続部をさらに含む、請求項１４に記載のディスプレイ装置。 【請求項１６】 前記第１反射電極および前記周辺電極は、前記第２領域と前記第１領域の間で接続される第１接続部を含み、 前記周辺電極は、第１ホールをさらに含む、請求項１２に記載のディスプレイ装置。 【請求項１７】 前記第２反射電極は、前記第３接続配線に電気的に接続される、請求項１４に記載のディスプレイ装置。」 (２) 本件補正後の請求項１ 「【請求項１】 アクティブ領域、および前記アクティブ領域を取り囲み、ディスプレイパネルの角部における第１領域と前記アクティブ領域および前記ディスプレイパネルの前記角部における前記第１領域の間の第２領域とを含む非アクティブ領域を含むディスプレイパネルと、 前記アクティブ領域に配置され、半導体層および第１電極を含む複数の薄膜トランジスタと、 前記アクティブ領域に配置され、アノード電極および有機発光層を含む発光素子と、 前記第２領域に配置される第１反射電極と、 前記第１反射電極上に配置される偏光フィルムと、 前記第１反射電極の下部に配置される第３接続配線および第４接続配線と、 前記第１領域における周辺電極と、 前記非アクティブ領域において前記第３接続配線および前記第４接続配線上の第２反射電極と、を含み、 前記第４接続配線は、平坦化層を介して前記第３接続配線上部に配置され、 前記第３接続配線と前記第４接続配線とは、平面視において互いに交差するように配置され、 前記第１反射電極は、前記第１領域および前記第２領域の間の領域における前記周辺電極に接続され、 前記第２反射電極は、第３ホールを介して前記第３接続配線に接続される、ディスプレイ装置。」 (３) 請求項１についての補正内容 本件補正のうち請求項１についてする補正は、次のア～オに示す補正事項１から補正事項５までの補正事項からなる。 ア 補正事項１ 補正前の「第１領域」を、「ディスプレイパネルの角部における第１領域」と限定すること。 イ 補正事項２ 補正前の「前記第２領域は前記アクティブ領域と前記第１領域との間に形成され、」との記載を削除しつつ、補正前の「第２領域」を、「前記アクティブ領域および前記ディスプレイパネルの前記角部における前記第１領域の間の第２領域」と補正することにより、「第２領域」が形成された位置を「前記アクティブ領域と前記第１領域との間」から「前記アクティブ領域および前記ディスプレイパネルの前記角部における前記第１領域の間」に実質的に限定をすること。 ウ 補正事項３ ディスプレイ装置は「前記第１領域における周辺電極」を含むことの限定を行うこと。 エ 補正事項４ ディスプレイ装置は「前記非アクティブ領域において前記第３接続配線および前記第４接続配線上の第２反射電極」を含むことの限定を行い、さらに、第２反射電極について、「第２反射電極は、第３ホールを介して前記第３接続配線に接続されること」を限定すること。 オ 補正事項５ 前記ウ及びエの補正で導入した「周辺電極」及び「第２反射電極」について、「第１反射電極は、前記第１領域および前記第２領域の間の領域における前記周辺電極に接続され［ている］」ことを限定すること。 ２ 本件補正の適否についての合議体の判断 事案に鑑み、補正事項４について、検討する。 (１) 新規事項の追加 ア 当初明細書等に記載された事項 本願の願書に最初に添付された明細書、特許請求の範囲又は図面（以下、これらを総称して「当初明細書等」という。）の補正事項４に関連する記載として、以下の記載がある（下線は合議体による。以下同様である。）。 (ア) 【００６６】～【００６９】、【図２】、【図６】、【図７】 「【００６６】 図６は、本発明の実施例を適用した、図２のＣ領域を拡大した平面図である。」 「【図２】 ［図：0001408476000001.jpg］ 」 「【図６】 ［図：0001408476000002.jpg］ 」 「【００６７】 図６を参照すると、アクティブ領域ＡＡに有機発光素子３００を構成するアノード電極３１０が複数配置されており、非アクティブ領域ＩＡに周辺電極１０６が配置されている。非アクティブ領域ＩＡは周辺領域ＰＡを含むことができ、周辺領域ＰＡに周辺電極１０６を配置することができる。周辺領域ＰＡとアクティブ領域ＡＡの間に接続領域ＣＡを配置することができる。本実施例では、接続領域ＣＡに第１反射電極１０７を配置することができる。図６に示していないが、図５の第１接続配線４１０、第２接続配線４２０、第３接続配線４３０、および第４接続配線４４０を接続領域ＣＡに配置し、第４接続配線４４０の上部に第１反射電極１０７を配置することができる。第１反射電極１０７は、アクティブ領域ＡＡに配置されたアノード電極３１０、または非アクティブ領域ＩＡに配置された周辺電極１０６と同一物質から形成することができる。非アクティブ領域ＩＡに配置された周辺電極１０６には、第１ホール１０６ａを配置することができる。周辺電極１０６の第１ホール１０６ａは、周辺電極１０６の下部に配置される平坦化層１１６の塗布、および成膜過程において、平坦化層１１６の強化のための熱処理を行う際に発生する水素（Ｈ２）ガスを排出するための穴として働くことができる。第１ホール１０６ａは、周辺電極１０６上において、一定の間隔、および一定の形状を有するように配置することができる。周辺電極１０６と第１ホール１０６ａを規則的に配列することで、外部からの光が一定の方向へ反射し得る。接続領域ＣＡに配置された第１反射電極１０７も、周辺電極１０６の第１ホール１０６ａと同様に第２ホール１０７ａを有することができる。第１反射電極１０７の第２ホール１０７ａもまた、第１反射電極１０７の下部に配置される平坦化層１１６を成膜する際に発生し得る水素（Ｈ２）ガスを排出するための穴の役割を果たすことができる。また、第１反射電極１０７が、アクティブ領域ＡＡに配置されたアノード電極３１０、および非アクティブ領域ＩＡの周辺電極１０６と類似のパターンを有するので、外部光の反射も類似した形態で行われ得る。周辺電極１０６と第１反射電極１０７は、第１接続部２５０を介して互いに接続することができる。周辺電極１０６と第１反射電極１０７は、接続領域ＣＡと周辺領域ＰＡの間で接続することができる。第１接続部２５０を介し、周辺電極１０６と第１反射電極１０７が接続すると、単一電極のような効果を有することができる。したがって、有機発光素子３００のカソード電極３３０は、周辺電極１０６よりアクティブ領域ＡＡに近い第１反射電極１０７に接続することができる。」 「【００６８】 図７は、図６のＩＩＩ－ＩＩＩ’に沿って示す断面図である。」 「【図７】 ［図：0001408476000003.jpg］ 」 「【００６９】 図７を参照すると、基板１１０上に、第１接続配線４１０および第２接続配線４２０を第１ゲート絶縁層１２０と層間絶縁層１３０の間に配置することができる。また、層間絶縁層１３０上に、第１平坦化層１１５を介在し、第３接続配線４３０および第４接続配線４４０を配置することができる。第４接続配線４４０上には、第２平坦化層１１６、第１反射電極１０７、およびバンク層１１７を配置し、最上層に偏光フィルム６００を配置することができる。第１接続配線４１０および第２接続配線４２０は、ゲート電極１２１と同一物質から形成することができる。第３接続配線４３０および第４接続配線４４０は、ソース／トレイン電極１２３と同一物質から形成することができる。第１反射電極１０７は、アノード電極３１０、または周辺電極１０６と同一物質から形成することができ、第２ホール１０７aを有することができる。図７を参照すると、外部からの光が偏光フィルム６００を透過し、第１反射電極１０７で１次反射することが分かる。実施例を示す図７では、実施例を示す図５のように、入射光が第４接続配線４４０、または第３接続配線４３０によって散乱して乱反射が発生することなく、全て偏光フィルム６００側に反射する。したがって、ユーザーが外部から観察しても光が漏れることはない。液晶ディスプレイでは、偏光フィルムの有する光波長のフィルタリングを利用し、バックライトの光を偏光させ、放出した。しかしながら、有機発光ディスプレイにおける偏光フィルムは、パネルから反射した外部光を遮断し、画面から発生した光のみを放出する役割を果たす。かかる偏光フィルム６００により、接続領域ＣＡに配置された第１反射電極１０７から反射した外部光を全て遮断することができる。アクティブ領域ＡＡ、または周辺電極１０６の配置された非アクティブ領域ＩＡと同様に、外部からの光を制御し、ユーザーの視野内で光漏れが発生しないようにすることができる。」 (イ) 【００７０】～【００７４】、【図８】、【図９】 「【００７０】 図８は、図２のＢ領域を拡大した平面図である。」 「【図８】 ［図：0001408476000004.jpg］ 」 「【００７１】 図８を参照すると、アクティブ領域ＡＡに、有機発光素子３００に含まれるアノード電極３１０を複数配置することができる。非アクティブ領域ＩＡには、第２反射電極１０９を広く配置し、高電位電圧（ＶＤＤ）、またはデータ信号を供給することができる。第２反射電極１０９は、ソース／ドレイン電極１２３と同一物質から形成することができ、第３ホール１０９ａを有することができる。第３ホール１０９ａは、第２反射電極１０９が第１反射電極１０７、アノード電極３１０、および周辺電極１０６のパターンと類似のパターンを有するようにして、入射光の反射が、第１反射電極１０７、アノード電極３１０、および周辺電極１０６での反射と同様に行われるようにすることができる。例えば、外部からの光が第２反射電極１０９で反射し、偏光フィルム６００によって遮断される。第２反射電極１０９は、第３ホール１０９ａとともに第２接続部２４０を有することができる。第２接続部２４０は、第２反射電極１０９と第３接続配線４３０の間の電気的接続のための構造であり得る。第２接続部２４０を配置することによって、第３接続配線４３０および第２反射電極１０９に加えられる電気抵抗が低くなり、アクティブ領域ＡＡに配置された有機発光素子３００をさらに効率的に駆動することができる。」 「【００７２】 図９は、図８のＩＶ－ＩＶ’に沿って示す断面図である。」 「【図９】 ［図：0001408476000005.jpg］ 」 「【００７３】 図９を参照すると、基板１１０上に、第１接続配線４１０および第２接続配線４２０を、第１ゲート絶縁層１２０と層間絶縁層１３０の間に配置することができる。層間絶縁層１３０上に、第１平坦化層１１５を介在し、第３接続配線４３０および第２反射電極１０９を配置することができる。第２反射電極１０９上には、第２平坦化層１１６、およびバンク層１１７を配置し、最上層に偏光フィルム６００を配置することができる。第１接続配線４１０および第２接続配線４２０は、ゲート電極１２１と同一物質から形成することができる。第３接続配線４３０および第２反射電極１０９は、ソース／トレイン電極１２３と同一物質から形成することができる。第２反射電極１０９には、第３ホール１０９a、および第２接続部２４０を配置することができる。第２接続部２４０は、第２反射電極１０９に配置された複数の第３ホール１０９ａ間に配置することができる。第２接続部２４０において、第２反射電極１０９の一部が第１平坦化層１１５のホールを介し、第３接続配線４３０に接続することができる。このような第２接続部２４０は、第３接続配線４３０と第２反射電極１０９を電気的に接続させ、単一配線、または単一電極とすることができる。第２接続部２４０によって、第３接続配線４３０および第２反射電極１０９の電気抵抗が低くなり得る。これは、配線が厚くなったことと同様の効果をもたらし、アクティブ領域ＡＡに配置された有機発光素子３００の効率を改善することができる。 【００７４】 図９を参照すると、外部からの光が偏光フィルム６００を透過し、第２反射電極１０９で１次反射することが分かる。実施例を示す図９では、実施例を示す図５のように、入射光が第４接続配線４４０、または第３接続配線４３０によって散乱して乱反射が発生することなく、全て偏光フィルム６００側に反射する。したがって、ユーザーが外部から観察しても光が漏れることはない。液晶ディスプレイでは、偏光フィルムの有する光波長のフィルタリングを利用し、バックライトの光を偏光させ、放出した。しかしながら、有機発光ディスプレイにおける偏光フィルムは、パネルから反射した外部光を遮断し、画面から発生した光のみを放出する役割を果たす。かかる偏光フィルム６００により、非アクティブ領域ＩＡに配置された第２反射電極１０９から反射した外部光を全て遮断することができる。アクティブ領域ＡＡ、または周辺電極１０６の配置された非アクティブ領域ＩＡと同様に、外部からの光を制御し、ユーザーの視野内で光漏れが発生しないようにすることができる。」 (ウ) 【００７７】～【００７８】、【図１１】 「【００７７】 図１１は、図８のＥ領域を拡大した平面図である。 【００７８】 図１１を参照すると、第２反射電極１０９に正方形の第３ホール１０９ａを複数配置することができる。第３ホール１０９ａの形状は、周辺電極１０６の第１ホール１０６ａ、または第１反射電極１０７の第２ホール１０７ａと類似してもよいが、必ずしもこれに限定されるものではなく、様々な形状であってもよい。第２反射電極１０９には、複数の第３ホール１０９ａ間に第２接続部２４０を配置することができる。第２接続部２４０の形状は、第３ホール１０９ａと同様に矩形であってもよいが、必ずしもこれに限定されるものではなく、様々な形状であってもよい。」 「【図１１】 ［図：0001408476000006.jpg］ 」 イ 補正事項４が新規事項を導入するものであることについて (ア)ａ 段落【００７３】において、「第２接続部２４０において、第２反射電極１０９の一部が第１平坦化層１１５のホールを介し、第３接続配線４３０に接続することができる。」と記載されていること及び【図９】からも見て取れるとおり、第２反射電極と第３接続配線との接続が「第２接続部２４０」における「第１平坦化層１１５のホール」を介してなされることは、当初明細書等には記載されている。 ｂ しかし、第２反射電極と第３接続配線との接続が「第３ホール」を介して行われることは、前記アに摘記した部分以外の記載も含めても、当初明細書等には、見当たらない。 (イ)ａ(ａ) 当初明細書等には、第３ホールの機能については明記されてはいないものの、「周辺電極１０６に配置された第１ホール１０６ａ」及び「第１反射電極１０７に設けられた第２ホール１０７ａ」に関しては、次の記載がある。 「非アクティブ領域ＩＡに配置された周辺電極１０６には、第１ホール１０６ａを配置することができる。周辺電極１０６の第１ホール１０６ａは、周辺電極１０６の下部に配置される平坦化層１１６の塗布、および成膜過程において、平坦化層１１６の強化のための熱処理を行う際に発生する水素（Ｈ２）ガスを排出するための穴として働くことができる。第１ホール１０６ａは、周辺電極１０６上において、一定の間隔、および一定の形状を有するように配置することができる。周辺電極１０６と第１ホール１０６ａを規則的に配列することで、外部からの光が一定の方向へ反射し得る。接続領域ＣＡに配置された第１反射電極１０７も、周辺電極１０６の第１ホール１０６ａと同様に第２ホール１０７ａを有することができる。第１反射電極１０７の第２ホール１０７ａもまた、第１反射電極１０７の下部に配置される平坦化層１１６を成膜する際に発生し得る水素（Ｈ２）ガスを排出するための穴の役割を果たすことができる。」（【００６７】） (ｂ) 前記(ａ)に摘記した記載からすると、第３ホールの機能について、当業者は、第３ホールが設けられる第２反射電極の下部に配置される第１平坦化層１１５を成膜する際に発生し得る水素（Ｈ２）ガスを排出するための穴の役割を果たすものであると、理解する。 (ｃ) 前記(ａ)及び(ｂ)に検討したとおり、「第２接続部２４０」及び「第１平坦化層１１５のホール」は第２反射電極を第３接続配線に接続する機能を有するのに対して、「第３ホール」は成膜する際に発生し得る水素（Ｈ２）ガスを排出するための穴であり、両者は、全く別の機能を奏するものである。 ｂ(ａ) 審判請求書において、本件補正の根拠として請求人が挙げている本件補正前の請求項１０には、次のとおり記載されており、機能の相異なる「第３ホール」及び「第２接続部」が記載されている。 「【請求項１０】 前記第２反射電極は、第３ホール、および第２接続部をさらに含む、請求項９に記載のディスプレイ装置。」 (ｂ) そうすると、「第２接続部２４０」及び「第１平坦化層１１５のホール」と「第３ホール」は、全く別の機能を奏するものであるところ、本件補正後の請求項１は、補正事項４の「前記第２反射電極は、第３ホールを介して前記第３接続配線に接続されること」を特定しているから、「第３ホール」に「第１平坦化層１１５のホール」の役割を兼用させることを特定していることになる。 (ｃ) しかしながら、全く別の機能を奏する、「第３ホール」と「第１平坦化層１１５のホール」について、前者に後者の役割を兼用させることは、当初明細書等の記載を総合しても、当業者が認識することはできず、およそ当初明細書等の記載から自明であるといえるものではない。 ｃ 以上検討のとおりであるから、請求項１について、「第２反射電極は、第３ホールを介して前記第３接続配線に接続されること」を限定することを含む本件補正は、当初明細書等の全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものである。 したがって、本件補正は、当初明細書等に記載した事項の範囲内においてするものとはいえず、特許法１７条の２第３項に規定する要件を満たしていない。 (２) 目的外補正 ア 補正前の請求項１においては、「周辺電極」及び「第２反射電極」については発明特定事項としていないところ、補正事項４は、請求項１について「周辺電極」及び「第２反射電極」という事項を付加するものである。このような補正は、「請求項に記載した発明を特定するために必要な事項を限定するもの」とはいえない。 イ(ア) 次に、補正事項４のうち「第２反射電極は、第３ホールを介して前記第３接続配線に接続されること」を限定することの課題について検討する。 (イ) 明細書【００７３】には、次の記載があり、前記(ア)の事項もこのような課題を解決することを目的とするものであると考えられる。 「このような第２接続部２４０は、第３接続配線４３０と第２反射電極１０９を電気的に接続させ、単一配線、または単一電極とすることができる。第２接続部２４０によって、第３接続配線４３０および第２反射電極１０９の電気抵抗が低くなり得る。これは、配線が厚くなったことと同様の効果をもたらし、アクティブ領域ＡＡに配置された有機発光素子３００の効率を改善することができる。」 (ウ) 補正前の請求項１が、前記（イ）に示した事項を課題とするものでないことは、明らかである。 (エ) したがって、補正事項４は、補正前の請求項１にはない新たな課題を解決するものであるから、本件補正による請求項1についての補正は、「その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの」には、該当しない。 ウ 前記ア及びイに検討のとおりであるから、本件補正による請求項１についてする補正は、特許法１７条の２第５項２号の「特許請求の範囲の減縮（第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）」に該当しない。 エ また、本件補正による請求項１についての補正が、「請求項の削除」、「誤記の訂正」及び「明りようでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）」のいずれにも該当しないことは明らかである。 オ 以上検討のとおりであるから、本件補正による請求項１についての補正は、特許法１７条の２第５項の各号に掲げるいずれの事項を目的とするものにも該当せず、同法１７条の２第５項の規定に違反するものである。 (３) 請求人の主張について ア 審判請求書の主張について (ア) 審判請求書の主張内容 請求人は、令和４年１０月３日に提出された審判請求書の「３．（１）補正に関して」において、概略次のように主張している。 本件補正のうち請求項１についてする補正は、本件補正前の請求項２、９、１０、１７、本願明細書の段落［００３１］－［００６９］、図１－７に基づく。 (イ) 請求人の主張についての検討 前記(１)ｃで示したとおり、請求項１について、「第２反射電極は、第３ホールを介して前記第３接続配線に接続されること」を限定することを含む本件補正は、当初明細書等に記載した事項の範囲内においてするものとはいえない。 イ 上申書における補正案について (ア) 補正案の内容 請求人は、令和５年１月１７日に提出された上申書において、前記補正事項４に係る「第２反射電極は、第３ホールを介して前記第３接続配線に接続される」を、「第２反射電極は、第３ホールを有し、第２接続部を介して前記第３接続配線に接続される」と補正する用意があることを主張している。 (イ) 補正案についての検討 前記(２)アで示したとおり、請求項１について「第２反射電極」という事項を付加する補正は、「請求項に記載した発明を特定するために必要な事項を限定するもの」とはいえない。 また、前記補正案に係る「第２反射電極は、第３ホールを介して前記第３接続配線に接続される」ことを限定することの課題について、前記(２)イで示したことと同様に、補正前の請求項１にはない新たな課題を解決するものであるから、上記補正案による請求項１についての補正は、「その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの」には、該当しない。 さらに、前記補正案による請求項１についての補正が、「請求項の削除」、「誤記の訂正」及び「明りようでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）」のいずれにも該当しないことは明らかである。 そうすると、前記補正案による請求項１についての補正は、特許法１７条の２第５項の各号に掲げるいずれの事項を目的とするものにも該当せず、同法１７条の２第５項の規定に違反するものである。 したがって、前記補正案を受け入れることはできない。 (４) 小括 以上検討のとおり、本件補正は、特許法１７条の２第３項及び第５項の規定に違反するものであり、同法１５９条１項で読み替えて準用する同法５３条１項の規定により却下すべきものである。 したがって、上記補正の却下の決定の結論のとおり決定する。 第３ 本願発明について １ 本願発明について 本件補正は、前記第２のとおり却下したので、本願の請求項１～１７に係る発明は、令和４年２月１７日に提出された手続補正書により補正された特許請求の範囲の請求項１～１７に記載された事項により特定されるとおりのものであると認められるところ、そのうち、請求項１に係る発明（以下「本願発明」という。）は前記第２の１(１)に摘記した本件補正前の特許請求の範囲の請求項１に記載された事項により特定されるとおりである。 ２ 原査定における拒絶の理由の概要 原査定の拒絶の理由２（新規性の欠如）及び理由３（進歩性の欠如）のうち、本願発明に係るものの要旨は次のとおりである。 理由２（新規性の欠如） 本願発明は、その優先日前に日本国内又は外国において発行された下記の引用文献１に記載された発明であるから、特許法２９条１項３号に該当し、特許を受けることができない。 理由３（進歩性の欠如） 本願発明は、その優先日前に日本国内又は外国において発行された下記の引用文献１に記載された発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 記 引用文献１ 米国特許出願公開第２０１９／０３１２０９７号明細書 ３ 引用文献に記載された事項 (１) 引用文献１の記載事項 前記引用文献１には、次の事項が記載されている。 なお、翻訳文は当合議体により、また、下線は当合議体において付した。以下同様である。 ア [0002]～[0005] 「TECHNICAL FIELD [0002] Exemplary embodiments relate to a display apparatus, and more particularly, to a display apparatus capable of preventing or reducing image quality degradation caused by external light. DISCUSSION OF RELATED ART [0003] A display apparatuses has a display area in which pixels are located. Components such as wiring lines for transmitting electrical signals to be applied to the pixels located in the display area, a circuit unit, etc. are located in a peripheral area outside the display area. External light may be reflected by the wiring lines, and this reflection may cause quality degradation of an image seen by a user.」 （技術分野 [0002]例示的な実施形態は、表示装置に係り、より詳しくは、外光による映像品質の劣化を防止又は低減することができる表示装置に関するものである。 関連技術の議論 [0003]表示装置は、画素が配置される表示領域を有する。表示領域に位置する画素、回路部などに印加される電気的信号を伝達するための配線等が表示領域の外側の周辺領域に配置されている。外光は、配線によって反射され、この反射は、ユーザーによって見られる画像の品質劣化を引き起こすことがある。） イ [0063]～[0067]、FIG.1, 2 「[0063] FIG. 1 is a schematic conceptual view of a portion of a display apparatus according to an exemplary embodiment. FIG. 2 is a schematic conceptual view of portion A of the display apparatus of FIG. 1. [0064] As shown in FIG. 1, the display apparatus according to an exemplary embodiment includes a substrate that includes a display area DA in which a plurality of pixels are located, and a peripheral area PA disposed around the display area DA. The peripheral area PA includes a pad area PADA to which various electronic devices such as, for example, an integrated circuit (IC), a printed circuit board (PCB) etc., may be electrically connected. [0065] FIG. 1 may be understood as a plan view showing a substrate during the manufacture of the display apparatus. ・・・（中略）・・・ [0067] An edge of the display area DA may have a shape that is similar to a rectangle or a square. For example, the display area DA may include a first edge El and a second edge E2 opposite to each other, and a third edge E3 and a fourth edge E4 opposite to each other and located between the first edge El and the second edge E2. The pad area PADA is adjacent to the fourth edge E4. In this case, a first portion connecting the first edge El to the fourth edge E4 may have a round shape. In addition, a second portion connecting the second edge E2 to the fourth edge E4 may also have a round shape. Also, the display area DA may have a round shape at portions other than the first and second portions.」 「FIG.1 ［図：0001408476000007.jpg］ 」 「FIG.2 ［図：0001408476000008.jpg］ 」 （[0063]図１は、例示的な実施形態に係る表示装置の一部の模式的な概念図である。図２は、図１の表示装置のA部の模式的な概念図である。 [0064]図１に示すように、例示的な実施形態による表示装置は、複数の画素が配置された表示領域DAと、表示領域DAの周囲に配置された周辺領域PAとを含む基板を含む。周辺領域PAは、例えば集積回路（IC）、プリント回路基板（PCB）などのような様々な電子デバイスが電気的に接続され得るパッド領域PADAを含む。 [0065]図１は、表示装置の製造過程における基板を示す平面図として理解することができる。 ・・・（中略）・・・ [0067]表示領域DAの縁は、長方形又は正方形に類似した形状を有してもよい。例えば、表示領域DAは、互いに対向する第１の辺El及び第２の辺E2と、互いに対向し、第１の辺Elと第２の辺E2との間に位置する第３の辺E3及び第４の辺E4とを含み得る。パッド領域PADAは、第４の辺E4に隣接している。この場合、第１の辺Elと第４の辺E4とを接続する第１の部分は、丸い形状を有していてもよい。さらに、第２の辺E2と第４の辺E4とを接続する第２の部分も丸い形状を有してもよい。また、表示領域DAは、第１の部分及び第２の部分以外の部分において丸い形状を有していてもよい。） ウ [0068]～[0089]、FIG.3 「[0068] FIG. 3 is a schematic cross-sectional view taken along line III-III of FIG. 2. FIG. 3 is a cross-sectional view illustrating portions spaced apart from each other in FIG. 2, and thus, does not show adjacent components. For example, FIG. 3 illustrates a pixel PXl and a pixel PX2. Referring to FIG. 3, the pixel PXl and the pixel PX2 are not close to each other (e.g., are not directly adjacent to each other). In addition, FIG. 3 is a cross-sectional view illustrating portions spaced apart from each other in FIG. 2, and thus, cross-sections of the spaced-apart portions may not be in the same direction. For example, a cross-section of the pixel PXl may not be on the same plane as a plane of a cross-section of a plurality of wiring lines PL. For example, for convenience of illustration, the line III-III in FIG. 2 is shown as a straight line, however, in practice, the line III-III in FIG. 2 may be a curved line or a line bent several times. FIG. 3 may be understood as a cross-sectional view illustrating the pixel PXl and the pixel PX2 in the display area DA of FIG. 2 and some of the plurality of wiring lines PL in the peripheral area PA of FIG. 2. [0069] As shown in FIG. 3, in an exemplary embodiment, first and second display devices 310 and 320 and first and second thin film transistors 210 and 220 electrically connected to the first and second display devices 310 and 320 may be located in the display area DA of a substrate 100. The first and second display devices 310 and 320 may be, for example, organic light-emitting devices. The organic light-emitting devices electrically connected to the first and second thin film transistors 210 and 220 may be understood as the first and second pixel electrodes 311 and 321 respectively electrically connected to the first and second thin film transistors 210 and 220. [0070] According to an exemplary embodiment, FIG. 3 illustrates an example in which the first thin film transistor 210 is located in the first pixel PXl, the second thin film transistor 220 is located in the second pixel PX2, the first display device 310 is electrically connected to the first thin film transistor 210, and the second display device 320 is electrically connected to the second thin film transistor 220. Hereinafter, for convenience of explanation, the first thin film transistor 210 and the first display device 310 will be described. This description is equally applicable to the second thin film transistor 220 and the second display device 320. For example, descriptions of a second semiconductor layer 221, a second gate electrode 223, a second source electrode 225a, and a second drain electrode 225b of the second thin film transistor 220, and descriptions of the second pixel electrode 321, an opposite electrode 325, and an intermediate layer 323 of the second display device 320 will be omitted. In an exemplary embodiment, the opposite electrode 325 of the second display device 320 may be integrally formed with an opposite electrode 315 of the first display device 310. [0071] The first thin film transistor 210 may include a first semiconductor layer 211, a first gate electrode 213, a first source electrode 215a, and a first drain electrode 215b. The first semiconductor layer 211 may include, for example, amorphous silicon, crystalline silicon, or an organic semiconductor material. To secure insulation between the first semiconductor layer 211 and the first gate electrode 213, a first gate insulating layer 121 may be disposed between the first semiconductor layer 211 and the first gate electrode 213. The first gate insulating layer 121 may include, for example, an inorganic material such as silicon oxide, silicon nitride, and/or silicon oxynitride. A first interlayer insulating layer 131 may be disposed over the first gate electrode 213 and may include, for example, an inorganic material such as silicon oxide, silicon nitride, and/or silicon oxynitride. The first source electrode 215a and the first drain electrode 215b may be disposed on the first interlayer insulating layer 131. Such an insulating layer including an inorganic material may be formed via, for example, chemical vapor deposition (CVD) or atomic layer deposition (ALD). This is equally applicable to exemplary embodiments to be described later and modifications thereof. ・・・（中略）・・・ [0073] A buffer layer 110 may be disposed between the first thin film transistor 210 and the substrate 100, and may include an inorganic material such as, for example, silicon oxide, silicon nitride, and/or silicon oxynitride. The buffer layer 110 may increase smoothness of an upper surface of the substrate 100, and may prevent or reduce infiltration of impurities from the substrate 100 into the first semiconductor layer 211 of the first thin film transistor 210. [0074] A planarization layer 140 may be disposed on the first thin film transistor 210. In an exemplary embodiment, when an organic light-emitting device is disposed over the first thin film transistor 210 as illustrated in FIG. 3, the planarization layer 140 may planarize an upper portion of a protection layer that covers the first thin film transistor 210. The planarization layer 140 may include an organic material such as, for example, benzocyclobutene (BCB) or hexamethyldisiloxane (HMDSO). Although the planarization layer 140 is shown as being a single layer in FIG. 3, various modifications may be made to the planarization layer 140. For example, in an exemplary embodiment, the planarization layer 140 may be a stack of multiple layers. [0075] The first display device 310 may be located on the planarization layer 140 in the display area DA of the substrate 100. In an exemplary embodiment, the first display device 310 may be an organic light-emitting device having the first pixel electrode 311, the opposite electrode 315, and an intermediate layer 313 disposed between the first pixel electrode 311 and the opposite electrode 315. The intermediate layer 313 may include an emission layer. The first pixel electrode 311 may contact one of the first source electrode 215a and the first drain electrode 215b via an opening formed in the planarization layer 140, as shown in FIG. 3, and is electrically connected to the first thin film transistor 210. The first pixel electrode 311 may include, for example, ITO, IZO, or In203. The first pixel electrode 311 may include a material different from the aforementioned material, as necessary. In an exemplary embodiment, the first pixel electrode 311 may include a metal such as, for example, Al or copper (Cu). ・・・（中略）・・・ [0079] The plurality of wiring lines PL may be disposed on the first gate insulating layer 121 in the peripheral area PA. In this case, during the manufacture of the display apparatus, the plurality of wiring lines PL may be formed simultaneously with the first gate electrode 213 of the first thin film transistor 210 by using the same material as that of the first gate electrode 213. The plurality of wiring lines PL may transmit an electrical signal that is to be applied to the first or second pixel PXl or PX2 located in the display area DA, or may transmit an electrical signal that is to be applied to a circuit unit located in the peripheral area PA outside the display area DA. The circuit unit located in the peripheral area PA may be, for example, a shift register that generates a scan signal that is to be applied to scan lines SL located within the display area DA, as will be described later with reference to FIG. 19. [0080] Like the first interlayer insulating layer 131 covering the first gate electrode 213 and the second gate electrode 223 in the display area DA, the first interlayer insulating layer 131 covers the plurality of wiring lines PL in the peripheral area PA. For example, the first interlayer insulating layer 131 may extend from the display area DA to the peripheral area PA. Since the first interlayer insulating layer 131 includes an inorganic material such as silicon oxide, silicon nitride, and/or silicon oxynitride, as described above, an upper surface of the first interlayer insulating layer 131 has a shape corresponding to the components located below the first interlayer insulating layer 131. For example, since the plurality of wiring lines PL are disposed below the first interlayer insulating layer 131, an upper surface of the first interlayer insulating layer 131 has a concave-convex surface corresponding to the plurality of wiring lines PL. Herein, the concave-convex surface of the upper surface of the first interlayer insulating layer 131 may be referred to as a first concave-convex surface. In addition, herein, the terms "concave-convex surface" and "concave-convex pattern" may be used interchangeably. [0081] The first concave-convex surface does not simply mean that there are convex portions and concave portions arbitrarily included in random areas on the surface. As the resolution of the display apparatus increases, the number of wiring lines PL that transmit electrical signals to be applied to the display area DA or a driving circuit unit disposed outside the display area DA also increases. An increase in the proportion of an area occupied by the display area DA in the display apparatus may be achieved by decreasing the area of the peripheral area PA. Accordingly, an interval between the plurality of wiring lines PL that transmit electrical signals is decreased. Accordingly, referring to FIG. 3, the concave-convex surface of the upper surface of the first interlayer insulating layer 131 has "V"-shaped valleys at locations corresponding to the spaces between the plurality of wiring lines PL. Thus, according to exemplary embodiments, the concave-convex surface means a surface having "V"-shaped valleys at locations corresponding to the spaces between the plurality of wiring lines PL as described above. This is the same in exemplary embodiments to be described later, as well as modifications thereof. For example, as shown in FIG. 3, in an exemplary embodiment, the upper surface of the first interlayer insulating layer 131 includes a "V"-shaped valley in each area located between adjacent wiring lines PL. In exemplary embodiments, the "V"-shaped valleys that form the concave-convex surface are disposed only in areas located between adjacent wiring lines PL, and are not disposed in areas that overlap the wiring lines PL. Thus, in exemplary embodiments, the "V"-shaped valleys that form the concave-convex surface of the upper surface of the first interlayer insulating layer 131 do not overlap any of the wiring lines PL disposed below the first interlayer insulating layer 131. [0082] In the peripheral area PA, a first conductive layer lCL is located on the first interlayer insulating layer 131. Since the first source electrode 215a, the first drain electrode 215b, the second source electrode 225a, and the second drain electrode 225b are located on the first interlayer insulating layer 131 in the display area DA as described above, the first conductive layer lCL may be formed simultaneously with the first source electrode 215a, the first drain electrode 215b, the second source electrode 225a, and the second drain electrode 225b, by using the same material as that used for the first source electrode 215a, the first drain electrode 215b, the second source electrode 225a, and the second drain electrode 225b, during the manufacture of the display apparatus. As described above, the upper surface of the first interlayer insulating layer 131 has the concave-convex surface corresponding to the plurality of wiring lines PL. That is, the upper surface of the first interlayer insulating layer 131 includes "V"-shaped valleys disposed in locations between adjacent wiring lines PL. Accordingly, an upper surface of the first conductive layer lCL formed on the first interlayer insulating layer 131 has a concave-convex surface (referred to herein as a second concave-convex surface) corresponding to the concave-convex surface (referred to herein as a first concave-convex surface) of the upper surface of the first interlayer insulating layer 131. For example, as shown in FIG. 3, in an exemplary embodiment, the "V"-shaped valleys of the second concave-convex surface are aligned with the "V"-shaped valleys of the first concave-convex surface. Thus, in an exemplary embodiment, both the "V"-shaped valleys of the second concave-convex surface and the "V"-shaped valleys of the first concave-convex surface are disposed in locations between (and above) adjacent wiring lines PL. [0083] The planarization layer 140 is located on the first conductive layer lCL, which includes an upper surface having the second concave-convex surface. In the display area DA, the planarization layer 140 is disposed on the first thin film transistor 210 and the second thin film transistor 220. Accordingly, the planarization layer 140 including an organic material has a substantially flat upper surface even when the first thin film transistor 210 and the second thin film transistor 220 are disposed below the planarization layer 140. Also, in the peripheral area PA, the planarization layer 140 is located on the first conductive layer lCL including an upper surface having the second concave-convex surface, and the upper surface of the planarization layer 140 has a substantially flat shape. During the manufacture of the display apparatus, the planarization layer 140 in the peripheral area PA may be formed simultaneously with the planarization layer 140 in the display area DA by using the same material. Accordingly, the planarization layer 140 in the peripheral area PA may have the same structure as that of the planarization layer 140 in the display area DA. The planarization layer 140 may have a single body structure extending from the display area DA to the peripheral area PA, or may have a discontinuous section within the peripheral area PA. [0084] Herein, when a surface or a portion of a surface is described as being substantially flat, it is to be understood that the surface or the portion of the surface is exactly flat, or almost flat (e.g., within a measurement error), as would be understood by a person having ordinary skill in the art. Further, in exemplary embodiments, when a concave-convex surface is described as including "V"-shaped valleys, the portion of the surface that does not include a "V"-shaped valley is a substantially flat portion of the surface. Thus, in exemplary embodiments, a substantially flat portion of a concave-convex surface refers to the portion of the concave-convex surface that does not include any "V"-shaped valleys. [0085] In the peripheral area PA, a second conductive layer 2CL is located on the planarization layer 140. Since the upper surface of the planarization layer 140 is substantially flat, the upper surface of the second conductive layer 2CL also has a substantially flat shape. Since the first pixel electrode 311 and the second pixel electrode 321 are located on the planarization layer 140 in the display area DA, the second conductive layer 2CL may be formed simultaneously with the first pixel electrode 311 and the second pixel electrode 321 in the same layer as the first pixel electrode 311 and the second pixel electrode 321, by using the same material as that of the first pixel electrode 311 and the second pixel electrode 321, during the manufacture of the display apparatus. [0086] A polarization plate 400 is located over the second conductive layer 2CL. The polarization plate 400 reduces a degree to which external light incident upon the display apparatus is reflected. Thus, visibility of an image displayed in the display area DA may be prevented or reduced from being degraded when a user sees the image. For example, first light, which is a portion of light incident upon the polarization plate 400, enters the polarization plate 400, is reflected by the upper surface of the second conductive layer 2CL, and is emitted back to the outside of the display apparatus via the polarization plate 400. Further, second light, which is another portion of the light incident upon the polarization plate 400, is reflected by the upper surface of the second conductive layer 2CL. At this time, while the first light is passing through the polarization plate 400 twice, a phase of the first light is changed, and thus, may be opposite to a phase of the second light. Accordingly, the first light and the second light destructively interfere with each other, and consequently, visibility of an image displayed in the display area DA may be effectively prevented or reduced from being degraded by external light when a user sees the image displayed in the display area DA. In the display area DA, the opposite electrodes 315 and 325 may serve as the second conductive layer 2CL. [0087] If the second conductive layer 2CL having a flat upper surface is not present in the peripheral area PA, the first light transmitted through the polarization plate 400 is reflected by the upper surface of the first conductive layer lCL below the polarization plate 400. However, the upper surface of the first conductive layer lCL includes the second concave-convex surface, as described above. Accordingly, a portion of the first light incident upon the second concave-convex surface is diffusely reflected, and thus, may not promote destructive interference with the second light reflected by the polarization plate 400. For example, when the first light is reflected by "V"-shaped valleys of the second concave-convex surface and not by a relatively flat upper surface (e.g., a substantially flat surface that does not include "V"-shaped valleys) of the second concave-convex surface as shown in FIG. 3, the first light is diffusely reflected, and consequently, and destructive interference may not occur between the first light and the second light reflected by the polarization plate 400. When a user sees external light that is reflected in the peripheral area PA, even though no images are displayed in the peripheral area PA, visibility of an image displayed in the display area DA may be degraded due to the external light when a user sees the image displayed in the display area DA. [0088] In addition, since the second concave-convex surface is formed by the plurality of wiring lines PL disposed below the second concave-convex surface, a portion of the second concave-convex surface by which light is diffusely reflected is consequently a portion corresponding to the plurality of wiring lines PL disposed below the second concave-convex surface. Accordingly, when a user recognizes diffusely-reflected light, this brings the same result as the user recognizing the shape of the plurality of wiring lines PL disposed below the second concave-convex surface. Of course, this degrades entire image visibility of the display apparatus. [0089] However, in the display apparatus according to the exemplary embodiment of FIG. 3, as described above, the planarization layer 140 having a substantially flat upper surface covers the first conductive layer lCL, and the second conductive layer 2CL having a substantially flat upper surface is located on the planarization layer 140. Accordingly, image visibility degradation as described above may be effectively prevented or reduced.」 「FIG.3 ［図：0001408476000009.jpg］ 」 （[0068]図３は、図２の線III-IIIに沿って取った概略断面図である。図３は、図２において互いに間隔をあけて配置された部分を図示する断面図であり、したがって、隣接する構成要素を示していない。例えば、図３は、画素PXl及び画素PX2を図示する。図３を参照すると、画素PXlと画素PX2は互いに近接していない（例えば、直接隣接していない）。また、図３は、図２において互いに間隔をあけて配置された部分を例示する断面図であるため、間隔をあけて配置された部分の断面は、同一方向とは限らない。例えば、画素PXlの断面は、複数の配線ラインPLの断面の平面と同一平面上にあるとは限らない。例えば、図示の便宜上、図２の線III-IIIを直線として示したが、実際には、図２の線III-IIIは、曲線であってもよいし、複数回屈曲した線であってもよい。図３は、図２の表示領域DAにおける画素PXl及び画素PX2と、図２の周辺領域PAにおける複数の配線ラインPLの一部とを示す断面図として理解することができる。 [0069]図３に示すように、例示的な実施形態では、第１及び第２の表示デバイス310及び320と、第１及び第２の表示デバイス310及び320に電気的に接続された第１及び第２の薄膜トランジスタ210及び220とが、基板100の表示領域DAに配置されてもよい。第１及び第２の表示デバイス310及び320は、例えば、有機発光素子であってもよい。第１薄膜トランジスタ210及び第２薄膜トランジスタ220に電気的に接続された有機発光素子は、それぞれ第１薄膜トランジスタ210及び第２薄膜トランジスタ220に電気的に接続された第１画素電極311及び第２画素電極321として理解され得る。 [0070]例示的な実施形態によれば、図３は、第１薄膜トランジスタ210が第１画素PXlに位置し、第２薄膜トランジスタ220が第２画素PX2に位置し、第１表示デバイス310が第１薄膜トランジスタ210に電気的に接続され、第２表示デバイス320が第２薄膜トランジスタ220に電気的に接続される例を示す。以下では、説明の便宜上、第１薄膜トランジスタ210及び第１表示デバイス310について説明する。この説明は第２薄膜トランジスタ220及び第２表示デバイス320にも同様に適用できる。例えば、第２薄膜トランジスタ220の第２半導体層221、第２ゲート電極223、第２ソース電極225a及び第２ドレイン電極225bの説明、並びに、第２表示デバイス320の第２画素電極321、対向電極325及び中間層323の説明は省略する。例示的な実施形態において、第２表示デバイス320の対向電極325は、第１表示デバイス310の対向電極315と一体的に形成されてもよい。 [0071]第１薄膜トランジスタ210は、第１半導体層211、第１ゲート電極213、第１ソース電極215a及び第１ドレイン電極215bを含み得る。第１半導体層211は、例えば、アモルファスシリコン、結晶シリコン又は有機半導体材料を含むことができる。第１半導体層211と第１ゲート電極213の間の絶縁を確保するために、第１半導体層211と第１ゲート電極213の間に第１ゲート絶縁層121を配置してもよい。第１ゲート絶縁層121は、例えば、酸化シリコン、窒化シリコン及び／又は酸窒化シリコンなどの無機材料を含んでもよい。第１層間絶縁層131は、第１ゲート電極213上に配置されてもよく、例えば、酸化シリコン、窒化シリコン及び／又は酸窒化シリコンなどの無機材料を含んでもよい。第１ソース電極215a及び第１ドレイン電極215bは、第１層間絶縁層131上に配置されてもよい。このような無機材料を含む絶縁層は、例えば、化学気相成長（CVD）又は原子層堆積（ALD）を介して形成されてもよい。これは、後述する例示的な実施形態及びその変更形態にも同様に適用可能である。 ・・・（中略）・・・ [0073]バッファ層110は、第１薄膜トランジスタ210と基板100との間に配置されてもよく、例えば、酸化シリコン、窒化シリコン及び／又は酸窒化シリコンなどの無機材料を含んでもよい。バッファ層110は、基板100の上面の平滑性を高め、基板100から第１薄膜トランジスタ210の第１半導体層211への不純物の浸入を防止又は低減することができる。 [0074]平坦化層140は、第１薄膜トランジスタ210上に配置されてもよい。例示的な実施形態において、図３に図示されたように、有機発光素子が第１薄膜トランジスタ210上に配置される場合、平坦化層140は、第１薄膜トランジスタ210を覆う保護層の上部を平坦化してもよい。平坦化層140は、例えば、ベンゾシクロブテン（BCB）又はヘキサメチルジシロキサン（HMDSO）などの有機材料を含んでもよい。平坦化層140は、図３では単層であるように示されているが、平坦化層140に様々な変更を加えてもよい。例えば、例示的な実施形態では、平坦化層140は、複数の層のスタックであってもよい。 [0075]第１表示デバイス310は、基板100の表示領域DA内の平坦化層140上に配置されてもよい。例示的な実施形態において、第１表示デバイス310は、第１画素電極311と、対向電極315と、第１画素電極311と対向電極315の間に配置された中間層313とを有する有機発光素子であってもよい。中間層313は、発光層を含んでもよい。第１画素電極311は、図３に示すように、平坦化層140に形成された開口部を介して第１ソース電極215a及び第１ドレイン電極215bのいずれかと接触し、第１薄膜トランジスタ210と電気的に接続され得る。第１画素電極311は、例えば、ITO、IZO又はIn203を含むことができる。第１画素電極311は、必要に応じて、前述した材料とは異なる材料を含んでもよい。例示的な実施形態では、第１画素電極311は、例えば、Al又は銅（Cu）などの金属を含むことができる。 ・・・（中略）・・・ [0079]複数の配線ラインPLは、周辺領域PAの第1ゲート絶縁層121上に配置されてもよい。この場合、表示装置の製造時に、複数の配線ラインPLは、第１薄膜トランジスタ210の第１ゲート電極213と同じ材料を用いて、第１ゲート電極213と同時に形成されてもよい。複数の配線ラインPLは、表示領域DAに位置する第１画素PXl又は第２画素PX2に印加されるべき電気信号を伝達してもよいし、表示領域DAの外側の周辺領域PAに位置する回路ユニットに印加されるべき電気信号を伝達してもよい。周辺領域PAに位置する回路ユニットは、例えば、図１９を参照して後述するように、表示領域DA内に位置する走査線SLに印加されるべき走査信号を生成するシフトレジスタであってもよい。 [0080]表示領域DAの第１ゲート電極213及び第２ゲート電極223を覆う第１層間絶縁層131と同様に、第１層間絶縁層131は、周辺領域PAの複数の配線ラインPLを覆う。例えば、第１層間絶縁層131は、表示領域DAから周辺領域PAまで延在していてもよい。第１層間絶縁層131は、上述したように、酸化シリコン、窒化シリコン及び／又は酸窒化シリコンなどの無機材料を含むため、第１層間絶縁層131の上面は、第１層間絶縁層131の下方に位置する部材に対応した形状を有する。例えば、第１層間絶縁層131の下方には、複数の配線ラインPLが配置されているため、第１層間絶縁層131の上面は、複数の配線ラインPLに対応した凹凸面を有する。ここで、第１層間絶縁層131の上面の凹凸面を第１凹凸面と称する場合がある。また、ここでは、「凹凸面」及び「凹凸パターン」という用語は、互換的に使用され得る。 [0081]第１凹凸面は、単に表面上のランダムな領域に凸部と凹部が任意に含まれることを意味するものではない。表示装置の解像度が高くなると、表示領域DA又は表示領域DAの外側に配置された駆動回路ユニットに印加する電気信号を伝送する配線ラインPLの数も増加する。表示装置において表示領域DAが占める面積の割合の増加は、周辺領域PAの面積を小さくすることによって達成され得る。従って、電気信号を伝送する複数の配線ラインPLの間隔が狭くなる。従って、図３を参照すると、第１層間絶縁層131の上面の凹凸面には、複数の配線ラインPL間の間隔に対応する位置に「V」字状の谷部が形成されている。このように、例示的な実施形態によれば、凹凸面とは、上述したように、複数の配線ラインPL間の空間に対応する位置に「V」字状の谷部を有する面を意味する。これは、後述する例示的な実施形態においても同様であり、その変更例も同様である。例えば、図３に示すように、例示的な実施形態では、第１層間絶縁層131の上面は、隣接する配線ラインPL間に位置する各領域に「V」字状の谷部を含む。例示的な実施形態において、凹凸面を形成する「V」字状の谷部は、隣接する配線ラインPL間に位置する領域にのみ配置され、配線ラインPLと重なる領域には配置されない。したがって、例示的な実施形態では、第１層間絶縁層131の上面の凹凸面を形成する「V」字状の谷部は、第１層間絶縁層131の下方に配置された配線ラインPLのいずれとも重ならない。 [0082]周辺領域PAでは、第１層間絶縁層131上に第１導電層lCLが配置されている。第１ソース電極215a、第１ドレイン電極215b、第２ソース電極225a及び第２ドレイン電極225bは、上述したように表示領域DAの第１層間絶縁層131上に配置されているため、第１導電層lCLの形成は、第１ソース電極215a、第１ドレイン電極215b、第２ソース電極225a及び第２ドレイン電極225bと同じ材料を用いて、表示装置の製造時に第１ソース電極215a、第１ドレイン電極215b、第２ソース電極225a及び第２ドレイン電極225bと同時に形成してもよい。上述したように、第１層間絶縁層131の上面は、複数の配線ラインPLに対応する凹凸面を有する。すなわち、第１層間絶縁層131の上面は、隣接する配線ラインPL間の位置に配置された「V」字状の谷部を含む。したがって、第１層間絶縁層131上に形成された第１導電層lCLの上面は、第１層間絶縁層131の上面の凹凸面（ここでは第１凹凸面と呼ぶ）に対応する凹凸面（ここでは第２凹凸面と呼ぶ）を有する。例えば、図３に示すように、例示的な実施形態では、第２凹凸面の「V」字状の谷は、第１凹凸面の「V」字状の谷と整列している。したがって、例示的な実施形態では、第２凹凸面の「V」字状の谷部と第１凹凸面の「V」字状の谷部との両方が、隣接する配線ラインPL間の位置（及びその上方）に配置される。 [0083]平坦化層140は、第２凹凸面を有する上面を含む第１導電層lCL上に配置される。表示領域DAにおいて、平坦化層140は、第１薄膜トランジスタ210及び第２薄膜トランジスタ220上に配置される。したがって、有機材料を含む平坦化層140は、第１薄膜トランジスタ210及び第２薄膜トランジスタ220が平坦化層140の下方に配置されても、実質的に平坦な上面を有する。また、周辺領域PAにおいて、平坦化層140は、第２凹凸面を有する上面を含む第１導電層lCL上に位置し、平坦化層140の上面は実質的に平坦な形状を有する。表示装置の製造中、周辺領域PAの平坦化層140は、同じ材料を用いて表示領域DAの平坦化層140と同時に形成され得る。したがって、周辺領域PAの平坦化層140は、表示領域DAの平坦化層140と同じ構造を有してもよい。平坦化層140は、表示領域DAから周辺領域PAまで延びる一体の構造を有してもよいし、周辺領域PA内で不連続な部分を有してもよい。 [0084]ここで、表面又は表面の一部が実質的に平坦であると説明される場合、表面又は表面の一部が正確に平坦であるか又はほぼ平坦である（例えば、測定誤差の範囲内）ことが、当業者には理解されるであろう。さらに、例示的な実施形態において、凹凸表面が「V」字状の谷を含むと説明される場合、「V」字状の谷を含まない表面の部分は、表面の実質的に平坦な部分である。したがって、例示的な実施形態では、凹凸表面の実質的に平坦な部分とは、凹凸表面のうち「V」字形の谷を含まない部分を指す。 [0085]周辺領域PAでは、平坦化層140上に第２導電層2CLが配置されている。平坦化層140の上面は実質的に平坦であるため、第２導電層2CLの上面も実質的に平坦な形状を有する。第１画素電極311及び第２画素電極321は、表示領域DAの平坦化層140上に位置するので、第２導電層2CLは、表示装置の製造時に、第１画素電極311及び第２画素電極321と同じ材料を用いて、第１画素電極311及び第２画素電極321と同じ層に第１画素電極311及び第２画素電極321と同時に形成することができる。 [0086]偏光板400は、第２導電層2CL上に配置される。偏光板400は、表示装置に入射する外光が反射する度合いを低減する。したがって、表示領域DAに表示された画像をユーザーが視認する際の視認性が低下することが防止又は低減され得る。例えば、偏光板400に入射した光の一部である第１の光は、偏光板400に入射し、第２導電層2CLの上面で反射され、偏光板400を介して表示装置の外部に出射し返される。さらに、偏光板400に入射した光の別の一部である第２の光が、第２導電層2CLの上面で反射される。このとき、第１の光が偏光板400を２回通過する間に、第１の光の位相が変化するため、第２の光の位相と逆位相となる場合がある。したがって、第１の光と第２の光とが相殺的に干渉し、その結果、表示領域DAに表示された画像をユーザーが視認する際に、表示領域DAに表示された画像の視認性が外光によって低下することが効果的に防止又は低減され得る。表示領域DAにおいて、対向電極315及び325は、第2導電層2CLとして機能し得る。 [0087]平坦な上面を有する第２導電層2CLが周辺領域PAに存在しない場合、偏光板400を透過した第１の光は、偏光板400の下方の第１導電層lCLの上面で反射される。しかしながら、第１導電層lCLの上面は、上述したように、第２凹凸面を含む。したがって、第２凹凸面に入射した第１の光の一部は拡散反射され、偏光板400で反射された第２の光との相殺的干渉を促進しない場合がある。例えば、図３に示すように、第１の光が第２凹凸面の「V」字状の谷部によって反射され、第２凹凸面の比較的平坦な上面（例えば、「V」字状の谷部を含まない実質的に平坦な面）によって反射されない場合、第１の光は拡散反射され、その結果、第１の光と偏光板400によって反射される第２の光との間に相殺的な干渉が生じない可能性がある。また、周辺領域PAに画像が表示されていないにもかかわらず、周辺領域PAで反射された外光が表示領域DAに表示されている場合、ユーザーが表示領域DAに表示されている画像を視認すると、外光によって視認性が低下する場合がある。 [0088]また、第２凹凸面は、第２凹凸面の下方に配置された複数の配線ラインPLによって形成されているので、光が拡散反射する第２凹凸面の部分は、結果的に、第２凹凸面の下方に配置された複数の配線ラインPLに対応する部分となる。したがって、ユーザーが拡散反射された光を認識する場合、第２凹凸面の下方に配置された複数の配線ラインPLの形状を認識するのと同じ結果となる。もちろん、これにより、表示装置全体の画像の視認性が低下する。 [0089]しかしながら、図３の例示的な実施形態によるディスプレイ装置では、上述したように、実質的に平坦な上面を有する平坦化層140が第１導電層lCLを覆い、実質的に平坦な上面を有する第２導電層2CLが平坦化層140上に位置する。したがって、上述したような画像視認性の低下を効果的に防止又は低減することができる。） エ [0114]～[0118]、FIG.14 「[0114] A case in which the first source electrode 215a and the first drain electrode 215b of the first thin film transistor 210, and the second source electrode 225a and the second drain electrode 225b of the second thin film transistor 220, are located on the same layer has been described above. However, exemplary embodiments are not limited thereto. For example, FIG. 14 illustrates a cross-sectional view of a portion of a display apparatus according to an exemplary embodiment in which a second interlayer insulating layer 132 covering the first source electrode 215a and the first drain electrode 215b of the first thin film transistor 210 may be further included in addition to the first interlayer insulating layer 131 covering the first or second gate electrode 213 or 223, and the second source electrode 225a and the second drain electrode 225b of the second thin film transistor 220 may be located on the second interlayer insulating layer 132. The first source electrode 215a and the first drain electrode 215b may be disposed on a different layer from a layer on which the second source electrode 225a and the second drain electrode 225b are located. The second interlayer insulating layer 132 may be formed of an organic material such as, for example, PI or HMDSO. In an exemplary embodiment, the first source electrode 215a and the first drain electrode 215b may include the same material as the second source electrode 225a and the second drain electrode 225b, and may have the same structure as the second source electrode 225a and the second drain electrode 225b. [0115] In this case, in the peripheral area PA, the first conductive layer lCL located over the first interlayer insulating layer 131 covering the plurality of wiring lines PL may be covered by the second interlayer insulating layer 132. The second interlayer insulating layer 132 may be formed to have a substantially flat upper surface by including an organic material. Accordingly, the second conductive layer 2CL is formed on the second interlayer insulating layer 132 such that the upper surface of the second conductive layer 2CL is also substantially flat. Consequently, external light may be reflected by the second conductive layer 2CL having the substantially flat upper surface before reaching the first conductive layer lCL of which the upper surface is not flat. For example, the second interlayer insulating layer 132 of the display apparatus according to the exemplary embodiment of FIG. 14 may be understood as serving as the planarization layers 140 of the display apparatuses according to the above-described exemplary embodiments. [0116] Since the second conductive layer 2CL is located on the second interlayer insulating layer 132, the first conductive layer lCL may be formed simultaneously with the first source electrode 215a and the first drain electrode 215b in the same layer as the first source electrode 215a and the first drain electrode 215b by using the same material as that of the first source electrode 215a and the first drain electrode 215b of the first thin film transistor 210. Further, the second conductive layer 2CL may be formed simultaneously with the second source electrode 225a and the second drain electrode 225b in the same layer as the second source electrode 225a and the second drain electrode 225b by using the same material as that of the second source electrode 225a and the second drain electrode 225b of the second thin film transistor 220. As illustrated in FIG. 14, the second conductive layer 2CL is covered by the planarization layer 140. [0117] In FIG. 14, the second conductive layer 2CL is located on the same layer as the second source electrode 225a and the second drain electrode 225b of the second thin film transistor 220. However, exemplary embodiments are not limited thereto. For example, in an exemplary embodiment, unlike in FIG. 14, the second thin film transistor 220 is not present, and the second display device 320 may be electrically connected to a thin film transistor located below the second display device 320 and having the same layered structure as that of the first thin film transistor 210 (as shown in FIG. 13 and the like). In this case, an intermediate conductive layer may be located between a source electrode of the thin film transistor and the second display device 320. The position of the intermediate conductive layer may be the same as the position of the second source electrode 225a in FIG. 14. For example, source electrodes of thin film transistors disposed under the first and second display devices 310 and 320 may be covered by the second interlayer insulating layer 132, and an intermediate conductive layer may be located on the second interlayer insulating layer 132. In this case, during the manufacture of the display apparatus, the second conductive layer 2CL may be formed simultaneously with the intermediate conductive layer in the same layer as the intermediate conductive layer by using the same material as that of the intermediate conductive layer. For reference, FIG. 4 illustrates a case in which the intermediate conductive layer is the second source electrode 225a. This is equally applicable to the exemplary embodiments to be described later and modifications thereof. [0118] The second conductive layer 2CL located on the second interlayer insulating layer 132 may have a through hole or may have a first portion and a second portion which are spaced apart from each other. The description provided above with reference to FIGS. 4 through 12 may be applied to the structure of the second conductive layer 2CL. When the second conductive layer 2CL has the through hole or has the first portion and the second portion that are spaced apart from each other, the through hole or a space between the first portion and the second portion is filled with a planarization layer 140. Thus, the planarization layer 140 may be understood as an additional insulating layer filling the through hole in the second conductive layer 2CL or filling the space between the first portion and the second portion in the second conductive layer 2CL. For example, the additional insulating layer may be understood as a portion formed by extending the planarization layer 140 in the display area DA to the outside of the display area DA. The planarization layer 140 may have a discontinuous section outside of the display area DA.」 「FIG.14 ［図：0001408476000010.jpg］ 」 （[0114]以上、第１薄膜トランジスタ210の第１ソース電極215a及び第１ドレイン電極215bと、第２薄膜トランジスタ220の第２ソース電極225a及び第２ドレイン電極225bとが同一層上に位置する場合について説明した。しかし、例示的な実施形態はこれに限定されない。例えば、図１４は、第１ゲート電極213又は第２ゲート電極223を覆う第１層間絶縁層131に加えて、第１薄膜トランジスタ210の第１ソース電極215a及び第１ドレイン電極215bを覆う第２層間絶縁層132が更に含まれてもよく、第２薄膜トランジスタ220の第２ソース電極225a及び第２ドレイン電極225bが第２層間絶縁層132上に位置してもよい例示的な実施形態による表示装置の一部の断面図を示す。第１ソース電極215a及び第１ドレイン電極215bは、第２ソース電極225a及び第２ドレイン電極225bが位置する層とは異なる層上に配置されてもよい。第２層間絶縁層132は、例えば、PI又はHMDSOなどの有機材料で形成されてもよい。例示的な実施形態において、第１ソース電極215a及び第１ドレイン電極215bは、第２ソース電極225a及び第２ドレイン電極225bと同じ材料を含んでもよく、第２ソース電極225a及び第２ドレイン電極225bと同じ構造を有してもよい。 [0115]この場合、周辺領域PAにおいて、複数の配線ラインPLを覆う第１層間絶縁層131の上に位置する第１導電層lCLは、第２層間絶縁層132によって覆われていてもよい。第２層間絶縁層132は、有機材料を含むことにより、実質的に平坦な上面を有するように形成されていてもよい。したがって、第２導電層2CLは、第２導電層2CLの上面も実質的に平坦となるように第２層間絶縁層132上に形成される。その結果、外光は、上面が平坦でない第１導電層lCLに到達する前に、実質的に平坦な上面を有する第２導電層2CLによって反射され得る。例えば、図１４の例示的な実施形態による表示装置の第２層間絶縁層132は、上述の例示的な実施形態による表示装置の平坦化層140として機能すると理解することができる。 [0116]第２導電層2CLは、第２層間絶縁層132上に位置するので、第１導電層lCLは、第１薄膜トランジスタ210の第１ソース電極215a及び第１ドレイン電極215bの材料と同じ材料を用いることにより、第１ソース電極215a及び第１ドレイン電極215bと同一層に第１ソース電極215a及び第１ドレイン電極215bと同時に形成することができる。さらに、第２導電層2CLは、第２薄膜トランジスタ220の第２ソース電極225a及び第２ドレイン電極225bと同じ材料を用いて、第２ソース電極225a及び第２ドレイン電極225bと同じ層に第２ソース電極225a及び第２ドレイン電極225bと同時に形成してもよい。図１４に示されるように、第２導電層2CLは平坦化層140によって覆われている。 [0117]図１４において、第２導電層2CLは、第２薄膜トランジスタ220の第２ソース電極225a及び第２ドレイン電極225bと同じ層上に位置する。しかし、例示的な実施形態はこれに限定されない。例えば、例示的な実施形態では、図１４とは異なり、第２薄膜トランジスタ220が存在せず、第２表示装置320の下方に位置し、第１薄膜トランジスタ210と同じ層構造を有する薄膜トランジスタに第２表示装置320が電気的に接続されてもよい（図１３などに示すように）。この場合、薄膜トランジスタのソース電極と第２表示素子320との間に中間導電層が位置してもよい。中間導電層の位置は、図１４の第２ソース電極225aの位置と同じであってもよい。例えば、第１表示デバイス310及び第２表示デバイス320の下に配置された薄膜トランジスタのソース電極は第２層間絶縁層132によって覆われてもよく、中間導電層は第２層間絶縁層132上に配置されてもよい。この場合、表示装置の製造時に、第２導電層2CLを中間導電層と同じ材料を用いて中間導電層と同一層に同時に形成してもよい。参考までに、図４（※当審注：「図１４」の誤記であると認められる。）は、中間導電層が第２ソース電極225aである場合を示している。このことは、後述する例示的な実施形態やその変更例にも同様に適用できる。 [0118]第２層間絶縁層132上に位置する第２導電層2CLは、貫通孔を有していてもよいし、互いに間隔を隔てた第１部分及び第２部分を有していてもよい。図４～図１２を参照して上述した説明は、第２導電層2CLの構造にも適用することができる。第２導電層2CLが貫通孔を有する場合、又は、互いに離間した第１部分と第２部分とを有する場合、貫通孔又は第１部分と第２部分との間の空間は、平坦化層140で充填される。したがって、平坦化層140は、第２導電層2CLにおける貫通孔を充填する、又は第２導電層2CLにおける第１部分と第２部分との間の空間を充填する追加の絶縁層として理解され得る。例えば、追加絶縁層は、表示領域DA内の平坦化層140を表示領域DAの外側まで延長して形成された部分として理解され得る。平坦化層140は、表示領域DAの外側に不連続な部分を有してもよい。） オ [0120]～[0133]、FIG.15、16、19 「[0120] FIG. 15 is a schematic cross-sectional view of a portion of a display apparatus according to an exemplary embodiment. The display apparatus according to the exemplary embodiment of FIG. 15 further includes a third conductive layer 3CL located on a planarization layer 140 covering a second conductive layer 2CL, unlike the display apparatus described above with reference to FIG. 14. In this case, since the third conductive layer 3CL is located on the same layer as a first pixel electrode 311 in the display area DA, the third conductive layer 3CL may be formed simultaneously with the same material as the first pixel electrode 311 during the manufacture of the display apparatus. [0121] When the second conductive layer 2CL is located on the second interlayer insulating layer 132 as shown in FIG. 14, the second conductive layer 2CL may include a plurality of interconnection lines spaced apart from each other. When the second conductive layer 2CL includes the plurality of interconnection lines spaced apart from each other, if a portion of light transmitted through a polarization plate 400 passes through spaces between the interconnection lines, the portion of the light is reflected by an upper surface of a first conductive layer lCL located below the second conductive layer 2CL without being reflected by the second conductive layer 2CL. As described above, since the upper surface of the first conductive layer lCL has a second concave-convex surface, the portion of the light may be diffusely reflected by the upper surface of the first conductive layer lCL, thereby causing image visibility degradation, as described above. [0122] However, in the display apparatus according to the exemplary embodiment of FIG. 15, since the third conductive layer 3CL is located over the second conductive layer 2CL, light transmitted through the polarization plate 400 is reflected by the third conductive layer 3CL. Thus, even if the second conductive layer 2CL includes a plurality of interconnection lines spaced apart from each other, image visibility degradation may be avoided. The third conductive layer 3CL may have a through hole. In this case, the through hole in the third conductive layer 3CL may be located on the plurality of interconnection lines in the second conductive layer 2CL. [0123] The planarization layer 140 is located between the second conductive layer 2CL having a plurality of interconnection lines and the third conductive layer 3CL, as shown in FIG. 15. Thus, the planarization layer 140 may be understood as an additional insulating layer filling spaces between the plurality of interconnection lines. For example, the additional insulating layer may be understood as a portion of the planarization layer 140 in the display area DA extending to the outside of the display area DA. The planarization layer 140 may have a discontinuous section outside of the display area DA. [0124] When the second conductive layer 2CL includes a plurality of interconnection lines spaced apart from each other, the third conductive layer 3CL may also include a plurality of additional wiring lines spaced apart from each other. FIG. 16 is a plan view showing a case in which the second conductive layer 2CL includes a plurality of interconnection lines spaced apart from each another and the third conductive layer 3CL includes a plurality of additional wiring lines spaced apart from each other. In this case, spaces between the plurality of additional wiring lines are located over the plurality of interconnection lines, as shown in FIG. 16. [0125] When the second conductive layer 2CL includes the plurality of interconnection lines spaced apart from each other, if a portion of light transmitted through a polarization plate 400 passes through the spaces between the interconnection lines, the portion of the light is reflected by an upper surface of a first conductive layer lCL located below the second conductive layer 2CL without being reflected by the second conductive layer 2CL. As described above, since the upper surface of the first conductive layer lCL has a second concave-convex surface, the portion of the light may be diffusely reflected by the upper surface of the first conductive layer lCL, thereby causing image visibility degradation. [0126] However, in the display apparatus according to the exemplary embodiment of FIG. 16, since the spaces between the plurality of additional wiring lines in the third conductive layer 3CL located over the second conductive layer 2CL are located over the interconnection lines in the second conductive lines 2CL, light transmitted through the polarization plate 400 is reflected by substantially flat upper surfaces of the plurality of additional wiring lines in the third conductive layer 3CL, or is reflected by substantially flat upper surfaces of the plurality of interconnection lines in the second conductive layer 2CL, and does not reach the first conductive layer 1CL below the second conductive layer 2CL. Thus, the occurrence of image visibility degradation due to diffuse reflection may be effectively prevented or reduced. ・・・（中略）・・・ [0132] FIG. 19 illustrates a power supply line VDD, a data line DL substantially parallel to the power supply line VDD, and a scan line SL extending in a direction intersecting with the data line DL. Such a data line DL transmits a data signal to the first display device 310 and the like. The data signal is transmitted from an integrated circuit or a printed circuit board located in the peripheral area PA to the data line via a plurality of wiring lines PL. The data line DL may be integrally formed with the plurality of wiring lines PL. Alternatively, the data line DL may be located on a different layer from a layer on which the plurality of wiring lines PL are located, but may be electrically connected to the plurality of wiring lines PL via a contact hole or the like. [0133] The scan line SL simultaneously applies a scan signal to a plurality of display devices located on the same row. The scan signal may be generated in a driving circuit unit located in the peripheral area PA disposed around the display area DA. The driving circuit unit may include, for example, a shift register. In the exemplary embodiments described above with reference to FIGS. 15 through 17, the plurality of interconnection lines in the second conductive layer 2CL may be electrically connected to the driving circuit unit. For example, the plurality of interconnection lines may transmit an electrical signal from an integrated circuit or a printed circuit board located in the peripheral area PA to the driving circuit unit, and the driving circuit unit may generate an electrical signal that is to be applied to the display area DA. 」 「FIG.15 ［図：0001408476000011.jpg］ 」 「FIG.16 ［図：0001408476000012.jpg］ 」 「FIG.19 ［図：0001408476000013.jpg］ 」 （[0120]図１５は、例示的な実施形態による表示装置の一部の概略断面図である。図１５の例示的な実施形態による表示装置は、図１４を参照して上述した表示装置とは異なり、第２導電層2CLを覆う平坦化層140上に位置する第３導電層3CLを更に含む。この場合、第３導電層3CLは、表示領域DA内の第１画素電極311と同じ層上に位置するので、第３導電層3CLは、表示装置の製造中に、第１画素電極311と同じ材料で同時に形成され得る。 [0121]図１４に示すように、第２導電層2CLが第２層間絶縁層132上に位置する場合、第２導電層2CLは、互いに間隔をあけて配置された複数の相互接続線を含み得る。第２導電層2CLが互いに間隔を隔てて配置された複数の相互接続線を含む場合、偏光板400を透過した光の一部が相互接続線間の空間を通過すると、その光の一部は、第２導電層2CLで反射されることなく、第２導電層2CLの下方に位置する第１導電層lCLの上面で反射される。上述したように、第１導電層lCLの上面は第２の凹凸面を有するため、光の一部が第１導電層lCLの上面で拡散反射することにより、上述したように画像の視認性が低下する場合がある。 [0122]しかしながら、図１５の例示的な実施形態による表示装置では、第３導電層3CLが第２導電層2CL上に配置されているため、偏光板400を透過した光は第３導電層3CLによって反射される。したがって、第２導電層2CLが互いに間隔をあけて配置された複数の配線ラインを含む場合であっても、画像の視認性の低下を回避することができる。第３導電層3CLは、貫通孔を有していてもよい。この場合、第３導電層3CLにおける貫通孔は、第２導電層2CLにおける複数の相互接続ライン上に位置していてもよい。 [0123]平坦化層140は、図１５に示すように、複数の相互接続線を有する第２導電層2CLと第３導電層3CLの間に位置する。したがって、平坦化層140は、複数の相互接続線間の空間を充填する追加の絶縁層として理解され得る。例えば、追加の絶縁層は、表示領域DA内の平坦化層140の一部が表示領域DAの外側に延びるものとして理解され得る。平坦化層140は、表示領域DAの外側に不連続な部分を有してもよい。 [0124]第２導電層2CLが互いに間隔を隔てて配置された複数の相互接続線を含む場合、第３導電層3CLも互いに間隔を隔てて配置された複数の追加配線線を含むことができる。図１６は、第２導電層2CLが互いに間隔を隔てて配置された複数の相互接続線を含み、第３導電層3CLが互いに間隔を隔てて配置された複数の追加配線線を含む場合を示す平面図である。この場合、図１６に示すように、複数の追加配線線間の空間は、複数の相互接続線上に位置する。 [0125]第２導電層2CLが、互いに間隔をあけて配置された複数の相互接続線を含む場合、偏光板400を透過した光の一部が相互接続線間の空間を通過すると、光の一部は、第２の導電層2CLによって反射されることなく、第２導電層2CLの下方に位置する第１導電層lCLの上面によって反射される。上述したように、第１導電層lCLの上面は第２の凹凸面を有しているため、光の一部が第１導電層lCLの上面で拡散反射して画像の視認性が低下するおそれがある。 [0126]しかし、図１６の例示的な実施形態による表示装置では、第２導電層2CL上に位置する第３導電層3CLにおける複数の付加的な配線ラインの間の空間が、第２導電層2CLにおける相互接続ライン上に位置するため、偏光板400を透過した光は、第３導電層3CLにおける複数の付加配線ラインの実質的に平坦な上面によって反射され、又は、第２導電層2CLにおける複数の相互接続ラインの実質的に平坦な上面によって反射され、第２導電層2CLの下方の第１導電層lCLには到達しない。したがって、拡散反射による画像の視認性低下の発生を効果的に防止又は低減することができる。 ・・・（中略）・・・ [0132]図１９は、電源ラインVDDと、電源ラインVDDと実質的に平行なデータラインDLと、データラインDLと交差する方向に延びるスキャンラインSLとを示す。このようなデータラインDLは、第１表示デバイス310などにデータ信号を伝送する。データ信号は、周辺領域PAに配置された集積回路やプリント基板から複数の配線ラインPLを介してデータラインに伝送される。データラインDLは、複数の配線ラインPLと一体的に形成されていてもよい。あるいは、データラインDLは、複数の配線ラインPLが配置された層とは異なる層に配置されていてもよいが、コンタクトホール等を介して複数の配線ラインPLと電気的に接続されていてもよい。 [0133]スキャンラインSLは、同じ行に配置された複数の表示装置に同時に走査信号を印加する。走査信号は、表示領域DAの周囲に配置された周辺領域PAに配置された駆動回路ユニットにおいて生成されてもよい。駆動回路ユニットは、例えば、シフトレジスタを含んでもよい。図１５～図１７を参照して上述した例示的な実施形態において、第２導電層2CL内の複数の相互接続線は、駆動回路ユニットに電気的に接続されてもよい。例えば、複数の相互接続線は、周辺領域PAに配置された集積回路またはプリント回路基板から駆動回路ユニットに電気信号を伝送してもよく、駆動回路ユニットは、表示領域DAに印加される電気信号を生成してもよい。） (２) 引用文献１の記載から認定できる事項 ア 図１５から読み取れる事項 引用文献１の、例示的な実施形態による表示装置の一部の概略断面図である図１５及び[0120]、[0122]の記載から、次の事項（以下「認定事項ア」という。）が見て取れる。 ＜認定事項ア＞ 「偏光板400が第３導電層3CLの上に位置し、第３導電層3CLの下に第２導電層2CLが位置し、第２導電層2CLの下に複数の配線ラインPLが位置していること。」 イ 図２から読み取れる事項 (ア) 引用文献１の、図１の表示装置のA部の模式的な概念図である図２を次に再掲する。 ［図：0001408476000014.jpg］ (２) [0064]及び[0068]の記載を参酌しつつ図２を観察すると、「周辺領域PAは、複数の配線ラインPLがある領域と、配線ラインPLがない領域（下記参考図の着色した部分）とからなること」及び「複数の配線ラインPLがある領域は、表示領域DAと配線ラインPLがない領域の間にあること」が見て取れるから、引用文献1には、次の事項が記載されていえるといえる（以下「認定事項イ」という。）。 ＜認定事項イ＞ 「周辺領域PAが、複数の配線ラインPLがある領域と、配線ラインPLがない領域とからなり、複数の配線ラインPLがある領域は、表示領域DAと配線ラインPLがない領域の間にあること。」 ＜参考図＞ ［図：0001408476000015.jpg］ ウ [0070]及び[0071]の記載から認定できる事項 [0070]の「説明の便宜上、第１薄膜トランジスタ210及び第１表示デバイス310について説明する。この説明は第２薄膜トランジスタ220及び第２表示デバイス320にも同様に適用できる。」との記載及び[0071]の「第１薄膜トランジスタ210は、第１半導体層211、第１ゲート電極213、第１ソース電極215a及び第１ドレイン電極215bを含み得る。」との記載から、次の事項（以下「認定事項ウ」という。）を認定できる。 ＜認定事項ウ＞ 表示装置は、「第１半導体層211、第１ゲート電極213、第１ソース電極215a及び第１ドレイン電極215bを含む第１薄膜トランジスタ210、及び、第２半導体層221、第２ゲート電極223、第２ソース電極225a及び第２ドレイン電極225bを含む第２薄膜トランジスタ220」を有する点。 エ [0070]及び[0075]の記載から認定できる事項 [0070]の「説明の便宜上、第１薄膜トランジスタ210及び第１表示デバイス310について説明する。この説明は第２薄膜トランジスタ220及び第２表示デバイス320にも同様に適用できる。」との記載及び[0075]の「第１表示デバイス310は、第１画素電極311と、対向電極315と、第１画素電極311と対向電極315の間に配置された中間層313とを有する有機発光素子であってもよい。」との記載から、次の事項（以下「認定事項エ」という。）を認定できる。 ＜認定事項エ＞ 表示装置は、「第１画素電極311と、対向電極315と、第１画素電極311と対向電極315の間に配置された中間層313とを有する有機発光素子である第１表示デバイス310、及び、第２画素電極321と、対向電極325と、第２画素電極321と対向電極325の間に配置された中間層323とを有する有機発光素子である第２表示デバイス320」を有する点。（認定事項エ） オ [0120]～[0124]及び図１５に記載された実施形態が有する事項 (ア) 引用実施形態と第１実施形態及び第２実施形態との相違 ａ 引用文献１には、「図１５の例示的な実施形態による表示装置は、図１４を参照して上述した表示装置とは異なり、第２導電層2CLを覆う平坦化層140上に位置する第３導電層3CLを更に含む。」（[0120]）と記載されるように、[0120]～[0124]及び図１５に示される実施形態（以下「引用実施形態」という。）は、「第３導電層3CL」を含む点においてのみ、[0114]～[0119]及び図１４に記載された実施形態（以下「第２実施形態」という。）と異なるものである。 ｂ(ａ) また、第２の実施形態に関しては、[0114]に次の記載がある。 「以上、第１薄膜トランジスタ210の第１ソース電極215a及び第１ドレイン電極215bと、第２薄膜トランジスタ220の第２ソース電極225a及び第２ドレイン電極225bとが同一層上に位置する場合について説明した。しかし、例示的な実施形態はこれに限定されない。例えば、図１４は、第１ゲート電極213又は第２ゲート電極223を覆う第１層間絶縁層131に加えて、第１薄膜トランジスタ210の第１ソース電極215a及び第１ドレイン電極215bを覆う第２層間絶縁層132が更に含まれてもよく、第２薄膜トランジスタ220の第２ソース電極225a及び第２ドレイン電極225bが第２層間絶縁層132上に位置してもよい例示的な実施形態による表示装置の一部の断面図を示す。」 (ｂ) 前記(ａ)に摘記した[0114]の記載にあるように、第２の実施形態は、「第１薄膜トランジスタ210の第１ソース電極215a及び第１ドレイン電極215bと、第２薄膜トランジスタ220の第２ソース電極225a及び第２ドレイン電極225bとが同一層上に位置する場合」である実施形態、すなわち、[0063]～[0090]及び図１～図３の実施形態（以下「第１実施形態」という。）に対して、「第１ゲート電極213又は第２ゲート電極223を覆う第１層間絶縁層131に加えて、第１薄膜トランジスタ210の第１ソース電極215a及び第１ドレイン電極215bを覆う第２層間絶縁層132が更に含まれ」、「第２薄膜トランジスタ220の第２ソース電極225a及び第２ドレイン電極225bが第２層間絶縁層132上に位置して」いるように修正したものである。 (ｃ) 前記ａも踏まえると、前記(ｂ)に示した第１実施形態と第２実施形態との相違は、引用実施形態と第１実施形態との相違点と共通する。 ｃ 以下では、引用実施形態に基づいて引用発明の認定を行うために、前記a及びｂ(ｃ)に示した、引用実施形態と第１実施形態及び第２実施形態との相違に留意しつつ、第１実施形態及び第２実施形態に関する記載も参照して、引用実施形態が有する技術事項を認定する。 (イ) 第１実施形態と共通する引用実施形態の技術事項 前記(ア)の検討結果を踏まえると、引用実施形態は、第１実施形態が有する次のａからｅに示す認定事項１ａから認定事項１ｅを備えるものと認められる。 ａ 認定事項１ａ 「複数の画素が配置された表示領域DAと、表示領域DAの周囲に配置された周辺領域PAとを含む基板を含む表示装置」である点。（[0064]） ｂ 認定事項１ｂ 「周辺領域PAが、複数の配線ラインPLがある領域と、配線ラインPLがない領域とからなり、複数の配線ラインPLがある領域は、表示領域DAと配線ラインPLがない領域の間にある」点。（認定事項イ） ｃ 認定事項１ｃ 表示装置は、「第１半導体層211、第１ゲート電極213、第１ソース電極215a及び第１ドレイン電極215bを含む第１薄膜トランジスタ210、及び、第２半導体層221、第２ゲート電極223、第２ソース電極225a及び第２ドレイン電極225bを含む第２薄膜トランジスタ220」を有する点。（認定事項ウ） ｄ 認定事項１ｄ 表示装置は、「第１画素電極311と、対向電極315と、第１画素電極311と対向電極315の間に配置された中間層313とを有する有機発光素子である第１表示デバイス310、及び、第２画素電極321と、対向電極325と、第２画素電極321と対向電極325の間に配置された中間層323とを有する有機発光素子である第２表示デバイス320」を有する点。（認定事項エ） ｅ 認定事項１ｅ 「第１及び第２の表示デバイス310及び320と、第１及び第２の薄膜トランジスタ210及び220とが、基板100の表示領域DAに配置される」点。（[0069]） (ウ) 第２実施形態と共通する引用実施形態の技術事項 前記(ア)の検討結果を踏まえると、引用実施形態は、第２実施形態が有する次の構成を備えるものと認められる（以下「認定事項２」という。）。 ＜認定事項２＞ 「第２導電層2CLは、実質的に平坦な上面を有する第２層間絶縁層132上に形成される」点。（[0115]） (３) 引用発明の認定 前記(１)において摘記して下線を引いた引用実施形態についての[0120]～[0132]の記載事項及び前記（２）において認定した事項を総合すると、引用文献１には、次の発明（以下「引用発明」という。）が記載されていると認められる。 ［引用発明］ 「複数の画素が配置された表示領域DAと、表示領域DAの周囲に配置された周辺領域PAとを含む基板を含む表示装置であって、（認定事項１ａ） 周辺領域PAが、複数の配線ラインPLがある領域と、配線ラインPLがない領域とからなり、複数の配線ラインPLがある領域は、表示領域DAと配線ラインPLがない領域の間にあり、（認定事項１ｂ） 第１半導体層211、第１ゲート電極213、第１ソース電極215a及び第１ドレイン電極215bを含む第１薄膜トランジスタ210、及び、第２半導体層221、第２ゲート電極223、第２ソース電極225a及び第２ドレイン電極225bを含む第２薄膜トランジスタ220を有し、（認定事項１ｃ） 第１画素電極311と、対向電極315と、第１画素電極311と対向電極315の間に配置された中間層313とを有する有機発光素子である第１表示デバイス310、及び、第２画素電極321と、対向電極325と、第２画素電極321と対向電極325の間に配置された中間層323とを有する中間層323とを有する有機発光素子である第２表示デバイス320とを有し、（認定事項１ｄ） 第１及び第２の表示デバイス310及び320と、第１及び第２の薄膜トランジスタ210及び220とが、基板100の表示領域DAに配置され、（認定事項１ｅ） 第２導電層2CLを覆う平坦化層140上に位置する第３導電層3CLを含み、（[0120]） 偏光板400が第３導電層3CLの上に位置し、（認定事項ア） 偏光板400を透過した光は第３導電層3CLによって反射され、（[0122]） 第３導電層3CLの下に第２導電層2CLが位置し、第２導電層2CLの下に複数の配線ラインPLが位置し、（認定事項ア） 第２導電層2CLは、実質的に平坦な上面を有する第２層間絶縁層132上に形成され、（認定事項２） 第２導電層2CLは、互いに間隔をあけて配置された複数の配線ラインを含むものである、（[0122]） 表示装置。」 ４ 対比・判断 (１) 対比 ア 対比分析 「ディスプレイ装置」の発明である本願発明と、「表示装置」の発明である引用発明は、「ディスプレイ装置」の発明である点において一致する。 以下、本願発明の発明特定事項の順に沿って、本願発明と引用発明を対比する。 (ア)ａ 引用発明における「表示領域DA」は、本願発明の「アクティブ領域」に相当する。 ｂ 引用発明の「複数の配線ラインPLがある領域」と「配線ラインPLがない領域」とからなる「周辺領域PA」は、本願発明の「第１領域と第２領域とを含む非アクティブ領域」に相当する。 ｃ 引用発明の「周辺領域PA」が「表示領域DAの周囲に配置され」たことは、本願発明の「非アクティブ領域」が「アクティブ領域を取り囲」むことに相当する。 ｄ 引用発明の「基板」が「表示領域DA」と「周辺領域PA」とを含むことは、本願発明の「ディスプレイパネル」が「アクティブ領域」及び「非アクティブ領域」を含むことに相当する。 ｅ 前記ａ～ｄの検討結果をまとめると、本願発明と引用発明は、次の点において一致する。 「アクティブ領域、及び前記アクティブ領域を取り囲み、第１領域と第２領域とを含む非アクティブ領域を含むディスプレイパネル」を含む点。 (イ)ａ 引用発明において「第１及び第２の薄膜トランジスタ210及び220」が、「基板100の表示領域DAに配置され［る］」ことは、本願発明において、「複数の薄膜トランジスタ」が「前記アクティブ領域に配置され［る］」ことに相当する。 ｂ 引用発明において「第１薄膜トランジスタ210」が「第１半導体層211、第１ゲート電極213、第１ソース電極215a及び第１ドレイン電極215bを含む」こと、また、「第２薄膜トランジスタ220」が「第２半導体層221、第２ゲート電極223、第２ソース電極225a及び第２ドレイン電極225b」を含むことは、本願発明において「複数の薄膜トランジスタ」が「半導体層および第１電極」を含むことに相当する。 ｃ 前記ａ及びｂの検討結果をまとめると、本願発明と引用発明は、次の点において一致する。 「前記アクティブ領域に配置され、半導体層および第１電極を含む複数の薄膜トランジスタ」を含む点。 (ウ)ａ 引用発明における「第１画素電極311と、対向電極315と、第１画素電極311と対向電極315の間に配置された中間層313とを有する有機発光素子である第１表示デバイス310」、及び、「第２画素電極321と、対向電極325と、第２画素電極321と対向電極325との間に配置された中間層323とを有する有機発光素子である第２表示デバイス320」は、本願発明における「アノード電極および有機発光層を含む発光素子」に相当する。 ｂ 引用発明において、「第１及び第２の表示デバイス310及び320」が「基板100の表示領域DAに配置され［る］」ことは、本願発明において、「発光素子」が「前記アクティブ領域に配置され［る］」ことに相当する。 ｃ 前記ａ及びｂの検討結果をまとめると、本願発明と引用発明は、次の点において一致する。 「前記アクティブ領域に配置され、アノード電極および有機発光層を含む発光素子」を含む点。 (エ)ａ 引用発明の「第３導電層3CL」は、「第３導電層3CLの下に」「複数の配線ラインPLが位置」するものである。ここで、引用発明においては、「周辺領域PAが、複数の配線ラインPLがある領域と、配線ラインPLがない領域とからな［る］」ものであるから、引用発明の「第３導電層3CL」は、「周辺領域PA」の「複数の配線ラインPLがある領域」に配置されている。 ｂ また、引用発明において、「偏光板400を透過した光は第３導電層3CLによって反射され」るから、引用発明の「第３導電層3CL」は光を反射するものである。 ｃ 前記ａ及びｂの検討結果をまとめると、引用発明における「第３導電層3CL」及び「周辺領域PA」のうちの「複数の配線ラインPLがある領域」は、それぞれ本願発明における「第１反射電極」及び「第２領域」に相当する。 ｄ したがって、本願発明と引用発明は、次の点において一致する。 「前記第２領域に配置される第１反射電極」を備える点。 (オ) 前記(エ)ｃの検討結果も踏まえると、引用発明の「第３導電層3CLの上に位置」する「偏光板400」は、本願発明の「前記第１反射電極上に配置される偏光フィルム」に相当する。 したがって、本願発明と引用発明は、次の点において一致する。 「前記第１反射電極上に配置される偏光フィルム」を備える点。 (カ) 引用発明は「第３導電層3CLの下に第２導電層2CLが位置し、第２導電層2CLの下に複数の配線ラインPLが位置」するものである。 また、引用発明の「第２導電層2CL」は、「互いに間隔をあけて配置された複数の配線ラインを含む」ものであり、本願発明の「第４接続配線」に相当する。 そして、引用発明の「複数の配線ラインPL」は、本願発明の「第３接続配線」に相当する。 そうすると、引用発明と本願発明は、次の点において一致する。 「前記第１反射電極の下部に配置される第３接続配線および第４接続配線」を含む点。 (キ) 引用発明において、「周辺領域PA」の「複数の配線ラインPLがある領域」は、「表示領域DAと配線ラインPLがない領域」との間にある。 そして、前記(ア)ｂの相当関係を踏まえると、引用発明と本願発明とは、次の点において一致する。 「前記第２領域は前記アクティブ領域と前記第１領域との間に形成され」る点。 (ク)ａ 引用発明の「第２導電層2CL」は、「実質的に平坦な上面を有する第２層間絶縁層132上」に形成されるものであり、この「第２層間絶縁層132」は、本願発明の「平坦化層」に相当するものである。 ｂ また、引用発明では、「第２導電層2CLの下に複数の配線ラインPLが位置」するから、「第２導電層2CL」は「複数の配線ラインPL」の上部に配置されることは明らかである。 ｃ 前記ａ、ｂ及び前記(カ)によれば、引用発明と本願発明は、次の点において一致する。 「前記第４接続配線は、平坦化層を介して前記第３接続配線上部に配置され」る点。 イ 一致点及び相違点の認定 前記アの対比分析の検討結果をまとめると、本願発明と引用発明は、次の一致点において一致し、以下の相違点において一応相違する。 (ア) 一致点 「アクティブ領域、および前記アクティブ領域を取り囲み、第１領域と第２領域とを含む非アクティブ領域を含むディスプレイパネルと、 前記アクティブ領域に配置され、半導体層および第１電極を含む複数の薄膜トランジスタと、 前記アクティブ領域に配置され、アノード電極および有機発光層を含む発光素子と、 前記第２領域に配置される第１反射電極と、 前記第１反射電極上に配置される偏光フィルムと、 前記第１反射電極の下部に配置される第３接続配線および第４接続配線と、を含み、 前記第２領域は前記アクティブ領域と前記第１領域との間に形成され、 前記第４接続配線は、平坦化層を介して前記第３接続配線上部に配置される、ディスプレイ装置。」である点。 (イ) 相違点 前記第３接続配線と前記第４接続配線の平面視における配置の関係について、 本願発明は、「前記第３接続配線と前記第４接続配線とは、平面視において互いに交差するように配置され」るものであるのに対して、 引用発明の「複数の配線ラインPL」（「第３接続配線」に相当する。）と「第２導電層2CL」（「第４接続配線」に相当する。）とが、平面視においてどのように配置されているか限定がない点。 (２) 判断 前記相違点について検討する。 ア 引用文献１の図１９は、「電源ラインVDDと、電源ラインVDDと実質的に平行なデータラインDLと、データラインDLと交差する方向に延びるスキャンラインSLとを示す」ものであり（[0132]）、第１薄膜トランジスタ210及び第１表示デバイス310からなる一つの画素の周辺の回路図を示すものである。この図１９に関して、第１薄膜トランジスタ210や第１表示デバイス310に対して、「第１表示デバイス310などにデータ信号を伝送する」「データラインDL」と「データラインDLと交差する方向に延びるスキャンラインSL」があり、「データ信号」は、「複数の配線ラインPLを介してデータラインに伝送され」、「データラインDLは、複数の配線ラインPLと一体的に形成されていてもよい」ことが記載されている（[0132]）。 イ また、「スキャンラインSLは、同じ行に配置された複数の表示装置に同時に走査信号を印加」し、「走査信号」は、「表示領域DAの周囲に配置された周辺領域PAに配置された駆動回路ユニットにおいて生成されてもよ」く、「図１５～図１７を参照して上述した例示的な実施形態において、第２導電層2CL内の複数の相互接続線は、駆動回路ユニットに電気的に接続されてもよい」ことが記載されている（[0133]）。 ウ これらの記載から、「データ信号を伝送する」「データラインDL」と、「走査信号」を印加する「スキャンラインSL」が、「交差する方向に延びる」ことと同様に、「データ信号」が伝送される「複数の配線ラインPL」と、「走査信号」が伝送される「第２導電層2CL内の複数の相互接続線」の関係については、「交差する方向に延びる」ものであると理解するのが自然である。 したがって、前記相違点は、引用文献１に明示の記載がなくとも、記載されているに等しい事項であり、少なくとも、引用文献１の記載から自明の事項にすぎず、実質的な相違点ではない。 エ 以上のとおりであるから、本願発明は、引用発明であり、少なくとも、引用発明に基づいて当業者が容易に発明をすることができたものである。 (３) 請求人の主張について ア 審判請求書における請求人の主張について (ア) 審判請求書における請求人の主張の概要 請求人は、令和４年１０月３日に提出された審判請求書の「３．（２）意見の内容」において概略次のように主張している。 本件補正後の請求項１は、「アクティブ領域、および前記アクティブ領域を取り囲み、ディスプレイパネルの角部における第１領域と前記アクティブ領域および前記ディスプレイパネルの前記角部における前記第１領域の間の第２領域とを含む非アクティブ領域を含む」という特徴と、「前記第１領域における周辺電極と、前記非アクティブ領域において前記第３接続配線および前記第４接続配線上の第２反射電極と」を含むという特徴とを有する一方、引用文献１は第２反射電極がディスプレイパネルの非アクティブ領域の下部に配置され、第１反射電極および接続配線が表示パネルの非アクティブ領域の角部に配置されるという構成を開示および示唆しない。 (イ) 審判請求書における請求人の主張に対する合議体の判断 請求人の主張は、前記第２において却下した本件補正後の請求項１に係る発明に関するものであって、本願発明の有する構成に基づくものではない。 したがって、請求人の前記主張を採用することはできない。 イ 意見書における請求人の主張について (ア) 意見書における請求人の主張の概要 請求人は、令和４年２月１７日に提出された意見書において、概略次のように主張している。 理由２（新規性欠如）および理由３（進歩性欠如）に関して。 本願発明は、「前記第４接続配線は、平坦化層を介して前記第３接続配線上部に配置され、前記第３接続配線と前記第４接続配線とは、平面視において互いに交差するように配置される」という構成を有する一方、引用文献１は、「前記第４接続配線は、平坦化層を介して前記第３接続配線上部に配置され、前記第３接続配線と前記第４接続配線とは、平面視において互いに交差するように配置される」という構成を開示及び示唆していない。 (イ) 意見書における請求人の主張に対する合議体の判断 本願発明の「前記第４接続配線は、平坦化層を介して前記第３接続配線上部に配置され」との点については、前記(１)ア(ク)で示したとおり、引用発明も有する構成である。 また、本願発明の「前記第３接続配線と前記第４接続配線とは、平面視において互いに交差するように配置される」との点については、前記(２)で示したとおり、引用発明も有する構成であり、また、引用発明に基づいて、当業者が容易に発明をすることができたものである。 第４ むすび 以上検討のとおりであるから、本願発明は、特許法２９条１項３号に該当し、特許を受けることができない。 また、本願発明は、特許法２９条２項の規定により特許を受けることができない。 したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。