2021-016852

特願２０１９－２３３３３７「半導体装置、及び、電子機器」拒絶査定不服審判事件〔令和 ２年 ４月 ９日出願公開、特開２０２０－ ５７８１２〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願（特願２０１９－２３３３３７号）は、平成２２年１月２２日に出願された特願２０１０－０１２５８６号（優先権主張 平成２１年３月１９日）の一部を平成２６年１２月２４日に新たな特許出願（特願２０１４－２６０２６８号）とし、更にその一部を平成２７年５月１８日に新たな特許出願（特願２０１５－１０１１０３号）とし、更にその一部を平成２８年５月２０日に新たな特許出願（特願２０１６－１０１５１７号）とし、更にその一部を平成２９年８月２４日に新たな特許出願（特願２０１７－１６１４１２号）とし、さらに、その一部を令和元年１２月２４日に新たな特許出願としたものであって、その手続の経緯は、概略、以下のとおりである。 令和２年１月２２日 手続補正書、上申書 令和３年１月２０日付け 拒絶理由通知 令和３年３月２９日 意見書、手続補正書 令和３年８月３１日付け 拒絶査定（以下「原査定」という。） 令和３年１２月７日 本件審判請求 第２ 原査定の理由 原査定の理由である、令和３年１月２０日付け拒絶理由通知の理由３は、請求項１に係る発明を特定する事項である「前記遮光膜は、前記画素領域に配置された前記増幅トランジスタ、及び前記選択トランジスタのうち少なくとも一つと、前記第１の多層配線層の最も前記第２の半導体基板側の第１の配線と前記第２の多層配線層の最も前記第１の半導体基板側の第１の配線とが直接接合された領域の少なくとも一部に対して、前記第１の半導体基板の光入射面と垂直な方向において重なる位置に形成され」るとの構成は、発明の詳細な説明に記載されておらず、また、請求項２～１８にも同様の点が指摘されるから、特許請求の範囲の請求項１～１８に記載された発明は、発明の詳細な説明に記載したものでなく、特許法第３６条第６項第１号に規定する要件を満たしていないというものである。 第３ 本願発明 本願の請求項１～１８に係る発明は、令和３年３月２９日に提出された手続補正書に記載された特許請求の範囲の請求項１～１８に記載された事項により特定されるところ、その請求項１に係る発明（以下、「本願発明」という。）は以下のとおりのものである。 「【請求項１】 光電変換部、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタからなる画素領域を有する第１の半導体基板と、 信号処理を行うロジック回路を有する第２の半導体基板と、 前記第１の半導体基板の光入射面とは反対側に形成された第１の多層配線層と、 前記第１の半導体基板の光入射面側の上部に形成された遮光膜と、 前記第２の半導体基板の光入射面側に形成された第２の多層配線層と、を有し、 前記第１の半導体基板と前記第２の半導体基板とは、前記第１の多層配線層と前記第２の多層配線層とが向かい合うように積層され、 前記第１の多層配線層の最も前記第２の半導体基板側の第１の配線と、前記第２の多層配線層の最も第１の半導体基板側の第１の配線とが直接接合され、 前記転送トランジスタ、及び、前記リセットトランジスタの少なくとも１つは、前記第１の多層配線層の最も前記第２の半導体基板側の第１の配線と前記第２の多層配線層の最も前記第１の半導体基板側の第１の配線とが直接接合された領域の少なくとも一部に対して、前記第１の半導体基板の光入射面と垂直な方向において重なる位置に形成され、 前記遮光膜は、前記画素領域に配置された前記増幅トランジスタ、及び前記選択トランジスタのうち少なくとも一つと、前記第１の多層配線層の最も前記第２の半導体基板側の第１の配線と前記第２の多層配線層の最も前記第１の半導体基板側の第１の配線とが直接接合された領域の少なくとも一部に対して、前記第１の半導体基板の光入射面と垂直な方向において重なる位置に形成され、 前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、及び前記選択トランジスタの少なくとも１つは、前記第１の多層配線層の最も前記第２の半導体基板側の第１の配線と前記第２の多層配線層の最も第１の半導体基板側の第１の配線とを介して、前記ロジック回路と電気的に接続される 半導体装置。」 第４ 発明の詳細な説明の記載、及び図面 本願の発明の詳細な説明には、図面とともに次の記載がある。（下線は令和２年１月２２日に提出された手続補正書による補正を示すために当審が付加した。） 「【発明の詳細な説明】 【技術分野】 【０００１】 本発明は、半導体装置、及び、電子機器に関する。 【背景技術】 【０００２】 固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これら固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＭＯＳ型イメージセンサが多く用いられている。 【０００３】 ＭＯＳ型の固体撮像装置は、単位画素が光電変換部となるフォトダイオードと複数の画素トランジスタで形成され、この複数の単位画素が２次元アレイ状に配列された画素アレイ（画素領域）と、周辺回路領域を有して構成される。複数の画素トランジスタは、ＭＯＳトランジスタで形成され、転送トランジスタ、リセットトランジスタ、増幅とトランジスタの３トランジスタ、あるいは選択トランジスタを加えた４トランジスタで構成される。 【０００４】 従来、このようなＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域が形成された半導体チップと、信号処理を行うロジック回路が形成された半導体チップを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、各画素セル毎にマイクロパッド有する裏面照射型のイメージセンサチップと、信号処理回路が形成されマイクロパッドを有する信号処理チップとを、マイクロバンプによって接続した半導体モジュールが開示されている。特許文献２では、インターポーザ（中間基板）上に、撮像画素部が設けられた裏面照射型のＭＯＳ固体撮像素子であるセンサチップと、信号処理を行う周辺回路が設けられた信号処理チップを実装したデバイスが開示されている。特許文献３では、イメージセンサチップと、薄型回路基板と、信号処理を行うロジック回路チップとを備えた構成である。そして、この薄膜回路基板とロジック回路チップが電気的に接続され、薄膜回路基板がイメージセンサチップの裏面からスルホールビアを介して電気的に接続された構成が開示されている。 【０００５】 また、特許文献４では、透明基板に支持された固体撮像素子に貫通電極を設け、この貫通電極を介して固体撮像素子をフレキシブル回路基板に電気的に接続した固体撮像装置が開示されている。さらに、特許文献５では、裏面照射型の固体撮像装置において、支持基板を貫通する電極を設けた構成が開示されている。 【０００６】 特許文献１～３に示すように、イメージセンサチップとロジック回路などの異種回路チップを混載する技術は、種々提案されている。従来技では、いずれも機能チップがほぼ完成した状態のものを用い、貫通接続孔を形成して、チップ間の相互接続を可能に状態で１つのチップ上に形成されることが特徴となっている。 【先行技術文献】 【特許文献】 【０００７】 【特許文献１】特開２００６－４９３６１号公報 【特許文献２】特開２００７－１３０８９号公報 【特許文献３】特開２００８－１３０６０３号公報 【特許文献４】特許第４０００５０７号公報 【特許文献５】特開２００３－３１７８５号公報 【発明の概要】 【発明が解決しようとする課題】 【０００８】 上述した従来の固体撮像装置にも見られるように、基板を貫通する接続導体によって異種チップ間を接続して半導体デバイスを構成することは、アイデアとして知られていた。しかし、深い基板に絶縁を確保しながら接続孔を開けねばならず、接続孔の加工と、接続導体の埋め込みに必要な製造プロセスのコスト経済性から実用化は困難とされていた。 【０００９】 一方、例えば１μｍ程度の小さなコンタク穴を形成するためには、上部チップを極限まで薄膜化する必要がある。この場合、薄膜化する前に上部チップを支持基板に貼り付ける等の複雑な工程とコスト増を招いてしまう。しかも、高アスペクト比の接続孔に接続導体で埋めるためには、接続導体としてタングステン（Ｗ）等の被覆性の良いＣＶＤ膜を使うことが必然的に求められ、接続導体材料が制約される。 【００１０】 量産で簡便に適用できる経済性を有する為には、この接続孔のアスペクト比を劇的に下げて、形成し易くすると共に、特別な接続孔加工を用いずに従来のウェハ製造プロセス内で加工できる技術を選択できることが望ましい。 【００１１】 また、固体撮像装置などでは、画像領域と、信号処理を行うロジック回路とを、それぞれの性能を十分発揮できるように形成し、高性能化が図られることが望まれている。 固体撮像装置に限らず、他の半導体集積回路を有する半導体装置においても、それぞれの半導体集積回路の性能を十分に発揮できるように形成し、高性能化が図れることが望まれる。 【００１２】 本発明は、上述の点に鑑み、それぞれの性能を十分に発揮して高性能化を図り、且つ量産性、コスト低減を図った、半導体装置、及び、電子機器を提供するものである。 【課題を解決するための手段】 【００１３】 本発明の半導体装置は、光電変換部、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタとを有する第１の半導体基板と、信号処理を行うロジック回路を有する第２の半導体基板と、第１の半導体基板の光入射面とは反対側に形成された第１の多層配線層と、第２の半導体基板の光入射面側に形成された第２の多層配線層とを有する。第１の半導体基板と第２の半導体基板とは、第１の多層配線層と第２の多層配線層とが向かい合うように積層され、第１の多層配線層の最も第２の半導体基板側の第１の配線と、第２の多層配線層の最も第１の半導体基板側の第１の配線とが直接接合される。転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタの少なくとも１つは、第１の多層配線層の最も第２の半導体基板側の第１の配線と第２の多層配線層の最も第１の半導体基板側の第１の配線とが直接接合された領域の少なくとも一部に対して、第１の半導体基板の光入射面と垂直な方向において重なる位置に形成される。そして、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタの少なくとも１つは、第１の多層配線層の最も第２の半導体基板側の第１の配線と第２の多層配線層の最も第１の半導体基板側の第１の配線とを介して、ロジック回路と電気的に接続される。 また、本発明の電子機器は、半導体装置と、半導体装置の光電変換部に入射光を導く光学系と、半導体装置の出力信号を処理する信号処理回路とを有する。 【発明の効果】 【００１４】 本発明によれば、各チップ部にそれぞれの性能を十分発揮する画素アレイ及びロジック回路が形成されるので、高性能の半導体装置、すなわち裏面照射型の半導体装置、及び、電子機器を提供することができる。 ・・・（中略）・・・ 【発明を実施するための形態】 【００１６】 以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。 １．ＭＯＳ固体撮像装置の概略構成例 ２．第１実施の形態（固体撮像装置の構成例とその製造方法例） ３．第２実施の形態（固体撮像装置の構成例） ４．第３実施の形態（固体撮像装置の構成例） ５．第４実施の形態（固体撮像装置の構成例とその製造方法例） ６．第５実施の形態（半導体装置の構成例とその製造方法例） ７．第６実施の形態（電子機器の構成例） 【００１７】 ＜１．ＭＯＳ固体撮像装置の概略構成例＞ 図１に、本発明の半導体装置に適用されるＭＯＳ固体撮像装置の概略構成を示す。このＭＯＳ固体撮像装置は、各実施の形態の固体撮像装置に適用される。本例の固体撮像装置１は、図１に示すように、半導体基板１１例えばシリコン基板に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）３と、周辺回路部とを有して構成される。画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素２は、１つの単位画素として構成することができる。また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。 ・・・（中略）・・・ 【００２４】 図２に、本発明に係るＭＯＳ固体撮像装置の基本的な概略構成を示す。従来のＭＯＳ固体撮像装置１５１は、図２Ａに示すように、１つの半導体チップ１５２内に、画素領域１５３と、制御回路１５４と、信号処理するためのロジク回路１５５とを搭載して構成される。通常、画素領域１５３と制御回路１５４でイメージセンサ１５６が構成される。これに対して、本発明の一実施の形態におけるＭＯＳ固体撮像装置２１は、図２Ｂに示すように、第１の半導体チップ部２２に画素領域２３と制御回路２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ２２及び２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ固体撮像装置２１が構成される。本発明の他の実施の形態におけるＭＯＳ固体撮像装置２７は、図２Ｃに示すように、第１の半導体チップ部２２に画素領域２３を搭載し、第２の半導体チップ部２６にと制御回路２４、信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ２２及び２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ固体撮像装置２７が構成される。 【００２５】 上述の実施の形態に係るＭＯＳ固体撮像装置は、後述するように、その製造方法と、この製造方法に基いて得られた構成に特徴を有している。 【００２６】 ＜２．第１実施の形態＞ ［固体撮像装置の構成例とその製造方法例］ 図３、図４～図１３を用いて、本発明の第１実施の形態に係る半導体装置、すなわちＭＯＳ固体撮像装置をその製造方法と共に説明する。 【００２７】 第１実施の形態においては、先ず、図４に示すように、第１の半導体ウェハ（以下、半導体基板という）３１の各チップ部となる領域に、半製品状態のイメージセンサ、すなわち画素アレイ（以下、画素領域という）２３と制御回路２４を形成する。すなわち、半導体基板（例えばシリコン基板）３１の各チップ部となる領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）を形成し、その半導体ウェル領域３２に各画素トランジスタのソース／ドレイン領域３３を形成する。半導体ウェル領域３２は、第１導電型、例えばｐ型の不純物を導入して形成し、ソース／ドレイン領域３３は、第２導電型、例えばｎ型の不純物を導入して形成する。フォトダイオード（ＰＤ）及び各画素トランジスタのソース／ドレイン領域３３は、基板表面からのイオン注入で形成する。 【００２８】 フォトダイオード（ＰＤ）は、ｎ型半導体領域３４と基板表面側のｐ型半導体領域３５を有して形成される。画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極３６を形成し、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、Ｔｒ２を形成する。図４では、複数の画素トランジスタを、２つの画素トランジスタＴｒ１、Ｔｒ２で代表して示す。フォトダイオード（ＰＤ）に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。各単位画素３０が素子分離領域３８で分離される。素子分離領域３８は、半導体基板３１を酸化処理してシリコン酸化膜を形成するいわゆるＬＯＣＯＳや、半導体基板３１内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層で形成される。 【００２９】 一方、制御回路２４側では、半導体基板３１に制御回路を構成するＭＯＳトランジスタを形成する。図３では、ＭＯＳトランジスタＴｒ３、Ｔｒ４で代表して、制御回路２３を構成するＭＯＳトランジスタを示す。各ＭＯＳトランジスタＴｒ３、Ｔｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜を介して形成したゲート電極３６とのより形成される。 【００３０】 次いで、半導体基板３１の表面上に、１層目の層間絶縁膜３９を形成し、その後、層間絶縁膜３９に接続孔を形成し、所要のトランジスタに接続する接続導体４４を形成する。高さの異なる接続導体４４の形成に際しては、トランジスタ上面を含む全面に第１絶縁薄膜４３ａ、例えばシリコン酸化膜と、ゲート電極３６やソース／ドレイン領域３３に接続するコンタクト開口（後に接続導体４４で埋める）をするためのエッチングにおけるエッチングストッパとなる第２絶縁薄膜４３ｂ、例えばシリコン窒化膜を積層する。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜３９を形成する。そして、１層目の層間絶縁膜３９に深さの異なる接続孔をエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔を形成する。そして、各接続孔に接続導体４４を埋め込む。前記のコンタクト開口におけるエッチングストッパが不要な場合には、第２絶縁薄膜４３ｂを形成しないことも可能である。 【００３１】 次いで、各接続導体４４に接続するように、層間絶縁膜３９を介して複数層、本例では３層のメタル配線４０を形成して多層配線層４１を形成する。メタル配線４０は、銅（Ｃｕ）配線で形成する。通常、各銅配線は、Ｃｕ拡散を防止するバリアメタル膜で覆われる。このため、多層配線層４１上に銅配線４０のキャップ膜、いわゆる保護膜４２を形成する。これまでの工程で、半製品状態の画素領域２３及び制御回路２４を有する第１の半導体基板３１を形成する。 【００３２】 一方、図５に示すように、第２の半導体基板（半導体ウェハ）４５の各チップ部となる領域に、半製品状態の信号処理するための信号処理回路を含むロジック回路２５を形成する。すなわち、半導体基板（例えばシリコン基板）４５の表面側のｐ型の半導体ウェル領域４６に、素子分離領域５０で分離されるようにロジック回路を構成する複数のＭＯＳトランジスタを形成する。ここでは、複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ６，Ｔｒ７、Ｔｒ８で代表する。各ＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、それぞれ１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８を有して形成される。ロジック回路２５では、ＣＭＯＳトランジスタで構成することができる。 【００３３】 次いで、半導体基板４５の表面上に、１層目の層間絶縁膜４９を形成し、その後、層間絶縁膜４９に接続孔を形成し、所要のトランジスタに接続する接続導体５４を形成する。高さの異なる接続導体５４の形成に際しては、前述と同様に、トランジスタ上面を含む全面に第１絶縁薄膜膜４３ａ、例えばシリコン酸化膜と、エッチングストッパとなる第２絶縁薄膜膜４３ｂ、例えばシリコン窒化膜を積層する。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜４９を形成する。そして、１層目の層間絶縁膜３９に深さの異なる接続孔をエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔を形成する。そして、各接続孔に接続導体４４を埋め込む。 一方、各チップ部となる領域の所要の位置において、第１層の層間絶縁膜４９の表面から半導体基板４５内の所望の深さ位置にわたって接続孔を形成し、この接続孔内に取り出し電極用の接続導体５１を埋め込む。この接続導体５１としては、例えば銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコンなどで形成することができる。接続導体５１を埋め込む前に、接続孔の内壁面に接続導体５１と半導体基板４５とを絶縁するための絶縁膜５２を形成して置く。 【００３４】 次いで、各接続導体５４及び電極取り出し用の接続導体５１に接続するように、層間絶縁膜４９を介して複数層、本例では３層のメタル配線５３を形成して多層配線層５５を形成する。メタル配線５３は、銅（Ｃｕ）配線で形成する。上述と同様に、多層配線層４９上に銅配線５３のキャップ膜、いわゆる保護膜５６を形成する。これまでの工程で、半製品状態のロジック回路２５を有する第２の半導体基板４５を形成する。 【００３５】 次に、図６に示すように、第１の半導体基板３１と第２の半導体基板４５とを、互いの多層配線層４１及び５５が向き合うように、貼り合わせる。貼り合わせは、例えばプラズマ接合と、接着剤による接合がある。プラズマ接合の場合は、図７に示すように、第１の半導体ウェハ３１と第２の半導体ウェハ４５の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいはＳｉＣ膜などの膜５７を形成する。この膜５７が形成された接合面をプラズマ処理して重ね合わせ、その後アニール処理して両者を接合する。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。接着剤接合の場合は、図８に示すように、第１及び第２の半導体ウェハ３１及び４５の接合面の一方に接着剤層５８を形成し、この接着剤層５８を介して重ね合わせて両者を接合する。本例では、プラズマ接合で貼り合わせる。 【００３６】 次に、図９に示すように、第１の半導体基板３１の裏面３１ｂ側から研削、研磨して第１の半導体基板３１を薄膜化する。この薄膜化は、フォトダイオード（ＰＤ）が臨むように行われる。薄膜化したのち、フォトダイオード（ＰＤ）の裏面に暗電流抑制のためのｐ型半導体層を形成する。半導体基板３１の厚さは例えば６００μｍ程度あるが、例えば１μｍ～１０μｍ、好ましくは１μｍ～５μｍ程度となるように、薄膜化する。従来、このような薄膜化は、別途用意した支持基板を貼り合わせて行われていた。しかし、本実施の形態では、ロジック回路２５が形成された第２の半導体基板４５を支持基板に兼用して第１の半導体基板３１の薄膜化が行われる。薄膜化の後、基板裏面上に例えばシリコン酸化膜などによる層間絶縁膜５９を形成する。この第１の半導体基板３１の裏面３１ｂが裏面照射型の固体撮像装置として構成されたときの、光入射面となる。 【００３７】 次に、図１０に示すように、薄膜化した第１の半導体基板３１に対し、各チップ部となる領域の所要の位置に、裏面３１ｂ側から第１の半導体基板３１を貫通して第２の半導体基板４５の最上層の配線５３に達する貫通接続孔６１を形成する。同時に、第１の半導体基板３１に、この貫通接続孔６１に近接して裏面３１ｂ側から第１の半導体基板３１側の１層目の配線４０に達する接続孔６２を形成する。貫通接続孔６１や接続孔６２のコンタクト径は１～５μｍのサイズで形成できる。貫通接続孔６１及び接続孔６２は、第１の半導体基板３１を薄膜化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。貫通接続孔６１や接続孔６２コンタクト深さは、例えば５μｍ～１５μｍ程度の深さとすることができる。次いで、貫通接続孔６１及び接続孔６２の内壁面に、半導体基板３１と電気的に絶縁するための絶縁膜６３を形成する。 【００３８】 この時点では未だ画素アレイの製造プロセスとしてオンチップカラーフィルタ、オンチップマイクロレンズの加工工程を経ておらず、未完成である。それと共に、接続孔６１、６２は、従来のウェハプロセスの延長で加工、形成することが可能である。一方、ロジク回路においても、回路技術として最適な最上層の配線５３までの工程であって未完成である。このことは製造コストの抑制を可能にする。 【００３９】 次に、図１１に示すように、貫通接続孔６１及び接続孔６２内に貫通接続導体６４及び接続導体６５を埋め込む。これら貫通接続導体６４及び接続導体６５は、例えば銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いることができる。その後、第１の半導体基板３１の裏面全面に絶縁保護膜６６を形成する。絶縁保護膜６６としては、例えばＳｉＣＮ膜、プラズマ・シリコン窒化膜、ＳｉＣ膜などを用いることができる。 【００４０】 次に、図１２に示すように、遮光すべき領域上に遮光膜６７を形成する。図では模式的に制御回路２４上に形成しているが、その他画素トランジスタ上にも形成する。遮光膜６７としては、例えばタングステンなどの金属膜を用いることができる。この遮光膜６７を接地電位とされた半導体ウェル領域３２に電気的に接続させ、遮光膜６７が電気的にフローティング状態になるのを避けることができる。また、半導体ウェル領域３２に電気的に接続された遮光膜６７に接地電位を与えることにより、半導体ウェル領域３２が電気的にフローティング状態になるのを避けることができる。この遮光膜６７を被覆するように、全面にパシベーション膜６８を形成する。パシベーション膜６８としては、例えばプラズマ・シリコン窒化膜、ＣＶＤ－ＳｉＶ膜などを用いる。次いで、パシベーション膜６８及び絶縁保護膜６６の貫通接続導体６４及び接続導体６５に対応する部分に接続孔６９を形成した後、バリアメタル膜７１を介してアルミニウム膜による接続用配線７２を形成する。バリアメタル膜７１は、例えばＴｉ(下)／ＴｉＮ(上)の積層膜で形成される。接続用配線７２は、接続孔７１を通じて貫通接続導体６４と接続導体６５に接続される。この接続用配線７２は、画素領域２３及び制御回路２４と、ロジック回路２５との接続に用いられると共に、上面からの取り出し電極、いわゆる電極パッドの役割を担う。以後、接続用配線７２を電極パッドという。 【００４１】 従って、第１の半導体基板３１に形成された画素領域２３及び制御回路２４からなるイメージセンサと、第２の半導体基板４５に形成されたロジック回路２５とは、接続導体６５、電極パッド７２、貫通接続導体６４を通じて電気的に接続される。その後、平坦化膜７３を形成する。 【００４２】 次に、図１３に示すように、平坦化膜７３上に各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を形成し、その上にオンチップマイクロレンズ７５を形成する。各オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５は、画素アレイの各単位画素に対応して形成される。なお、図１２では、本実施の形態の理解を容易にするために、オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５を除く基板断面構造を拡大して示している。このため、単位画素のピッチ寸法に対してオンチップカラーフィルタ７４及びオンチップマイクロレンズ７５のピッチ寸法を縮小して表示している。 【００４３】 次いで、図１３では図示していないが、レンズ材料膜７５ａ及び平坦化膜７３を選択的にエッチング除去して、電極パッド７２を露出させる。一方、第２の半導体基板４５側では、表面を研削、研磨して取り出し電極となる接続導体５１の面を露出させる。第２の半導体基板４５の接続導体５１が露出面にパシベーション膜７６を形成した後、接続導体５１に対応する開口７７を形成し、開口７７を通じて接続導体５１に電気的に接続した球状をなす電極バンプ７８を形成する（図３参照）。第１の半導体基板３１においては、画素領域２３、制御回路２４が完成品状態となる。第２の半導体基板４５においては、ロジック回路２５が完成品状態になる。 【００４４】 次いで、各チップに分割して、図３に示す目的の裏面照射型の固体撮像装置７９を得る。 【００４５】 第１実施の形態の固体撮像装置７９では、電極パッド７２を用いるときは、電極パッド７２に対してワイヤボンディングにて外部配線と接続することができ、電極バンプ７８を用いるときは、フェースダウンボンディングにて外部配線と接続することができる。ユーザの希望により、電極パッド７２、電極バンプ７８を選択することができる。 【００４６】 第１実施の形態において、半導体ウェハでの固体撮像装置に対する検査は、電極パッド７２を用いて行われる。また、検査は、ウェハ状態での検査と、チップに切断して最終モジュール状態での検査の２回である。 【００４７】 第１実施の形態に係る固体撮像装置７９及びその製造方法によれば、第１の半導体基板３１からのチップ部に画素領域２３及び制御回路２４を形成し、第２の半導体基板４５からのチップ部に信号処理するロジック回路２５を形成している。このように画素アレイの機能とロジック機能を異なるチップ部に形成した構成であるので、画素アレイ、ロジック回路のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素アレイ、ロジック回路それぞれの性能を十分に発揮させることができ、高性能の固体撮像装置を提供することができる。 【００４８】 図２Ｃの構成を採用すれば、半導体チップ部２２側には光を受ける画素領域２３を形成するだけで良く、その制御回路２４及びロジック回路２５は分離して半導体チップ部２６に形成することができる。これによって、それぞれの機能チップに最適なプロセス技術を独立して選択できると共に、製品モジュールの面積も削減することができる。 【００４９】 従来のウェハプロセス技術で画素アレイとロジック回路との混載を可能にするので、製造も容易である。 【００５０】 画素領域２３及び制御回路２４を有する第１の半導体基板３１と、ロジック回路２５を有する第２の半導体基板４５を共に半製品状態で貼り合わせ、第１の半導体基板３１を薄膜化している。つまり、第２の半導体基板４５を、第１の半導体基板３１の薄膜化の際の支持基板として用いている。これによって、部材の節約、製造工程の節減を図ることができる。さらに、薄膜化に貫通接続孔の形成を行うので、孔のアスペクト比が小さくなり、高精度の接続孔の形成が可能になる。また、貫通接続導体６１、接続導体６２は、低アスプクト比の貫通接続孔及び接続孔に埋め込むので、被覆性の良いタングステン（Ｗ）などの金属材料は勿論のこと、被覆性の悪い例えば銅（Ｃｕ）などの金属材料を用いることができる。つまり、接続導体材料の制約を受けることがない。これにより、画素領域及び制御回路と、ロジック回路の電気的接続を高精度で行うことができる。従って、量産性を図り、製造コストを抑え、且つ高性能の固体撮像装置を製造することができる。 ・・・（中略）・・・ 【００５９】 ＜５．第４実施の形態＞ ［固体撮像装置の構成例とその製造方法例］ 図１６、図１７～図２１を用いて、本発明の第４実施の形態に係る半導体装置、すなわちＭＯＳ固体撮像装置をその製造方法と共に説明する。 【００６０】 第４実施の形態においては、先ず、図１７に示すように、第１の半導体基板３１の各チップ部となる領域に、半製品状態のイメージセンサ、すなわち画素領域２３と制御回路２４を形成する。この形成工程は、前述の第１実施の形態における図４と同様であるので、図４と対応する部分に同一符号を付して重複説明を省略する。但し、本実施の形態では、第１の半導体基板３１上に多層配線層４１を形成するが、最上層の配線４０を形成した時点で終了する。すなわち、最上層の配線４０が露出した状態とし、その上には図４で示す保護膜４２を形成しない。 【００６１】 一方、図１８に示すように、第２の半導体基板４５の各チップ部となる領域に、半製品状態の信号処理するためのロジック回路２５を形成する。この形成工程は、前述の第１実施の形態における図５と同様であるので、図５と対応する部分に同一符号を付して重複説明を省略する。但し、本実施の形態では、第２の半導体基板４５上に多層配線層５５を形成するが、最上層の配線５３を形成した時点で終了する。すなわち、最上層の配線５３が露出した状態とし、その上には図４で示す保護膜５６を形成しない。 【００６２】 次に、図１９に示すように、第１の半導体基板３１と第２の半導体基板４５とを、互いの多層配線層４１及び５５が向き合うように、互いの配線４０及び５３同士、互いの層間絶縁膜３９及び４９同士が接合するように貼り合わせる。この貼り合わせ工程では、配線４０、５３を銅（Ｃｕ）配線とし、層間絶縁膜３９、４９をシリコン酸化膜とする。そして、互いのＣｕ配線４０及び５３が直接接触するように、両半導体基板３１及び４５を重ね合わせ、所要の加重をかけながら加熱し、両Ｃｕ配線４０及び５３を直接接合する。同時に層間絶縁膜３９及び４９同士も接合される。このときの加熱温度はＣｕ配線が損なわれない温度、例えば３００℃程度とする。 【００６３】 次に、図２０に示すように、第１の半導体基板３１の裏面３１b側から研削、研磨して第１の半導体基板３１を薄膜化する。この薄膜化は、フォトダイオード（ＰＤ）が臨むように行われる。薄膜化後、基板裏面上に例えばシリコン酸化膜などによる層間絶縁膜５９を形成する。次いで、薄膜化した第１の半導体基板３１に対して、各チップ部となる領域の所要の位置に、裏面３１ｂ側から１層目の配線４０に達する接続孔８８を形成し、接続孔８８の内壁面に絶縁膜６３を形成する。その後、接続孔６２、第２の半導体基板４５側の最上層の配線５３に達する貫通接続孔６１を形成する。そして、接続孔６２内及び貫通接続孔６１内に接続導体６５及び貫通接続導体６４を埋め込む。その後、第１の半導体基板３１の裏面３１ｂ側の表面全面に絶縁保護膜６６を形成する。この図２０の工程は、前述の図９～図１１の工程で説明したと同様であり、図９～図１１と対応する部分には同一符号を付して重複説明を省略する。 【００６４】 次に、図２１に示すように、第１の半導体基板３１側では、接続導体６２及び貫通接続導体６１に接続する電極パッド７２、遮光膜６７を形成し、さらに、平坦化膜７３、オンチップカラーフィルタ７４及びオンチップマイクロレンズ７４を形成する。一方、第２の半導体基板側では、基板裏面を研削、研磨して接続導体５１を露出させ、パシベーション膜７６を形成した後、接続導体５１に電極バンプ７８を形成する（図１６参照）。図２１の工程は、前述の図１３の工程で説明したと同様であり、図１３と対応する部分には同一符号を付して重複説明を省略する。 【００６５】 次いで、各チップに分割して、図１６に示す目的の裏面照射型の固体撮像装置９１を得る。なお、本実施の形態では、図２Ｂの構成としたが、図２Ｃの構成とすることもできる。 【００６６】 第４実施の形態に係る固体撮像装置９１及びその製造方法によれば、第１及び第２の半導体基板３１及び４５の貼合わせ工程で、同時に配線４０及び５３が直接接合され、画素領域２３及び制御回路２４と、ロジック回路２５との電気的な接続が完了する。これにより、更に製造工程数の削減が図られ、製造コストの更なる削減が可能に成る。その他、第１実施の形態で説明したと同様の効果を奏する。」 「【図２１】 ［図：0001389178000001.jpg］ 」 第５ 当審の判断 本願発明を特定する「前記遮光膜は、前記画素領域に配置された前記増幅トランジスタ、及び前記選択トランジスタのうち少なくとも一つと、前記第１の多層配線層の最も前記第２の半導体基板側の第１の配線と前記第２の多層配線層の最も前記第１の半導体基板側の第１の配線とが直接接合された領域の少なくとも一部に対して、前記第１の半導体基板の光入射面と垂直な方向において重なる位置に形成され」との事項（以下「本願発明特定事項」という。）が、発明の詳細な説明、又は図面に開示されているか検討する。 なお、本願発明特定事項の「前記第１の多層配線層の最も前記第２の半導体基板側の第１の配線と前記第２の多層配線層の最も前記第１の半導体基板側の第１の配線とが直接接合された領域」を、以下「直接接合領域」という。 １ 発明の詳細な説明の記載 発明の詳細な説明の段落００５９～００６６には、第４実施の形態として、「第１及び第２の半導体基板３１及び４５の貼合わせ工程で、同時に配線４０及び５３が直接接合され、画素領域２３及び制御回路２４と、ロジック回路２５との電気的な接続が完了する」（段落００６６）ことが記載されているが、第１の半導体基板の光入射面と垂直な方向において、トランジスタ及び遮光膜に対してどのような位置で、配線４０及び５３が直接接合されるのか、すなわち「直接接合領域」とトランジスタ又は遮光膜との位置関係は、発明の詳細な説明には明記されていない。 なお、第１～３実施の形態、及び第５実施の形態には、本願発明を特定する「前記第１の多層配線層の最も前記第２の半導体基板側の第１の配線と、前記第２の多層配線層の最も第１の半導体基板側の第１の配線とが直接接合され」との事項に対応する事項は開示されていない。 ２ 図面 第４実施の形態を示す図１６、１７、１９～２１において、配線４０及び５３のそれぞれの最上層が直接接合された「直接接合領域」が、第１の半導体基板の光入射面と垂直な方向において、Ｔｒ１とＴｒ２の下方、素子分離領域２８の下方、及び、Ｔｒ３とＴｒ４の下方に位置することが見てとれる。 ここで、第４実施の形態における画素領域２３と制御回路２４は、第１実施の形態と同様の形成工程により形成されるところ、第１実施の形態に関する発明の詳細な説明の段落００２７～００２９の記載によると、Ｔｒ３、Ｔｒ４は、画素領域２３とは別に形成された制御回路２４を構成するＭＯＳトランジスタであるから、本願発明の画素領域を構成する転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタに相当しない。 また、発明の詳細な説明の段落００２８には、Ｔｒ１は、画素トランジスタに含まれる転送トランジスタに相当し、Ｔｒ２は転送トランジスタ以外の画素トランジスタ（リセットトランジスタ、増幅トランジスタ、選択トランジスタ）を代表して示したものと記載されている。 しかしながら、 図１６、１７、１９～２１によると、Ｔｒ２は、一方のソース／ドレイン領域３３がフローティングディフージョン（ＦＤ）として機能するトランジスタとして示されているから、技術常識を踏まえれば、Ｔｒ２はリセットトランジスタを表すものであって、増幅トランジスタまたは選択トランジスタを表すものとはいえない。 なお、図１６及び図２１において、遮光膜６７が、第１の半導体基板の光入射面と垂直な方向において、Ｔｒ２、Ｔｒ３、Ｔｒ４の上方に位置することが見てとれる。 ３ まとめ 以上のとおり、第４実施の形態に係る発明の詳細な説明の段落００５９～００６６、及び、図１６、１７、１９～２１には、第１の半導体基板の光入射面と垂直な方向における「直接接合領域」と、転送トランジスタ（Ｔｒ１）及びリセットトランジスタ（Ｔｒ２）との位置関係は開示されているが、増幅トランジスタ、又は選択トランジスタとの位置関係が開示されているとはいえない。 したがって、本願発明特定事項は、発明の詳細な説明及び図面に開示されておらず、また、示唆もされていないから、本願発明特定事項により特定される本願発明は、発明の詳細な説明に記載された発明とはいえない。 よって、原査定の理由に誤りはない。 第６ 請求人の主張について 請求人は審判請求書７ページ２～２３行で次の主張をした。 「本願の明細書に添付した図面の図１６～２１（特に、図１６及び図２１）に記載されているように、本願発明に係わる半導体装置において、第１の半導体基板（第１の半導体基板３１）には、トランジスタとしてＴｒ１、Ｔｒ２、Ｔｒ３、及び、Ｔｒ４の４個が形成されています。 また、本願発明の明細書の［００１７］には、「・・・複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。・・・」と記載されています。この記載から、明細書に記載の「転送トランジスタ」、「リセットトランジスタ」、「増幅トランジスタ」、及び、「選択トランジスタ」の４つのトランジスタＴｒとして、図１６及び図２１に示す第１の半導体基板（半導体基板３１）にＴｒ１、Ｔｒ２、Ｔｒ３、及び、Ｔｒ４が形成されていることがわかります。 そして、［００２８］には、「ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、Ｔｒ２を形成する。」、「画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。」と記載されています。この記載から、図１６及び図２１に示す第１の半導体基板に形成されたＴｒ１が転送トランジスタであり、Ｔｒ２がリセットトランジスタであることがわかります。 そうすると、図１６及び図２１に示す第１の半導体基板（第１の半導体基板３１）において、４つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、及び、Ｔｒ４のうち、Ｔｒ３及びＴｒ４は、増幅トランジスタ、選択トランジスタの少なくともいずれか一方となります。」 しかしながら、上記第５の２のとおり、Ｔｒ３、Ｔｒ４は、画素領域２３とは別に形成された制御回路２４を構成するＭＯＳトランジスタであるから、本願発明の画素領域を構成する転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタのいずれにも相当しない。 したがって、「Ｔｒ３及びＴｒ４は、増幅トランジスタ、選択トランジスタの少なくともいずれか一方となります。」ということを根拠とする請求人の主張は採用できない。 第７ むすび 以上のとおり、原査定の理由に誤りはなく、本願は、特許法第３６条第６項第１号に規定する要件を満たしていないものであるから、拒絶されるべきものである。 よって、結論のとおり審決する。