2021-012178

特願２０２０－２０７０９１「半導体装置」拒絶査定不服審判事件〔令和 ３年 ３月２５日出願公開，特開２０２１－ ４８４１７〕について，次のとおり審決する。

結 論 本件審判の請求は，成り立たない。

理 由 第１ 手続の経緯 本願は，２０１６年（平成２８年）１２月 ７日（優先権主張 平成２７年１２月１８日（以下，「本願の優先日」という。））を国際出願日とする特願２０１７－５５６００２号の一部を令和 ２年１２月１４日に新たな特許出願としたものであって，その手続の経緯は以下のとおりである。 令和３年 ３月１２日付け：拒絶理由通知書 令和３年 ５月１２日 ：意見書，手続補正書の提出 令和３年 ６月１０日付け：拒絶査定 令和３年 ９月１３日 ：審判請求書，手続補正書の提出 第２ 令和３年 ９月１３日にされた手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 令和３年 ９月１３日にされた手続補正（以下，「本件補正」という。）を却下する。 ［理由］ １ 本件補正について （１）本件補正後の特許請求の範囲の記載 本件補正により，特許請求の範囲の記載は，次のとおり補正された（当審注：下線部は，補正箇所である。）。 「【請求項１】 表面および裏面を有する半導体層と， 前記半導体層の前記表面側に形成され，主電流側の第１単位セルを複数含む第１素子部と， 前記半導体層の前記表面側に形成され，電流検出側の第２単位セルを含む電流センス部と， 前記第１素子部の上方に配置された第１素子側表面電極と， 前記電流センス部の上方を少なくとも一部に含むように配置されたセンス側表面電極と， 前記第１素子側表面電極に接合された第１素子側ワイヤと， 前記センス側表面電極に接合され，前記第１素子側ワイヤよりも細いセンス側ワイヤと， 前記センス側表面電極の前記第２単位セルの直上部を被覆領域として覆い，前記センス側表面電極の一部をセンス側パッドとして露出させる第１開口を有するパッシベーション膜とを含み， 前記第２単位セルは，前記センス側表面電極の下方で，かつ前記センス側ワイヤの接合部分の直下部を避けた位置に配置されている，半導体装置。 【請求項２】 前記電流センス部と前記センス側表面電極との間に配置された層間絶縁膜と， 前記層間絶縁膜よりも下方に形成された前記半導体層の表面絶縁膜とを含み， 前記層間絶縁膜は，前記表面絶縁膜よりも厚く形成されている，請求項１に記載の半導体装置。 【請求項３】 前記電流センス部は，前記第１素子部に囲まれた領域に形成されている，請求項１または２に記載の半導体装置。 【請求項４】 前記第１単位セルおよび前記第２単位セルは，互いに同じセル構造を有している，請求項１～３のいずれか一項に記載の半導体装置。 【請求項５】 前記電流センス部は，前記半導体層の面内において一カ所のみに形成されている，請求項１～４のいずれか一項に記載の半導体装置。 【請求項６】 前記層間絶縁膜は，１μｍ以上の厚さを有している，請求項２に記載の半導体装置。 【請求項７】 前記第１素子部および前記電流センス部は，制御端子を有するスイッチング素子であり， 前記半導体層上に配置され，配線材が接合される制御端子側接合領域を有する制御端子側表面電極を含み， 前記層間絶縁膜は，前記制御端子側接合領域の直下部にも配置されている，請求項２または６に記載の半導体装置。 【請求項８】 前記層間絶縁膜は，ＳｉＯ２膜を含む，請求項２，６または７に記載の半導体装置。 【請求項９】 前記ＳｉＯ２膜は，Ｐ（リン）を含有している，請求項８に記載の半導体装置。 【請求項１０】 前記ＳｉＯ２膜は，Ｂ（ホウ素）を含有している，請求項８に記載の半導体装置。 【請求項１１】 前記センス側表面電極は，下側からＴｉ，ＴｉＮおよびＡｌＣｕの順に積層した積層構造からなる電極を含む，請求項１～１０のいずれか一項に記載の半導体装置。 【請求項１２】 前記第１素子部および前記電流センス部は，制御端子を有するスイッチング素子であり，前記半導体層上に配置された制御端子側表面電極を含み， 前記パッシベーション膜は，前記制御端子側表面電極の一部を制御端子側パッドとして露出させる第２開口を有し， 前記センス側パッドおよび前記制御端子側パッドは，互いに同じ方向に長手な形状に形成されている，請求項１～６のいずれか一項に記載の半導体装置。 【請求項１３】 前記センス側パッドは，１．２ｍｍ以下の長辺と，０．６ｍｍ以下の短辺とを有する平面視略長方形状に形成されている，請求項１または１２に記載の半導体装置。 【請求項１４】 前記センス側表面電極の前記被覆領域は，平面視四角形状に形成され，平面視において，前記センス側表面電極の少なくとも１つの辺の一部を内側に窪ませるように，当該辺に対して前記センス側表面電極の内方領域に形成されており， 前記被覆領域の直下部に，前記電流センス部が形成されている，請求項１～１３のいずれか一項に記載の半導体装置。 【請求項１５】 前記センス側ワイヤは，１００μｍ～２００μｍの径を有している，請求項１～１４のいずれか一項に記載の半導体装置。 【請求項１６】 表面および裏面を有する半導体層と， 前記表面側に形成され，主電流側の第１単位セルを含む第１素子部と， 前記表面側に形成され，電流検出側の第２単位セルを含む電流センス部と， 前記第１素子部の上方に配置された第１素子側表面電極と， 前記電流センス部の上方を少なくとも一部に含むように配置されたセンス側表面電極と， 前記センス側表面電極に対向するように前記半導体層の表面部に形成された第１導電型のセンス側ボディウェルであって，前記第２単位セルを構成するセル形成部と，前記セル形成部を除く領域を構成するフィールド形成部とを含むセンス側ボディウェルと， 前記センス側表面電極の前記第２単位セルの直上部を被覆領域として覆い，前記センス側表面電極の一部をセンス側パッドとして露出させる第１開口を有するパッシベーション膜とを含み， 前記セル形成部は，前記センス側表面電極の下方で，かつ配線材の接合部分の直下部を避けた位置に配置されており， 前記フィールド形成部は，前記センス側表面電極の下方で，かつ前記配線材の接合部分の直下部に配置されている，半導体装置。 【請求項１７】 前記センス側ボディウェルにおいて，前記セル形成部に選択的に，第２導電型領域が形成されている，請求項１６に記載の半導体装置。 【請求項１８】 前記センス側ボディウェルにおいて，前記フィールド形成部に選択的に，前記センス側ボディウェルよりも高い不純物濃度を有する第１導電型の不純物領域が形成されている，請求項１７に記載の半導体装置。 【請求項１９】 前記不純物領域は，前記センス側表面電極に接続されている，請求項１８に記載の半導体装置。 【請求項２０】 前記第１素子部および前記電流センス部は，前記制御端子としてゲート電極を有するスイッチング素子である，請求項７に記載の半導体装置。 【請求項２１】 前記半導体層は，ＳｉＣ層からなる，請求項１～２０に記載の半導体装置。 【請求項２２】 前記パッシベーション膜は，前記第１素子側表面電極の一部を素子側パッドとして露出させる第３開口を有し， 前記第３開口は，前記第１開口および前記第２開口から独立して形成されている，請求項１２に記載の半導体装置。」 （２）本件補正前の特許請求の範囲の記載 本件補正前の，令和３年 ５月１２日にされた手続補正により補正された特許請求の範囲の請求項１～２２の記載は次のとおりである。 「【請求項１】 表面および裏面を有する半導体層と， 前記半導体層の前記表面側に形成され，主電流側の第１単位セルを複数含む第１素子部と， 前記半導体層の前記表面側に形成され，電流検出側の第２単位セルを含む電流センス部と， 前記第１素子部の上方に配置された第１素子側表面電極と， 前記電流センス部の上方を少なくとも一部に含むように配置されたセンス側表面電極と， 前記第１素子側表面電極に接合された第１素子側ワイヤと， 前記センス側表面電極に接合され，前記第１素子側ワイヤよりも細いセンス側ワイヤと， 前記センス側表面電極の前記第２単位セルの直上部を覆い，前記センス側表面電極の一部をセンス側パッドとして露出させる第１開口を有するパッシベーション膜とを含み， 前記第２単位セルは，前記センス側表面電極の下方で，かつ前記センス側ワイヤの接合部分の直下部を避けた位置に配置されている，半導体装置。 【請求項２】 前記電流センス部と前記センス側表面電極との間に配置された層間絶縁膜と， 前記層間絶縁膜よりも下方に形成された前記半導体層の表面絶縁膜とを含み， 前記層間絶縁膜は，前記表面絶縁膜よりも厚く形成されている，請求項１に記載の半導体装置。 【請求項３】 前記電流センス部は，前記第１素子部に囲まれた領域に形成されている，請求項１または２に記載の半導体装置。 【請求項４】 前記第１単位セルおよび前記第２単位セルは，互いに同じセル構造を有している，請求項１～３のいずれか一項に記載の半導体装置。 【請求項５】 前記電流センス部は，前記半導体層の面内において一カ所のみに形成されている，請求項１～４のいずれか一項に記載の半導体装置。 【請求項６】 前記層間絶縁膜は，１μｍ以上の厚さを有している，請求項２に記載の半導体装置。 【請求項７】 前記第１素子部および前記電流センス部は，制御端子を有するスイッチング素子であり， 前記半導体層上に配置され，配線材が接合される制御端子側接合領域を有する制御端子側表面電極を含み， 前記層間絶縁膜は，前記制御端子側接合領域の直下部にも配置されている，請求項２または６に記載の半導体装置。 【請求項８】 前記層間絶縁膜は，ＳｉＯ２膜を含む，請求項２，６または７に記載の半導体装置。 【請求項９】 前記ＳｉＯ２膜は，Ｐ（リン）を含有している，請求項８に記載の半導体装置。 【請求項１０】 前記ＳｉＯ２膜は，Ｂ（ホウ素）を含有している，請求項８に記載の半導体装置。 【請求項１１】 前記センス側表面電極は，下側からＴｉ，ＴｉＮおよびＡｌＣｕの順に積層した積層構造からなる電極を含む，請求項１～１０のいずれか一項に記載の半導体装置。 【請求項１２】 前記第１素子部および前記電流センス部は，制御端子を有するスイッチング素子であり，前記半導体層上に配置された制御端子側表面電極を含み， 前記パッシベーション膜は，前記制御端子側表面電極の一部を制御端子側パッドとして露出させる第２開口を有し， 前記センス側パッドおよび前記制御端子側パッドは，互いに同じ方向に長手な形状に形成されている，請求項１～６のいずれか一項に記載の半導体装置。 【請求項１３】 前記センス側パッドは，１．２ｍｍ以下の長辺と，０．６ｍｍ以下の短辺とを有する平面視略長方形状に形成されている，請求項１または１２に記載の半導体装置。 【請求項１４】 前記センス側表面電極は，平面視四角形状に形成され，その一部が前記パッシベーション膜で覆われた被覆領域であり， 前記被覆領域は，平面視において，前記センス側表面電極の少なくとも１つの辺の一部を内側に窪ませるように，当該辺に対して前記センス側表面電極の内方領域に形成されており， 前記被覆領域の直下部に，前記電流センス部が形成されている，請求項１～１３のいずれか一項に記載の半導体装置。 【請求項１５】 前記センス側ワイヤは，１００μｍ～２００μｍの径を有している，請求項１～１４のいずれか一項に記載の半導体装置。 【請求項１６】 表面および裏面を有する半導体層と， 前記表面側に形成され，主電流側の第１単位セルを含む第１素子部と， 前記表面側に形成され，電流検出側の第２単位セルを含む電流センス部と， 前記第１素子部の上方に配置された第１素子側表面電極と， 前記電流センス部の上方を少なくとも一部に含むように配置されたセンス側表面電極と， 前記センス側表面電極に対向するように前記半導体層の表面部に形成された第１導電型のセンス側ボディウェルであって，前記第２単位セルを構成するセル形成部と，前記セル形成部を除く領域を構成するフィールド形成部とを含むセンス側ボディウェルと， 前記センス側表面電極の前記第２単位セルの直上部を覆い，前記センス側表面電極の一部をセンス側パッドとして露出させる第１開口を有するパッシベーション膜とを含み， 前記セル形成部は，前記センス側表面電極の下方で，かつ配線材の接合部分の直下部を避けた位置に配置されており， 前記フィールド形成部は，前記センス側表面電極の下方で，かつ前記配線材の接合部分の直下部に配置されている，半導体装置。 【請求項１７】 前記センス側ボディウェルにおいて，前記セル形成部に選択的に，第２導電型領域が形成されている，請求項１６に記載の半導体装置。 【請求項１８】 前記センス側ボディウェルにおいて，前記フィールド形成部に選択的に，前記センス側ボディウェルよりも高い不純物濃度を有する第１導電型の不純物領域が形成されている，請求項１７に記載の半導体装置。 【請求項１９】 前記不純物領域は，前記センス側表面電極に接続されている，請求項１８に記載の半導体装置。 【請求項２０】 前記第１素子部および前記電流センス部は，前記制御端子としてゲート電極を有するスイッチング素子である，請求項７に記載の半導体装置。 【請求項２１】 前記半導体層は，ＳｉＣ層からなる，請求項１～２０に記載の半導体装置。 【請求項２２】 前記パッシベーション膜は，前記第１素子側表面電極の一部を素子側パッドとして露出させる第３開口を有し， 前記第３開口は，前記第１開口および前記第２開口から独立して形成されている，請求項１２に記載の半導体装置。」 （３）補正事項 本件補正により，本件補正前の請求項１の「前記センス側表面電極の前記第２単位セルの直上部を覆い，前記センス側表面電極の一部をセンス側パッドとして露出させる第１開口を有するパッシベーション膜とを含み」との特定事項が，「前記センス側表面電極の前記第２単位セルの直上部を被覆領域として覆い，前記センス側表面電極の一部をセンス側パッドとして露出させる第１開口を有するパッシベーション膜とを含み」と補正された（以下，「補正事項１」という。）。 また，本件補正により，本件補正前の請求項１４の「前記センス側表面電極は，平面視四角形状に形成され，その一部が前記パッシベーション膜で覆われた被覆領域であり， 前記被覆領域は，平面視において，前記センス側表面電極の少なくとも１つの辺の一部を内側に窪ませるように，当該辺に対して前記センス側表面電極の内方領域に形成されており」との特定事項が，「前記センス側表面電極の前記被覆領域は，平面視四角形状に形成され，平面視において，前記センス側表面電極の少なくとも１つの辺の一部を内側に窪ませるように，当該辺に対して前記センス側表面電極の内方領域に形成されており」と補正された（以下，「補正事項２」という。）。 さらに，本件補正により，本件補正前の請求項１６の「前記センス側表面電極の前記第２単位セルの直上部を覆い，前記センス側表面電極の一部をセンス側パッドとして露出させる第１開口を有するパッシベーション膜とを含み」との特定事項が，「前記センス側表面電極の前記第２単位セルの直上部を被覆領域として覆い，前記センス側表面電極の一部をセンス側パッドとして露出させる第１開口を有するパッシベーション膜とを含み」と補正された（以下，「補正事項３」という。）。 ２ 目的要件について 特許法第１７条の２第５項の規定によれば，拒絶査定不服審判の請求と同時にする特許請求の範囲についての補正は，請求項の削除（同項第１号），特許請求の範囲の減縮（同項第２号），誤記の訂正（同項第３号），明りょうでない記載の釈明（同項第４号）のいずれかを目的とするものに限るとされている。 そこで，本件補正について，以下，検討する。 （１）補正事項１について 補正事項１により，本件補正前において，「パッシベーション膜」が「前記センス側表面電極の前記第２単位セルの直上部を覆」っていたものが，本件補正後においては，「パッシベーション膜」が「前記センス側表面電極の前記第２単位セルの直上部を被覆領域として覆」うものとなった。 本件補正後の「被覆領域」は，「パッシベーション膜」が，「前記センス側表面電極の前記第２単位セルの直上部」を「覆」っている領域であるといえるところ，本件補正前の「パッシベーション膜」も，「前記センス側表面電極の前記第２単位セルの直上部」を「覆」っており，この覆っている領域も被覆領域であるといえる。 そうすると，補正事項１によって，請求項１に係る発明の範囲は実質的に変更されておらず，減縮されているとはいえないから，当該補正事項１は，特許法第１７条の２第５項第２号に掲げられた特許請求の範囲の減縮を目的とするものに該当しない。 また，補正事項１が，同条同項第１，３，４号の各号のいずれを目的とするものではないことは明らかである。 （２）補正事項２について 補正事項２により，本件補正前において「前記センス側表面電極は，平面視四角形状に形成され」ていたのに対し，本件補正後においては，「前記センス側表面電極」が「平面視四角形状に形成され」るという事項が削除され，平面視の形状が特定されないこととなった。 そうすると，補正事項２は，「前記センス側表面電極」が「平面視四角形状に形成され」るという事項を削除することにより，請求項１４に係る発明の範囲を拡張するものであるから，当該補正事項２は，特許法第１７条の２第５項第２号に掲げられた特許請求の範囲の減縮を目的とするものに該当しない。 また，補正事項２が，同条同項第１，３，４号の各号のいずれを目的とするものではないことは明らかである。 （３）補正事項３について 補正事項３は，補正事項１と同様のものであるから，前記（１）で検討したのと同様に，当該補正事項３についても，特許法第１７条の２第５項第１～４号の各号のいずれを目的とするものではない。 （４）まとめ よって，補正事項１～３を含む本件補正は，特許法第１７条の２第５項の規定を満たすものではない。 ３ 独立特許要件について 前記２（１）で検討したとおり，補正事項１は，特許法第１７条の２第５項第２号に掲げられた特許請求の範囲の減縮を目的とするものに該当するものではないが，仮に，補正事項１が，同号に掲げられた特許請求の範囲の減縮を目的とするものに該当すると仮定して，本件補正後の請求項１に係る発明（以下，「本願補正発明」という。）が，同条第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について，以下，検討する。 （１）本願補正発明 本願補正発明は，前記「１ （１）本件補正後の特許請求の範囲の記載」の請求項１に記載したとおりのものと認める。 （２）引用文献，引用発明 ア 引用文献１について （ア）原査定の拒絶の理由で引用された，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった国際公開第２０１１／１６１７２１号（平成２３年１２月２９日国際公開，以下，「引用文献１」という。）には，次の記載がある（当審注：下線は当審が付与した。以下，同様である。）。 「[0011] 本発明の電力用半導体装置によれば，電流センサなどのセンサを内蔵して電流値などをモニターできる電力用半導体装置において，センサパッドを備えた電力用半導体装置を高速駆動した場合においても，ゲート絶縁膜に大きな強度の電界が印加されずゲート絶縁膜が絶縁破壊することを抑制でき，より信頼性の高い電力用半導体装置を提供することができる。 ・・・ [0013] 実施の形態１． 本発明の実施の形態１においては，電流センサを内蔵した電力用半導体装置の一例として，縦型のｎ型チャネル炭化珪素ＭＯＳＦＥＴを主としたものを用いて説明する。また，下記各実施の形態では，第１導電型をｎ型，第２導電型をｐ型として説明するが，半導体の導電型については，その逆であっても構わない。 [0014] 図１は，本発明の実施の形態１の電力用半導体装置である炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置を上面から模式的に見た平面図である。図１において，電力用半導体装置の上面の中央部には，ソースパッド１０が形成されている。ソースパッド１０の上面から見た一方の側には，ゲートパッド１１が形成されている。また，ソースパッド１０を取り囲むように，ゲートパッド１１から延伸してゲート配線１２形成されている。さらに，ソースパッド１０の内部の一部には，センスパッド１３が形成されている。 ・・・ [0016] 図２は，図１に示したソースパッド１０，ゲートパッド１１などの層より下部の層を上部から透視した，本実施の形態における電力用半導体装置の平面図である。図２において，図１に示したセンスパッド１３の下部には，層間絶縁膜（図示せず）などの絶縁膜を貫通して複数のセンスソースコンタクトホール６２と呼ぶ孔が形成されている。各センスソースコンタクトホール６２の下部の炭化珪素層には，ｐ型炭化珪素のセンスセルウェル領域４２が形成されている。 ・・・ [0020] ソースパッド１０の下部には，上面から見てセンスパッド境界ウェル領域４５およびセンスパッド境界ウェルコンタクトホール６５を取り囲むように，多数のメインセルが形成されている。各メインセルにおいては，層間絶縁膜などの絶縁膜を貫通して形成されたソースコンタクトホール６１の下部の炭化珪素層にｐ型炭化珪素のメインセルウェル領域４１が形成されている。 [0021] また、上面から見て多数のメインセルを取り囲むように、ソースパッド１０の外周の下部には、外周境界ウェル領域４７、外周境界ウェルコンタクトホール６７が形成されており、さらにその外側には、外周ウェル領域４６、外周ウェルコンタクトホール６６が形成されている。外周境界ウェル領域４７および外周ウェル領域４６は、ｐ型炭化珪素で構成されており、外周境界ウェルコンタクトホール６７および外周ウェルコンタクトホール６６は、層間絶縁膜などの絶縁膜を貫通して形成されている。 ・・・ [0024] 図３および図４は，それぞれ，図２の平面図のＡ－Ａ’部分の断面，Ｂ－Ｂ’部分の断面を模式的に表した本実施の形態における電力用半導体装置の断面模式図である。 図３および図４において，ｎ型で低抵抗の炭化珪素で構成される基板２０の表面上に，ｎ型の炭化珪素で構成されるドリフト層２１が形成されている。センスパッド１３の下方のドリフト層２１の表層部の一部には，ｐ型の炭化珪素で構成される複数のセンスセルウェル領域４２が形成されている。センスセルウェル領域４２から断面横方向に所定の間隔をおいて，ドリフト層２１の表層部には，ｐ型炭化珪素のセンスセル外周ウェル領域４３が形成されている。 センスセル外周ウェル領域４３から断面横方向に所定の間隔をおいて，ドリフト層２１の表層部には，ｐ型炭化珪素のセンスパッドウェル領域４４が形成されている。さらに，センスパッドウェル領域４４から所定の間隔をおいて，ドリフト層２１の表層部には，センスパッド境界ウェル領域４５が形成されている。 [0025] また，センスパッド境界ウェル領域４５から断面横方向に所定の間隔をおいて，ドリフト層２１の表層部には，ｐ型炭化珪素のメインセルウェル領域４１が多数形成されている。 本実施の形態の電力用半導体装置を上面から見てメインセルウェル領域４１が多数形成されているメインセル領域の外側（図４の右側）のドリフト層２１の表層部には，最外周のメインセルウェル領域４１から所定の間隔をおいて，ｐ型炭化珪素の外周境界ウェル領域４７が形成されている。また，外周境界ウェル領域４７のさらに外側（図４の右側）のドリフト層２１の表層部には，外周境界ウェル領域４７から所定の間隔をおいて，ｐ型炭化珪素の外周ウェル領域４６が形成されている。外周ウェル領域４６のさらに外側のドリフト層２１の表層部には，ｐ型炭化珪素のＪＴＥ領域４０が形成されている。さらに，図２では図示して説明しなかったが，ＪＴＥ領域４０の外側（図４の右側）には，所定の間隔をおいて，ｎ型炭化珪素のフィールドストッパー領域８３が形成されている。 ・・・ [0030] ここで，本実施の形態の電力用半導体装置のｐ型の各ウェル領域（４１～４７）とｎ型のドリフト層２１との間には，ｐｎダイオードが形成され，メインセルウェル領域４１にはメインＭＯＳダイオード（Ｄ１）が，センスセルウェル領域４２にはセンスＭＯＳダイオード（Ｄ２）が，センスセル外周ウェル領域４３にはセンスセル外周ダイオード（Ｄ３）が，センスパッドウェル領域４４にはセンスパッドダイオード（Ｄ４）が，センスパッド境界ウェル領域４５にはセンスパッド境界ダイオード（Ｄ５）がそれぞれ形成される。また，外周ウェル領域４６とドリフト層２１との間には外周ウェルダイオード（Ｄ６）が，外周境界ウェル領域４７とドリフト層２１との間には外周境界ウェルダイオード（Ｄ７）が，それぞれ形成される。ＪＴＥ領域４０とドリフト層２１との間のダイオードは，外周ウェルダイオード（Ｄ６）につながっているので，外周ウェルダイオード（Ｄ６）の一部として見ることにする。 ・・・ [0032] 以下，本実施の形態の電力用半導体装置の製造方法を順を追って説明する。 まず，ｎ型で低抵抗の炭化珪素半導体の基板２０上の表面（第１の主面）上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により１×１０13ｃｍ-3～１×１０18ｃｍ-3のｎ型の不純物濃度，４～２００μｍの厚さの炭化珪素で構成されるドリフト層２１をエピタキシャル成長する。炭化珪素半導体の基板２０は，第１の主面の面方位が（０００１）面で４Ｈのポリタイプを有しｃ軸方向に対して８°以下に傾斜されているものを用いたが，他の面方位，ポリタイプ，傾斜角度であってもよく，また，傾斜していなくてもよい。 ・・・ [0039] つづいて、図６にその断面図を示すように、メインセルウェル領域４１およびセンスセルウェル領域４２を中心とする活性領域に、熱酸化法または堆積法を用いて、フィールド絶縁膜３１より厚さが小さく、例えば、厚さがフィールド絶縁膜３１の１／１０程度の二酸化珪素膜で構成されるゲート絶縁膜３０を形成する。 ゲート絶縁膜３０の膜厚としては、３０ｎｍ以上３００ｎｍ以下であれば良く、より好ましくは５０ｎｍ以上１５０ｎｍ以下であればよい。なお、この膜厚値は、どの程度のゲート電圧及びゲート電界でＭＯＳＦＥＴを駆動（スイッチング動作）させるかに依存し、好ましくはゲート電界（ゲート絶縁膜３０に印加される電界）として３ＭＶ／ｃｍ以下の大きさであればよい。 ・・・ [0047] 図７に示すように、本実施の形態の電力用半導体装置においては、メインＭＯＳＦＥＴ（メインセルのＭＯＳＦＥＴ：Ｍ１）の一部にメインＭＯＳダイオード（Ｄ１，ボディダイオード）があり、また、センスＭＯＳＦＥＴ（センスセルのＭＯＳＴＥＦ：Ｍ２）の内部にセンスＭＯＳダイオード（Ｄ２，ボディダイオード）がある。メインＭＯＳＦＥＴ（Ｍ１）のゲートとセンスＭＯＳＦＥＴ（Ｍ２）のゲートはともにゲートパッド１１またはゲート配線１２に接続されている。また、メインＭＯＳＦＥＴ（Ｍ１）のソースはソースパッド１０に、センスＭＯＳＦＥＴ（Ｍ２）のソースはセンスパッド１３に、それぞれ接続されている。 ・・・ [0049] つづいて，本実施の形態の電力用半導体装置の動作について説明する。図７の等価回路図のゲートパッド１１（ゲート配線１２）の電圧を，メインＭＯＳＦＥＴ（Ｍ１）およびセンスＭＯＳＦＥＴ（Ｍ２）がオン状態からオフ状態にスイッチングするように印加した場合，メインＭＯＳＦＥＴ（Ｍ１）およびセンスＭＯＳＦＥＴ（Ｍ２）のドレイン電圧，すなわち，ドレイン電極１４の電圧が急激に上昇し，略０Ｖから数百Ｖに変化する。そうすると，メインＭＯＳダイオード（Ｄ１），センスＭＯＳダイオード（Ｄ２），センスセル外周ダイオード（Ｄ３），センスパッドダイオード（Ｄ４），センスパッド境界ダイオード（Ｄ５），外周ウェルダイオード（Ｄ６）および外周境界ウェルダイオード（Ｄ７）に蓄えられていた電荷が，カソード側ではドリフト層２１から基板２０を通りドレイン電極１４に移動し，アノード側では，各ウェル領域４１～４７およびＪＴＥ領域４０からそれぞれコンタクトホールを経由してソースパッド１０またはセンスパッド１３に移動する。ここで，これらの電荷の移動が変位電流となる。 ・・・ [0062] なお，ソースパッド１０，ゲートパッド１１，センスパッド１３などの形状については，本実施の形態に示したものに限るものではなく，他の形状であってもよい。例えば，センスパッド１３の形状については，長方形のものを示したが，図１１にその上面図を示すように，長方形から突起を有する形状とし，突起部分の下部にセンスセル（センスセルウェル領域４２）を形成してもよい。突起部分の下部にセンスセルを設けることにより，センスパッド１３の本体（長方形部分）の上部にワイヤーボンディングなどを形成した場合でも，センスセルの特性及ぼす影響を最小限に抑えることができる。」 「 ［図：0001387170000001.jpg］ ［図：0001387170000002.jpg］ ［図：0001387170000003.jpg］ ［図：0001387170000004.jpg］ 」 「 ［図：0001387170000005.jpg］ 」 （イ）引用文献１の記載事項 ａ 前記（ア）の[0014]，[0016]，[0024]の記載によれば，同（ア）の記載は，炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置に関するものであるといえる。 ｂ 同[0024]には，「ｎ型で低抵抗の炭化珪素で構成される基板２０の表面上に，ｎ型の炭化珪素で構成されるドリフト層２１が形成され」，「センスパッド１３の下方のドリフト層２１の表層部の一部には，ｐ型の炭化珪素で構成される複数のセンスセルウェル領域４２が形成されている」ことが記載されているから，炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置は，ｎ型で低抵抗の炭化珪素で構成される基板２０と，前記基板２０の表面上に，ｎ型の炭化珪素で構成されるドリフト層２１と，センスパッド１３と，前記センスパッド１３の下方のドリフト層２１の表層部の一部に形成された，ｐ型の炭化珪素で構成される複数のセンスセルウェル領域４２とを含んでいるといえる。 ｃ 同[0020]には，「ソースパッド１０の下部には，上面から見てセンスパッド境界ウェル領域４５およびセンスパッド境界ウェルコンタクトホール６５を取り囲むように，多数のメインセルが形成されている。各メインセルにおいては，層間絶縁膜などの絶縁膜を貫通して形成されたソースコンタクトホール６１の下部の炭化珪素層にｐ型炭化珪素のメインセルウェル領域４１が形成されている」と記載されているから，ソースパッド１０の下部には，多数のメインセルが形成され，各メインセルにおいては，炭化珪素層にｐ型炭化珪素のメインセルウェル領域４１が形成されているといえる。 また，同[0025]には，「ドリフト層２１の表層部には，ｐ型炭化珪素のメインセルウェル領域４１が多数形成されている」ことが記載されている。 ここで，上記 [0020]の「炭化珪素層」と，上記[0025]の「ドリフト層２１」は，いずれも，メインセルウェル領域４１が形成されているものである。 したがって，上記 [0020]の「炭化珪素層」は，上記[0025]の「ドリフト層２１」に対応するものである。 また，同[0024]には，「ｎ型の炭化珪素で構成されるドリフト層２１」と記載されているから，「ドリフト層２１」は，「ｎ型の炭化珪素で構成される」ものである。 以上によれば，同[0020]及び[0025]には，ソースパッド１０の下部には，多数のメインセルが形成され，各メインセルにおいては，ｎ型の炭化珪素で構成されるドリフト層２１の表層部にｐ型炭化珪素のメインセルウェル領域４１が形成されていることが記載されているといえる。 そうすると，炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置は，ソースパッド１０と，前記ソースパッド１０の下部に形成された多数のメインセルと，各メインセルにおいて，ｎ型の炭化珪素で構成されるドリフト層２１の表層部に形成された，ｐ型炭化珪素のメインセルウェル領域４１とを含んでいるといえる。 ｄ さらに，同[0025]には，「メインセルウェル領域４１が多数形成されているメインセル領域」と記載されているから，炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置は，メインセルウェル領域４１が多数形成されているメインセル領域を含んでいるといえる。 ｅ 同[0062]には，「なお，ソースパッド１０，ゲートパッド１１，センスパッド１３などの形状については，本実施の形態に示したものに限るものではなく，他の形状であってもよい。例えば，センスパッド１３の形状については，長方形のものを示したが，図１１にその上面図を示すように，長方形から突起を有する形状とし，突起部分の下部にセンスセル（センスセルウェル領域４２）を形成してもよい。突起部分の下部にセンスセルを設けることにより，センスパッド１３の本体（長方形部分）の上部にワイヤーボンディングなどを形成した場合でも，センスセルの特性及ぼす影響を最小限に抑えることができる」と記載されているから，当該記載は，前記ｂにおけるセンスパッド１３に関する形状及び構造を特定するものといえ，具体的には，センスパッド１３は，上面から見て，長方形から突起を有する形状であり，当該突起部分の下部にセンスセル（センスセルウェル領域４２）が形成され，センスパッドの本体である長方形部分にワイヤーボンディングがされているといえる。 ここで，前記ｂにおける，前記センスパッド１３の下方のドリフト層２１の表層部の一部に形成された，ｐ型の炭化珪素で構成される複数のセンスセルウェル領域４２は，上記突起部分の下部に形成されているセンスセル（センスセルウェル領域４２）のことである。 そうすると，炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置は，前記センスパッド１３の下方のドリフト層２１の表層部の一部に形成された，ｐ型の炭化珪素で構成される複数のセンスセル（センスセルウェル領域４２）を含み，センスパッド１３は，上面から見て，本体である長方形部分と突起部分とを有し，前記突起部分の下部のドリフト層２１に，複数のセンスセル（センスウエル領域４２）が形成され，前記センスパッド１３の前記本体である長方形部分にワイヤーボンディングがされているといえる。 （ウ）引用文献１に記載された発明 前記（イ）の記載事項から，引用文献１には，次の発明（以下，「引用発明１」という。）が記載されていると認められる。 「ｎ型で低抵抗の炭化珪素で構成される基板２０と， 前記基板２０の表面上に形成されたｎ型の炭化珪素で構成されるドリフト層２１と， センスパッド１３と， 前記センスパッド１３の下方の前記ドリフト層２１の表層部の一部に形成された，ｐ型の炭化珪素で構成される複数のセンスセル（センスセルウェル領域４２）と， ソースパッド１０と， 前記ソースパッド１０の下部に形成された多数のメインセルと， 各メインセルにおいて，ｎ型の炭化珪素で構成されるドリフト層２１の表層部に形成された，ｐ型炭化珪素のメインセルウェル領域４１と， 前記メインセルウェル領域４１が多数形成されているメインセル領域と， を含む炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置であって， 前記センスパッド１３は，上面から見て，本体である長方形部分と，突起部分とを有し， 前記突起部分の下部の前記ドリフト層２１に，前記複数のセンスセル（センスセルウェル領域４２）が形成され， 前記センスパッド１３の前記本体である長方形部分にワイヤーボンディングがされている， 炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置。」 イ 引用文献２について （ア） 原査定の拒絶の理由で引用された，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開２０１３－ ９８３１６号公報（平成２５年 ５月２０日出願公開，以下，「引用文献２」という。）には，次の記載がある。 「【００１９】 ・・・ 測温抵抗体１７の上部はシリコンの酸化物からなる層間絶縁膜９で覆われている。層間絶縁膜９の上にはアルミニウムからなる２つのセンスパッド１８が設けられている。層間絶縁膜９には貫通孔が形成され、その貫通孔により、２つのセンスパッド１８は帯状の測温抵抗体１７のそれぞれ両端に電気的に接続されている。これら測温抵抗体１７と２つのセンスパッド１８とにより温度センサを構成している。 ・・・ 【００２８】 外部への電気的な接続は，例えば半田によりドレイン電極１５を外部電極に接合することにより，あるいは例えばアルミニウムのワイヤをワイヤボンド法でソース電極１０，ゲートパッド１３ａおよびセンスパッド１８と外部電極とを接続することにより実現される。主電流は炭化珪素半導体装置内部をドレイン電極１５からソース電極１０に流れるので，主電流によるワイヤ溶断を防止するために，ソース電極１０に接続されるワイヤは直径２００μｍから４００μｍの太さのものを複数本使用する。ゲート配線１３や測温抵抗体１７に流れる電流は小さいので，ゲートパッド１３ａおよびセンスパッド１８に接続するワイヤは直径が１００μｍ以下のワイヤ１本で十分であるが，ソース電極１０に接続されるワイヤと同じワイヤを使用することを妨げるものではない。」 （イ）引用文献２の記載事項 前記（ア）の【００１９】には，「２つのセンスパッド１８は帯状の測温抵抗体１７のそれぞれ両端に電気的に接続されている。これら測温抵抗体１７と２つのセンスパッド１８とにより温度センサを構成している。」と記載されており，さらに，同【００２８】には，「主電流は炭化珪素半導体装置内部をドレイン電極１５からソース電極１０に流れるので，主電流によるワイヤ溶断を防止するために，ソース電極１０に接続されるワイヤは直径２００μｍから４００μｍの太さのものを複数本使用する」，「ゲート配線１３や測温抵抗体１７に流れる電流は小さいので，ゲートパッド１３ａおよびセンスパッド１８に接続するワイヤは直径が１００μｍ以下のワイヤ１本で十分である」と記載されているから，引用文献２には，炭化珪素半導体装置において，小さい電流が流れるセンスパッドに接続するワイヤの直径を，主電流によるワイヤ溶断を防止するための太さである，ソース電極に接続するワイヤの直径よりも細くすることが記載されているといえる。 （ウ） 引用文献２に記載された発明 前記（イ）の記載事項から，引用文献２には，次の発明（以下，「引用発明２」という。）が記載されていると認められる。 「小さい電流が流れるセンスパッドに接続するワイヤの直径を，主電流によるワイヤ溶断を防止するための太さである，ソース電極に接続するワイヤの直径よりも細くする炭化珪素半導体装置。」 ウ 引用文献３について （ア） 原査定の拒絶の理由で引用された，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００２－３１４０８６号公報（平成１４年１０月２５日出願公開，以下，「引用文献３」という。）には，次の記載がある。 「【０００６】センス部３２は，過電流を保護するために，実動作領域３５上の複数のＭＯＳトランジスタを電流検出用のセンス端子として使用し，センスパッド電極３３にコンタクトしている。センス部３２を駆動するゲート電極はＭＯＳＦＥＴ本体のゲート電極と共通であり，チップ上でポリシリコンにより連結されている。 ・・・ 【００１３】図５に，上記のセンス端子付きＭＯＳＦＥＴ２００をコントロールＩＣ２３０と１パッケージに実装する場合の断面図を示す。これは，主にＲＣＣ方式のスイッチング電源ＩＣとセンス端子付きＭＯＳＦＥＴを2段重ねにすることにより小型パッケージに内蔵できるようにするもので，図４の実動作領域上に破線で示すようにコントロールＩＣ２３０を重ねて配置した場合のＢ－Ｂ線の断面図である。その際，同じワイヤで配線するソースパッド電極３９とセンスパッド電極３３では，ボンディングワイヤ２２０を往復させるように配線される。まず，センス端子付きＭＯＳＦＥＴ２００のソースパッド電極３９にワイヤボンドし（１’stボンド），矢印Ｃ方向に延在してコントロールＩＣ２３０のワイヤボンド時に擦りつけて切断する（２’nｄボンド）。次に，コントロールＩＣ２３０にワイヤボンドし（１’stボンド）矢印Ｄ方向に延在してＭＯＳＦＥＴ２００のセンスパッド電極３３にワイヤボンドし，擦りつけて切断する（２’nｄボンド）。 【００１４】図６に，トレンチ型の各セル３６の断面構造を示す。ＮチャンネルのパワーＭＯＳＦＥＴにおいては，Ｎ+型の半導体基板４１の上にＮ-型のエピタキシャル層からなるドレイン領域４２を設け，その上にＰ型のチャネル層４３を設ける。チャネル層４３からドレイン領域４２まで到達するトレンチ４４を作り，トレンチ４４の内壁をゲート酸化膜４５で被膜し，トレンチ４４に充填されたポリシリコンよりなるゲート電極４６を設けて各セル３６を形成する。トレンチ４４に隣接したチャネル層４３表面にはＮ+型のソース領域４８が形成され，隣り合う２つのセルのソース領域４８間のチャネル層４３表面にはＰ+型のボディコンタクト領域４９が形成される。さらにチャネル層４３にはソース領域４８からトレンチ４４に沿ってチャネル領域４７が形成される。トレンチ４４上は層間絶縁膜５０で覆い，ソース領域４８およびボディコンタクト領域４９にコンタクトするソース電極３４を設ける。チップ全面を覆って設けた表面保護膜５１に開口部を設けて，ゲートパッド電極およびセンスパッド電極，ソースパッド電極（図示せず）を形成する。かかるセル３６は図４の実動作領域５に多数個配列される。具体的には小さい四角で表示したものが１個のセルである。」 （イ）引用文献３の記載事項 ａ 前記（ア）の【００１３】には，「まず，センス端子付きＭＯＳＦＥＴ２００のソースパッド電極３９にワイヤボンドし（１’stボンド），矢印Ｃ方向に延在してコントロールＩＣ２３０のワイヤボンド時に擦りつけて切断する（２’nｄボンド）。次に，コントロールＩＣ２３０にワイヤボンドし（１’stボンド）矢印Ｄ方向に延在してＭＯＳＦＥＴ２００のセンスパッド電極３３にワイヤボンドし，擦りつけて切断する（２’nｄボンド）。」と記載されているから，センス端子付きＭＯＳＦＥＴのセンスパッド電極にワイヤボンドすることが記載されているといえる。 ｂ 同【００１４】には，「チップ全面を覆って設けた表面保護膜５１に開口部を設けて，ゲートパッド電極およびセンスパッド電極，ソースパッド電極（図示せず）を形成する。」と記載されており，前記ａの検討を参酌すれば，センス端子付きＭＯＳＦＥＴはチップに含まれるものであり，チップ全面を覆って設けた表面保護膜に開口部を設け，開口部から露出しているセンスパッド電極にワイヤボンドしているといえる。 （ウ） 引用文献３に記載された発明 前記（イ）の記載事項から，引用文献３には，次の発明（以下，「引用発明３」という。）が記載されていると認められる。 「センス端子付きＭＯＳＦＥＴを含むチップであって，前記チップの全面を覆って表面保護膜を形成し，前記表面保護膜に開口部を設け，前記開口部から露出したセンスパッド電極にワイヤボンドする，センス端子付きＭＯＳＦＥＴを含むチップ。」 エ 周知技術 （ア）本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開平１１－１３５３９１号公報（平成１１年 ５月２１日出願公開）には，次の記載がある。 「【０００７】 ・・・ 一般的に，半導体集積回路の配線を行う場合には，種々の機能素子を形成した半導体基板及び絶縁膜の上層に，アルミニウム配線層を形成し，更にその上層を覆うように形成した表面保護膜としてのシリコン酸化膜の一部を除去して，その後のワイヤボンディング等による配線工程で必要な部分のみのアルミニウム配線層を露出させ，配線用のボンディングパッドを開口する。」 （イ）本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００７－１０３６５６号公報（平成１９年 ４月１９日出願公開）には，次の記載がある。 「【００３１】 第２の配線５と衝撃吸収梁６を設けた前記能動回路１を保護膜７により被覆し，図１に示すように保護膜７上に衝撃吸収梁６を被覆しその一部が保護膜７に設けられた第２接続孔８を介して能動回路１と電気的に接続されるよう厚い電極９を設け，ワイヤ１１をボンディングする際に必要な領域のみ開口した保護樹脂層１０により表面を保護した構造である。」 （ウ）本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００１－２０３２０５号公報（平成１３年 ７月２７日出願公開）には，次の記載がある。 「【０００９】 【課題を解決するための手段】かくして本発明によれば，半導体基板上に形成された銅を主成分とする金属配線の上にワイヤをボンディングする工程を含む半導体装置の製造方法であって，半導体基板上に銅を主成分とする金属配線を形成する工程と，全面に絶縁膜を形成する工程と，金又はアルミニウムのワイヤをボンディングする部分のみの絶縁膜を除去して金属配線の一部を露出する工程と，露出した金属配線の一部の表面層に銅シリサイド層又は銅とホウ素との化合物層を形成する工程と，銅シリサイド層又は銅とホウ素との化合物層の表面にワイヤをボンディングする工程とを含むことを特徴とする半導体装置の製造方法が提供される。」 （エ）本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開昭６３－１３６６３７号公報（昭和６３年 ６月 ８日出願公開）には，次の記載がある。 「その概要は半導体ペレットの各電極表面をワイヤボンディングに必要な部分のみをパッドとして露出させ，それ以外の各電極表面を絶縁膜で被覆し，露出電極面の相互の位置を充分に離すことでワイヤボンディングの際にボンディング位置ずれによる短絡事故等を防止するものである。」（第１ページ右下欄第５～１１行。） （オ）前記（ア）～（エ）から，電極配線を覆う絶縁膜に開口を設けてワイヤボンディングを行う際に，前記絶縁膜のうち前記ワイヤボンディングに必要な部分のみを開口させるようにすることは，本願の優先日前において当業者にとって周知の技術（以下，「周知技術」という。）であったといえる。 （３）対比 本願補正発明と引用発明１とを対比する。 ア 引用発明１の「ｎ型で低抵抗の炭化珪素で形成される基板２０と，前記基板２０の表面上に形成されたｎ型の炭化珪素で構成されるドリフト層２１」について，引用文献１の[0013]（前記（２）ア（ア））において，「また，下記各実施の形態では，第１導電型をｎ型，第２導電型をｐ型として説明するが，半導体の導電型については，その逆であっても構わない。」と記載されているから，上記「ｎ型」は，いずれも半導体の導電型を示すものである。 そうすると，上記「ｎ型で低抵抗の炭化珪素で形成される基板２０と，前記基板２０の表面上に形成されたｎ型の炭化珪素で構成されるドリフト層２１」は半導体であるといえる。 また，引用文献１の[0032]（前記（２）ア（ア））には，「ｎ型で低抵抗の炭化珪素半導体の基板２０上の表面（第１の主面）上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により・・・炭化珪素で構成されるドリフト層２１をエピタキシャル成長する。」と記載されていることから，「ドリフト層２１」はエピタキシャル層である。 さらに，上記「基板２０と，前記基板２０の表面上に形成された」「ドリフト層２１」は，当然に，表面と裏面とを有するものといえる。 一方，本願補正発明の「表面及び裏面を有する半導体層」について，本願明細書の【０００６】には，「半導体装置１は，平面視四角形状の本発明の半導体層の一例としての半導体基板２を含む。」と記載されており，同【００１７】には，「半導体基板２は，ベース基板２８と，ベース基板２８上のエピタキシャル層２９とを含むＳｉＣエピタキシャル基板であってもよい。」と記載されているから，本願補正発明の「半導体層」は，いずれもＳｉＣからなるベース基板と，ベース基板上のエピタキシャル層とを含むものである。 したがって，引用発明１の「ｎ型で低抵抗の炭化珪素で形成される基板２０と，前記基板２０の表面上に形成されたｎ型の炭化珪素で構成されるドリフト層２１」は，本願補正発明の「表面および裏面を有する半導体層」に相当する。 イ 引用発明１は，「前記ソースパッド１０の下部に形成された多数のメインセルと，各メインセルにおいて，ｎ型の炭化珪素で構成されるドリフト層２１の表層部に形成された，ｐ型炭化珪素のメインセルウェル領域４１と，前記メインセルウェル領域４１が多数形成されているメインセル領域と，を含む」ことから，「メインセル」を多数含む「メインセル領域」は，「ドリフト層２１の表層部」に形成されるものである。 ここで，前記アの検討によれば，引用発明１の「ｎ型で低抵抗の炭化珪素で形成される基板２０と，前記基板２０の表面上に形成されたｎ型の炭化珪素で構成されるドリフト層２１」は，本願補正発明の「表面および裏面を有する半導体層」に相当するから，引用発明１の「メインセル」を多数含む「メインセル領域」は，半導体層の表層部，すなわち表面側に形成されているといえる。 また，引用文献１の[0030]（前記（２）ア（ア））の「メインセルウェル領域４１にはメインＭＯＳダイオード（Ｄ１）が・・・形成される」の記載，同[0047]の「メインＭＯＳＦＥＴ（メインセルのＭＯＳＦＥＴ：Ｍ１）の一部にメインＭＯＳダイオード（Ｄ１，ボディダイオード）があり」との記載，及び，同[0039]の「メインセルウェル領域４１およびセンスセルウェル領域４２を中心とする活性領域に、熱酸化法または堆積法を用いて、・・・ゲート絶縁膜３０を形成する。ゲート絶縁膜３０の・・・膜厚値は、どの程度のゲート電圧及びゲート電界でＭＯＳＦＥＴを駆動（スイッチング動作）させるかに依存し」との記載からすれば，引用発明１の「メインセルウェル領域４１」は，駆動（スイッチング動作）されるメインセルのＭＯＳＦＥＴの活性領域を構成するものであり，さらに，技術常識からすれば，ＭＯＳＦＥＴの駆動（スイッチング動作）によって当該ＭＯＳＦＥＴの活性領域に電流が流れるものといえるから，引用発明１の「メインセルウェル領域４１」が形成されている「メインセル」には電流が流れるものであり，その電流はメインの電流，すなわち，主電流であるといえる。 一方，本願補正発明における「主電流」とは，本願明細書の【００１９】の「主電流が流れる最小単位である主電流側単位セル３４」との記載によれば，「第１単位セル」を流れる電流であるといえる。 そうすると，引用発明１の「メインセル」に流れる電流は，本願補正発明の「主電流」に相当し，引用発明１の「メインセル」は，主電流側にあるといえるから，本願補正発明の「主電流側の第１単位セル」に相当する。 以上によれば，引用発明１の「各メインセルにおいて，ｎ型の炭化珪素で構成されるドリフト層２１の表層部に形成された，ｐ型炭化珪素のメインセルウェル領域４１と，前記メインセルウェル領域４１が多数形成されているメインセル領域」は，本願補正発明の「前記半導体層の前記表面側に形成され，主電流側の第１単位セルを複数含む第１素子部」に相当する。 ウ 引用発明１の「前記ドリフト層２１の表層部の一部に形成された，ｐ型炭化珪素の複数のセンスセル（センスセルウェル領域４２）」について，引用文献１の[0011] （前記（２）ア（ア））の「本発明の電力用半導体装置によれば，電流センサなどのセンサを内蔵して電流値などをモニターできる電力用半導体装置において，センサパッドを備えた電力用半導体装置を高速駆動した場合においても，ゲート絶縁膜に大きな強度の電界が印加されずゲート絶縁膜が絶縁破壊することを抑制でき，より信頼性の高い電力用半導体装置を提供することができる。」との記載によれば，引用発明１の「複数のセンスセル」は，電流を検出するものであり，上記「複数のセンスセル」を含む領域は，電流検出側にあるといえる。 また，引用発明１の「ドリフト層２１の表層部の一部に形成された，ｐ型の炭化珪素で構成される複数のセンスセル（センスセルウェル領域４２）」は，前記イの検討を参酌すると，「メインセル」を多数含む「メインセル領域」と同様に，半導体層の表層部，すなわち表面側に形成されているといえる。 以上によれば，引用発明１の「センスセル」は，本願補正発明の「第２の単位セル」に相当し，引用発明１の「ドリフト層２１の表層部の一部に形成された，ｐ型の炭化珪素で構成される複数のセンスセル（センスセルウェル領域４２）」を含む領域は，本願補正発明の「前記半導体層の前記表面側に形成され，電流検出側の第２単位セルを含む電流センス部」に相当する。 エ 引用発明１においては，「ソースパッド１０の下部」に「多数のメインセル」が形成され，「各メインセルにおいて」，「ドリフト層２１の表層部」に「メインセルウェル領域４１」が形成され，当該「メインセルウェル領域４１」が「多数形成されている」領域が，「メインセル領域」であるから，「ソースパッド１０の下部」には「メインセル領域」が配置されている，すなわち，「ソースパッド１０」は，「メインセル領域」の上方に配置されているといえる。 また，前記イの検討のとおり，引用発明１の「メインセル領域」は，本願補正発明の「第１素子部」に相当するものである。 以上によれば，引用発明１の「ソースパッド１０」は，本願補正発明の「前記第１素子部の上方に配置された第１素子側表面電極」に相当する。 オ 引用発明１の「センスパッド１３」は，「上面から見て，本体である長方形部分と，突起部分とを有」するものであり，また，「前記センスパッド１３の前記突起部分の下部の前記ドリフト層２１に，前記複数のセンスセル（センスセルウェル領域４２）が形成され」るものであるから，「センスパッド１３」の「突起部の下部」の「ドリフト層２１」に，「複数のセンスセル（センスセルウェル領域４２）」を含む領域が配置されている，すなわち，「センスパッド１３」は，「複数のセンスセル（センスセルウェル領域４２）」を含む領域の上方を少なくとも一部に含むように配置されているといえる。 さらに，前記ウの検討のとおり引用発明１の「複数のセンスセル（センスセルウェル領域４２）」を含む領域は，本願補正発明の「電流センス部」に相当するものである。 以上によれば，引用発明１の「センスパッド１３」は，本願補正発明の「前記電流センス部の上方を少なくとも一部に含むように配置されたセンス側表面電極」に相当する。 カ 引用発明１は，「前記センスパッド１３の前記本体である長方形部分にワイヤーボンディングがされている」ものであるから，「センスパッド１３」には，「ワイヤー」が接合されており，当該「ワイヤー」は，センス側のワイヤーであるといえる。 また，前記オの検討のとおり引用発明１の「センスパッド１３」は，本願補正発明の「センス側表面電極」に相当するものである。 以上によれば，引用発明１の「ワイヤー」は，本願補正発明の「センス側ワイヤ」に相当し，引用発明１と本願補正発明とは，「前記センス側表面電極に接合され」た「センス側ワイヤ」を含む点で共通する。 キ 引用発明１の「複数のセンスセル（センスセルウェル領域４２）」は，「前記センスパッド１３」の「前記突起部分の下部の前記ドリフト層２１」に「形成され」ているから，「センスパッド１３」の「突起部分」の下方に配置されているといえる。 また，引用発明１は，「前記センスパッド１３の前記本体である長方形部分にワイヤーボンディングがされている」から，「センスパッド１３」の「本体である長方形部分」が「ワイヤー」の接合部分であるといえる。 以上によれば，引用発明１の「複数のセンスセル（センスセルウェル領域４２）」を含む領域は，「センスパッド１３」の「突起部分」の下方に配置されるものであり，「ワイヤー」の接合部分の下方には配置されるものではないから，当該「ワイヤー」の接合部分の直下部を避けた位置に配置されているといえる。 そして，前記オ及びカの検討を参酌すれば，引用発明１と本願補正発明とは，「前記第２単位セルは，前記センス側表面電極の下方で，かつ前記センス側ワイヤの接合部分の直下部を避けた位置に配置されている」点で一致する。 ク 引用発明１の「炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置」は，本願補正発明の「半導体装置」に対応する。 以上のア～クによれば，本願補正発明と引用発明１の一致点及び相違点は，次のとおりである。 ＜一致点＞ 「表面および裏面を有する半導体層と， 前記半導体層の前記表面側に形成され，主電流側の第１単位セルを複数含む第１素子部と， 前記半導体層の前記表面側に形成され，電流検出側の第２単位セルを含む電流センス部と， 前記第１素子部の上方に配置された第１素子側表面電極と， 前記電流センス部の上方を少なくとも一部に含むように配置されたセンス側表面電極と， 前記センス側表面電極に接合されたセンス側ワイヤと， を含み， 前記第２単位セルは，前記センス側表面電極の下方で，かつ前記センス側ワイヤの接合部分の直下部を避けた位置に配置されている，半導体装置。」 ＜相違点１＞ 本願補正発明は，「前記第１素子側表面電極に接合された第１素子側ワイヤ」を含むのに対し，引用発明１は，そのようなワイヤを含んでいるか不明である点。 ＜相違点２＞ 「センス側ワイヤ」について，本願補正発明は，「第１素子側ワイヤよりも細い」のに対し，引用発明１は，そのような構成を備えているか不明である点。 ＜相違点３＞ 本願補正発明は，「前記センス側表面電極の前記第２単位セルの直上部を被覆領域として覆い，前記センス側表面電極の一部をセンス側パッドとして露出させる第１開口を有するパッシベーション膜」を含むのに対し，引用発明１は，そのようなパッシベーション膜を含んでいるか不明である点。 （４）判断 以下，相違点について検討する。 ア 相違点１，２について まず，相違点１，２については，いずれも「ワイヤ」に関するものであるから一緒に検討する。 （ア）引用発明１においては，「センスパッド１３」に「ワイヤーボンディングがされている」から，「センスパッド１３」に「ワイヤー」が接合されるものであるところ，半導体装置に含まれるセンスパッドと同様に，ソースパッド（電極）にもワイヤーを接合することは常套手段である（必要であれば，引用文献２参照。）。 （イ）また，前記（２）イ（ウ）に示したとおり，引用発明２は，小さい電流が流れるセンスパッドに接続するワイヤの直径を，主電流によるワイヤ溶断を防止するための太さである，ソース電極に接続するワイヤの直径よりも細くする炭化珪素半導体装置であって，センスパッドに流れる電流は，ソース電力に流れる電流よりも小さいといえる。 また，前記（３）ウで検討したように，引用発明１の「複数のセンスセル」は，電流を検知するものであるところ，引用文献１の［図２］（前記（２）ア（ア））には，センスセルウェル領域４２の数は，メインセルウェル領域４１の数よりもはるかに少ないことが見てとれるから，引用発明１において，「センスパッド１３」に流れる電流は，「ソースパッド１０」に流れる電流よりも小さいといえる。 以上によれば，引用発明１と引用発明２とは，いずれも，「炭化珪素半導体装置」という共通の技術分野に属するものであり，かつ，両者は，センスパッド（電極）に流れる電流は，ソースパッドに流れる電流よりも小さいという点で共通しているから，引用発明１に引用発明２を適用する動機付けが存在する。 したがって，引用発明１において，上記常套手段及び引用発明２を適用して，「ソースパッド１０」にワイヤを接合させるとともに，「センスパッド１３」に接合される「ワイヤー」を，「ソースパッド１０」に接合させるワイヤよりも細くすることにより，相違点１，２に係る本願補正発明の構成とすることは，当業者が容易に想到し得たことである。 イ 相違点３について 前記３（２）ウ（ウ）に示したとおり，引用発明３は，センス端子付きＭＯＳＦＥＴを含むチップであって，前記チップの全面を覆って表面保護膜を形成し，前記表面保護膜に開口部を設け，前記開口部から露出したセンスパッド電極にワイヤボンドする，センス端子付きＭＯＳＦＥＴを含むチップである。 また，引用文献３の【０００６】（前記（２）ウ（ア））には，「センス部３２は，過電流を保護するために，実動作領域３５上の複数のＭＯＳトランジスタを電流検出用のセンス端子として使用し，センスパッド電極３３にコンタクトしている」と記載されているから，引用発明３のセンスパッド電極は，電流を検出するためのものであるといえる。 一方，引用文献１の[0011] （前記（２）ア（ア））には，「本発明の電力用半導体装置によれば，電流センサなどのセンサを内蔵して電流値などをモニターできる電力用半導体装置において，センサパッドを備えた電力用半導体装置を高速駆動した場合においても，ゲート絶縁膜に大きな強度の電界が印加されずゲート絶縁膜が絶縁破壊することを抑制でき，より信頼性の高い電力用半導体装置を提供することができる」と記載されているから，引用発明１のセンスパッド１３は，電流を検出するためのものであるといえる。 以上によれば，引用発明１と引用発明３とは，いずれも，センスパッド（電極）を備える半導体装置という共通の技術分野に属するものであり，かつ，両者は，電流を検出するためのセンスパッド（電極）にワイヤーボンディングを行うものである点で共通するものであるから，引用発明１に引用発明３を適用する動機付けは存在する。 そして，前記（２）エ（オ）に示したとおり，電極配線を覆う絶縁膜に開口を設けてワイヤボンディングを行う際に，前記絶縁膜のうち前記ワイヤボンディングに必要な部分のみを開口させるようにすることは，本願の優先日前において周知技術であった。 以上によれば，引用発明１に上記引用発明３及び上記周知技術を適用して，「炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置」の全面を覆う表面保護膜を形成し，前記表面保護膜に開口部を設けてワイヤーボンディングをする際に，前記表面保護膜のうち前記ワイヤーボンディングに必要な部分のみを開口させることによって，「炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置」において，「センスパッド１３」の「複数のセンスセル（センスセルウェル領域４２）」の直上部を被覆領域として覆い，前記「センスパッド１３」の一部をセンス側パッドとして露出させる開口を有する表面保護膜を含ませるようにすることで，相違点３に係る本願補正発明の構成とすることは，当業者にとって格別の困難性を要するものではない。 ウ そして，これらの相違点を総合的に勘案しても，本願補正発明の奏する作用効果は，引用発明１～３及び周知技術の奏する作用効果から予測される範囲内のものにすぎず，格別顕著なものということはできない。 エ したがって，本願補正発明は，引用発明１～３及び周知技術に基いて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。 ４ むすび 以上のとおり，本件補正は，特許法第１７条の２第５項に規定する要件に違反するものであり，同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 また，仮に，本件補正が，特許法第１７条の２第５項第２号に規定する特許請求の範囲の減縮を目的とするものと仮定した場合，本件補正は，同法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 よって，前記補正の却下の決定の結論のとおり決定する。 第３ 本願発明について １ 本願発明 令和３年 ９月１３日にされた手続補正は，前記のとおり却下されたので，本願の請求項に係る発明は，令和３年 ５月１２日にされた手続補正により補正された特許請求の範囲の請求項１～２２に記載された事項により特定されるものであるところ，その請求項１に係る発明（以下，「本願発明」という。）は，その請求項１に記載された事項により特定される前記第２［理由］１（２）に記載のとおりのものである。 ２ 原査定における拒絶の理由 原査定の拒絶の理由は， （１）この出願の請求項１～５，７，８，１２，１３，１５，２０～２２に係る発明は，その出願前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献１～３に記載された発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない， （２）この出願の請求項６，９～１１に係る発明は，以下の引用文献１～４に記載された発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない， （３）この出願の請求項１４に係る発明は，以下の引用文献１～３，５に記載された発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない， （４）この出願の請求項１６～１９に係る発明は，以下の引用文献１，３に記載された発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない， というものである。 引用文献１：国際公開第２０１１／１６１７２１号 引用文献２：特開２０１３－ ９８３１６号公報 引用文献３：特開２００２－３１４０８６号公報 引用文献４：特開２０１５－２２０３３４号公報 引用文献５：特開２００５－３２２７８１号公報 ３ 引用文献，引用発明等 原査定の拒絶の理由で引用された引用文献１～３，その記載事項，引用発明１～３及び周知技術は，前記第２の［理由］３（２）に記載したとおりである。 ４ 対比・判断 本願補正発明は，前記第２の［理由］２（１）で検討したとおり，本願発明から実質的に変更されていない。 そうすると，本願発明から実質的に変更されていない本願補正発明が，前記第２の［理由］３（３），（４）に記載したとおり，引用発明１～３及び周知技術に基いて，当業者が容易に発明をすることができたものであるから，本願発明も，引用発明１～３及び周知技術に基いて，当業者が容易に発明をすることができたものである。 第４ むすび 以上のとおり，本願発明は，特許法第２９条第２項の規定により特許を受けることができないから，他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。 よって，結論のとおり審決する。