2021-006195

第２ 原査定の概要

原査定（令和３年１月１３日付け拒絶査定）の概要は，次のとおりである。

請求項１－１７に係る発明は，以下の引用文献１－４に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法２９条２項の規定により特許を受けることができない。

引用文献等一覧

１．国際公開第２０１４／１４３０５６号

２．特開２０１４－１５７３９１号公報

３．特開２０１２－８９１３７号公報

４．特開２００８－１７１１６３号公報

第３ 本願発明

本願請求項１－１７に係る発明（以下，それぞれ「本願発明１」～「本願発明１７」という。）は，令和３年５月１４日にされた手続補正で補正された特許請求の範囲の請求項１－１７に記載された事項により特定される発明であり，本願発明１，本願発明７，本願発明１１，及び，本願発明１７は，それぞれ以下のとおりの発明である。なお，符号「１Ａ」～「１Ｇ」，「７Ａ」～「７Ｆ」，「１１Ａ」～「１１Ｈ」，「１７Ａ」～「１７Ｇ」は，当審において付与したものであり，それぞれの構成を，「構成１Ａ」などという。

「【請求項１】

１Ａ メモリアレイと，

１Ｂ 前記メモリアレイをホスト装置にインターフェイス（ｉｎｔｅｒｆａｃｅ）するために前記メモリアレイに連結されたインターフェイスと，

１Ｃ 前記メモリアレイ及び前記インターフェイスに連結されたコントローラと，を備え，

１Ｄ 前記インターフェイスは，前記メモリアレイのフィードバック状態情報を前記ホスト装置にインターフェイスするために標準のＤＩＭＭ（ＤｕａｌＩｎ－ＬｉｎｅＭｅｍｏｒｙＭｏｄｕｌｅ）ピンアウト（ｐｉｎｏｕｔ）構成から用途変更された複数のコネクション（ｃｏｎｎｅｃｔｉｏｎ）を含み，

１Ｅ 前記コントローラは，前記メモリアレイのエラー訂正動作を制御し，そして前記インターフェイスを通じて前記ホスト装置からコマンド（ｃｏｍｍａｎｄ）を受信し，前記受信されたコマンドに応答して，前記エラー訂正動作の結果に関連するフィードバック状態情報を前記インターフェイスの前記用途変更された複数のコネクションを通じて前記ホスト装置に提供し，前記エラー訂正動作の結果が失敗である場合に措置を遂行するように前記ホスト装置に指示するフィードバック状態情報を前記インターフェイスの前記用途変更された複数のコネクションを通じて前記ホスト装置に提供するように前記インターフェイスを制御し，

１Ｆ 前記フィードバック状態情報は，前記ホスト装置に無効アクセスを通知して前記メモリアレイと前記ホスト装置との間の動作を調整するために使用され，無効理由のカテゴリー，アドレス，及びヒントに関連した情報を含むことを特徴とする

１Ｇ メモリモジュール。」

「【請求項７】

７Ａ ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｒｏｙ）及び複数のＮＶＲＡＭ（Ｎｏｎ－ＶｏｌａｔｉｌｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を含むメモリセルのアレイを含み，ＤＩＭＭ（ＤｕａｌＩｎ－ＬｉｎｅＭｅｍｏｒｙＭｏｄｕｌｅ）で構成されたメモリアレイと，

７Ｂ 前記メモリアレイに連結されたコントローラと，を備え，

７Ｃ 前記ＤＩＭＭは，前記メモリアレイの動作状態をホスト装置にインターフェイスするように標準のＤＩＭＭピンアウト構成で用途変更された複数のコネクション（ｃｏｎｎｅｃｔｉｏｎ）を含み，

７Ｄ 前記コントローラは，前記メモリアレイのウェアレベリング（ｗｅａｒ－ｌｅｖｅｌｉｎｇ）動作を制御し，ウェアレベリング動作が遂行中であることを示すフィードバック状態情報，及び前記ウェアレベリング動作中に別の動作をスケジュールするよう前記ホスト装置に指示するフィードバック状態情報を，標準のＤＩＭＭピンアウト構成で用途変更された複数のコネクションを含むインターフェイスのうちの前記用途変更された複数のコネクションを通じて前記ホスト装置に提供し，

７Ｅ 前記フィードバック状態情報は，前記ホスト装置に無効アクセスを通知して前記メモリアレイと前記ホスト装置との間の動作を調整するために使用され，無効理由のカテゴリー，アドレス，及びヒントに関連した情報を含むことを特徴とする

７Ｆ メモリモジュール。」

「【請求項１１】

１１Ａ メモリセルのアレイを含むメモリアレイと，

１１Ｂ インターフェイスと，

１１Ｃ 前記メモリアレイ及び前記インターフェイスに連結されたコントローラと，を備え，

１１Ｄ 前記メモリアレイは，前記メモリアレイの動作状態をホスト装置にインターフェイスするように標準のＤＩＭＭピンアウト構成で用途変更された複数のコネクションを含むＤＩＭＭで構成され，

１１Ｅ 前記インターフェイスは，前記メモリアレイを前記ホスト装置にインターフェイス（ｉｎｔｅｒｆａｃｅ）するために前記ＤＩＭＭの複数のコネクションを含んで前記メモリアレイに連結され，

１１Ｆ 前記コントローラは，前記メモリアレイのリフレッシュ動作，前記メモリアレイのエラー訂正動作，前記メモリアレイのスクラビング（ｓｃｒｕｂｂｉｎｇ）動作，及び前記メモリアレイのウェアレベリング（ｗｅａｒ－ｌｅｖｅｌｉｎｇ）動作のうちの少なくとも１つを制御し，前記インターフェイスを通じて前記ホスト装置からコマンドを受信し，前記受信したコマンドに応答して，前記コントローラによって制御される動作に関連するホスト装置にフィードバック状態情報を前記インターフェイスのうちの前記標準のＤＩＭＭピンアウト構成で用途変更された複数のコネクションを通じて提供し，

１１Ｇ 前記フィードバック状態情報は，前記ホスト装置に無効アクセスを通知して前記メモリアレイと前記ホスト装置との間の動作を調整するために使用され，無効理由のカテゴリー，アドレス，及びヒントに関連した情報を含むことを特徴とする

１１Ｈ メモリモジュール。」

「【請求項１７】

１７Ａ 複数の不揮発性メモリセルを含むメモリアレイと，

１７Ｂ 前記メモリアレイをホスト装置にインターフェイス（ｉｎｔｅｒｆａｃｅ）するために前記メモリアレイに連結されたインターフェイスと，

１７Ｃ 前記メモリアレイ及び前記インターフェイスに連結されたコントローラと，を備え，

１７Ｄ 前記インターフェイスは，前記メモリアレイのフィードバック状態情報を前記ホスト装置にインターフェイスするために標準のＤＩＭＭ（ＤｕａｌＩｎ－ＬｉｎｅＭｅｍｏｒｙＭｏｄｕｌｅ）ピンアウト（ｐｉｎｏｕｔ）構成から用途変更された複数のコネクション（ｃｏｎｎｅｃｔｉｏｎ）を含み，

１７Ｅ 前記コントローラは，前記メモリアレイのウェアレベリング（ｗｅａｒ－ｌｅｖｅｌｉｎｇ）動作を制御し，そして前記インターフェイスを通じて前記ホスト装置からコマンド（ｃｏｍｍａｎｄ）を受信し，前記受信されたコマンドに応答して，前記ウェアレベリング動作が遂行中であることを示すフィードバック状態情報，及び前記ウェアレベリング動作中に別の動作をスケジュールするように前記ホスト装置に指示するフィードバック状態情報を前記インターフェイスの前記用途変更された複数のコネクションを通じて前記ホスト装置に提供するように前記インターフェイスを制御し，

１７Ｆ 前記フィードバック状態情報は，前記ホスト装置に無効アクセスを通知して前記メモリアレイと前記ホスト装置との間の動作を調整するために使用され，無効理由のカテゴリー，アドレス，及びヒントに関連した情報を含むことを特徴とする

１７Ｇ メモリモジュール。」

また，本願発明２－６は，本願発明１を減縮した発明であり，本願発明８－１０は，本願発明７を減縮した発明であり，本願発明１２－１６は，本願発明１１を減縮した発明である。

第４ 引用文献，引用発明等

１ 引用文献１について

（１）引用文献１の記載

原査定の拒絶の理由に引用された引用文献１（国際公開第２０１４／１４３０５６号）には，図面とともに次の事項が記載されている（下線は，節タイトル部に元々付与されているものを除き，当審が付与した。「・・・」は，省略した部分があることを示す。以下，同じ。）。

ア「[0032] FIG. 1 illustrates an embodiment of a computing system 2 including one or more processors 4, a host memory controller 6 and multiple memory modules 8a, 8b, which are typically mounted on a motherboard. The processors 4 may comprise a central processing unit, multi-core processor. The host memory controller 6, in response to memory access requests from the processors 4, communicates with multiple memory modules 8a, 8b over a bus 10, also referred to as a channel, bus interface, etc., where both memory modules 8a, 8b are separately and independently connected to the same bus 10. The host memory controller 6 may include a request counter 7 that is incremented when receiving a request signal for a grant to use when later issuing grants based on the number of requests indicated in the request counter 7, a write credit counter 9 indicating a number or credits permitting write requests to be sent to one of the memory modules 8a, 8b, and a scramble seed value 11 used to descramble read requested data from one of the memory modules 8a, 8b.

[0033] In the embodiment of FIG. 1, the memory modules 8a, 8b are mounted in slots or memory sockets on the system 2 motherboard. The memory modules 8a, 8b may comprise the same or different types of memory modules that have a pin arrangement compatible with the pin arrangement in the memory slots on the motherboard. Further, the memory modules may support the same or different memory protocols, such as Double Data Rate Fourth Generation (DDR4) protocol and additional protocols. Although only two memory modules 8a, 8b are shown, there may be multiple memory modules

[0034] Each of the memory modules 8a, 8b include memory chips 12a, 14a, 16a, 18a and 12b, 14b, 16b, 18b, respectively, on one or both sides of the memory module, to store the data. The memory chips, e.g., DRAM chips, located on one or both sides of the memory module 8a, 8b package, comprise the storage elements that store data being used by the processor 4.

[0035] Each memory module 8a, 8b may include a memory module controller 20a, 20b to coordinate memory management and access operations with the host memory controller 6. The host memory controller 6 includes logic to manage read and write operations and memory management operations with respect to the memory modules 8a, 8b connected to the bus 10, and interface the processor 4 to the memory modules 8a, 8b. The host memory controller 6 may be integrated with the processor 4 or implemented in logic separate from the processor 4 on the system 2 motherboard.

[0036] The system 2 motherboard may include a memory socket compatible with different types of memory chips, to allow different types of memory modules 8a, 8b supporting different types of memory devices supporting different memory protocols as long as the different types of memory modules 8a, 8b are compatible with the pin architecture in the memory sockets.

[0037] In one embodiment, the memory modules 8a, 8b may comprise a same or different type of Dynamic Random Access Memories (DRAMs). In one embodiment, the memory modules 8a, 8b may comprise Dual In-Line Memory Modules (DIMMs), such as unbufferred DIMMs (UDIMM), Load Reduced Dual-inline Memory Module (LRDIMM), a Small Outline Dual In-line Memory Module (SODIMM), etc. The memory modules 8a, 8b may implement various forms of memory, including, but not limited to, NAND (flash) memory, ferroelectric random-access memory (FeTRAM), nanowire-based non-volatile memory, three-dimensional (3D) crosspoint memory such as phase change memory (PCM), memory that incorporates memristor technology, Magnetoresistive random-access memory (MRAM), Spin Transfer Torque (STT)-MRAM, etc.」

（当審訳：※特表2016-514320号公報を参考にした。以下同じ。）

「[0032] FIG.1は，通常マザーボードに搭載される，１または複数のプロセッサ４，ホストメモリコントローラ６および複数のメモリモジュール８ａ，８ｂを含む，コンピューティングシステム２に係る一実施形態を示す。複数のプロセッサ４は，中央処理装置，マルチコアプロセッサを備えてよい。ホストメモリコントローラ６は，複数のプロセッサ４からの複数のメモリアクセスリクエストに応答して，チャネル，バスインターフェース等とも言われるバス１０を介して，複数のメモリモジュール８ａ，８ｂと通信する。ここでは，メモリモジュール８ａ，８ｂの両方は，別個かつ独立的に，同一のバス１０に接続されている。ホストメモリコントローラ６は，リクエストカウンタ７，ライトクレジットカウンタ９，およびスクランブルシード値１１を含んでよい。リクエストカウンタ７は，リクエストカウンタ７で示されるリクエスト数に基づいて，後に複数のグラントを発行する際に使用する，グラントのためのリクエスト信号を受信するとき，インクリメントされる。ライトクレジットカウンタ９は，メモリモジュール８ａ，８ｂの１つに，複数のライトリクエストが送信されることを許可する，多数または複数のクレジットを示す。スクランブルシード値１１は，メモリモジュール８ａ，８ｂの１つからのリードリクエストされたデータをデスクランブルするのに使用される。

[0033] FIG.1の実施形態において，メモリモジュール８ａ，８ｂは，システム２のマザーボード上の複数のスロットまたはメモリソケットに搭載される。メモリモジュール８ａ，８ｂは，マザーボード上の複数のメモリスロット内のピン配置と互換性のあるピン配置を有する，同一または異なるタイプの複数のメモリモジュールを備えてよい。さらに，複数のメモリモジュールは，Double Data Rate Fourth Generation(DDR4)プロトコルおよび追加の複数のプロトコル等の，同一または異なる複数のメモリプロトコルをサポートしてよい。２つのメモリモジュール８ａ，８ｂのみが示されているが，複数のメモリモジュールが存在してよい。

[0034] メモリモジュール８ａ，８ｂの各々は，データを格納するためのメモリチップ１２ａ，１４ａ，１６ａ，１８ａおよび１２ｂ，１４ｂ，１６ｂ，１８ｂをそれぞれ，メモリモジュールの一方または両方の側に含む。メモリモジュール８ａ，８ｂパッケージの一方または両方の側に配置される，複数のDRAMチップ等の複数のメモリチップは，プロセッサ４によって使用されているデータを格納する複数のストレージ要素を備える。

[0035] 各メモリモジュール８ａ，８ｂは，ホストメモリコントローラ６とのメモリ管理および複数のアクセス動作を調整するためのメモリモジュールコントローラ２０ａ，２０ｂを含んでよい。ホストメモリコントローラ６は，バス１０に接続されたメモリモジュール８ａ，８ｂに対する，複数のリードおよびライト動作並びに複数のメモリ管理動作を管理するため，およびプロセッサ４をメモリモジュール８ａ，８ｂに対しやり取りさせるためのロジックを含む。ホストメモリコントローラ６は，プロセッサ４と統合されてよく，あるいはシステム２のマザーボード上のプロセッサ４とは分離したロジックに実装されてよい。

[0036] 異なるタイプのメモリモジュール８ａ，８ｂが複数のメモリソケット内のピンアーキテクチャと互換性がある限り，システム２のマザーボードは，異なる複数のタイプのメモリチップと互換性のあるメモリソケットを含んでよく，異なる複数のタイプのメモリプロトコルをサポートする異なる複数のタイプのメモリデバイスをサポートする異なるタイプのメモリモジュール８ａ，８ｂを許容する。

[0037] 一実施形態において，メモリモジュール８ａ，８ｂは，同一または異なるタイプのダイナミックランダムアクセスメモリ（DRAMs）を備えてよい。一実施形態において，メモリモジュール８ａ，８ｂは，アンバッファードDIMMs(UDIMM)，Load Reduced Dual-inline Memory Module(LRDIMM)，Small Outline Dual In-line Memory Module(SODIMM)等のDual In-Line Memory Modules(DIMMs)を含んでよい。メモリモジュール８ａ，８ｂは，様々な形態のメモリを実装してよく，限定はされないがそれらには，NAND（flash）メモリ，強誘電体ランダムアクセスメモリ（FeTRAM），ナノワイヤーベースの不揮発性メモリ，相変化メモリ（PCM）のような３次元（3D）クロスポイントメモリ，メモリスタ技術組込みメモリ，磁気抵抗ランダムアクセスメモリ（MRAM），Spin Transfer Torque(STT)-MRAM等を含む。」

イ「[0043] FIG. 3 illustrates an arrangement of the pins on the memory module 8a, 8b, with the host memory controller 6, bus 10 lines and the memory modules 8a, 8b, where such pin designations are described below or known in the art.

Encoding Functions in a Request Signal

[0044] In certain embodiments, the memory module controller 20 may send a request signal, e.g., REQ# 50, to the host memory controller 6 to indicate that there is data in the read buffer 24 for the host memory controller 6 to return as part of a read command. The request signal may comprise the REQ# clock enable (CKE) signal 50 shown in the pin-out diagram of FIG. 3. The memory module controller 18 may transmit the request signal at a minimum pulse width to guarantee detection by the host memory controller 6, which in certain implementations may comprise two clock cycles. The memory module controller 20 may further encode an additional function in the request signal for the host memory controller 6 to perform. By encoding additional functions in the request signal, multiple functions may be indicated in one signal in order to maximize the number of operations and information communicated in a single signal.」

（当審訳）

「[0043] FIG.3は，ホストメモリコントローラ６，複数のバス１０のラインおよびメモリモジュール８ａ，８ｂを有するメモリモジュール８ａ，８ｂ上の複数のピンの配置を示す。このような複数のピン指定については，以下に記載されるか，または当技術分野において既知である。

リクエスト信号内のファンクションのエンコーディング

[0044] 特定の複数の実施形態において，リードコマンドの一部としてホストメモリコントローラ６に戻すべきデータがリードバッファ２４内にあることを示すべく，メモリモジュールコントローラ２０は，REQ#５０等のリクエスト信号をホストメモリコントローラ６に送信してよい。リクエスト信号は，FIG.3のピンアウトダイアグラムに示される，REQ#クロックイネーブル（CKE）信号５０を備えてよい。メモリモジュールコントローラ２０は，ホストメモリコントローラ６による検出を保証すべく，最小パルス幅でリクエスト信号を送信してよく，これは，複数の特定の実装において，２クロックサイクルを備えてよい。メモリモジュールコントローラ２０はさらに，ホストメモリコントローラ６が実行する追加のファンクションをリクエスト信号内にエンコードしてよい。単一の信号内における動作数および通信される情報を最大化すべく，複数の追加のファンクションをリクエスト信号内にエンコーディングすることによって，複数のファンクションが１つの信号内で示され得る。」

（当審注：原文中の“The memory module controller 18”は，“The memory module controller 20”の誤記と解した。）

ウ「Performing Error Handling Operations Using Error Signals

[0095] Described embodiments provide techniques for a simplified error flow at the memory module 8 to coordinate error handling with the host memory controller 6. In described embodiments, the memory module controller 20 may signal an error on the error pin 68 ERR0# shown in the pin-out design of FIG. 2. The memory module controller 20 may assert an error (ERR) low signal on the error pin 68 to signal commencement of error handling operations and assert an error (ERR) high signal on the error pin 68 to signal that the error mode has ended and the bus 10 is returned to an initial state ready for operation. In this way communication to coordinate error handling between the memory module controller 20 and the host memory controller 6 on the bus 10 comprises a limited number of signals to avoid consuming bandwidth with more extensive error handling coordination.」

（当審訳）

「エラー信号を使用したエラー処理動作

[0095] 複数の記載された実施形態は，ホストメモリコントローラ６とのエラー処理を調整する，メモリモジュール８における簡易なエラーフローのための複数の技術を提供する。複数の記載された実施形態において，メモリモジュールコントローラ２０は，FIG.3のピンアウト設計に示されるエラーピン６８ERR0#上にエラーを送信してよい。メモリモジュールコントローラ２０は，複数のエラー処理動作の開始を送信すべく，エラーピン６８上にエラー（ERR）ロー信号をアサートしてよく，またメモリモジュールコントローラ２０は，エラーモードが終了したこと，およびバス１０が動作の準備が整った初期状態に戻されたことを送信すべく，エラーピン６８上にエラー（ERR）ハイ信号をアサートしてよい。このように，バス１０上でのメモリモジュールコントローラ２０とホストメモリコントローラ６との間のエラー処理を調整するための通信は，より広範なエラー処理調整で，帯域幅を消費することを回避すべく，制限された数の信号を備える。」

（当審注：原文中のFIG.2は，FIG.3の誤記と解した。）

エ「FIG.1

［図：0001381570000001.jpg］

」

オ「FIG.3.

［図：0001381570000002.jpg］

」

（２）引用発明の認定

上記ア～オによれば，引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。なお，符号「ａ」～「ｅ」は，当審において付与したものであり，それぞれの構成を，「構成ａ」などという。

＜引用発明＞

「ａ メモリチップ１２ｂ，１４ｂ，１６ｂ，１８ｂと，

ｂ ＤＩＭＭを構成するメモリモジュール８ｂとホストメモリコントローラ６とが通信するバス１０に接続される複数のピン配置と，

ｃ ホストメモリコントローラ６とのメモリ管理および複数のアクセス動作を調整するためのメモリモジュールコントローラ２０ｂとを備え，

ｄ メモリモジュールコントローラ２０ｂは，ホストメモリコントローラ６に戻すべきデータがリードバッファ２４内にあることを示すリクエスト信号REQ#を，複数のピン配置のうち，クロックイネーブル信号５０（CKE1）を用いてホストメモリコントローラ６に送信し，また，メモリモジュールコントローラ２０ｂは，ホストメモリコントローラ６に対し，エラーピン６８（ODT1）上にエラーを送信する，

ｅ メモリモジュール８ｂ。」

２ 引用文献２－４について

（１）引用文献２に記載された技術事項

原査定の拒絶の理由に引用された引用文献２（特開２０１４－１５７３９１号公報）には，以下のとおりの記載がある。

ア「【０１８４】 ［情報処理システムの構成］

図２９は，本技術の第７の実施の形態における情報処理システムの構成例を示す図である。この情報処理システムは，第１乃至６の実施の形態と同様に，ホストコンピュータ１００と，メモリコントローラ２００と，メモリ３００とから構成される。メモリコントローラ２００およびメモリ３００はストレージシステムを構成する。但し，エラー情報管理テーブル１２１がホストコンピュータ１００において管理され，メモリコントローラ２００がエラー情報保持部２５０を備える点が異なる。」

イ「【０１８６】 エラー情報保持部２５０は，エラー検出訂正部２３０において検出されたエラー数とそのエラーを発生した論理アドレスを一時的に保持するものである。エラー情報保持部２５０が保持するデータサイズは，ホストコンピュータ１００が，１回のリードコマンドで読み出す最大のデータサイズに応じたサイズとなる。例えば，１論理アドレスで示される領域のサイズが５１２バイトであるとき，ホストコンピュータ１００が１回のリードコマンドで最大１２８ＫＢのデータを読み出す場合，２５６個のエラー数を保持することが可能である。

【０１８７】 ［リードコマンド処理の動作］

図３０は，本技術の第７の実施の形態におけるリードコマンド処理の処理手順例を示す流れ図である。

【０１８８】 この第７の実施の形態におけるリードコマンド処理は，図６により説明した第１の実施の形態とほぼ同様であるが，エラー情報管理テーブル２２１の更新処理（ステップＳ９２０）に代えて，エラー情報保持部２５０にエラー情報を保持する点において異なる。すなわち，ステップＳ８３５で検出されたエラー数と，ステップＳ８３２で決定した論理アドレスとが，エラー情報保持部２５０に保持される（ステップＳ８３９）。

【０１８９】 処理終了時にプロセッサ２４０は，エラー情報保持部２５０で保持しているエラーを検出した論理アドレスとそのエラー数およびリードコマンドが正常終了したことをホストコンピュータ１００に通知し，リードコマンド処理を終了させる（ステップＳ８４３）。一方，訂正可能なエラー数を越えた場合には（ステップＳ８３７：Ｎｏ），リードコマンドがエラー終了したことをホストコンピュータ１００に通知し，リードコマンド処理を終了させる（ステップＳ８４４）。その際，エラー情報保持部２５０で保持しているエラーが検出された論理アドレスとそのエラー数，および，ステップＳ８３７で訂正不可能と判定された論理アドレスと訂正可能なエラー数を超えた旨がホストコンピュータ１００に通知される。」

ウ「【図２９】

［図：0001381570000003.jpg］

」

エ「【図３０】

［図：0001381570000004.jpg］

」

上記ア～エによれば，引用文献２には，以下の技術事項が記載されていると認められる。

「ストレージシステムのメモリコントローラが，エラー検出訂正部を備え，エラーを検出した論理アドレスとそのエラー数およびリードコマンドが正常終了したことをホストコンピュータに通知し，訂正可能なエラー数を超えた場合には，リードコマンドがエラー終了したことをホストコンピュータに通知すること。」

（２）引用文献３に記載された技術事項

原査定の拒絶の理由に引用された引用文献３（特開２０１２－８９１３７号公報）には，以下のとおりの記載がある。

ア「【００２３】 図１に図示されているように，本発明の一実施形態によるメモリモジュール１０００は，一つ以上の半導体装置１１００，１２００＿１ないし１２００＿ｎを具備する。・・・

【００２４】 メモリモジュール１０００のモジュールボード（module board）上には，一つ以上の半導体装置１１００，１２００＿１ないし１２００＿ｎが装着され，例えば，半導体装置１１００，１２００＿１ないし１２００＿ｎは，メモリ管理チップ（management chip）１１００と，メモリセル・アレイを含む一つ以上のメモリチップ１２００＿１ないし１２００＿ｎとを含む。前記メモリ管理チップ１１００は，動的メモリ管理部，動的メモリ管理回路，またはＤＲＡＭ管理部とも言える。本発明について説明するにあたり，メモリセル・アレイは，ＤＲＡＭセルを含み，メモリチップ１２００＿１ないし１２００＿ｎは，ＤＲＡＭチップであると仮定する。・・・

【００２８】 図２は，図１のメモリ管理チップの一具現例を示すブロック図である。図１及び図２を参照すれば，メモリ管理チップ１１００は，制御ユニット１１１０，リフレッシュ・スケジューラ１１２０，動作パラメータ保存回路１１３０（ＭＤＯＰ（memory device operational parameter） storage circuit）及び温度センサ１１４０を具備する。リフレッシュ・スケジューラ１１２０は，特定周期（または周波数）に基いて，特定ページのリフレッシュ動作を管理し，実際特定ページに対するリフレッシュ動作は，動作パラメータ保存回路１１３０に保存されたページに係わる動作パラメータの値に基いて遂行されうる。これによって，ページに係わる動作パラメータは，命令に応答するページそれぞれに対するリフレッシュ動作に影響を与えうる。」

イ「【００６３】 図１０Ａ及び図１０Ｂは，本発明の他の実施形態によるメモリモジュール及びメモリシステムを示すブロック図である。図１０Ａに図示されているように，本発明の一実施形態によるメモリモジュール４０００Ａないし４０００Ｃそれぞれは，一つ以上の半導体装置４１００を含む。・・・

【００６４】 図１０Ａに図示されたメモリモジュール４０００Ａないし４０００Ｃは，ＦＢＤＩＭＭ形態のモジュールであり，メモリモジュール４０００Ａないし４０００Ｃそれぞれは，ＡＭＢ（advanced memory buffer）４２００を具備する。ＦＢＤＩＭＭ形態のメモリモジュールそれぞれは，メモリ・コントローラ３０００と通信し，メモリ・コントローラ３０００とモジュール内のＡＭＢ４２００とが，ポイント・ツー・ポイント（point-to-point）方式で接続される。・・・

【００６７】 図１１は，図１０ＡのＡＭＢ ４２００の一具現例を示すブロック図である。・・・ＡＭＢ ４２００には，本発明の実施形態による多様なポリシーが適用され，メモリに対する統合的な管理を行うメモリ管理部４２１０がさらに備わる。

【００６８】 図１２は，図１１のメモリ管理部４２１０の一具現例を示すブロック図である。・・・また，メモリ管理部４２１０は，外部から，またはＡＭＢコア４２２０から，クロック信号ＣＬＫ，コマンド／アドレスＣＭＤ，ＡＤＤ及びデータＤＱなどを受信して，これを処理する制御ユニット４２１６，メモリの一定個数のアドレス情報を保存するＬＲＵ（least recently used）／ＦＩＦＯ（first-in first-out）部４２１３，メモリに保存されたデータのビットエラーいかんをモニタリングするために，メモリセルをリードするスクラバ（scrubber）４２１４，及びメモリの一部ページにエラー訂正が不可能なエラーが発生した場合，エラーページをリダンダントページで代替するためのアドレス交換制御部４２１５などをさらに具備する。・・・

【００７１】 スクラバ４２１４は，メモリ（例えば，図１０Ａの半導体装置４１００に備わるメモリセル・アレイ）で，シングルビットエラーが発生したか否かをモニタリングするために，メモリをリードするスクラビング動作を一定周期ごとに行う。メモリ管理部４２１０のスクラバ４２１４は，メモリセル・アレイそれぞれのページに対して，スクラビング動作を行い，スクラビングの結果，シングルビットエラーが発生した場合，その結果をメタデータ保存部４２１１のスクラビング・フィールド（scrubbing field）に保存する。・・・」

ウ「【図１】

［図：0001381570000005.jpg］

」

エ「【図２】

［図：0001381570000006.jpg］

」

オ「【図１０Ａ】

［図：0001381570000007.jpg］

」

カ「【図１０Ｂ】

［図：0001381570000008.jpg］

」

キ「【図１１】

［図：0001381570000009.jpg］

」

ク「【図１２】

［図：0001381570000010.jpg］

」

上記ア，ウ，エによれば，引用文献３には，以下の技術事項が記載されていると認められる。

「メモリモジュールのメモリ管理チップに設けたリフレッシュスケジューラにより，リフレッシュを制御すること。」

また，上記イ，オ～クによれば，引用文献３には，以下の技術事項が記載されていると認められる。

「メモリモジュールのメモリ管理部に設けたスクラバにより，スクラビング動作を行うこと。」

（３）引用文献４に記載された技術事項

原査定の拒絶の理由に引用された引用文献４（特開２００８－１７１１６３号公報）には，以下のとおりの記載がある。

ア「【００４３】 図４は，フラッシュメモリモジュールＰ００の構成を示すブロック図である。フラッシュメモリモジュールＰ００は，フラッシュメモリコントローラＭＣ，フラッシュメモリＭＥＭ及び電源（ＰＳ）４０８を備える。フラッシュメモリＭＥＭはデータを記憶する。フラッシュメモリコントローラＭＣは，フラッシュメモリＭＥＭに対してデータを読み書きあるいは消去する。・・・

【００４４】 フラッシュメモリコントローラＭＣは，プロセッサ（μＰ）４０１，インターフェース部（ＤＫＣＩ／Ｆ）４０２，内部バス（ＢＵＳ）４０３，メモリ（ＲＡＭ）４０４，メモリ（ＲＯＭ）４０７，電力制御部（ＰＣＴＬ）４０９，フラッシュメモリインターフェース部（ＦＭＩ／Ｆ）４１０及びデータ転送部（ＤＭＡ）４１１を備える。」

イ「【００５６】 また，プロセッサ４０１は，フラッシュメモリモジュールＰ００内のブロック４０６に対して，後述するリクラメーション処理（ブロック再生処理）及び後述するウエアレベリング処理（消去回数平準化処理）を行う。」

ウ「【図４】

［図：0001381570000011.jpg］

」

上記ア～ウによれば，引用文献４には，以下の技術事項が記載されていると認められる。

「フラッシュメモリモジュールのフラッシュメモリコントローラが，ウエアレベリング処理を行うこと。」

第５ 対比・判断

１ 本願発明１について

（１）対比

ア 本願発明１の構成１Ａ～１Ｃと引用発明の構成ａ～ｃについて

本願発明１の構成１Ａ～１Ｃと引用発明の構成ａ～ｃとを対比すると，引用発明の構成ａの「メモリチップ１２ｂ，１４ｂ，１６ｂ，１８ｂ」は，複数のメモリチップにより「メモリアレイ」を構成しているといえるから，引用発明の構成ａは，本願発明１の構成１Ａの「メモリアレイ」に相当する。また，引用発明の構成ｂの「ホストメモリコントローラ６」は，本願発明の構成１Ｂの「ホスト装置」に相当し，同構成ｂの「複数のピン配置」は，メモリチップとホストメモリコントローラとの通信インターフェイスとして機能しているから，本願発明１の構成１Ｂの「インターフェイス」に対応するといえる。そして，引用発明の構成ｃの「メモリモジュールコントローラ２０ｂ」は，「ホストメモリコントローラ６」からのアクセスを調整するために，「メモリチップ」及び「複数のピン配置」と連結されていることは明らかであるから，本願発明１の構成１Ｃの「コントローラ」に相当すると認められる。

したがって，引用発明の構成ａ～ｃと本願発明１の構成１Ａ～１Ｃとの間に差異はない。

イ 本願発明１の構成１Ｄと引用発明の構成ｄについて

引用発明において，「複数のピン配置」のうち，メモリモジュールコントローラ２０ｂが使用する，「クロックイネーブル信号（CKE1）５０」及び「エラーピン６８（ODT1）」は，いずれも，標準のＤＩＭＭのピン配列から用途が変更されたものであり，それぞれ，ホストメモリコントローラ６に対して，メモリの状態をフィードバックする情報を送信していると認められる。

そうすると，引用発明の構成ｄによれば，「複数のピン配置」には，メモリアレイのフィードバック状態情報をホスト装置にインターフェイスするために，標準のＤＩＭＭピンアウト構成から用途変更されたピンコネクションが含まれるといえるから，引用発明の構成ｄと本願発明１の構成１Ｄとの間に差異はない。

ウ 本願発明１の構成１Ｅ，１Ｆについて

引用発明には，本願発明１の構成１Ｅ及び１Ｆに対応する構成が備わっていない。

エ 本願発明１の構成１Ｇと引用発明の構成ｅについて

引用発明の構成ｅの「メモリモジュール８ｂ」は，本願発明１の構成１Ｇの「メモリモジュール」に相当する。

オ 上記ア～エを総合すると，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。

（一致点）

「メモリアレイと，

前記メモリアレイをホスト装置にインターフェイスするために前記メモリアレイに連結されたインターフェイスと，

前記メモリアレイ及び前記インターフェイスに連結されたコントローラと，を備え，

前記インターフェイスは，前記メモリアレイのフィードバック状態情報を前記ホスト装置にインターフェイスするために標準のＤＩＭＭピンアウト構成から用途変更された複数のコネクションを含む，

メモリモジュール。」

（相違点１）

本願発明１の「コントローラ」は，「メモリアレイのエラー訂正動作を制御し，そしてインターフェイスを通じてホスト装置からコマンドを受信し，受信されたコマンドに応答して，エラー訂正動作の結果に関連するフィードバック状態情報をホスト装置に提供し，エラー訂正動作の結果が失敗である場合に措置を遂行するようにホスト装置に指示するフィードバック状態情報をホスト装置に提供するようにインターフェイスを制御する」ものであるのに対し，引用発明の「メモリモジュールコントローラ２０」は，そのような制御を行わない点。

（相違点２）

本願発明において，「インターフェイスの用途変更された複数のコネクション」を通じてホスト装置に提供する「フィードバック状態情報」は，「ホスト装置に無効アクセスを通知してメモリアレイとホスト装置との間の動作を調整するために使用され，無効理由のカテゴリー，アドレス，及びヒントに関連した情報を含む」のに対し，引用発明において，メモリモジュールコントローラ２０からホストメモリコントローラ６に送信される情報は，そのような情報を含まない点。

（２）相違点についての判断

事案に鑑み，相違点２について検討するに，本願の拒絶理由において引用された引用文献２－４は，それぞれ，上記第４の２（１）乃至（３）のとおりの技術事項を開示するが，上記相違点２に係る本願発明１の構成については何ら開示するものではない。また，上記相違点２に係る本願発明１の構成が，当業者にとって周知の技術であると解すべき根拠はなく，当該構成が自明であるともいえない。そして，本願発明１は，相違点２に係る構成を備えることにより，「インモジュールＲＡＳ機能を使用してシステムの信頼性，性能，電力消耗，システムヘルス（ｓｙｓｔｅｍ ｈｅａｌｔｈ）を向上させ，又は維持するために，メモリモジュールとＣＰＵ／ＭＣとの間の調整を提供する」という作用効果を奏するものであるから，本願発明１の相違点２に係る構成は，当業者であっても，引用発明に基づいて容易に想到し得るものではない。

（３）まとめ

したがって，本願発明１は，当業者であっても，引用発明及び引用文献２－４に記載された技術事項に基づいて，容易に発明できたものであるとはいえない。

２ 本願発明２－６について

請求項１を引用する本願発明２－６も，引用発明との相違点２に係る，本願発明１の構成１Ｆを備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２－４に記載の技術事項に基づいて，容易に発明できたものであるとはいえない。

３ 本願発明７－１０について

本願発明７－１０は，引用発明との相違点２に係る，本願発明１の構成１Ｆに相当する構成７Ｅを備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２－４に記載された技術事項に基づいて容易に発明できたものであるとはいえない。

４ 本願発明１１－１６について

本願発明１１－１６は，引用発明との相違点２に係る，本願発明１の構成１Ｆに相当する構成１１Ｇを備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２－４に記載された技術事項に基づいて容易に発明できたものであるとはいえない。

５ 本願発明１７について

本願発明１７は，引用発明との相違点２に係る，本願発明１の構成１Ｆに相当する構成１７Ｆを備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２－４に記載された技術事項に基づいて容易に発明できたものであるとはいえない。

第６ 原査定について

原査定は，請求項１－１７に係る発明について，引用文献１－４に基づいて，当業者が容易に発明できたものであるから，特許法２９条２項の規定により特許を受けることができないというものであるが，上記のとおり，本願発明１－１７は，拒絶査定において引用された引用文献１に記載された発明及び引用文献２－４に記載された技術事項に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することはできない。

第７ むすび

以上のとおり，原査定の理由によっては，本願を拒絶することはできない。

また，他に本願を拒絶すべき理由を発見しない。

よって，結論のとおり審決する。