2020-009610

第１　手続の経緯

本願は，２０１９年（平成３１年）４月１１日を国際出願日とする出願であって，その手続の経緯は以下のとおりである。

第２　原査定の概要

原査定（令和２年４月７日付け拒絶査定）の概要は，本願の請求項１～５，７～９に係る発明は，本願出願前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用例１に記載された発明及び引用例２～５に記載された技術的事項に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。

引用例一覧

１．特開２００８－８５１８８号公報

２．特開２０１３－２１１５０３号公報

３．特開２００７－１９４１２号公報

４．国際公開第２０１８／８４０２０号

５．特開２０１７－１２６７７０号公報

なお，本願の請求項６に係る発明は，原査定の対象とされていない。

第３　本願発明

本願の請求項１～９に係る発明（以下，それぞれ「本願発明１」～「本願発明９」という。）は，令和元年１２月２日提出の手続補正書により補正された特許請求の範囲の請求項１～９に記載された事項により特定される発明であり，そのうちの本願発明１は以下のとおりの発明である。

「炭化珪素から成る半導体基板(31)と，

前記半導体基板(31)上に形成された炭化珪素から成る第１導電型のドリフト層(1)と，

活性領域(RI)の前記ドリフト層(1)の表層部に形成された第２導電型のウェル領域(9)と，

前記ウェル領域(9)の表層部に形成された第１導電型のソース領域(11)と，

続きを表示（全21行）

前記ウェル領域(9)における前記ソース領域(11)と前記ドリフト層(1)との間の領域であるチャネル領域を覆うゲート絶縁膜(12)と，

前記ゲート絶縁膜(12)上に形成されたゲート電極(13)と，

前記ゲート電極(13)を覆う層間絶縁膜(14)と，

前記活性領域(RI)の外側の終端領域(RO)において，前記ドリフト層(1)の表層部に，前記活性領域(RI)を平面視で取り囲むように形成された第２導電型の終端ウェル領域(20)と，

前記ドリフト層(1)上に，前記終端ウェル領域(20)の一部を覆うように形成されたフィールド絶縁膜(3)と，

前記フィールド絶縁膜(3)よりも内側の前記ドリフト層(1)上に形成され，前記終端ウェル領域(20)と電気的に接続した，Ａｌ，Ｃｕ，Ｍｏ，Ｎｉのいずれか１つまたは複数を含む金属，あるいは，Ａｌ合金を材料とする部分を有する表面電極(50)と，

前記フィールド絶縁膜(3)および前記表面電極(50)上に形成され，前記表面電極(50)の外側の端部を覆う上面膜(6)と，

前記半導体基板(31)の裏面に形成された裏面電極(8)と，

を備え，

前記表面電極(50)は，

前記層間絶縁膜(14)上に形成され，前記層間絶縁膜(14)に形成されたコンタクトホールを通して前記ソース領域(11)と電気的に接続したソース電極(51)と，

前記層間絶縁膜(14)上に，前記ソース電極(51)を平面視で取り囲むように形成され，前記層間絶縁膜(14)に形成されたコンタクトホールを通して前記ゲート電極(13)と電気的に

接続したゲート配線(52)と，を含み，

前記終端領域(RO)は，平面視で，直線部および曲線状のコーナー部を有しており，

前記表面電極(50)の外側の端部は，前記終端ウェル領域(20)の外側の端部よりも内側に位置し，

前記終端ウェル領域(20)の外側の端部から前記表面電極(50)の外側の端部ま　での距離に関し，前記終端領域(RO)のコーナー部における当該距離は，前記終端領域(RO)の直線部における当該距離よりも長い，

ことを特徴とした半導体装置。」

本願発明２～５，７～９は，本願発明１を減縮した発明である。

第４　引用例の記載と引用発明

１．引用例１について

（１）引用例１の記載

原査定の拒絶の理由に引用された引用例１（特開２００８－８５１８８号公報）には，図１１とともに次の記載がある。

「【０００２】

従来の絶縁ゲート型半導体装置において，ゲートパッド電極の下方にトランジスタセルは配置されていない（例えば特許文献１参照。）。

【０００３】

また，ゲートパッド電極の下方には，例えばｐｎ接合を複数直列接続した保護ダイオードが配置される場合がある。また，ゲートパッド電極の下方の基板にドレイン－ソース間逆方向耐圧を確保するため，高濃度不純物による拡散領域を形成する場合もある。

続きを表示（全19行）

【０００４】

図１１には，従来の絶縁ゲート型半導体装置として，ゲートパッド電極の下方にｐ＋型不純物領域を設けたｎチャネル型ＭＯＳＦＥＴの一例を示す。

【０００５】

図１１（Ａ）は，ＭＯＳＦＥＴの平面図である。なお，図１１（Ａ）では基板表面の層間絶縁膜は省略し，金属電極層（ソース電極４７，ゲートパッド電極４８，ゲート配線４８ａ）は破線で示している。

【０００６】

ゲート電極４３は，半導体基板３１表面にゲート酸化膜４１を介してストライプ状に設けられる。ゲート電極４３はポリシリコンを堆積後不純物を導入して低抵抗化を図り，パターンニングする。ソース領域４５はゲート電極４３に沿って基板３１表面に設ける。ソース領域４５はゲート電極４３に沿って設けられストライプ形状を有する。

【０００７】

トランジスタセルが配置される動作領域５１上にソース電極４７が設けられ，チップ端部にはゲートパッド電極４８が配置される。チップ周辺にはゲートパッド電極４８に接続するゲート配線４８ａが設けられる。

【０００８】

図１１（Ｂ）は，図１１（Ａ）のｆ－ｆ線断面図である。

【０００９】

半導体基板３１は，ｎ＋型シリコン半導体基板３１ａの上にｎ－型エピタキシャル層３１ｂを積層するなどしてドレイン領域を設けたものであり，その表面にｐ型のチャネル領域３４をストライプ状に複数設ける。チャネル領域３４間の基板３１表面にはゲート絶縁膜４１を介してストライプ状に複数のゲート電極４３を配置する。ゲート電極４３に隣接したチャネル領域３４表面にはｎ＋型のソース領域４５が形成される。ゲート電極４３上は層間絶縁膜４６で覆い，ソース領域４５にコンタクトするソース電極４７を設ける。ゲート電極４３で囲まれた領域が１つのトランジスタセルとなり，これらが多数配置されて動作領域５１が構成される。

【００１０】

ゲートパッド電極４８は，動作領域５１外のｎ－型半導体層３１ｂ上方に設けられ，動作領域５１のゲート電極４３に接続する。またゲートパッド電極４８の下方には，ポリシリコンに不純物をドープした保護ダイオード４３ｄが配置される。ｐ＋型不純物領域４９は保護ダイオード４３ｄと同様のパターンで設けられる。

【特許文献１】特開２００２－３６８２１８号公報（図６～図８）」

「【００２６】

図１は，本発明の第１の実施形態であるＭＯＳＦＥＴのチップの平面図を示す。図１（Ａ）は，層間絶縁膜を省略し，金属電極層（ソース電極，ゲートパッド電極，ゲート配線）を破線で示した平面図であり，図１（Ｂ）は，ソース電極およびゲートパッド電極，ゲート配線のパターンを示す平面図である。

【００２７】

本発明のＭＯＳＦＥＴ１００は，ｎ型半導体基板１と，チャネル領域４と，第１絶縁膜１１と，ゲート電極１３と，ソース領域１５と，ボディ領域１４と，第２絶縁膜１６と，ゲートパッド電極１８と，ソース電極１７と，保護ダイオード１２ｄとから構成される。

続きを表示（全16行）

【００２８】

図１（Ａ）の如く，ゲート電極１３はｎ型半導体基板１の表面に第１絶縁膜となるゲート酸化膜（ここでは不図示）を介してストライプ状に設けられる。ゲート電極１３は，ポリシリコンを堆積後不純物の導入により低抵抗化を図り，パターンニングされている。

【００２９】

チャネル領域４は，ゲート電極１３に沿ってｎ型半導体基板１の表面にストライプ状に設けられたｐ型不純物領域である。

【００３０】

ソース領域１５はゲート電極１３に沿ってチャネル領域４表面に設けられたｎ＋型不純物領域であり，ボディ領域１４は基板の電位安定化のため，隣接するソース領域１５間のチャネル領域４表面に，ゲート電極１３に沿って設けられたｐ＋型不純物領域である。

【００３１】

ゲート電極１３で囲まれたソース領域１５，チャネル領域４（ボディ領域１４）によりストライプ状のＭＯＳＦＥＴのトランジスタセルが構成される。このトランジスタセルが多数個配置されて，ＭＯＳＦＥＴ１００の動作領域２１が構成される。トランジスタセルはチップ端部に達し，全てのゲート電極１３は，動作領域２１の外周を囲みｎ型半導体基板１上にゲート酸化膜を介して配置されたゲート引き出し電極１３ａに接続する。ゲート引き出し電極１３ａもゲート電極１３同様，不純物の導入により低抵抗化が図られたポリシリコンである。

【００３２】

ゲートパッド電極１８は，チップの一辺に沿って配置される。尚，図１ではチップの一辺において中央付近に配置されている例を示すが，チップのコーナー部に配置されてもよい。ゲートパッド電極１８はｎ＋型半導体基板１上に第２絶縁膜となる層間絶縁膜（ここでは不図示）を介して設けられた金属電極層である。また，動作領域２１の外周を囲むｎ型半導体基板上には，層間絶縁膜を介してゲートパッド電極１８と接続し，同一の金属電極層によるゲート配線１８ａが設けられる。ゲート配線１８ａはゲート引き出し電極１３ａとコンタクトしこれにより各トランジスタセルのゲート電極１３にゲート電圧を印加する。

【００３３】

ゲート引き出し電極１３ａは，ゲート配線１８ａとほぼ重畳する同様のリング状のパターンで設けられる。ゲート引き出し電極１３ａ下方のｎ型半導体基板１表面には，ゲート引き出し電極１３ａとほぼ重畳するリング状のパターンでｐ＋型不純物領域２９が設けられる。チップの外周を囲むｐ＋型不純物領域２９は，ストライプ状のチャネル領域４と接続しており，チャネル領域４と同じソース電位が印加され，チップ外周端での空乏層の曲率を緩和する。」

引用例１の図１として，以下の図面が示されている。

引用例１の図１１として，以下の図面が示されている。

（２）摘記の整理

引用例１の図１１と第１の実施形態を示す図１を比較すると，平面視において，図１における「チャネル領域４」が図１１における「チャネル領域３４」に相当し，以下同様に，「ゲート電極１３」が「ゲート電極４３」に，「ゲートパッド電極１８」が「ゲートパッド電極４８」に，「ソース電極１７」が「ソース電極４７」に，「ソース領域１５」が「ソース領域４５」に，「ｐ＋型不純物領域２９」が「ｐ＋型不純物領域４９」にそれぞれ相当する。

そうすると，引用例１の段落００２６～００３３に記載された，第１の実施形態における上記各構成の関係は，平面視において相当する位置関係にある図１１の各構成においても成り立つものと理解できる。例えば，段落００３１及び図１に照らすと，図１１で「４３ａ」とあるのは「ゲート引き出し電極４３ａ」を意味するものと理解できる。（以下，図１１の「４３ａ」を「ゲート引き出し電極４３ａ」という。）

以上を踏まえ検討すると，引用例１には次の事項が記載されているものと理解できる。

ア　ｎチャネル型ＭＯＳＦＥＴ。（段落０００４～００１０）

イ　ｎ＋型シリコン半導体基板３１ａ上にｎ－型エピタキシャル層３１ｂを積層し，その表面にｐ型のチャネル領域３４を設け，チャネル領域３４の表面にゲート絶縁膜４１を介してゲート電極４３を設け，ゲート電極に隣接したチャネル領域３４の表面にｎ＋型のソース領域４５を設けること。（段落０００９）

ウ　ゲート電極４３上を覆う層間絶縁膜４６を設けること。（段落０００９）

エ　動作領域５１上の層間絶縁膜４６上に形成され，ソース領域４５及びチャネル領域３４とコンタクトするソース電極４７を設けること。（段落０００７，０００９，図１１（Ｂ））

オ　チャネル領域３４はチップの外周を囲むｐ＋型不純物領域４９と接続しており，チャネル領域３４と同じソース電位が印加されること。（段落００３３，図１（Ａ），図１１（Ａ））

カ　動作領域５１外の層間絶縁膜４６上に，ソース電極４７を囲むゲートパッド電極４８及びゲート配線４８ａを設けること。（段落０００８，００１０，００３２，図１１（Ａ）（Ｂ））

キ　ゲート電極４３に接続され，動作領域５１の外周を囲み，ゲート酸化膜を介して配置されたゲート引き出し電極４３ａ（１３ａ）を設けること。（段落００３１,図１１（Ａ））

ク　ゲート配線４８ａ（１８ａ）がゲート引き出し電極４３ａ（１３ａ）を介してゲート電極４３（１３）にゲート電圧を印加すること。すなわち，ゲート配線４８ａがゲート電極４３と電気的に接続されていること。（段落００３２）

ケ　ｐ＋型不純物領域４９を，ｎ－型エピタキシャル層３１ｂの表面に，動作領域５１を囲み，ゲート引き出し電極４３ａ及びゲートパッド電極４８とほぼ重畳するリング状のパターンで設けること。（段落００１０，００１１，００３３，図１１（Ａ））

コ　ソース電極と，チップの外周を囲むｐ＋型不純物領域４９が電気的に接続されていること。（上記ク，ケ）

サ　ｐ＋型不純物領域４９の上面に絶縁膜を設けること。（図１１（Ｂ））

シ　ｐ＋型不純物領域４９が，平面視で直線部及び曲線状のコーナー部を有していること。（図１１（Ａ））

ス　ゲート配線４８ａの外側の端部はｐ＋型不純物領域４９の外側の端部よりも内側に位置していること。（図１１（Ａ））

セ　ｐ＋型不純物領域４９のコーナー部におけるｐ＋型不純物領域の外側の端部からゲート配線４８ａの外側の端部までの距離が，ｐ＋型不純物領域４９の直線部におけるｐ＋型不純物領域の外側の端部からゲート配線４８ａの外側の端部までの距離よりも長いこと。（図１１（Ａ））

（３）引用発明１

上記ア～セによれば，引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。

「ｎ＋型シリコン半導体基板３１ａと，

前記ｎ＋型シリコン半導体基板３１ａ上に積層されたｎ－型エピタキシャル層３１ｂと，

前記ｎ－型エピタキシャル層３１ｂの表面に設けられたｐ型のチャネル領域３４と，

前記チャネル領域３４の表面にゲート絶縁膜４１を介して設けられたゲート電極４３と，

続きを表示（全15行）

前記ゲート電極４３に隣接したチャネル領域３４の表面に設けられたｎ＋型のソース領域４５と，

前記ゲート電極４３上を覆う層間絶縁膜４６と

動作領域５１上の前記層間絶縁膜４６上に形成され，前記ソース領域４５とコンタクトするソース電極４７と，

前記動作領域５１外の層間絶縁膜４６上に形成され，前記ソース電極４７を囲み，前記ゲート電極４３と電気的に接続されたゲートパッド電極４８及びゲート配線４８ａと，

前記ｎ－型エピタキシャル層３１ｂの表面に，前記動作領域５１を囲み，前記ゲート引き出し電極４３ａ及び前記ゲートパッド電極４８とほぼ重畳するリング状のパターンで設けられたｐ＋型不純物領域４９と，

前記ｐ＋型不純物領域４９の上面に設けられた絶縁膜を備え，

前記ソース電極４７が前記ｐ＋型不純物領域４９と電気的に接続されており，

前記ｐ＋型不純物領域４９が，平面視で直線部及び曲線状のコーナー部を有しており，

前記ゲート配線４８ａの外側の端部は前記ｐ＋型不純物領域４９の外側の端部よりも内側に位置しており，

前記ｐ＋型不純物領域４９のコーナー部における前記ｐ＋型不純物領域の外側の端部から前記ゲート配線４８ａの外側の端部までの距離が，前記ｐ＋型不純物領域４９の直線部における前記ｐ＋型不純物領域の外側の端部から前記ゲート配線４８ａの外側の端部までの距離よりも長い，

ｎチャネル型ＭＯＳＦＥＴ。」

２．引用例２～５について

（１）引用例２の記載

原査定の拒絶の理由に引用された引用例２（特開２０１３－２１１５０３号公報）には，次の記載がある。

「【００２１】

この後の工程に関しては図示していないが，例えば縦型ＳＢＤを製造するには，本発明を実施する面の反対側に，ショットキーコンタクト等の構造を作製するため，多数の工程を通し，その後，例えば図２（４）に示すように，前述のドリフト層２とショットキー接合を持つ第１の金属層１１を，例えばＴｉで形成し，例えば８℃／秒の昇温時間で昇温し，例えば５００℃に到達後５分間保持してＳｃｈｏｔｔｋｙ接合を形成する。その後，ボンディング用電極パットとして第２の金属層１２を例えば５μｍの厚さのＡｌ－Ｓｉで形成し，ポリイミド１３を形成する。」

（２）引用例３

原査定の拒絶の理由に引用された引用例３（特開２００７－１９４１２号公報）には，次の記載がある。

「【００３７】

一方，外周耐圧部には，Ｎ－型ドリフト層１０の表層部に形成されたＰ型層１９と，ＬＯＣＯＳ酸化膜２０および層間絶縁膜１７を介してＰ型層１９の上に形成されたフィールドプレートとしての第１内周耐圧電極２１と，が備えられている。また，Ｎ－型ドリフト層１０の表層部に形成されたＮ＋型層２２と，このＮ＋型層２２と接するように形成された最外周リングとしての外周耐圧電極２３が備えられている。これら第１内周耐圧電極２１，外周耐圧電極２３により，静的な素子耐圧を確保すると共に，半導体チップ１にサージが印加されたときにＩＧＢＴ内部に発生する電界集中を緩和させ，電界強度を低下させられるようになっている。なお，第１内周耐圧電極２１，外周耐圧電極２３には，第１表面電極１８と同様に，例えばＡｌＳｉが採用される。

【００３８】

そして，セル部および外周耐圧部において，第１表面電極１８，第１内周耐圧電極２１，および外周耐圧電極２３を覆う保護膜２４が形成され，セル部および外周耐圧部の表面が保護されている。この保護膜２４は，図２に示されるように，第１表面電極１８および第１内周耐圧電極２１の一部が露出するようにパターニングされている。本実施形態では，この保護膜２４に例えばポリイミドが採用される。」

（３）引用例４の記載

原査定の拒絶の理由に引用された引用例４（国際公開第２０１８／８４０２０号）には，図３とともに次の記載がある。

「［0025］また，ゲート電極６０とソース電極８０との間には，層間絶縁膜５５が形成されている。さらに，図２においては，第２ウェル領域３１の上方のゲート電極６０とゲートパッド８２とは，層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また，図３においては，第２ウェル領域３１の上方のゲート電極６０とゲート配線８３とが，層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されており，第２ウェル領域３１の外周側，すなわち，第１ウェル領域３０と反対側のドリフト層２０の表層部には，ｐ型で炭化珪素のＪＴＥ領域３７が形成されている。ＪＴＥ領域３７の不純物濃度は，第２ウェル領域３１の不純物濃度より低いものとする。」

引用例４の図３として，以下の図面が示されている。

（４）引用例５の記載

原査定の拒絶の理由に引用された引用例５（特開２０１７－１２６７７０号公報）には，図１とともに次の記載がある。

「【００２４】

図１は，本発明の第１実施形態に関する半導体装置の構成を示す要部断面図である。高耐圧半導体装置の例として縦型構造のショットキーダイオードを挙げている。

【００２５】

図１に示されたショットキーダイオードは，図示しない半導体基板上に形成されたｎ－ドリフト層１主面上の活性領域に対応する領域に，ショットキー接合となる金属電極３が形成されている。

【００２６】

またショットキーダイオードには，活性領域を平面視上囲んで，ガードリング等のｐ型の耐圧保持構造２を有する終端領域が形成されている。当該終端領域は，金属電極３を形成する前の段階においてあらかじめ形成される。」

引用例５の図１として，以下の図面が示されている。

第５　対比・判断

１．本願発明１について

（１）本願発明１と引用発明１の対比

本願発明１と引用発明１とを比較する。

ア　引用発明１における「ｎ＋型」及び「ｎ－型」が本願発明１における「第１導電型」に相当し，以下同様に，「ｐ＋型」が「第２導電型」に，「ｎ＋型シリコン半導体基板３１ａ」が「半導体基板(31)」に，「ｎ－型エピタキシャル層３１ｂ」が「第1導電型のドリフト層(1)」に，「動作領域５１」が「活性領域(RI)」に，「ｐ型のチャネル領域３４」が「第２導電型のウェル領域(9)」に，「ゲート絶縁膜４１」が「ゲート絶縁膜(12)」に，「ゲート電極４３」が「ゲート電極(13)」に，「ｎ＋型のソース領域４５」が「第1導電型のソース領域(11)」に「層間絶縁膜４６」が「層間絶縁膜(14)」に，「ソース電極４７」が「ソース電極(51)」に，「ｎチャンネルＭＯＳＦＥＴ」が「半導体装置」に，それぞれ相当する。

イ　引用発明１の「ゲートパッド電極４８及びゲート配線４８ａ」は，「前記動作領域５１外の層間絶縁膜４６上に形成され，前記ソース電極４７を囲み，前記ゲート電極４３と電気的に接続された」ものであるから，本願発明１の「ゲート配線(52)」に相当し，両者は「前記層間絶縁膜(14)上に，前記ソース電極(51)を平面視で取り囲むように形成され」「前記ゲート電極(13)と電気的に接続」されている点で一致する。

ウ　引用発明１の「ｐ＋型不純物領域４９」は，「前記ｎ－型エピタキシャル層３１ｂの表面に」設けられた領域であるから，本願発明1の「前記ドリフト層(1)の表層部に」「形成された第２導電型の終端ウェル領域(20)」に相当する。

エ　引用発明１の上記「ｐ＋型不純物領域４９」は，「前記動作領域５１を囲み，前記ゲート引き出し電極４３ａ及び前記ゲートパッド電極４８とほぼ重畳するリング状のパターンで設けられた」領域であるから，本願発明１の「第２導電型の終端ウェル領域(20)」と引用発明１の「ｐ＋型不純物領域４９」は，ともに「前記活性領域(RI)の外側の終端領域(RO)において」「前記活性領域(RI)を平面視で取り囲むように形成された」領域である点で一致する。

オ　引用発明１の「前記ｐ＋型不純物領域４９の上面に設けられた絶縁膜」は，本願発明１における「前記ドリフト層(1)上に，前記終端ウェル領域(20)の一部を覆うように形成されたフィールド絶縁膜(3)」に相当する。

カ　引用発明１における「ソース電極４７」並びに「ゲートパッド電極４８及びゲート配線４８ａ」は，いずれも「ｎ－型エピタキシャル層３１ｂ」上に形成された電極であるから，本願発明１における「前記ドリフト層(1)上に形成され」た「表面電極(50)」に相当する。また，引用発明１において「前記ソース電極４７が前記ｐ＋型不純物領域４９と電気的に接続されて」いることは，本願発明１において「表面電極(50)」が「前記終端ウェル領域(20)と電気的に接続した」ものであることに相当する。

キ　引用発明１の「前記ｐ＋型不純物領域４９が，平面視で直線部及び曲線状のコーナー部を有しており」との事項は，本願発明１の「前記終端領域(RO)は，平面視で，直線部および曲線状のコーナー部を有しており」との事項に相当する。

ク　引用発明１の「前記ゲート配線４８ａの外側の端部は前記ｐ＋型不純物領域４９の外側の端部よりも内側に位置しており」との事項は，本願発明１の「前記表面電極(50)の外側の端部は，前記終端ウェル領域(20)の外側の端部よりも内側に位置し」との事項に相当する。

ケ　引用発明１において「前記ｐ＋型不純物領域４９のコーナー部における前記ｐ＋型不純物領域の外側の端部から前記ゲート配線４８ａの外側の端部までの距離が，前記ｐ＋型不純物領域４９の直線部における前記ｐ＋型不純物領域の外側の端部から前記ゲート配線４８ａの外側の端部までの距離よりも長い」ことは，本願発明１において「前記終端ウェル領域(20)の外側の端部から前記表面電極(50)の外側の端部までの距離に関し，前記終端領域(RO)のコーナー部における当該距離は，前記終端領域(RO)の直線部における当該距離よりも長い」との事項に相当する。

以上によれば，本願発明１と引用発明１の一致点及び相違点は以下のとおりとなる。

（一致点）

「炭化珪素から成る半導体基板(31)と，

前記半導体基板(31)上に形成された炭化珪素から成る第１導電型のドリフト層(1)と，

活性領域(RI)の前記ドリフト層(1)の表層部に形成された第２導電型のウェル領域(9)と，

前記ウェル領域(9)の表層部に形成された第１導電型のソース領域(11)と，

続きを表示（全17行）

前記ウェル領域(9)における前記ソース領域(11)と前記ドリフト層(1)との間の領域であるチャネル領域を覆うゲート絶縁膜(12)と，

前記ゲート絶縁膜(12)上に形成されたゲート電極(13)と，

前記ゲート電極(13)を覆う層間絶縁膜(14)と，

前記活性領域(RI)の外側の終端領域(RO)において，前記ドリフト層(1)の表層部に，前記活性領域(RI)を平面視で取り囲むように形成された第２導電型の終端ウェル領域(20)と，

前記ドリフト層(1)上に，前記終端ウェル領域(20)の一部を覆うように形成されたフィールド絶縁膜(3)と，

前記ドリフト層(1)上に形成され，前記終端ウェル領域(20)と電気的に接続した表面電極(50)と，を備え，

前記表面電極(50)は，

前記層間絶縁膜(14)上に形成され，前記層間絶縁膜(14)に形成されたコンタクトホールを通して前記ソース領域(11)と電気的に接続したソース電極(51)と，

前記層間絶縁膜(14)上に，前記ソース電極(51)を平面視で取り囲むように形成され，前記ゲート電極(13)と電気的に接続したゲート配線(52)と，を含み，

前記終端領域(RO)は，平面視で，直線部および曲線状のコーナー部を有しており，

前記表面電極(50)の外側の端部は，前記終端ウェル領域(20)の外側の端部よりも内側に位置し，

前記終端ウェル領域(20)の外側の端部から前記表面電極(50)の外側の端部までの距離に関し，前記終端領域(RO)のコーナー部における当該距離は，前記終端領域(RO)の直線部における当該距離よりも長い，

ことを特徴とした半導体装置。」である点。

（相違点１）

本願発明１では，「表面電極(50)」が「Ａｌ，Ｃｕ，Ｍｏ，Ｎｉのいずれか１つまたは複数を含む金属，あるいは，Ａｌ合金を材料とする部分を有する」のに対し，引用発明１では，「ソース電極４７」並びに「ゲートパッド電極４８及びゲート配線４８ａ」の材料が特定されていない点。

（相違点２）

本願発明１における「表面電極(50)」は，「前記フィールド絶縁膜(3)よりも内側の前記ドリフト層(1)上に形成され」ているのに対し，引用発明１における「ソース電極４７」並びに「ゲートパッド電極４８及びゲート配線４８ａ」は，「ｎ－型エピタキシャル層３１ｂ」（本願発明１の「ドリフト層(1)」に相当。）上に形成されることは特定されているものの，「フィールド絶縁膜(3)よりも内側」に形成されることは特定されていない点。

（相違点３)

本願発明１は，「前記フィールド絶縁膜(3)および前記表面電極(50)上に形成され，前記表面電極(50)の外側の端部を覆う上面膜(6)」を備えるのに対し，引用発明１は，当該「上面膜(6)」を備えることが特定されていない点。

（相違点４)

本願発明１は「前記半導体基板(31)の裏面に形成された裏面電極(8)」を備えるのに対し，引用発明１は，当該「裏面電極(8)」を備えることが特定されていない点。

（相違点５）

本願発明１では，「ゲート電極(13)」と「ゲート配線(52)」が「前記層間絶縁膜(14)に形成されたコンタクトホールを通して」電気的に接続されるのに対し，引用発明１では，「コンタクトホールを通して」接続されることは特定されていない点。

（２）相違点についての判断

事案に鑑み，はじめに相違点３について検討する。

本願明細書段落００３８～００５０，００９９～０１０８によれば，本願発明１は，オフ状態において印加される電圧によりドリフト層の端縁部が陽極，表面電極が陰極として作用し，表面保護膜（本願発明１でいう「上面膜」）に含有される水分と表面電極との間に化学反応が生じて表面電極端縁部に析出が発生するとの課題が，一般に電界強度の高くなる終端領域コーナー部で顕著となることを踏まえ，本願発明１の構成により終端領域コーナー部における電界強度を低減し，終端領域コーナー部における表面電極端部での析出を抑制するとの作用効果を奏するものであると理解できる。

一方，上記第４の２．（１），（２）に摘記した引用例２，３の記載によれば，ＳＢＤやＩＧＢＴ等の縦型半導体装置の表面電極を覆うようにポリイミド等の保護膜（本願発明１の「上面膜」に相当。）を形成すること自体は，当業者の周知技術であったといえる。しかしながら，上記本願発明１の課題は，引用例１～５のいずれにも記載されておらず，また，当業者に周知の課題であると認めることはできない。

さらに，引用発明１において「前記ｐ＋型不純物領域４９のコーナー部における前記ｐ＋型不純物領域の外側の端部から前記ゲート配線４８ａの外側の端部までの距離が，前記ｐ＋型不純物領域４９の直線部における前記ｐ＋型不純物領域の外側の端部から前記ゲート配線４８ａの外側の端部までの距離よりも長い」構成とする理由は，引用例１に記載されておらず，当該構成の技術的な意義は明らかでない。

そうすると，たとえ表面保護膜を形成すること自体が周知技術であるとしても，上記の課題認識を欠いている以上，引用発明１に上記周知技術を適用したものが，コーナー部における析出抑制という作用効果を奏することを当業者が予測できたとはいえない。よって，引用発明１において上記相違点３に係る構成とすることは，当業者が容易に想到し得たことではない。

したがって，他の相違点について検討するまでもなく，本願発明１は，引用発明１及び引用例１～５に記載された技術的事項から当業者が容易に想到し得たものとはいえない。

２．本願発明２～９について

本願発明２～５，７～９は本願発明１と同じ技術的事項を備える発明であるから，本願発明１と同じ理由により，当業者であっても，引用例１～５に基づいて容易に発明できたものであるとはいえない。

なお，本願発明６は原査定の対象外の発明であり，引用例１～５に基づいて容易に発明できたものではない。

第６　結言

以上のとおり，原査定の理由によっては，本願を拒絶することはできない。

また，他に本願を拒絶すべき理由を発見しない。

よって，結論のとおり審決する。