2020-003600

第２　本願発明

本願の請求項１～１７に係る発明は，令和２年３月１６日に提出の手続補正書により補正された特許請求の範囲の請求項１～１７に記載された事項により特定されるものであり，そのうちの請求項１に係る発明（以下「本願発明１」という。）は，以下のとおりのものと認められる。

「【請求項１】

半導体装置（１００）の製造方法であって，

第１の表面（１０１）および第２の表面（１０３）を有し，炭化ケイ素を含む半導体層（１０２）を用意するステップと，

前記半導体層（１０２）の前記第１の表面（１０１）の一部分上に配置されたゲート絶縁層（２０２）を配置するステップと，

前記ゲート絶縁層（２０２）上に配置されたゲート電極（２０４）を配置するステップと，

前記ゲート電極（２０４）をエッチングして，前記ゲート電極（２０４）のゲート電極材料を除去するステップと，

前記ゲート絶縁層（２０２）の中央部における厚さよりも大きな厚さを有するように，前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において，前記ゲート絶縁層（２０２）と前記ゲート電極（２０４）との間に酸化物（３００）を配置するステップと，を含み，

前記ゲート電極（２０４）を配置するステップが，前記ゲート絶縁層（２０２）上に多結晶ケイ素層（２０４）を配置すること，および前記酸化物を配置するステップを実行する前に前記多結晶ケイ素層（２０４）上に金属含有層（２０６）を配置することを含み，

前記金属含有層（２０６）を配置することは，金属層，金属シリサイド層，または前記金属層および前記金属シリサイド層を前記ゲート電極（２０４）上に配置することを含む，

製造方法。」

第３　当審拒絶理由の概要

当審による令和２年１０月５日付け拒絶理由通知書の拒絶の理由（以下「当審拒絶理由」という。）は，この出願の請求項１～１７に係る発明は，本願の優先権主張の日前に日本国内又は外国において頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用例１～２に記載された発明に基づいて，その優先権主張の日前にその発明の属する技術の分野における通常の知識を有するものが容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。

第４　引用例の記載と引用発明１

１．引用例１について

（１）引用例１の記載

当審拒絶理由で引用された，本願の優先日前に日本国内において頒布された刊行物である特開２００９－２５３０７２号公報（引用例１）には，図６とともに次の記載がある。（下線は当審による。以下同じ。）

「【０００２】

既存のＳｉデバイスに取って代わる次世代の高耐圧低損失スイッチングデバイスとして，炭化珪素を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）が注目されている。本素子は，ゲート酸化膜の直上に形成されたゲート電極に印加する電圧を制御することで，炭化珪素とゲート酸化膜との界面に形成されるチャネルの導電性を変化させ，チャネルの両端に接続されたソース／ドレイン電極間に流れる電流のスイッチング動作を行うものである。本デバイスの性能指標の一つに，導通時における素子の電気抵抗（オン抵抗）があげられる。オン抵抗の低減は，素子の熱損失を減らして，より高効率な電気機器を実現することにつながる。オン抵抗は，基板抵抗やチャネル抵抗などの様々な成分に分けることができるが，そのうち，不純物の注入によって炭化珪素中に形成されるソース領域の抵抗が重要であり，その抵抗を下げることが重要である。一方，素子の高速スイッチングを実現するためには，ゲート電極の抵抗を減らすことが重要である。」

「【００１３】

次に，本実施の形態に係るＭＯＳＦＥＴの製造工程について説明する。図２に示すように，炭化珪素からなり，表面にエピタキシャル結晶成長層２が形成された第１導電型の半導体基板１を準備する。本実施の形態では，第１の導電型はｎ型，第２の導電型はｐ型であるものとして説明する。なお，導電型はこれに限ったものではなく，その逆でも構わない。半導体基板１は，ｃ軸方向に対して８°以下に傾斜されていてもよいし，傾斜されていなくてもよく，どのような面方位を持っていてもよい。エピタキシャル結晶成長層２は，第１の導電型（ｎ型）を有する。エピタキシャル結晶成長層２の不純物濃度は，例えば，１×１０13～１×１０17ｃｍ-3の範囲であり，エピタキシャル結晶成長層２の厚さは，例えば，５～２００μｍである。

【００１４】

そして，写真製版により加工されたレジストマスクや酸化膜マスクを利用して，例えば，不純物のイオン注入を行い，ウェル領域３と，ソース領域４とを形成する。図２に示すように，本実施の形態に係るＭＯＳＦＥＴの製造方法では，エピタキシャル結晶成長層２上部に，第２の導電領域であるウェル領域３を選択的に形成する。このウェル領域３は，第２の導電型（ｐ型）を有する。この第２の導電型の注入不純物としては，例えば，アルミニュウム，硼素が好適であり，その不純物濃度は，エピタキシャル結晶成長層２の不純物濃度を超えるように，例えば，１×１０16～１×１０19ｃｍ-3の範囲であることが望ましい。ウェル領域３の深さは，エピタキシャル結晶成長層２を超えないように，例えば，０．３～２．０μｍの範囲にする。

【００１５】

また，上述したように，本実施の形態に係るＭＯＳＦＥＴの製造方法では，ウェル領域３上部に第１の導電領域であるソース領域４を選択的に形成する。このソース領域４は，第１の導電型（ｎ型）を有する。この第１の導電型の注入不純物としては，例えば，窒素，リンが好適であり，その不純物濃度は，ウェル領域３を超える範囲，例えば，１×１０18～１×１０21ｃｍ-3の範囲であることが望ましい。ソース領域４の深さは，ウェル領域３を超えないようにする。」

「【００１７】

次に，図３に示すように，本実施の形態に係るＭＯＳＦＥＴの製造方法では，ソース領域４とエピタキシャル結晶成長層２とに挟まれたウェル領域３の表面を覆うゲート絶縁膜を形成する。本実施の形態では，このゲート絶縁膜は，ゲート酸化膜６である。ゲート酸化膜６は，例えば，熱酸化法や堆積法によって形成する。形成後，Ｎ2ＯやＮＯを用いた１０００℃以上での熱処理を付加してもよい。

【００１８】

そして，図３に示すように，当該ゲート酸化膜６上に，珪素層７ａと，炭化珪素層７ｂとからなる積層構造を形成し，当該積層構造をパターニングしてゲート電極７を形成する。本実施の形態では，珪素層７ａと炭化珪素層７ｂは，多結晶または非晶質からなり，例えば，ＣＶＤ法によって，ゲート酸化膜６上に順次堆積される。珪素層７ａの厚さは，例えば，１００～１０００ｎｍであればよく，炭化珪素層７ｂの厚さは，例えば，１０～１００ｎｍであればよい。また，珪素層７ａおよび炭化珪素層７ｂは，同一導電型を示すように不純物がドーピングされていることが望ましい。なお，炭化珪素層７ｂは，後の工程で，全てまたはその一部がシリサイド層７ｃとなる。」

「【００２１】

以上のように，珪素層７ａおよび炭化珪素層７ｂを形成した後，写真製版とドライエッチングによってパターニングし，ゲート電極７を形成する。ドライエッチングにおいては，同一ガスを用いて炭化珪素層７ｂ，珪素層７ａを連続的にエッチング処理してもよく，それぞれに適したエッチングガス，例えば，炭化珪素層７ｂに対しては，六フッ化硫黄，珪素層７ａに対しては塩素，に切り替えてエッチング処理を行ってもよい。

【００２２】

次に，図４に示すように，本実施の形態に係るＭＯＳＦＥＴの製造方法では，ゲート電極７の表面を熱酸化処理して，熱酸化膜である熱酸化膜スペーサー８を形成する。そして，図５に示すように，ゲート電極７の側面を除く表面に形成された熱酸化膜スペーサー８，および，ソース領域４上のゲート酸化膜６を除去する。以下，この工程について説明する。

【００２３】

まず，図４に示すように，ゲート電極７の表面を熱酸化処理して熱酸化膜スペーサー８を形成する。この処理は，ウェット雰囲気でもよいし，ドライ雰囲気でもよい。図６は，熱酸化膜スペーサー８を形成したときのＭＯＳＦＥＴの断面を拡大した図である。熱酸化膜スペーサー８を形成すると，表面に現れているゲート酸化膜６も同時に酸化されるため，図に示すように，ゲート酸化膜６の厚さｄ１は，元の厚さ（図の破線直線）よりも若干厚くなる。一方，ゲート電極７に注目すると，珪素層７ａの酸化速度と炭化珪素層７ｂの酸化速度は，互いに大きく異なるため，炭化珪素層７ｂの表面に形成される熱酸化膜スペーサー８の厚さｄ２よりも，珪素層７ａの表面に形成される熱酸化膜スペーサー８の厚さｄ３のほうが厚くなる。次の工程であるサリサイドプロセスで生じやすい短絡（ゲート電極７とソース領域４との間の短絡）の防止を考慮すると，珪素層７ａの表面に形成される熱酸化膜スペーサー８の厚さｄ３は，ゲート酸化膜６の厚さの数倍以上が好ましく，１０倍以上がより好ましい。一方，図の破線の丸に示すように，ゲート電極７のエッジ部においては，ゲート酸化膜６およびゲート電極７の酸化が進み，局部的に熱酸化膜スペーサー８が厚くなる。これにより，ＭＯＳＦＥＴ動作時の当該エッジ部におけるゲート電界強度を弱くすることができるため，ゲート酸化膜６の信頼性を向上させることができる。」

「【００２７】

それから，図８に示すように，本実施の形態に係るＭＯＳＦＥＴの製造方法では，ゲート電極７上に金属膜１３を堆積する。その後に，図９に示すように，第１の熱処理によるシリサイド化反応により，ゲート電極７上部に第１のシリサイド層であるシリサイド層７ｃを形成する。本実施の形態では，ソース領域４上にも金属膜１３を堆積した後に，上述の第１の熱処理によるシリサイド化反応により，ゲート電極７上部にシリサイド層７ｃを形成するとともに，ソース領域４上部に第２のシリサイド層であるシリサイド層９を同時に形成する。また，図９に示すように，本実施の形態では，シリサイド層７ｃは，炭化珪素層７ｂの一部をシリサイド化して形成する。以下，この工程について説明する。」

「【００３０】

こうして本実施の形態に係るＭＯＳＦＥＴの製造方法では，低抵抗のシリサイド層７ｃを，ゲート電極７上部に形成するため，ＭＯＳＦＥＴの動作を高速にすることができる。また，低抵抗のシリサイド層９を，ソース領域４の大部分に形成するため，ＭＯＳＦＥＴのソース抵抗を低減することができ，その結果，素子のオン抵抗を低減することができる。」

引用例１の図６として，以下の図面が示されている。

（３）引用発明１

上記（２）のア～クの事項によれば，引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。

「炭化珪素からなり，表面にエピタキシャル結晶成長層２が形成された第１導電型の半導体基板１を準備する工程と，

前記エピタキシャル結晶成長層２上部にウェル領域３を選択的に形成する工程と，

前記ウェル領域３上部にソース領域４を選択的に形成する工程と，

前記ソース領域４とエピタキシャル成長層２とに挟まれたウェル領域３の表面を覆うゲート酸化膜６を形成する工程と，

前記ゲート酸化膜６上に，多結晶からなる珪素層７ａと炭化珪素層７ｂとからなる積層構造を形成する工程と，

前記積層構造をパターニングしてゲート電極７を形成する工程と，

前記ゲート電極７の表面を熱酸化処理して，熱酸化膜スペーサー８を形成する工程とを含み，

前記熱酸化スペーサー８を形成する工程では，ゲート電極７のエッジ部においてゲート酸化膜６及びゲート電極７の酸化が進み，局部的に熱酸化膜スペーサー８が厚くなる，

ＭＯＳＦＥＴの製造方法。」

（４）引用例１に記載された技術的事項

また，上記（１）の摘記によれば，引用例１には以下の技術的事項が記載されているものと理解できる。

ア　炭化珪素を用いたＭＯＳＦＥＴにおいて素子の高速スイッチングを実現するためには，ゲート電極の抵抗を減らすことが重要であること。（段落０００２）

イ　ゲート電極７上に金属膜１３を堆積し，その後に，熱処理によるシリサイド化反応によりゲート電極７上部にシリサイド層７ｃを形成すること。低抵抗のシリサイド層７ｃを，ゲート電極７上部に形成するため，ＭＯＳＦＥＴの動作を高速にすることができること。（段落００２７，００３０）

２．引用例２について

（１）引用例２の記載

当審拒絶理由で引用された，本願の優先日前に日本国内において頒布された刊行物である特開平９－３１２２７０号公報（引用例２）には，図３とともに次の記載がある。

「【０００２】

【従来の技術】近年，半導体装置の電極や配線の材料として，多結晶シリコンが広く使用されている。しかし，半導体装置の高集積化，高速化に伴い，電極や配線の抵抗による信号伝達の遅延が重大な問題になってきている。

【０００３】この種の遅延は電極や配線の低抵抗化により抑制できる。例えば，ＭＯＳトランジスタ等のゲート電極の場合であれば，金属シリサイド膜と多結晶シリコン膜との２層構造のポリサイドゲートの採用により抑制できる。

【０００４】しかし，ゲート長０．２５μｍ世代以降では，ポリサイドゲートよりも低抵抗のゲート電極が求められ，最近，高融点金属膜と反応障壁層と多結晶シリコン膜との積層構造のポリメタルゲートが注目されている。」

「【０００８】一般に，ＬＳＩ製造工程においては，ゲート電極パターンを形成した後にゲート酸化膜などの酸化膜の信頼性向上を目的とした再酸化を行う工程が必要とされる。例えば，多結晶シリコンゲートの場合，シリコン基板上に多結晶シリコン膜を形成し，これをパターニングしてゲート電極を形成した後，ゲート酸化膜端部にバーズビークと呼ばれる膜厚の酸化部分が形成される。この結果，ゲート電極の下部端部が丸められ，ゲート部の電界が緩和されるので，素子の特性や信頼性の向上が図られる。以降この工程を後酸化と称する。この種の後酸化を金属シリサイドとしてＷＳｉx を用いたポリサイドゲートに適用すると，ＷＳｉx としては，通常，正規組成ｘ＝２．０よりもＳｉリッチのものが用いられるため，後酸化工程で，ＷＳｉx 中の余剰シリコンが酸化され，ＷＳｉx 表面にもＳｉＯ2 が形成され，結晶シリコンと同様の酸化方法で同様の絶縁効果を得ることができる。」

「【００６８】（第２の実施形態）図３は，本発明の第２の実施形態に係るゲート電極（ポリメタルゲート）の形成方法を段階的に示す工程断面図である。

【００６９】まず，図３（ａ）に示すように，単結晶のシリコン基板１０上にゲート酸化膜としての薄い酸化シリコン膜１１（膜厚５ｎｍ）を形成し，その上に化学的気相成長（ＣＶＤ）法により多結晶シリコン膜１２（膜厚１００ｎｍ）を堆積する。

【００７０】続いて，多結晶シリコン膜１２上に反応性スパッタリング法によって窒化タングステン膜１３（膜厚５ｎｍ）を堆積し，引き続いて，その上にスパッタリング法によってタングステン膜１４（膜厚１００ｎｍ）を堆積する。

【００７１】次に図３（ｂ）に示すように，８００℃程度の加熱処理を行うことで，窒化タングステン膜１３中の窒素を外方拡散させ，タングステン膜１４と多結晶シリコン膜１２との界面に極薄いＷＳｉＮ膜１５を形成する。このとき，窒化タングステン膜１３はタングステン膜となり，タングステン膜１４と一体化される。

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【００７２】続いて，タングステン膜１４上にＣＶＤ法によりシリコン窒化膜１６（膜厚２００ｎｍ）を堆積する。なお，上記加熱処理は，８００℃程度の成膜温度を有するシリコン窒化膜１６の成膜工程と兼ねても良い。

【００７３】さらに，シリコン窒化膜１６上にフォトレジスト（膜厚１μｍ）をスピンコート法により塗布した後，このフォトレジストをフォトマスクを通して露光し，現像して，例えば０．２５μｍ幅のフォトレジストパターン１７を形成する。

【００７４】次に図３（ｃ）に示すように，ドライエッチング装置を用いて，フォトレジストパターン１７に沿ってシリコン窒化膜１６をエッチングした後，残存したフォトレジストパターン１７をＯ2 アッシングにより剥離する。

【００７５】次に図３（ｄ）に示すように，シリコン窒化膜１６をエッチングマスクとして用いて，タングステン膜１４，ＷＳｉＮ膜１５および多結晶シリコン膜１２をエッチングする。

【００７６】次に図３（ｅ）に示すように，多結晶シリコン膜１２のエッチング時に削られたゲート酸化膜１１の回復と多結晶シリコン膜１２のコーナー部分１８を丸めるために，Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中でシリコンの選択酸化（後酸化）を行う。酸化条件は，例えば，分圧比Ｐ(N2 ) ／Ｐ(H2 ) ／Ｐ(H2 O) ＝０．９９５１／０．０４０／０．００９［ａｔｍ］，酸化温度８００℃，酸化時間３０分間である。

【００７７】この選択酸化により，ゲート酸化膜１１は元の膜厚まで回復し，また，図３（ｆ）の拡大図に示すように多結晶シリコン膜１２（ゲート部）のコーナー部分１８が丸められる。この結果，ゲート電極のコーナー部分１８における電界集中が避けられ，さらにはゲート酸化膜１１の信頼性が向上する。

【００７８】このとき，図３（ｆ）に示すように，酸化剤２０は矢印の方向に基板１０あるいは多結晶シリコン膜１２の中に進入するが，タングステン膜１４と多結晶シリコン膜１２との間のＷＳｉＮ膜１５が，酸化剤２０の拡散を防止するため，酸化剤２０はタングステン膜１４を経由してシリコン膜１２の上面から進入することはできない。

【００７９】したがって，タングステン膜１４と多結晶シリコン膜１２との界面における多結晶シリコン膜１２はほとんど酸化されないので，コンタクト抵抗の上昇を防止でき，ＲＣ遅延を抑制できるようになる。

【００８０】なお，酸化剤２０は多結晶シリコン膜１２の側面からは拡散するので，多結晶シリコン膜１２の側面にシリコン酸化膜１９が選択的に形成される。このシリコン酸化膜１９は，多結晶シリコン膜１２の側面の上部および下部において中央に向かってバーズピーク状に食い込んだ形状となる。このようなシリコン酸化膜１９はＲＣ遅延等の問題とはならない。」

引用例２の図３として，以下の図面が示されている。

（２）引用例２の技術的事項

上記（１）の摘記によれば，引用例２には次の技術的事項が記載されているものと理解できる。

ア　高融点金属膜と反応障壁層と多結晶シリコン膜との積層構造のポリメタルゲートにより，金属シリサイド層と多結晶シリコン層との２層構造のポリサイドゲートよりも低抵抗のゲート電極が得られること。（段落０００３～０００４）

イ　第２の実施形態として，以下の（ａ）～（ｄ）の工程を備える形成方法によりポリメタルゲートを形成すること。

（ａ）単結晶のシリコン基板１０上にゲート酸化膜としての薄い酸化シリコン膜１１を形成し，その上に多結晶シリコン膜１２を堆積する。（段落００６９，図３（ａ））

（ｂ）多結晶シリコン膜１２上に窒化タングステン膜１３，その上にタングステン膜１４を堆積し，加熱処理によりタングステン膜１４，ＷＳｉＮ膜１５，多結晶シリコン膜の積層膜とする。（段落００７０～００７１，図３（ｂ））

（ｃ）フォトレジストパターンに沿ってエッチングされたシリコン窒化膜１６をエッチングマスクとしてタングステン膜１４，ＷＳｉＮ膜１５，多結晶シリコン膜１２をエッチングする。（段落００７２～００７５，図３（ｂ）～（ｄ））

（ｄ）多結晶シリコン膜１２のエッチング時に削られたゲート酸化膜１１の回復と多結晶シリコン膜１２のコーナー部分１８を丸めるために，シリコンの選択酸化（後酸化）を行う。（段落００７６，図３（ｅ），（ｆ））

ウ　上記イ（ｄ）の選択酸化工程により，多結晶シリコン膜１２（ゲート部）のコーナー部分１８が丸められることで，ゲート電極のコーナー部分１８における電界集中が避けられること。

第５　対比

１．本願発明１と引用発明１の対比

本願発明１と引用発明１とを対比する。

ア　引用発明１における「炭化珪素からなり，表面にエピタキシャル結晶成長層２が形成された第１導電型の半導体基板１を準備する工程」が，本願発明１における「第１の表面（１０１）および第２の表面（１０３）を有し，炭化ケイ素を含む半導体層（１０２）を用意するステップ」に相当する。

イ　引用発明１における「前記ソース領域４とエピタキシャル成長層２とに挟まれたウェル領域３の表面を覆うゲート酸化膜６を形成する工程」が，本願発明１における「前記半導体層（１０２）の前記第１の表面（１０１）の一部分上に配置されたゲート絶縁層（２０２）を配置するステップ」に相当する。

ウ　引用発明１における「前記ゲート酸化膜６上に，多結晶からなる珪素層７ａと炭化珪素層７ｂとからなる積層構造を形成する工程」が，本願発明１における「前記ゲート絶縁層（２０２）上に配置されたゲート電極（２０４）を配置するステップ」に相当する。

エ　引用発明１における「前記積層構造をパターニングしてゲート電極７を形成する工程」が，本願発明１における「前記ゲート電極（２０４）をエッチングして，前記ゲート電極（２０４）のゲート電極材料を除去するステップ」に相当する。

オ　引用発明１における「前記ゲート電極７の表面を熱酸化処理して，熱酸化膜スペーサー８を形成する工程」は，「ゲート電極７のエッジ部においてゲート酸化膜６及びゲート電極７の酸化が進み，局部的に熱酸化膜スペーサー８が厚くなる」工程であるから，本願発明１における「前記ゲート絶縁層（２０２）の中央部における厚さよりも大きな厚さを有するように，前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において，前記ゲート絶縁層（２０２）と前記ゲート電極（２０４）との間に酸化物（３００）を配置するステップ」に相当する。

カ　引用発明１における「ＭＯＳＦＥＴの製造方法」が本願発明１における「半導体装置（１００）の製造方法」に相当する。

キ　上記ウから，本願発明１と引用発明は，ともに「前記ゲート電極（２０４）を配置するステップが，前記ゲート絶縁層（２０２）上に多結晶ケイ素層（２０４）を配置することを含」む点で共通する。

２．一致点・相違点

上記１．ア～キによれば，本願発明１と引用発明１の一致点及び相違点は以下のとおりである。

＜一致点＞

「半導体装置（１００）の製造方法であって，

第１の表面（１０１）および第２の表面（１０３）を有し，炭化ケイ素を含む半導体層（１０２）を用意するステップと，

前記半導体層（１０２）の前記第１の表面（１０１）の一部分上に配置されたゲート絶縁層（２０２）を配置するステップと，

前記ゲート絶縁層（２０２）上に配置されたゲート電極（２０４）を配置するステップと，

前記ゲート電極（２０４）をエッチングして，前記ゲート電極（２０４）のゲート電極材料を除去するステップと，

前記ゲート絶縁層（２０２）の中央部における厚さよりも大きな厚さを有するように，前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において，前記ゲート絶縁層（２０２）と前記ゲート電極（２０４）との間に酸化物（３００）を配置するステップと，を含み，

前記ゲート電極（２０４）を配置するステップが，前記ゲート絶縁層（２０２）上に多結晶ケイ素層（２０４）を配置することを含む，

製造方法。」

＜相違点１＞

本願発明１は「前記ゲート電極（２０４）を配置するステップ」が，「前記酸化物を配置するステップを実行する前に前記多結晶ケイ素層（２０４）上に金属含有層（２０６）を配置することを含み，前記金属含有層（２０６）を配置することは，金属層，金属シリサイド層，または前記金属層および前記金属シリサイド層を前記ゲート電極（２０４）上に配置することを含む」のに対し，引用発明１では，「ゲート電極（２０４）を配置するステップ」が前記ゲート絶縁層（２０２）上に多結晶ケイ素層（２０４）を「配置する」ものの，上記の事項が特定されていない点。

第６　相違点についての判断

１．相違点１について

上記第４の１．（４）で述べたとおり，引用例１には，炭化珪素を用いたＭＯＳＦＥＴにおいて素子の高速スイッチングを実現するためには，ゲート電極の抵抗を減らすことが重要であることが記載されている（段落０００２）。また，ゲート電極の抵抗を減らしＭＯＳＦＥＴの動作を高速化する具体的方法として，ゲート電極７の上部にシリサイド層７ｃを形成することが記載されている（段落００２７，００３０）。

一方，上記第４の２．（２）アで述べたとおり，引用例２には，高融点金属膜と反応障壁層と多結晶シリコン膜との積層構造のポリメタルゲートにより，金属シリサイド層と多結晶シリコン層との２層構造のポリサイドゲートよりも低抵抗のゲート電極が得られることが記載されている（段落０００３～０００４）。

また，上記第４の２．（２）イで述べたとおり，引用例２には，上記ポリメタルゲートの形成方法として実施形態２の方法が記載されており，ゲート酸化膜１１上に多結晶シリコン膜１２，ＷＳｉＮ膜１５及びタングステン膜１４を積層した積層膜を形成し，当該積層膜をエッチングした後，シリコンの選択酸化（後酸化）を行うことが記載されている（段落００６９～００７６）。すなわち，上記実施形態２の方法は，「多結晶シリコン膜１２」を熱酸化する前に「多結晶シリコン膜１２」の上に「タングステン膜１４」を配置することを含む方法であるといえる。

さらに，上記第４の２．（２）ウで述べたとおり，引用例２の実施形態２におけるシリコンの選択酸化（後酸化）により，多結晶シリコン膜１２（ゲート部）のコーナー部分１８が丸められ，ゲート電極のコーナー部分１８における電界集中が避けられることが記載されている（段落００７６）。

そうすると，引用例１に記載された，ゲート電極の抵抗を減らし素子の高速スイッチングを実現するとの課題を解決するために，引用例２に記載された，ポリサイドゲートよりもさらに低抵抗であるポリメタルゲートを採用し，「多結晶からなる珪素層７ａ」の上にタングステン膜を積層した構成を採用する動機があるといえる。しかも，引用例２の実施形態２の形成方法は，ゲート電極の多結晶シリコンエッジ部において局部的に熱酸化膜を厚く形成してＭＯＳＦＥＴ動作時の当該エッジ部におけるゲート電界強度を弱くするものである点で引用発明１と共通するから，引用発明１においてポリメタルゲート構造を採用するに当たり引用例２の実施形態２の形成方法を適用することは，当業者であれば自然になし得たことであるといえる。

そして，上述のとおり引用例２の実施形態２の形成方法は，「多結晶シリコン膜１２」を熱酸化する前に「多結晶シリコン膜１２」の上に「タングステン膜１４」を配置することを含む方法であるから，引用発明１において上記相違点１に係る構成とすることは，引用発明１に引用例２に記載の技術的事項を適用することにより，当業者が容易になし得たことである。

２．請求人の主張について

令和３年２月３日提出の意見書において請求人は，以下のア～エの旨主張をしている。

ア　引用例２の段落０００９には「この種の後酸化を高融点金属としてＷを用いたポリメタルゲートに適用すると，Ｗは通常の酸化工程でも酸化されるため，通常の酸化工程でＷＯ３が形成される。このとき，大きな体積膨張を伴うため，膜の剥離等が起こり，以後の工程を続けることができなくなる」と記載されている。

イ　引用例２の段落００１８には「従来のポリメタルゲートでは後酸化の工程でポリメタルゲートを構成する高融点金属膜下の多結晶シリコンが酸化され，ＲＣ遅延が増大するという問題があり，また，従来のメタルゲートでは後酸化の工程でメタルゲートである高融点金属下のゲート酸化膜が酸化されて厚膜化され，トランジスタの駆動能力が低下するという問題があった。」と記載されている。

ウ　引用例２においては，ゲート酸化膜が酸化されることを避けることが発明の目的であるのに対して，請求項１に係る本願発明においては「前記ゲート絶縁層（２０２）の中央部における厚さよりも大きな厚さを有するように，前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において，前記ゲート絶縁層（２０２）と前記ゲート電極（２０４）との間に酸化物（３００）を配置する」ことを前提としている。

エ　上述の引用例２の記載を鑑みれば，これに接した当業者は，後酸化によって酸化物を配置することをしないものが好ましいと考えるものであり，引用例２の開示内容から本願発明に想到する動機付けはない。むしろ引用例２には本願に到達するにあたって阻害要因があり，引用例２に接した当業者がこれを引用例１に結び付けるであろうということは到底できない。

上記主張について以下検討する。

（１）上記アについて

引用例２には，請求人が引用した段落０００９に続いて，次の記載がある。

「【００１０】また、大気から混入するＯ2 やＨ2 Ｏなどの酸化剤により、酸化工程を開始する前に、Ｗの酸化が起こり、同様の問題が発生する可能性がある。したがって、ポリメタルゲートの場合には、高融点金属を酸化せずシリコンのみを酸化する技術（選択酸化技術）が、後酸化工程で必要になる。【００１１】ポリメタルゲートの場合のように、同一基板上にシリコンの露出部分とＷ等の高融点金属の露出する部分が混在する場合において、高融点金属の露出部分を酸化せずシリコンのみを選択的に酸化する選択酸化法が知られている（特開昭６０－９１６６）。

【００１２】この選択酸化法は、酸化剤であるＨ2 Ｏと還元剤であるＨ2 との混合雰囲気中で酸化を行なう際に、Ｈ2 Ｏ／Ｈ2 の分圧比を一定範囲に設定して行なうというものである。」

そして，上記第４の２．（１）で摘記した引用例２の段落００７６に記載のとおり，引用例２の実施形態２の形成方法は，後酸化において「選択酸化法」によりシリコンのみを選択的に酸化する技術を用いているから，上記段落０００９の問題は生じない。

（２）上記イについて

上記第４の２．（１）で摘記した引用例２の段落００７８～００８０には，第２の実施形態の説明として次の記載がある。

「【００７８】このとき，図３（ｆ）に示すように，酸化剤２０は矢印の方向に基板１０あるいは多結晶シリコン膜１２の中に進入するが，タングステン膜１４と多結晶シリコン膜１２との間のＷＳｉＮ膜１５が，酸化剤２０の拡散を防止するため，酸化剤２０はタングステン膜１４を経由してシリコン膜１２の上面から進入することはできない。

【００７９】したがって，タングステン膜１４と多結晶シリコン膜１２との界面における多結晶シリコン膜１２はほとんど酸化されないので，コンタクト抵抗の上昇を防止でき，ＲＣ遅延を抑制できるようになる。

【００８０】なお，酸化剤２０は多結晶シリコン膜１２の側面からは拡散するので，多結晶シリコン膜１２の側面にシリコン酸化膜１９が選択的に形成される。このシリコン酸化膜１９は，多結晶シリコン膜１２の側面の上部および下部において中央に向かってバーズピーク状に食い込んだ形状となる。このようなシリコン酸化膜１９はＲＣ遅延等の問題とはならない。」

すなわち，引用例２の第２の実施形態は，請求人の引用する段落００１８に記載された，ＲＣ遅延等の従来技術の問題点を解決したものであるから，段落００１８の記載は，阻害要因とはならない。

（３）上記ウについて

上記第４の２．（２）ウで述べたとおり，引用例２の段落００７６には，引用例２の第２の実施形態において，シリコンの選択酸化（後酸化）により，多結晶シリコン膜１２（ゲート部）のコーナー部分１８が丸められ，ゲート電極のコーナー部分１８における電界集中が避けられることが記載されているから，引用例２の第２の実施形態は，本願の請求項１の「前記ゲート絶縁層（２０２）の中央部における厚さよりも大きな厚さを有するように，前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において，前記ゲート絶縁層（２０２）と前記ゲート電極（２０４）との間に酸化物（３００）を配置する」ことに相当する工程を有しているといえる。

また，引用例２の段落００８０には「多結晶シリコン膜１２の側面の上部および下部において中央に向かってバーズピーク状に食い込んだ形状となる。このようなシリコン酸化膜１９はＲＣ遅延等の問題とはならない。」と記載されている。

以上によれば，「引用例２においては，ゲート酸化膜が酸化されることを避けることが発明の目的である」との請求人の主張は引用例２の第２の実施形態には当てはまらない。

（４）上記エについて

上記（１）～（３）のとおり，請求人の「上述の引用例２の記載を鑑みれば，これに接した当業者は，後酸化によって酸化物を配置することをしないものが好ましいと考えるものであり」との主張の根拠となる引用例２の記載は，引用例２における課題を示すものであって，いずれも引用例２の第２の実施形態において解決されているものである。

したがって，引用例２には本願発明１に到達するにあたって阻害要因があるとする請求人の主張は，具体的根拠を欠くものである。また，引用発明１に引用例２の第２の実施形態の形成方法を適用することの動機付けの存在については，上述の第６の１．に示すとおりである。

（５）まとめ

上記（１）～（４）のとおり，上記請求人の主張は拒絶の理由を覆すものではなく，採用できない。

３．小括

したがって，本願発明１は，引用発明１に引用例１及び引用例２に記載された技術的事項を適用することにより，当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。

第７　結言

以上のとおり，本願の請求項１に係る発明は，特許法２９条２項の規定により特許を受けることができないものであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。

よって，結論のとおり審決する。