2018-012725

特願２０１６－５２６６８８「直接描画リソグラフィを使用する集積回路製造」拒絶査定不服審判事件〔平成２７年　１月２２日国際公開、ＷＯ２０１５／００８０２１、平成２８年１０月　６日国内公表、特表２０１６－５３１４２４〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は，平成２６年（２０１４年）５月８日（パリ条約による優先権主張　外国庁受理　２０１３年７月１７日　米国，以下「本願優先日」という。）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。 平成２９年　９月２０日付け　拒絶理由通知 平成２９年１２月２１日　　　意見書・手続補正 平成３０年　５月２３日付け　拒絶査定（以下，「原査定」という。） 平成３０年　９月２５日　　　審判請求 平成３０年１１月　２日　　　手続補正（方式） 第２　本願発明 本願の請求項１７に係る発明（以下，「本願発明」という。）は，平成２９年１２月２１日に補正された特許請求の範囲の請求項１７に記載された事項により特定される発明であり，以下のとおりである。 「【請求項１７】 個別に設計された複数の機能ブロックと，それぞれのレイアウト設計をもち，少なくとも部分的には直接描画リソグラフィ・ステップを使用して形成される１つ又は複数の層とを有するシステム・オン・チップ集積回路を製造する方法であって， 前記複数の機能ブロックのうちの１つの機能ブロックの設計を，その他の複数の機能ブロックを変更しないままで変更するために，前記直接描画リソグラフィ・ステップを使用して形成される前記１つ又は複数の層のうち少なくとも１つの層の前記レイアウト設計を変更するステップと， 前記変更済みのレイアウト設計に従って，前記１つ又は複数の層のうちの前記少なくとも１つの層を前記直接描画リソグラフィ・ステップを使用して形成するステップと， を含み， 前記１つ又は複数の性能特性が前記集積回路の少なくとも一部の動作速度を含み，前記変更済みのレイアウト設計が前記集積回路の前記少なくとも一部の，変更済みの公称動作速度を提供する，方法。」 第３　原査定の拒絶の理由 本願発明について，原査定の拒絶の理由は次のとおりである。 本願発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 ＜引用文献等一覧＞ １．特開２０１０－２３８７９７号公報 ７．特開２００５－２６８７７４号公報 第４　引用文献及び引用発明 １　引用文献１について （１）引用文献１の記載 原査定の拒絶の理由に引用された特開２０１０－２３８７９７号公報（以下，「引用文献１」という。）には，図面とともに次の事項が記載されている。（下線は，当審で付加した。以下同じ。） 「【請求項１】 試験結果に応じた調整を行う調整回路を含む半導体装置の製造途中において，当該半導体装置を試験する工程と， 前記試験結果に応じて電子ビーム描画によって前記調整回路の回路パターンを確定させる工程と， を有することを特徴とする半導体装置の製造方法。」 「【技術分野】 【０００１】 本発明は，半導体装置の製造方法に関する。 【背景技術】 【０００２】 従来，半導体装置のマクロ（回路ブロック）の設計時においては，製造時のトランジスタ特性などのばらつきに耐えられるように，十分広い動作マージンを確保した設計が行われている。 【０００３】 また，ＳＲＡＭ（Static Random Access Memory）のようなメモリマクロを含む半導体装置においても，製造不良のあるメモリセルが検出された場合，たとえば，ヒューズ回路を用いて，他のメモリセルに切り替えるような構成（冗長構成）が用いられている。」 「【発明が解決しようとする課題】 【０００５】 しかしながら，このような，製造ばらつきや製造不良を考慮した設計を行うと，回路面積，動作速度，消費電力などの回路の性能を悪化させる問題がある。 上記の点を鑑みて，本発明は，高い回路性能と安定動作とを両立した半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的とする。」 「【発明を実施するための形態】 【０００９】 以下，本発明の実施の形態を，図面を参照して詳細に説明する。 図１は，本実施の形態の半導体装置の製造方法の概略の流れを説明する工程フローを示す図である。 【００１０】 本実施の形態の半導体装置の製造方法は，設計工程（ステップＳ１），半導体製造工程（ステップＳ２），試験工程（ステップＳ３），電子ビーム描画工程（ステップＳ４），残りの半導体製造工程（ステップＳ５）と，を有する。 （中略） 【００１５】 電子ビーム描画装置５は，電子ビーム直描方式により，配線パターンやビアパターンなどの回路パターンを，マスクを用いずに電子ビームで直接描画して作成する。 次に，図１で示した各工程の詳細を説明する。 【００１６】 設計工程（ステップＳ１）において，設計装置３は，設計者による入力のもと，製造する半導体装置の論理設計及び物理設計を行う。 ここで，設計装置３は，後述の試験工程で得られる試験結果に応じて回路を調整するための調整回路を，設計工程の段階で各チップの回路ブロックに作成しておく。 【００１７】 図３は，調整回路の一例を示す図である。 ここでは，たとえば，ＳＲＡＭマクロにおいて，インバータ回路１１に接続されたワード線ＷＬの電位を調整する調整回路１０を示している。 【００１８】 調整回路１０は，ワード線ＷＬにドレイン端子を接続し，ソース端子をＧＮＤ（接地端子）に接続した，ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）Ｔｒ１，Ｔｒ２，Ｔｒ３，…，Ｔｒｎを有する。なお，以下では，ｎチャネル型ＭＯＳＦＥＴを，単にトランジスタと記す。 【００１９】 設計工程で作成する調整回路１０は，後の試験工程で得られる試験結果に応じて調整可能なように，回路パターンを確定していない。図３の例では，トランジスタＴｒ１～Ｔｒｎのゲート端子は，電源線Ｖｄｄに接続されておらず，接続先が未確定の状態となっている。 【００２０】 詳細は後述するが，電子ビーム描画装置５を用いて，たとえば，試験結果に応じた個数のトランジスタＴｒ１～Ｔｒｎのゲート端子を，電源線Ｖｄｄに接続する配線パターンを形成する。つまり，ワード線ＷＬとＧＮＤ間を電気的に接続させるトランジスタＴｒ１～Ｔｒｎの個数を決定する。これにより，ワード線ＷＬの電位を調整することができる。 【００２１】 なお，各トランジスタＴｒ１～Ｔｒｎのサイズ（ゲート長Ｌ，ゲート幅Ｗ）は等しくする必要はない。ゲート幅Ｗの比率が１，２，４，８の４個のトランジスタＴｒ１～Ｔｒ４を用いた場合，どのトランジスタＴｒ１～Ｔｒ４をオンさせるかによって，１～１５レベルでワード線ＷＬの電位を調整することが可能である。 【００２２】 設計装置３は，このような調整回路１０を作成するとともに，試験結果に応じてどのような接続を行えばよいかを特定する設定情報を，予めシミュレーションの結果や試作品に対する試験結果などを参照して作成する。そして，設計装置３は，その設定情報を，たとえば，データベース２に格納する。 （中略） 【００２８】 半導体装置の設計の際に，図５の上側のグラフのような広いばらつきに耐えられるように，大きなマージンを確保して設計を行うと，回路面積，動作速度，消費電力などの回路の性能を悪化させる。 【００２９】 そこで，設計工程では，図５の下側のグラフのように，局所的なばらつきの範囲において，十分な動作マージンが確保できるように，後の工程で回路を調整するための設定情報を予め作成する。 【００３０】 たとえば，測定したチップにおけるトランジスタ特性のばらつきが，図５のエリア（１）のようなばらつきであった場合，このばらつきの範囲で，よい特性を示す調整回路の設定を，予めシミュレーションなどで検討する。たとえば，図３で示したような調整回路１０のトランジスタＴｒ１～Ｔｒｎをいくつオンすれば，よい特性が得られるかを検討し，その検討結果を，エリア（１）における設定情報とする。設計装置３は，このような設定情報をエリア（１）～（５）ごとに作成して，データベース２に格納する。 【００３１】 以上のような設計工程が終わると，次に，半導体製造工程（ステップＳ２）が実施される。 半導体製造工程では，設計データをもとに，図示しない露光装置や成膜装置などの半導体製造装置により，フォトリソグラフィ処理，エッチング処理，不純物注入処理，成膜処理などを行い，トランジスタなどの素子を半導体基板上に作成する。 【００３２】 図６は，半導体製造工程の１工程時における半導体装置の一部を示す断面模式図である。 ここでは，半導体基板３０に，素子分離領域３１によって画定された範囲にトランジスタ３２を作成した場合について示している。トランジスタ３２は，ソース領域３３，ドレイン領域３４，ゲート絶縁膜３５，ゲート電極３６，サイドウォール３７を有している。 【００３３】 また，半導体基板３０上には層間絶縁膜３８が形成されており，層間絶縁膜３８中には，ソース領域３３，ドレイン領域３４と接続するビア３９，４０が形成されている。そして，このビア３９，４０に接続するように，配線層４１，４２が形成されている。 【００３４】 半導体製造工程が，たとえば，この図６で示したような段階まで進んだ後，制御用コンピュータ１は，試験装置４に試験工程（ステップＳ３）を実施させる。 図７は，試験工程の様子を示す模式図である。 （中略） 【００３８】 試験工程後，制御用コンピュータ１は，試験結果と，データベース２に格納されている設定情報とを照合し，試験結果に適した設定情報を特定する。たとえば，試験工程によって得られたある測定値が，図５で示したエリア（１）にばらつきの中心を示す場合に，前述したように，エリア（１）に対応した設定情報が予めデータベース２に格納されているので，それを特定する。そして，制御用コンピュータ１は，特定した設定情報を電子ビーム描画装置５に設定する。 【００３９】 次に，電子ビーム描画工程（ステップＳ４）が実施される。 電子ビーム描画装置５は，設定された設定情報をもとに，調整回路１０の回路パターンを，電子ビーム描画によって確定する。 【００４０】 具体的には，図６で示したような製造途中の試料に対して，図示しない成膜装置でレジストを塗布したのち，電子ビーム描画装置５は，電子銃によって，たとえば，５０～１００ｋｅＶ程度に加速された電子ビームを，磁界レンズにより絞り，試料に照射する。そして，設定情報をもとに，電子ビームを走査して，レジスト上に回路パターンを描画する。 【００４１】 図９は，電子ビーム描画装置で描画された回路パターンの例を示す図である。 図９では，電子ビーム描画装置５が描画する回路パターンを太線にて示している。 図９（Ａ）では，トランジスタＴｒ１，Ｔｒ２のゲート端子を電源線Ｖｄｄに接続する配線パターンと，トランジスタＴｒ３～Ｔｒｎのゲート端子をＧＮＤに接続する配線パターンが描画された調整回路１０を示している。 【００４２】 図９（Ｂ）では，トランジスタＴｒ１，Ｔｒ２のゲート端子をワード線ＷＬに接続する配線パターンと，トランジスタＴｒ３～Ｔｒｎのゲート端子をＧＮＤに接続する配線パターンが描画された調整回路１０を示している。 【００４３】 このような回路パターンをもとに形成される配線は，たとえば，図６で示した半導体装置の第１層の配線層４１，４２よりも上層に形成される。また，図９で示したような配線パターンを描画する代わりに，トランジスタＴｒ１～Ｔｒｎのゲート端子と電源線Ｖｄｄまたはワード線ＷＬとを接続するビアパターンを，電子ビーム描画装置５により描画するようにしてもよい。 【００４４】 このように，本実施の形態の半導体装置の製造方法では，設定情報に基づいた調整回路の調整を，ヒューズ回路などを用いずに，電子ビーム描画により行うので，回路面積を増大することがない。 【００４５】 また，予め形成された回路の電気的接続を確定する短い配線のパターンを，電子ビーム描画により描画するので，スループットの悪化を招かない。一般的に電子ビーム描画法は，描画に時間がかかるが，本実施の形態の半導体装置の製造方法では描画箇所を短くできるので，短時間で描画が可能である。 【００４６】 チップごとに，設定情報にもとづいた電子ビーム描画が行われると，残りの半導体製造工程（ステップＳ５）が実施される。 残りの半導体製造工程では，エッチング処理，ＣＭＰ（Chemical Mechanical Polishing）を用いて，確定した調整回路１０の回路パターンに応じたビアや配線の形成などが行われる。その後，電極パッドの形成や，パッケージの組立などを行い，半導体装置を完成させる。」 （２）図９の記載 前記（１）【００４１】より，図９では，電子ビーム描画装置が描画する回路パターンは太線で示されているから，前記（１）【００４１】及び【００４２】の記載を参酌すると，図９（Ａ）及び（Ｂ）には，それぞれ以下の事項が記載されていると認められる。 ア　「トランジスタＴｒ１，Ｔｒ２のゲート端子を電源線Ｖｄｄに接続する配線パターンと，トランジスタＴｒ３～Ｔｒｎのゲート端子をＧＮＤに接続する配線パターンと，からなる電子ビーム描画装置が描画する回路パターン」（図９（Ａ）） イ　「トランジスタＴｒ１，Ｔｒ２のゲート端子をワード線ＷＬに接続する配線パターンと，トランジスタＴｒ３～Ｔｒｎのゲート端子をＧＮＤに接続する配線パターンと，からなる電子ビーム描画装置が描画する回路パターン」（図９（Ｂ）） （３）引用発明 前記（１）より，引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。 「半導体装置の製造方法は，設計工程，半導体製造工程，試験工程，電子ビーム描画工程，残りの半導体製造工程と，を有し， 設計工程で作成する調整回路は，ＳＲＡＭマクロにおけるもので，後の試験工程で得られる試験結果に応じて調整可能なように，回路パターンを確定しておらず， 設計工程で動作速度などの回路の性能であってよい特性が得られるかを検討し，その検討結果を設定情報とし， 試験結果に適応した設定情報を特定し，特定した設定情報を電子ビーム描画装置に設定し，電子ビーム描画装置は，調整回路の回路パターンを，電子ビーム描画によって確定し， このような回路パターンをもとに形成される配線は，第１層の配線層よりも上層に形成され， その後，半導体装置を完成させること。」 ２　引用文献７について （１）引用文献７の記載 原査定の拒絶の理由に引用された特開２００５－２６８７７４号公報（以下，「引用文献７」という。）には，図面とともに次の事項が記載されている。 「【技術分野】 【０００１】 本発明は，無線通信など非接触手段により，メモリ回路に必要な情報を記憶させ，或いは情報を読み取ることのできるＩＣチップ（以下「ＩＤチップ」ともいう。）として用いる半導体装置の製造方法に関する。特に，ガラス，プラスチックなどの絶縁基板上に形成されたＩＤチップとして用いる半導体装置の製造方法に関する。」 「【０００５】 このようなＩＤチップとしては例えば図２に示すようなものがある。ＩＤチップに用いる半導体装置２００はアンテナ回路２０１，整流回路２０２，安定電源回路２０３，アンプ２０８，復調回路２１３，論理回路２０９，メモリコントロール回路２１２，メモリ回路２１１，論理回路２０７，アンプ２０６，変調回路２０５によって構成される。また，アンテナ回路２０１はアンテナコイル３０１，同調容量３０２によって構成される（図３（Ａ））。また，整流回路２０２はダイオード３０３，３０４，平滑容量３０５によって構成される（図３（Ｂ））。」 「【００３０】 絶縁基板上に不揮発性メモリ回路，変調回路，復調回路，論理回路などに用いるＴＦＴを作製する方法について図１３を用いて説明する。なお，本実施の形態では半導体素子としてｎチャネル型薄膜トランジスタ（以下ＴＦＴと記す），ｐチャネル型ＴＦＴを例に挙げて示すが，本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また，この作製方法は一例であって，絶縁基板上での作製方法を限定するものではない。 （中略） 【００３４】 そして，ゲート絶縁膜３００６上に第１の導電層３００７～３００９を形成する。続いて第２の導電層３０１１～３０１３を形成し，積層された第１の導電層３００７～３００９と第２の導電層３０１１～３０１３（通常のＴＦＴ）を一括でエッチングを行い，ＴＦＴのゲート電極を形成する。 （中略） 【００３９】 以上において，各パターニング工程は第一の露光手段（たとえばミラープロジェクション露光，ステップ・アンド・リピート露光（ステッパー露光），ステップ・アンド・スキャン露光など）によって，露光をおこない，レジストを感光させ，パターンを形成し，そのレジストをマスクとしてエッチングをおこなっている。 （中略） 【００４３】 そして，メモリ部において島状半導体層のソース領域，ドレイン領域とコンタクトをとる電極３０２６，３０２７を形成する。また，論理回路部においても同様に，電極３０２８～３０３０を形成する。 【００４４】 以上の説明において，コンタクトホール形成工程において，従来のミラープロジェクション露光，ステップ・アンド・リピート露光，またはステップ・アンド・スキャン露光と電子ビーム露光又はレーザ露光を組み合わせることで，スループットが高く，且つ，同一基板上に異なるデータを有するチップの製造方法を述べたが，上記方法はコンタクトホール形成工程に限らず，ソース・ドレイン電極形成工程やドーピング工程などその他の工程で用いても良い。 【００４５】 以上においては，第１の露光手段の次に第２の露光手段を用いているが，まず第２の露光手段で，メモリ部を形成し，その後に第１の露光手段で他の回路部分を形成してもよい。 【００４６】 以上のようにして，不揮発性メモリ素子を有するメモリ部と，ＬＤＤ構造のｎチャネル型ＴＦＴおよびシングルドレイン構造のｐチャネル型ＴＦＴを有する論理回路部と，を同一の基板上に形成することができる（図１３参照）。」 （２）公知技術７ 前記（１）より，引用文献７には次の技術的事項（以下，「公知技術７」という。）が記載されていると認められる。 「ＩＤチップとして用いる半導体装置の製造方法であって，ＩＤチップに用いる半導体装置はメモリ部と，論理回路部とを同一の基板上に形成するもの。」 第５　対比及び判断 １　対比 （１）本願発明と引用発明との対比 ア　引用発明の「ＳＲＡＭマクロ」は，「設計時における」「半導体装置のマクロ（回路ブロック）」である（前記第４の１（１）【０００２】）から，本願発明の「個別に設計された」「機能ブロック」に相当する。 イ　引用発明の「回路パターン」はこれを「もとに形成される配線は，第１層の配線層よりも上層に形成され」るから，「調整回路」の部分だけでなく層状に全体を覆うもののもとになる情報であって，本願発明の「それぞれのレイアウト設計」に相当する。 ウ　引用発明の「電子ビーム描画」は，本願発明の「直接描画リソグラフィ・ステップ」に相当する。 エ　引用発明の「第１層の配線層よりも上層」は，本願発明の「１つ又は複数の層」に相当する。 オ　前記アないしエを考慮すると，引用発明の「半導体装置の製造方法」は，本願発明の「個別に設計された」「機能ブロックと，それぞれのレイアウト設計をもち，少なくとも部分的には直接描画リソグラフィ・ステップを使用して形成される１つ又は複数の層とを有する集積回路を製造する方法」に相当する。 カ　引用発明は「試験結果に適応した設定情報を特定し」「調整回路の回路パターンを，電子ビーム描画によって確定」するものであり，具体的には，前記第４の１（２）のア及びイのうちのどちらかの「回路パターン」に特定することになるから，一方から他方へ「変更する」ということができ，前記エを考慮すると，引用発明は「前記直接描画リソグラフィ・ステップを使用して形成される前記１つ又は複数の層のうち少なくとも１つの層の前記レイアウト設計を変更するステップ」を有するといえる。 キ　引用発明の「試験結果に適応した設定情報を特定し，特定した設定情報を電子ビーム描画装置に設定し，電子ビーム描画装置は，調整回路の回路パターンを，電子ビーム描画によって確定」することは，本願発明の「前記変更済みのレイアウト設計に従って，前記１つ又は複数の層のうちの前記少なくとも１つの層を前記直接描画リソグラフィ・ステップを使用して形成するステップ」に相当する。 ク　引用発明の「設計工程で動作速度などの回路の性能であってよい特性が得られるかを検討し，その検討結果を設定情報とし」は，本願発明の「前記１つ又は複数の性能特性が前記集積回路の少なくとも一部の動作速度を含み，前記変更済みのレイアウト設計が前記集積回路の前記少なくとも一部の，変更済みの公称動作速度を提供する」に相当する。 ケ　すると，本願発明と引用発明とは，下記（２）の点で一致し，下記（３）の点で相違する。 （２）一致点 「個別に設計された機能ブロックと，それぞれのレイアウト設計をもち，少なくとも部分的には直接描画リソグラフィ・ステップを使用して形成される１つ又は複数の層とを有する集積回路を製造する方法であって， 前記直接描画リソグラフィ・ステップを使用して形成される前記１つ又は複数の層のうち少なくとも１つの層の前記レイアウト設計を変更するステップと， 前記変更済みのレイアウト設計に従って，前記１つ又は複数の層のうちの前記少なくとも１つの層を前記直接描画リソグラフィ・ステップを使用して形成するステップと， を含み， 前記１つ又は複数の性能特性が前記集積回路の少なくとも一部の動作速度を含み，前記変更済みのレイアウト設計が前記集積回路の前記少なくとも一部の，変更済みの公称動作速度を提供する，方法。」 （３）相違点 本願発明では，「機能ブロック」を「複数」有する「システム・オン・チップ」集積回路を製造するもので，「前記複数の機能ブロックのうちの１つの機能ブロックの設計を，その他の複数の機能ブロックを変更しないままで変更するため」のものであるのに対し，引用発明では，そうではない点。 ２　相違点についての判断 引用発明は「高い回路性能と安定動作とを両立した半導体装置を製造する」（前記第４の１（１）【０００５】）ことを課題としており，公知技術７の「メモリ部と論理回路部とを同一の基板上に形成する半導体装置」においても，「高い回路性能と安定動作とを両立」させるべきことは当然であるから，引用発明を公知技術７に係る半導体装置の製造に転用することは，当業者が容易に思いつくことである。 すると，公知技術７の「メモリ部」と「論理回路部」とに対応した「複数の機能ブロック」を有することとなり，少なくとも「メモリ部」の機能ブロックに引用発明を適用することにより，「１つの機能ブロックの設計を，その他の複数の機能ブロックを変更しないままで変更する」，「機能ブロック」を「複数」有する「システム・オン・チップ」集積回路を製造することになるから，相違点に係る構成は当業者が容易に得られるものである。 ３　まとめ したがって，本願発明は，引用発明及び引用文献７に記載された技術的事項に基づいて，当業者が容易に発明をすることができたものである。 第６　結言 以上のとおり，本願の請求項１７に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，他の請求項について検討するまでもなく，本願は拒絶されるべきものである。 よって，結論のとおり審決する。