2018-000980

特願２０１２－２７１４４７「再構成可能プロセッサ及び再構成可能プロセッサのミニコア」拒絶査定不服審判事件〔平成２５年　６月２０日出願公開、特開２０１３－１２２７６４〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は，平成２４年１２月１２日（パリ条約による優先権主張２０１１年１２月１２日，韓国）の出願であって，平成２７年１２月１１日に手続補正書が提出され，平成２８年１２月２０日付けで拒絶の理由が通知され，平成２９年４月４日に手続補正書が提出され，同年９月２２日付けで拒絶査定（謄本送達日同年１０月３日。以下，「原査定」という。）がなされ，これに対して平成３０年１月２４日に審判請求がなされると共に手続補正がなされ，同年３月９日付けで審査官により特許法１６４条３項の規定に基づく報告がなされたものである。 第２　本願発明 １　本件補正について Ａ　補正の内容 平成３０年１月２４日になされた手続補正（以下，「本件補正」という。）の内容は，平成２９年４月４日になされた手続補正により補正された特許請求の範囲， 「　　【請求項１】 再構成可能ＣＧＡプロセッサであって、 少なくとも１つのミニコアを含み、 前記少なくとも１つのミニコアのそれぞれは、互いに異なる計算機能力を有する少なくとも２つの機能ユニットを含み、 前記機能ユニットのそれぞれは、相互異なる演算を実行する複数の演算素子を含み、 前記複数の演算素子のうちの少なくとも１つは、前記機能ユニットのうちの少なくとも２つに共通して含まれる少なくとも１つの演算素子を有し、 前記少なくとも１つのミニコアのそれぞれは、前記再構成可能ＣＧＡプロセッサを設計し又は拡張する基本単位と定められ、 前記機能ユニットのそれぞれの前記計算機能力は、前記機能ユニットのそれぞれに含まれる前記複数の演算素子のそれぞれの種類に基づいて定められる、 再構成可能ＣＧＡプロセッサ。 【請求項２】 前記機能ユニットのうち少なくとも１つは、前記機能ユニット間に共通しない少なくとも１つの演算素子をさらに含む、請求項１に記載の再構成可能ＣＧＡプロセッサ。 【請求項３】 前記少なくとも１つのミニコアのそれぞれは、前記機能ユニットが接続される内部ネットワークをさらに含む、請求項１に記載の再構成可能ＣＧＡプロセッサ。 【請求項４】 前記少なくとも１つのミニコアのそれぞれは、前記機能ユニットの個々の部分的計算機能力の組合せにより定められる全体計算機能力を有する、請求項１に記載の再構成可能ＣＧＡプロセッサ。 【請求項５】 前記少なくとも１つのミニコアのそれぞれが接続される外部ネットワークをさらに含む請求項１に記載の再構成可能ＣＧＡプロセッサ。 【請求項６】 再構成可能ＣＧＡプロセッサであって、 複数のミニコアと、 前記ミニコアが接続される外部ネットワークと、 を有し、 前記ミニコアのそれぞれは、 相互異なる演算を実行する複数の演算素子を含む第１演算素子グループを含む第１機能ユニットと、 前記複数の演算素子と少なくとも一部が異なる複数の演算素子を含む第２演算素子グループを含む第２機能ユニットと、 前記第１及び第２機能ユニットが接続される内部ネットワークと、 を含み、 前記第１演算素子グループ及び前記第２演算素子グループは、少なくとも１つの演算素子を共通して含み、 前記複数のミニコアのそれぞれは、前記再構成可能ＣＧＡプロセッサを設計する又は拡張する基本単位と定められ、 前記第１機能ユニットの計算機能力は、前記第１演算素子グループに含まれた複数の演算素子のそれぞれの種類に基づいて定められ、 前記第２機能ユニットの計算機能力は、前記第２演算素子グループに含まれた複数の演算素子のそれぞれの種類に基づいて定められる、 再構成可能ＣＧＡプロセッサ。 【請求項７】 前記第１演算素子グループ及び前記第２演算素子グループは、前記第１演算素子グループ及び前記第２演算素子グループに共通しない少なくとも１つの演算素子を更に有する、請求項６に記載の再構成可能ＣＧＡプロセッサ。 【請求項８】 前記ミニコアのそれぞれは、ＣＧＡプロセッサまたはＶＬＩＷプロセッサを設計する又は拡張する基本単位と定められる、請求項６に記載の再構成可能ＣＧＡプロセッサ。 【請求項９】 コースグレインアレイ（ＣＧＡ）モードに切り換えるよう前記ミニコアを制御するモード制御信号を生成するよう構成されるモード制御部をさらに含む、請求項６に記載の再構成可能ＣＧＡプロセッサ。 【請求項１０】 前記モード制御部が前記モード制御信号を生成すると、前記ＣＧＡモードになれるミニコアグループである第１ミニコアグループがＧＣＡプロセッサで動作する、請求項９に記載の再構成可能ＣＧＡプロセッサ。 【請求項１１】 前記複数のミニコアそれぞれは、前記ＣＧＡモードになれるミニコアモードグループである前記第１ミニコアグループ又はＶＬＩＷモードになれるミニコアグループである第２ミニコアグループのいずれかに属する、請求項１０に記載の再構成可能ＣＧＡプロセッサ。 【請求項１２】 前記外部ネットワークに接続され、前記第１ミニコアグループ内で前記ＣＧＡモードであるミニコアの間の連結についての設定情報を保存する構成メモリと、 前記外部ネットワークに連結され、前記ＣＧＡモードで、前記第１ミニコアグループのコンテキスト情報を保存するグローバルレジスタファイルと、 をさらに含む請求項１０に記載の再構成可能ＣＧＡプロセッサ。 【請求項１３】 再構成可能プロセッサであって、 相互異なる演算を実行する複数の演算素子を含む第１演算素子グループを有する第１機能ユニットと、 前記複数の演算素子と少なくとも一部が異なる複数の演算素子を含む第２演算素子グループを有する第２機能ユニットと、 前記第１機能ユニット及び前記第２機能ユニットが接続される内部ネットワークと、 を有し、 前記第１演算素子グループ及び前記第２演算素子グループは、少なくとも１つの演算素子を共通して含み、 前記第１機能ユニットの計算機能力は、前記第１演算素子グループに含まれた複数の演算素子のそれぞれの種類に基づいて定められ、 前記第２機能ユニットの計算機能力は、前記第２演算素子グループに含まれた複数の演算素子のそれぞれの種類に基づいて定められる、 再構成可能プロセッサ。 【請求項１４】 前記第１演算素子グループ及び前記第２演算素子グループは、前記第１演算素子グループ及び前記第２演算素子グループの両方に共通しない少なくとも１つの演算素子をさらに含む、請求項１３に記載の再構成可能プロセッサ。」（以下，この特許請求の範囲に記載された請求項を「補正前の請求項」という。） を， 「　　【請求項１】 再構成可能ＣＧＡプロセッサであって、 少なくとも１つのミニコアを含み、 前記少なくとも１つのミニコアのそれぞれは、互いに異なる計算機能力を有する複数の機能ユニットを含み、 前記複数の機能ユニットのそれぞれは、複数の演算素子を含み、 前記複数の演算素子のうちの少なくとも１つの演算素子は前記複数の機能ユニットに共通して含まれ、前記複数の機能ユニットのそれぞれに含まれた複数の演算素子は共通せず、 前記少なくとも１つのミニコアのそれぞれは、前記再構成可能ＣＧＡプロセッサを設計し又は拡張する基本単位と定められ、 前記複数の機能ユニットのそれぞれの前記計算機能力は、前記複数の機能ユニットのそれぞれに含まれる前記複数の演算素子のそれぞれの種類に基づいて定められる、 再構成可能ＣＧＡプロセッサ。 【請求項２】 前記機能ユニットのうち少なくとも１つは、前記機能ユニット間に共通しない少なくとも１つの演算素子をさらに含む、請求項１に記載の再構成可能ＣＧＡプロセッサ。 【請求項３】 前記少なくとも１つのミニコアのそれぞれは、前記機能ユニットが接続される内部ネットワークをさらに含む、請求項１に記載の再構成可能ＣＧＡプロセッサ。 【請求項４】 前記少なくとも１つのミニコアのそれぞれは、前記機能ユニットの個々の部分的計算機能力の組合せにより定められる全体計算機能力を有する、請求項１に記載の再構成可能ＣＧＡプロセッサ。 【請求項５】 前記少なくとも１つのミニコアのそれぞれが接続される外部ネットワークをさらに含む請求項１に記載の再構成可能ＣＧＡプロセッサ。 【請求項６】 再構成可能ＣＧＡプロセッサであって、 複数のミニコアと、 前記ミニコアが接続される外部ネットワークと、 を有し、 前記ミニコアのそれぞれは、 相互異なる演算を実行する複数の演算素子を含む第１演算素子グループを含む第１機能ユニットと、 前記複数の演算素子と少なくとも一部が異なる複数の演算素子を含む第２演算素子グループを含む第２機能ユニットと、 前記第１及び第２機能ユニットが接続される内部ネットワークと、 を含み、 前記第１演算素子グループ及び前記第２演算素子グループは、少なくとも１つの演算素子を共通して含み、 前記第１演算素子グループ及び前記第２演算素子グループ内にそれぞれ含まれた複数の演算素子は共通せず、 前記複数のミニコアのそれぞれは、前記再構成可能ＣＧＡプロセッサを設計する又は拡張する基本単位と定められ、 前記第１機能ユニットの計算機能力は、前記第１演算素子グループに含まれた複数の演算素子のそれぞれの種類に基づいて定められ、 前記第２機能ユニットの計算機能力は、前記第２演算素子グループに含まれた複数の演算素子のそれぞれの種類に基づいて定められる、 再構成可能ＣＧＡプロセッサ。 【請求項７】 前記第１演算素子グループ及び前記第２演算素子グループは、前記第１演算素子グループ及び前記第２演算素子グループに共通しない少なくとも１つの演算素子を更に有する、請求項６に記載の再構成可能ＣＧＡプロセッサ。 【請求項８】 前記ミニコアのそれぞれは、ＣＧＡプロセッサまたはＶＬＩＷプロセッサを設計する又は拡張する基本単位と定められる、請求項６に記載の再構成可能ＣＧＡプロセッサ。 【請求項９】 コースグレインアレイ（ＣＧＡ）モードに切り換えるよう前記ミニコアを制御するモード制御信号を生成するよう構成されるモード制御部をさらに含む、請求項６に記載の再構成可能ＣＧＡプロセッサ。 【請求項１０】 前記モード制御部が前記モード制御信号を生成すると、前記ＣＧＡモードになれるミニコアグループである第１ミニコアグループがＧＣＡプロセッサで動作する、請求項９に記載の再構成可能ＣＧＡプロセッサ。 【請求項１１】 前記複数のミニコアそれぞれは、前記ＣＧＡモードになれるミニコアモードグループである前記第１ミニコアグループ又はＶＬＩＷモードになれるミニコアグループである第２ミニコアグループのいずれかに属する、請求項１０に記載の再構成可能ＣＧＡプロセッサ。 【請求項１２】 前記外部ネットワークに接続され、前記第１ミニコアグループ内で前記ＣＧＡモードであるミニコアの間の連結についての設定情報を保存する構成メモリと、 前記外部ネットワークに連結され、前記ＣＧＡモードで、前記第１ミニコアグループのコンテキスト情報を保存するグローバルレジスタファイルと、 をさらに含む請求項１０に記載の再構成可能ＣＧＡプロセッサ。 【請求項１３】 再構成可能プロセッサであって、 相互異なる演算を実行する複数の演算素子を含む第１演算素子グループを有する第１機能ユニットと、 前記複数の演算素子と少なくとも一部が異なる複数の演算素子を含む第２演算素子グループを有する第２機能ユニットと、 前記第１機能ユニット及び前記第２機能ユニットが接続される内部ネットワークと、 を有し、 前記第１演算素子グループ及び前記第２演算素子グループは、少なくとも１つの演算素子を共通して含み、 前記第１演算素子グループ及び前記第２演算素子グループ内にそれぞれ含まれた複数の演算素子は共通せず、 前記第１機能ユニットの計算機能力は、前記第１演算素子グループに含まれた複数の演算素子のそれぞれの種類に基づいて定められ、 前記第２機能ユニットの計算機能力は、前記第２演算素子グループに含まれた複数の演算素子のそれぞれの種類に基づいて定められる、 再構成可能プロセッサ。 【請求項１４】 前記第１演算素子グループ及び前記第２演算素子グループは、前記第１演算素子グループ及び前記第２演算素子グループの両方に共通しない少なくとも１つの演算素子をさらに含む、請求項１３に記載の再構成可能プロセッサ。」（当審注：下線は，請求人が付与したものである。以下，この特許請求の範囲に記載された請求項を「補正後の請求項」という。） に補正するものである。 そして，本件補正は，願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてなされており，特許法１７条の２第３項の規定に適合している。 また，本件補正は，特別な技術的特徴を変更（シフト補正）をしようとするものではなく，特許法１７条の２第４項の規定に適合している。 Ｂ　本件補正の目的について 本件補正は，上記「Ａ　補正の内容」のとおり本件審判の請求と同時にする補正であり，特許請求の範囲について補正をしようとするものであるから，本件補正が，特許法１７条の２第５項の規定を満たすものであるか否か，すなわち，本件補正が，特許法１７条の２第５項に規定する請求項の削除，特許請求の範囲の減縮（特許法３６条５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る），誤記の訂正，或いは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）の何れかを目的としたものであるかについて，以下に検討する。 （１）補正前の請求項と，補正後の請求項とを比較すると，補正前の請求項１乃至１４は，補正後の請求項１乃至１４に対応する。 （２）本件補正は，下記の補正事項１乃至５よりなるものである。 ＜補正事項１＞ 補正前の請求項１の，「前記少なくとも１つのミニコアのそれぞれ」につき，「互いに異なる計算機能力を有する少なくとも２つの機能ユニットを含み」とされていたものを，補正後の請求項１では，「互いに異なる計算機能力を有する複数の機能ユニットを含み」とする補正。 ＜補正事項２＞ 補正前の請求項１において，「前記機能ユニットのそれぞれは、相互異なる演算を実行する複数の演算素子を含み」とされていたものを，補正後の請求項１では，「前記複数の機能ユニットのそれぞれは、複数の演算素子を含み」とする補正。 ＜補正事項３＞ 補正前の請求項１において，「前記複数の演算素子のうちの少なくとも１つは、前記機能ユニットのうちの少なくとも２つに共通して含まれる少なくとも１つの演算素子を有し」とされていたものを，補正後の請求項１では，「前記複数の演算素子のうちの少なくとも１つの演算素子は前記複数の機能ユニットに共通して含まれ、前記複数の機能ユニットのそれぞれに含まれた複数の演算素子は共通せず」とする補正。 ＜補正事項４＞ 補正前の請求項１において，「前記機能ユニットのそれぞれの前記計算機能力は、前記機能ユニットのそれぞれに含まれる前記複数の演算素子のそれぞれの種類に基づいて定められる」とされていたものを，「前記複数の機能ユニットのそれぞれの前記計算機能力は、前記複数の機能ユニットのそれぞれに含まれる前記複数の演算素子のそれぞれの種類に基づいて定められる」とする補正。 ＜補正事項５＞ 補正後の請求項６及び１３において，「前記第１演算素子グループ及び前記第２演算素子グループ内にそれぞれ含まれた複数の演算素子は共通せず」との事項を追加する補正。 （３）補正事項１乃至４について 補正事項１乃至４はいずれも，原査定において， 「本件補正後の請求項１には「前記複数の演算素子のうちの少なくとも１つは、前記機能ユニットのうちの少なくとも２つに共通して含まれる少なくとも１つの演算素子を有し、」と記載されるようになった。 しかしながら、この記載のままでは、”演算素子が演算素子を有する”ことになり、その意味するところが明確でない。 そして、同様の趣旨の拒絶理由を、拒絶理由通知の理由１のａ．において指摘していたところである。つまり、拒絶理由通知の理由１のａ．は本件補正後においても解消されていない。」 と指摘された事項につき，これを明りょうとすることを目的としたものであって，明りょうでない記載の釈明を目的とするものであるから，本件補正は，特許法１７条の２第５項の規定に適合するものである。 （４）補正事項５について 補正事項５は，補正前の請求項６及び１３において，補正前の請求項１に係る上記（３）と同旨の事項に対応する事項を明りょうとすることを目的としたものであって，明りょうでない記載の釈明を目的とするものであるから，本件補正は，特許法１７条の２第５項の規定に適合するものである。 ２　本願発明について 本願請求項１に係る発明（以下「本願発明」という。）は，本件補正後の特許請求の範囲の請求項１に記載された，次のとおりのものと認める。 「　　【請求項１】 再構成可能ＣＧＡプロセッサであって、 少なくとも１つのミニコアを含み、 前記少なくとも１つのミニコアのそれぞれは、互いに異なる計算機能力を有する複数の機能ユニットを含み、 前記複数の機能ユニットのそれぞれは、複数の演算素子を含み、 前記複数の演算素子のうちの少なくとも１つの演算素子は前記複数の機能ユニットに共通して含まれ、前記複数の機能ユニットのそれぞれに含まれた複数の演算素子は共通せず、 前記少なくとも１つのミニコアのそれぞれは、前記再構成可能ＣＧＡプロセッサを設計し又は拡張する基本単位と定められ、 前記複数の機能ユニットのそれぞれの前記計算機能力は、前記複数の機能ユニットのそれぞれに含まれる前記複数の演算素子のそれぞれの種類に基づいて定められる、 再構成可能ＣＧＡプロセッサ。」 第３　引用例 １　引用例１に記載された事項 原査定の拒絶の理由において引用された，本願の第一国出願前に既に公知である，特表２００５－５０８５３２号公報（平成１７年３月３１日公開。以下，これを「引用例１」という。）には，関連する図面と共に，次の事項が記載されている。（下線は，当審で説明のために付加。以下同様。） Ａ　「【００１６】 図１は、本発明による装置１００の好ましい実施例を示すブロック図である。装置１００は、ここで適応計算エンジン（“ＡＣＥ”）１００と呼ばれ、集積回路としてあるいは他の付加的構成要素を有する集積回路の一部として実施されることが望ましい。好ましい実施例において、以下により詳細に説明されるように、ＡＣＥ１００は、図示されるマトリックス１５０Ａから１５０Ｎのような１つ以上の再構成可能マトリックス（あるいはノード）１５０、およびマトリックス相互接続ネットワーク１１０を含む。好ましい実施例においてはまた、以下に詳細に説明されるように、マトリックス１５０Ａおよび１５０Ｂのような１つ以上のマトリックス１５０は制御装置１２０としての機能のために構成され、マトリックス１５０Ｃおよび１５０Ｄのような他のマトリックスはメモリ１４０としての機能のために構成される。多様なマトリックス１５０およびマトリックス相互接続ネットワーク１１０はまた、フラクタル副装置として共に実施することもできる。この副装置は数ノードから数千ノードにわたってもよい。 【００１７】 従来技術からの重要な相違として、ＡＣＥ１００は、再構成可能マトリックス１５０、制御装置１２０、およびメモリ１４０あるいは他の入力／出力（“Ｉ／Ｏ”）機能の間そしてそれらの中の信号および他の伝送のために、従来の（そして通常別々の）データ、ＤＭＡ、ランダム・アクセス、構成および命令バスを使用しない。その代わり、データ、制御、および構成情報は、これらのマトリックス１５０要素の間そしてそれらの中で、マトリックス相互接続ネットワーク１１０を使用して伝送される。マトリックス相互接続ネットワーク１１０は、以下により詳細に説明されるように、制御装置１２０およびメモリ１４０として構成されたマトリックス１５０を含む、再構成可能マトリックス１５０間および中の任意の接続を提供するために、リアルタイムで構成および再構成することができる。」 Ｂ　「【００２２】 多様なマトリックスあるいはノード１５０は、概して再構成可能で異質であり、望ましい構成に依存している。再構成可能マトリックス１５０Ａは、一般に、再構成可能マトリックス１５０Ｂから１５０Ｎとは異なり、再構成可能マトリックス１５０Ｂは、一般に、再構成可能マトリックス１５０Ａおよび１５０Ｃから１５０Ｎとは異なり、再構成可能マトリックス１５０Ｃは、一般に、再構成可能マトリックス１５０Ａ、１５０Ｂおよび１５０Ｄから１５０Ｎとは異なり、以下同様である。多様な再構成可能マトリックス１５０はそれぞれ、一般に、適応および再構成可能計算の（computational）（あるいは計算（computation））装置（２００）の異なるあるいは変化する混合を含み、計算装置２００は、代わりに、一般に、図３および図４に関して以下により詳細に説明される、固定特定用途向け計算要素（２５０）の異なるあるいは変化する混合を含む。計算要素（２５０）は、変化する機能を実行するために、多様な相互接続ネットワークを通して、様々な方法で適応的に接続、構成および再構成することができる。変化する内部構成および再構成に加えて、多様なマトリックス１５０は他のマトリックス１５０の各々に関して、マトリックス相互接続ネットワーク１１０を通して、より高いレベルで接続、構成および再構成することができる。このこともまた、以下により詳細に説明される。」 Ｃ　「【００２６】 本発明の第３のそしておそらく最も重要な概念であり、従来技術の概念および規則からの注目すべき相違点は、上記の多様な選択されたアルゴリズムを実現するために使用される再構成可能な“異質性”の概念である。上記のように、従来技術の再構成可能性は同質なＦＰＧＡに排他的に依存しており、この同質ＦＰＧＡにおいては、論理ゲートの同一のブロックが豊かなプログラマブル相互接続内において配列として繰り返され、効率が悪くしばしば経路指定および組合せ問題が起こるにもかかわらず、特定の機能を実現するために、同一のゲート間および中に接続を提供するよう相互接続が続いて構成される。まったく対照的に、本発明によると、計算装置２００内において、異なる計算要素（２５０）は、専用乗算器、複合乗算器および加算器のような対応する異なる固定（あるいは専用）特定用途向けハードウェアとして、直接実現される。相互接続（２１０および２２０）を使用して、これらの異なる異質の計算要素（２５０）は、それから、しばしば移動通信において使用される離散コサイン変換の実行のような、選択されたアルゴリズムを実行するためにリアルタイムで適応的に構成することができる。図２のデータ・フロー・グラフの例に対しては、４つの乗算器および４つの加算器が構成される、つまり、特定のアルゴリズムを実行するためにリアルタイムで接続される。その結果、本発明によると、異なる（“異質の”）計算要素（２５０）が、任意の時に、任意のアルゴリズムあるいは他の機能を最適に実行するために、構成され再構成される。加えて、繰返し機能に対しては、計算要素の任意のインスタンシエイションあるいは構成が時間にわたってとどまる、つまり、このような繰返し計算の間にわたって不変であることができる。」 Ｄ　「【００３３】 図３は、複数の計算装置２００（計算装置２００Ａから２００Ｎとして図示されている）および複数の計算要素２５０（計算要素２５０Ａから２５０Ｚとして図示されている）を有する再構成可能マトリックス１５０をより詳細に示すブロック図であり、計算要素２５０の好ましい型の付加的説明および本発明の有用な要約を提供している。図３に示されるように、どんなマトリックス１５０も、一般に、マトリックス制御装置２３０、複数の計算（あるいは計算の）装置２００、および、マトリックス相互接続ネットワーク１１０の論理あるいは概念サブセットあるいは部分として、データ相互接続ネットワーク２４０およびブール相互接続ネットワーク２１０を含む。上記のように、好ましい実施例において、ＡＣＥ１００構造内の“深さ”が増すにつれ、相互接続ネットワークは、適応性および再構成のより高いレベルに対してますます豊かになる。ブール相互接続ネットワーク２１０もまた上記のように、多様な計算装置２００間および中の再構成およびデータ相互接続能力を提供し、小さい（つまり、わずか数ビット幅である）ことが望ましい。一方、データ相互接続ネットワーク２４０は、多様な計算装置２００間および中の再構成およびデータ入出力に対する相互接続能力を提供し、比較的大きい（つまり、多数ビット幅である）ことが望ましい。しかし、再構成およびデータ能力に概念的に分けられるけれども、マトリックス相互接続ネットワーク１１０の任意の物理的部分は、任意の時間において、ブール相互接続ネットワーク２１０、データ相互接続ネットワーク２４０、最も低いレベルの相互接続２２０（多様な計算要素２５０間および中の）、あるいは他の入力、出力あるいは接続機能のいずれとしても動作することができる。 【００３４】 図３に関して説明を続けると、計算装置２００内には、計算要素２５０Ａから２５０Ｚ（個別におよび集合的に計算要素２５０と称される）として示される複数の計算要素２５０、および付加的相互接続２２０が含まれる。相互接続２２０は、多様な計算要素２５０間および中の、再構成可能相互接続能力および入力／出力経路を提供する。上記のように、各多様な計算要素２５０は、所定のタスクあるいは一定範囲のタスクを実行するために設計された専用、特定用途向けハードウェアから成り、その結果、複数の異なる固定計算要素２５０となっている。相互接続２２０を使用して、固定計算要素２５０は共に再構成可能に接続され、適応および変化した計算装置２００となることができ、この計算装置２００はまた、相互接続２２０、ブール・ネットワーク２１０、およびマトリックス相互接続ネットワーク１１０を使用して、図２のＤＦＧの４重乗算および加算のような、アルゴリズムあるいは他の機能を任意の時間に実行するために、さらに再構成および相互接続することができる。」 Ｅ　「【００４３】 図５Ａから図５Ｅは、本発明による、計算装置を形成している、例示的固定および特定計算要素を詳細に示すブロック図である。これらの図面より明らかなように、同じ固定計算要素の多くが、異なるアルゴリズムを実行するために、変化する構成と共に使用されている。 【００４４】 図５Ａは、４点非対称有限インパルス応答（ＦＩＲ）フィルタ計算装置３００を示すブロック図である。図示されるように、この例示的計算装置３００は、係数メモリ３０５、データ・メモリ３１０、レジスタ３１５、３２０および３２５、乗算器３３０、加算器３３５、および累算器レジスタ３４０、３４５、３５０および３５５を含む複数の固定計算要素の特定の第１の構成を含み、マルチプレクサ（ＭＵＸ）３６０および３６５は相互接続ネットワーク（２１０、２２０および２４０）の一部を形成している。 【００４５】 図５Ｂは、２点対称有限インパルス応答（ＦＩＲ）フィルタ計算装置３７０を示すブロック図である。図示されるように、この例示的計算装置３７０は、係数メモリ３０５、データ・メモリ３１０、レジスタ３１５、３２０および３２５、乗算器３３０、加算器３３５、第２の加算器３７５、および累算器レジスタ３４０および３４５を含む複数の固定計算要素の第２の構成を含み、マルチプレクサ（ＭＵＸ）３６０および３６５は相互接続ネットワーク（２１０、２２０および２４０）の一部を形成している。 【００４６】 図５Ｃは、高速フーリエ変換（ＦＦＴ）計算装置４００のための副装置を示すブロック図である。図示されるように、この例示的計算装置４００は、係数メモリ３０５、データ・メモリ３１０、レジスタ３１５、３２０、３２５および３８５、乗算器３３０、加算器３３５、および加算／減算器３８０を含む複数の固定計算要素の第３の構成を含み、マルチプレクサ（ＭＵＸ）３６０、３６５、３９０、３９５および４０５は相互接続ネットワーク（２１０、２２０および２４０）の一部を形成している。 【００４７】 図５Ｄは、複合有限インパルス応答（ＦＩＲ）フィルタ計算装置４４０を示すブロック図である。図示されるように、この例示的計算装置４４０は、メモリ４１０、レジスタ３１５および３２０、乗算器３３０、加算／減算器３８０、および、実数および虚数累算器レジスタ４１５および４２０を含む複数の固定計算要素の第４の構成を含み、マルチプレクサ（ＭＵＸ）３６０および３６５は相互接続ネットワーク（２１０、２２０および２４０）の一部を形成している。 【００４８】 図５Ｅは、対応するデータ・フロー・グラフ４６０を有する、４乗有限インパルス応答（ＩＩＲ）フィルタ計算装置４５０を示すブロック図である。図示されるように、この例示的計算装置４５０は、係数メモリ３０５、入力メモリ４９０、レジスタ４７０、４７５、４８０および４８５、乗算器３３０、および加算器３３５を含む複数の固定計算要素の第５の構成を含み、マルチプレクサ（ＭＵＸ）３６０、３６５、３９０および３９５は相互接続ネットワーク（２１０、２２０および２４０）の一部を形成している。」 ２　引用発明 ア　上記記載事項Ａの，「装置１００は、ここで適応計算エンジン（“ＡＣＥ”）１００と呼ばれ、集積回路としてあるいは他の付加的構成要素を有する集積回路の一部として実施されることが望ましい。」との記載，及び「ＡＣＥ１００は、図示されるマトリックス１５０Ａから１５０Ｎのような１つ以上の再構成可能マトリックス（あるいはノード）１５０、およびマトリックス相互接続ネットワーク１１０を含む。」との記載から，引用例１には，“再構成可能マトリックス１５０からなる集積回路であるＡＣＥ１００”について記載されているといえる。 同じく上記記載事項Ａの，「マトリックス１５０Ａおよび１５０Ｂのような１つ以上のマトリックス１５０は制御装置１２０としての機能のために構成され、マトリックス１５０Ｃおよび１５０Ｄのような他のマトリックスはメモリ１４０としての機能のために構成される。」との記載，並びに「ＡＣＥ１００は、再構成可能マトリックス１５０、制御装置１２０、およびメモリ１４０あるいは他の入力／出力（“Ｉ／Ｏ”）機能の間そしてそれらの中の信号および他の伝送のために、…（中略）…データ、制御、および構成情報は、これらのマトリックス１５０要素の間そしてそれらの中で、マトリックス相互接続ネットワーク１１０を使用して伝送される。」との記載及び「マトリックス相互接続ネットワーク１１０は、…（中略）…制御装置１２０およびメモリ１４０として構成されたマトリックス１５０を含む、再構成可能マトリックス１５０間および中の任意の接続を提供するために、リアルタイムで構成および再構成することができる。」との記載から，引用例１には，“マトリックスの一部は制御装置として機能し，他のマトリックスはメモリとして機能し，これらのマトリックスを任意に接続するマトリックス相互接続ネットワーク１１０は，リアルタイムで構成および再構成することができ”ることが記載されているといえる。 イ　上記記載事項Ｂの「多様なマトリックスあるいはノード１５０は、概して再構成可能で異質であり、望ましい構成に依存している。再構成可能マトリックス１５０Ａは、一般に、再構成可能マトリックス１５０Ｂから１５０Ｎとは異なり、再構成可能マトリックス１５０Ｂは、一般に、再構成可能マトリックス１５０Ａおよび１５０Ｃから１５０Ｎとは異なり、再構成可能マトリックス１５０Ｃは、一般に、再構成可能マトリックス１５０Ａ、１５０Ｂおよび１５０Ｄから１５０Ｎとは異なり、以下同様である。」との記載から，引用例１には，“多様なマトリックスは，再構成可能で異質であり，再構成可能マトリックス１５０Ａは，再構成可能マトリックス１５０Ｂから１５０Ｎとは異なり，再構成可能マトリックス１５０Ｂは，再構成可能マトリックス１５０Ａおよび１５０Ｃから１５０Ｎとは異なり，再構成可能マトリックス１５０Ｃは，再構成可能マトリックス１５０Ａ，１５０Ｂおよび１５０Ｄから１５０Ｎとは異なり，以下同様であ”ることが記載されているといえる。 また同じく上記記載事項Ｂの「多様な再構成可能マトリックス１５０はそれぞれ、一般に、適応および再構成可能計算の（computational）（あるいは計算（computation））装置（２００）の異なるあるいは変化する混合を含み、計算装置２００は、代わりに、一般に、図３および図４に関して以下により詳細に説明される、固定特定用途向け計算要素（２５０）の異なるあるいは変化する混合を含む。」との記載から，引用例１には，“多様な再構成可能マトリックス１５０はそれぞれ，適応および再構成可能計算装置２００の異なるあるいは変化する混合を含”むこと，及び，“計算装置２００は，固定特定用途向け計算要素２５０の異なるあるいは変化する混合を含”むことが記載されているといえる。 ウ　上記記載事項Ｃの「従来技術の再構成可能性は同質なＦＰＧＡに排他的に依存しており、この同質ＦＰＧＡにおいては、論理ゲートの同一のブロックが豊かなプログラマブル相互接続内において配列として繰り返され、効率が悪くしばしば経路指定および組合せ問題が起こるにもかかわらず、特定の機能を実現するために、同一のゲート間および中に接続を提供するよう相互接続が続いて構成される。まったく対照的に、本発明によると、計算装置２００内において、異なる計算要素（２５０）は、専用乗算器、複合乗算器および加算器のような対応する異なる固定（あるいは専用）特定用途向けハードウェアとして、直接実現される。」との記載から，引用例１には，“従来，同質ＦＰＧＡにおいて，論理ゲートの同一のブロックが豊かなプログラマブル相互接続内において配列として繰り返され，効率が悪くしばしば経路指定および組合せ問題が起こり，特定の機能を実現するために，同一のゲート間および中に接続を提供するよう相互接続が続いて構成されていたのと対照的に，計算装置２００内において，異なる計算要素２５０は，専用乗算器，複合乗算器および加算器のような対応する異なる固定（あるいは専用）特定用途向けハードウェアとして，直接実現され”ることが記載されているといえる。 また，同じく上記記載事項Ｃの「相互接続（２１０および２２０）を使用して、これらの異なる異質の計算要素（２５０）は、それから、しばしば移動通信において使用される離散コサイン変換の実行のような、選択されたアルゴリズムを実行するためにリアルタイムで適応的に構成することができる。」との記載から，引用例１には，“異なる異質の計算要素２５０は，移動通信において使用される離散コサイン変換の実行のような，選択されたアルゴリズムを実行するためにリアルタイムで適応的に構成することができ”ることが記載されているといえる。 エ　上記記載事項Ｄの「どんなマトリックス１５０も、一般に、マトリックス制御装置２３０、複数の計算（あるいは計算の）装置２００、および、マトリックス相互接続ネットワーク１１０の論理あるいは概念サブセットあるいは部分として、データ相互接続ネットワーク２４０およびブール相互接続ネットワーク２１０を含む。」との記載から，引用例１には，“マトリックス１５０は，マトリックス制御装置２３０，複数の計算装置２００，および，データ相互接続ネットワーク２４０およびブール相互接続ネットワーク２１０を含”むことが記載されているといえる。 また，同じく上記記載事項Ｄの「一方、データ相互接続ネットワーク２４０は、多様な計算装置２００間および中の再構成およびデータ入出力に対する相互接続能力を提供し、比較的大きい（つまり、多数ビット幅である）ことが望ましい。」との記載から，引用例１には，“データ相互接続ネットワーク２４０は，多様な計算装置２００間および中の再構成およびデータ入出力に対する相互接続能力を提供し，多数ビット幅”であることが記載されているといえる。 同じく上記記載事項Ｄの「計算装置２００内には、計算要素２５０Ａから２５０Ｚ（個別におよび集合的に計算要素２５０と称される）として示される複数の計算要素２５０、および付加的相互接続２２０が含まれる。」との記載，「各多様な計算要素２５０は、所定のタスクあるいは一定範囲のタスクを実行するために設計された専用、特定用途向けハードウェアから成り、その結果、複数の異なる固定計算要素２５０となっている。」，及び「相互接続２２０を使用して、固定計算要素２５０は共に再構成可能に接続され、適応および変化した計算装置２００となることができ、この計算装置２００はまた、相互接続２２０、ブール・ネットワーク２１０、およびマトリックス相互接続ネットワーク１１０を使用して、図２のＤＦＧの４重乗算および加算のような、アルゴリズムあるいは他の機能を任意の時間に実行するために、さらに再構成および相互接続することができる。」との記載から，引用例１には，“計算装置２００内には，計算要素２５０Ａから２５０Ｚとして示される複数の計算要素２５０，および付加的相互接続２２０が含まれ，各多様な計算要素２５０は，所定のタスクあるいは一定範囲のタスクを実行するために設計された専用，特定用途向けハードウェアから成り，その結果，複数の異なる固定計算要素２５０となっており，相互接続２２０を使用して，固定計算要素２５０は共に再構成可能に接続され，適応および変化した計算装置２００となることができ”ることが記載されているといえる。 オ　上記記載事項Ｅの「図５Ａから図５Ｅは、本発明による、計算装置を形成している、例示的固定および特定計算要素を詳細に示すブロック図である。」の記載中，「計算装置」は，引用例１において「計算装置２００」として説明されてきたものを指すことは明らかであり，上記記載事項Ｅから，引用例１には，“前記計算装置２００は，同じ固定計算要素の多くが、異なるアルゴリズムを実行するために，変化する構成と共に使用され，４点非対称有限インパルス応答（ＦＩＲ）フィルタ計算装置，２点対称有限インパルス応答（ＦＩＲ）フィルタ計算装置，高速フーリエ変換（ＦＦＴ）計算装置，複合有限インパルス応答（ＦＩＲ）フィルタ計算装置，４乗有限インパルス応答（ＩＩＲ）フィルタ計算装置として実現され”ることが記載されているといえる。 カ　以上上記ア乃至オより，引用例１には，次の発明（以下「引用発明」という。）が記載されているといえる。 「再構成可能マトリックス１５０からなる集積回路であるＡＣＥ１００であって， 前記マトリックスの一部は制御装置として機能し，他のマトリックスはメモリとして機能し，これらのマトリックスを任意に接続するマトリックス相互接続ネットワーク１１０は，リアルタイムで構成および再構成することができ， 多様なマトリックスは，再構成可能で異質であり，再構成可能マトリックス１５０Ａは，再構成可能マトリックス１５０Ｂから１５０Ｎとは異なり，再構成可能マトリックス１５０Ｂは，再構成可能マトリックス１５０Ａおよび１５０Ｃから１５０Ｎとは異なり，再構成可能マトリックス１５０Ｃは，再構成可能マトリックス１５０Ａ，１５０Ｂおよび１５０Ｄから１５０Ｎとは異なり，以下同様であり， 多様な再構成可能マトリックス１５０はそれぞれ，適応および再構成可能計算装置２００の異なるあるいは変化する混合を含み， 計算装置２００は，固定特定用途向け計算要素２５０の異なるあるいは変化する混合を含み， 異なる異質の計算要素２５０は，移動通信において使用される離散コサイン変換の実行のような，選択されたアルゴリズムを実行するためにリアルタイムで適応的に構成することができ， マトリックス１５０は，マトリックス制御装置２３０，複数の計算装置２００，および，データ相互接続ネットワーク２４０およびブール相互接続ネットワーク２１０を含み， データ相互接続ネットワーク２４０は，多様な計算装置２００間および中の再構成およびデータ入出力に対する相互接続能力を提供し，多数ビット幅であり， 計算装置２００内には，計算要素２５０Ａから２５０Ｚとして示される複数の計算要素２５０，および付加的相互接続２２０が含まれ，各多様な計算要素２５０は，所定のタスクあるいは一定範囲のタスクを実行するために設計された専用，特定用途向けハードウェアから成り，その結果，複数の異なる固定計算要素２５０となっており，相互接続２２０を使用して，固定計算要素２５０は共に再構成可能に接続され，適応および変化した計算装置２００となることができ， 前記計算装置２００は，同じ固定計算要素の多くが、異なるアルゴリズムを実行するために，変化する構成と共に使用され，４点非対称有限インパルス応答（ＦＩＲ）フィルタ計算装置，２点対称有限インパルス応答（ＦＩＲ）フィルタ計算装置，高速フーリエ変換（ＦＦＴ）計算装置，複合有限インパルス応答（ＦＩＲ）フィルタ計算装置，４乗有限インパルス応答（ＩＩＲ）フィルタ計算装置として実現され， 従来，同質ＦＰＧＡにおいて，論理ゲートの同一のブロックが豊かなプログラマブル相互接続内において配列として繰り返され，効率が悪くしばしば経路指定および組合せ問題が起こり，特定の機能を実現するために，同一のゲート間および中に接続を提供するよう相互接続が続いて構成されていたのと対照的に，計算装置２００内において，異なる計算要素２５０は，専用乗算器，複合乗算器および加算器のような対応する異なる固定（あるいは専用）特定用途向けハードウェアとして，直接実現される， 再構成可能マトリックス１５０からなる集積回路であるＡＣＥ１００。」 ３　引用例２に記載された事項 原査定の拒絶の理由で引用された，本願の第一国出願前に既に公知である，特表２００９－５３０９２４号公報（平成２１年８月２７日公表。以下，これを「引用例２」という。）には，関連する図面と共に，次の事項が記載されている。 Ｆ　「【０００３】 粗粒再構成可能（Ｃｏａｒｓｅ－ｇｒａｉｎｅｄ　ｒｅｃｏｎｆｉｇｕｒａｂｌｅ）アーキテクチャ（ＣＧＲＡ）は、上記挑戦に応じる潜在的な候補者として出現している。近年、多数のデザインが提案されている。これらのアーキテクチャは、数十から数百のファンクションユニット（ＦＵ）を含むことがしばしばであり、該ファンクションユニットは、通常のＦＰＧＡで見られるビットレベルのオペレーションの代わりにワードレベルのオペレーションを実行できる。この粗粒により、ＦＰＧＡと比べて、遅延、エリア、電力、及び構成が、大きく減少する。一方で、従来の“粗粒の”プログラム可能プロセッサと比較すると、それらの大規模な計算機資源によりそれらは高度な並行処理及び効率を達成できる。しかしながら、主としてそのような複雑なアークテクチャのプログラミングの困難性のために、現存のＣＧＲＡは未だ広範には採用されていない。」 Ｇ　「【００４９】 粗粒再構成可能アーキテクチャ（ＣＧＲＡ）、ＡＤＲＥＳ（動的再構成可能埋込システム）は周知であり、ベルギー国ルヴェン市のアンテルユニヴェシテール・ミクロ－エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェにより製造されている。ＡＤＲＥＳは、現存のＣＧＲＡの問題を対処するものである。ＡＤＲＥＳアーキテクチャを参照しつつ本発明を説明する。しかしながら、これは限定を意図するものではない。本発明は他の適切な粗粒アレイアーキテクチャにも利用され得る。」 ４　周知例１ 本願の第一国出願前に既に公知である，特開２０１１－２１６０９２号公報（平成２３年１０月２７日公開。以下，これを「周知例１」という。）には，関連する図面と共に，次の事項が記載されている。 Ｈ　「【０００３】 再構成可能なハードウェアは多数の処理要素（processing　element）あるいは機能ユニット（functional　unit）を含んでいる。この機能ユニットの大きさ、すなわち機能ユニットにいくつのALUを有するか、いくつのレジスタを有するかのような複雑度を粒度（granularity）という。粒度が大きいプロセッサーは組立の再構成可能アーキテクチャ（Coarse-Grained　Reconfigurable　Architecture：CGRA）、粒度が小さいプロセッサーは細粒再構成可能アーキテクチャ（Fine-Grained　Reconfigurable　Architecture）を持つという。各機能ユニットの間の構成では特定のタスクを実行すると構成情報（configuration　information）によって動的に設定することができる。構成メモリ（configuration　memory）で読み込んだ構成情報にもとついて、各機能ユニットの間のルーティング経路が、例えば、マルチプレクサによって動的に設定されることができ、この設定された構造をもとに実行ファイルが実行されることができる。実行ファイルの各コマンドはそれぞれの処理要素が実行されるコマンドコード及びオペランド情報をぞくぞく有する形態でコマンドメモリに保存されることができる。」 ５　周知例２ 本願の第一国出願前に既に公知である，特表２０１０－５３９５８２号公報（平成２２年１２月１６日公表。以下，これを「周知例２」という。）には，関連する図面と共に，次の事項が記載されている。 Ｉ　「【００２８】 再構成アレイ（ＲＡ）プロセッサは、細粒度（fine-grained）ＲＡ、すなわちＦＧＲＡプロセッサと、粗粒度（coarse-grained）ＲＡ、すなわちＣＧＲＡプロセッサとに大別される。ＦＧＲＡは、ブーリアン（Boolean）演算やビット単位の演算を行う真理表（truth table）論理回路として具現するプロセッシング要素（ＰＥ：processing element）を有する。一方、ＣＧＲＡは、プロセッシング要素（ＰＥ）が、基本的にＡＬＵ（arithmetic and logic unit）の形態に具現され、ワード単位の算術／論理演算を行うプロセッシング要素を有する。」 第４　対比 本願発明と引用発明とを対比する。 （１）引用発明の「再構成可能マトリックス１５０からなる集積回路であるＡＣＥ１００」は，本願発明の「再構成可能ＣＧＡプロセッサ」と，“再構成可能プロセッサ”である点で一致する。 （２）引用発明の「マトリックス１５０」は，「再構成可能」な「集積回路」に含まれ，「前記マトリックスの一部は制御装置として機能し，他のマトリックスはメモリとして機能」し，さらに，「多様なマトリックスは，再構成可能で異質であり，再構成可能マトリックス１５０Ａは，再構成可能マトリックス１５０Ｂから１５０Ｎとは異なり，再構成可能マトリックス１５０Ｂは，再構成可能マトリックス１５０Ａおよび１５０Ｃから１５０Ｎとは異なり，再構成可能マトリックス１５０Ｃは，再構成可能マトリックス１５０Ａ，１５０Ｂおよび１５０Ｄから１５０Ｎとは異なり，以下同様であ」ることから，本願発明の「再構成可能ＣＧＡプロセッサ」に含まれる「ミニコア」に相当するといえる。 （３）引用発明の「多様な再構成可能マトリックス１５０」には，「適応および再構成可能計算装置２００の異なるあるいは変化する混合」が含まれることから，当該「計算装置２００」は，本願発明の「前記少なくとも１つのミニコアのそれぞれ」に含まれる，「互いに異なる計算機能力を有する複数の機能ユニット」における，「機能ユニット」に相当するといえる。 また，引用発明の「計算装置２００」は，「固定特定用途向け計算要素２５０の異なるあるいは変化する混合を含」むものであることから，“互いに異なる計算機能力を有する”ものといえる。 （４）引用発明の「異なる異質の計算要素２５０」は，「移動通信において使用される離散コサイン変換の実行のような，選択されたアルゴリズムを実行するためにリアルタイムで適応的に構成することができ」るものであり，「計算装置２００内に」，「計算要素２５０Ａから２５０Ｚとして示される複数の計算要素２５０，および付加的相互接続２２０が含まれ，各多様な計算要素２５０は，所定のタスクあるいは一定範囲のタスクを実行するために設計された専用，特定用途向けハードウェアから成」ることから，当該引用発明の「計算要素２５０」は，本願発明の「複数の機能ユニットのそれぞれ」に含まれる，複数の「演算素子」に相当するといえる。 （５）以上，上記（１）乃至（４）の検討を踏まえると，引用発明と本願発明とは，下記の点で相違するものの，“再構成可能プロセッサであって、少なくとも１つのミニコアを含み、前記少なくとも１つのミニコアのそれぞれは、互いに異なる計算機能力を有する複数の機能ユニットを含み、前記複数の機能ユニットのそれぞれは、複数の演算素子を含”む点で一致するといえる。 （６）本願発明の「機能ユニット」に相当する引用発明の「計算装置２００」は，「４点非対称有限インパルス応答（ＦＩＲ）フィルタ計算装置，２点対称有限インパルス応答（ＦＩＲ）フィルタ計算装置，高速フーリエ変換（ＦＦＴ）計算装置，複合有限インパルス応答（ＦＩＲ）フィルタ計算装置，４乗有限インパルス応答（ＩＩＲ）フィルタ計算装置」といったそれぞれ異なる計算装置として機能し，これらは，「計算要素２５０Ａから２５０Ｚとして示される複数の計算要素２５０，および付加的相互接続２２０が含まれ，各多様な計算要素２５０は，所定のタスクあるいは一定範囲のタスクを実行するために設計された専用，特定用途向けハードウェアから成り，その結果，複数の異なる固定計算要素２５０となって」いることから，同じく本願発明の「演算素子」に相当する引用発明の「計算要素２５０」の種類によって計算機能力が異なることになるから，引用発明と本願発明とは，“前記複数の機能ユニットのそれぞれの前記計算機能力は、前記複数の機能ユニットのそれぞれに含まれる前記複数の演算素子のそれぞれの種類に基づいて定められる”点で一致するといえる。 （７）以上，上記（１）乃至（６）の検討から，引用発明と本願発明とは，次の一致点及び相違点を有する。 〈一致点〉 再構成可能プロセッサであって， 少なくとも１つのミニコアを含み， 前記少なくとも１つのミニコアのそれぞれは，互いに異なる計算機能力を有する複数の機能ユニットを含み， 前記複数の機能ユニットのそれぞれは，複数の演算素子を含み， 前記複数の機能ユニットのそれぞれの前記計算機能力は，前記複数の機能ユニットのそれぞれに含まれる前記複数の演算素子のそれぞれの種類に基づいて定められる， 再構成可能プロセッサ。 〈相違点１〉 本願発明が，「再構成可能ＣＧＡプロセッサ」であるのに対し，引用発明は，「再構成可能マトリックス１５０からなる集積回路」であるものの，これが「再構成可能ＣＧＡプロセッサ」であることが特定されていない点。 〈相違点２〉 本願発明が，「前記複数の演算素子のうちの少なくとも１つの演算素子は前記複数の機能ユニットに共通して含まれ、前記複数の機能ユニットのそれぞれに含まれた複数の演算素子は共通せず」との特定事項を含むのに対し，引用発明は，複数の演算素子のうちの少なくとも１つの演算素子が複数の機能ユニットに共通して含まれ，前記複数の機能ユニットのそれぞれに含まれた複数の演算素子が共通しないことが特定されていない点。 〈相違点３〉 本願発明が，「前記少なくとも１つのミニコアのそれぞれは、前記再構成可能ＣＧＡプロセッサを設計し又は拡張する基本単位と定められ」るものであるのに対し，引用発明は，少なくとも１つのミニコアのそれぞれが，前記再構成可能ＣＧＡプロセッサを設計し又は拡張する基本単位と定められるものであることが特定されていない点。 第５　判断 上記相違点につき検討する。 まず相違点１について検討する。 ＣＧＡ（Ｃｏａｒｓｅ－Ｇｒａｉｎｅｄ Ａｒｒａｙ）が，具体的にどのようなものであるかについては，本願明細書には少なくともその定義の記載はなく，同段落５に，従来技術として，「再構成可能アーキテクチャーの種類は、さまざまがあるが、そのうち、コースグレインアレイ（Ｃｏａｒｓｅ－Ｇｒａｉｎｅｄ Ａｒｒａｙ：ＣＧＡ）が代表的である。ＣＧＡは、複数個の同じ計算機能力を有する機能ユニットからなる。そして、機能ユニット間の連結状態が調節されることによって、所定の作業に最適化することができる。」と記載されているのみである。 この記載によれば，従来，「ＣＧＡ」とは，再構成可能アーキテクチャーであって，複数個の同じ計算機能力を有する機能ユニットからなり，当該機能ユニット間の連結状態が調節されることによって，所定の作業に最適化することができるものであったことを理解することができる。 一方，引用例２の上記記載事項Ｆや周知例１の上記記載事項Ｈ及び周知例２の上記記載事項Ｉによれば，「ＣＧＲＡ」とは，粗粒（粒度の粗い）再構成可能アーキテクチャを意味するものであることが読み取れる。そして，当該ＣＧＲＡは，数十から数百のファンクションユニット（ＦＵ）を含み，該ファンクションユニットは，通常のＦＰＧＡで見られるビットレベルのオペレーションの代わりにワードレベルのオペレーションを実行できるものであり（上記記載事項Ｆ），また，再構成可能なハードウェアは，ＦＧＲＡプロセッサと呼ばれるものと，ＣＧＲＡプロセッサと呼ばれるものに大別され（上記記載事項Ｈ，Ｉ），その違いは，機能ユニットの複雑度である粒度によるものであることも知られていた（上記記載事項Ｈ）といえる。 そして，本願発明の「再構成可能ＣＧＡプロセッサ」は，引用例２や周知例１及び２に記載されるところの，「ＣＧＲＡ」（Ｃｏａｒｓｅ－Ｇｒａｉｎｅｄ　Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ａｒｒａｙ）アーキテクチャーを用いるプロセッサを意味することは明白であり，また，引用例２の記載事項Ｇによれば，「ＣＧＲＡ」，すなわち「粗粒再構成可能アーキテクチャ」は周知であったということができる。 翻って引用発明の「データ相互接続ネットワーク２４０」は，「多数ビット幅」であり，また，引用発明は，「従来，同質ＦＰＧＡにおいて，論理ゲートの同一のブロックが豊かなプログラマブル相互接続内において配列として繰り返され，効率が悪くしばしば経路指定および組合せ問題が起こり，特定の機能を実現するために，同一のゲート間および中に接続を提供するよう相互接続が続いて構成されていたのと対照的に，計算装置２００内において，異なる計算要素２５０は，専用乗算器，複合乗算器および加算器のような対応する異なる固定（あるいは専用）特定用途向けハードウェアとして，直接実現される」ものであること，及び，上記の検討のとおり，本願第一国出願前に「ＣＧＡ」または「ＣＧＲＡ」なるアーキテクチャーが周知であったことを踏まえると，引用発明の「再構成可能マトリックス１５０からなる集積回路」は，再構成可能なハードウェアであって，１ビット幅のいわゆるＦＰＧＡや，機能ユニットの粒度が細かいＦＧＲＡと称されるアーキテクチャーを用いるものではなく，上記周知な「ＣＧＡ」または「ＣＧＲＡ」と称されるアーキテクチャーを用いるものと理解されることから，本相違は実質的なものではなく，単に呼称の違い程度のことに過ぎず格別なものとはいえない。 次に相違点２について検討する。 まず本願発明の「前記複数の演算素子のうちの少なくとも１つの演算素子は前記複数の機能ユニットに共通して含まれ、前記複数の機能ユニットのそれぞれに含まれた複数の演算素子は共通せず」との特定事項が，具体的にどのような状態を意味するものかを検討する。 本願明細書段落３１乃至３５には，概ね次のとおりの記載がある。 ミニコア３００は，多数の機能ユニット３０１ａ～３０１ｄ，及びそれぞれの機能ユニット３０１ａ～３０１ｄを連結する内部ネットワーク３０２を含み（段落３１），演算Ａ，Ｂ，Ｃ，Ｄ，Ｅの処理能力を支援，言い換えれば，ミニコア３００の全計算機能力は，演算Ａ，Ｂ，Ｃ，Ｄ，Ｅに対応し（段落３２），ミニコア３００の内部の各機能ユニット３０１ａ～３０１ｄは，全計算機能力の一部を有し，例えば，ＦＵ＃０（３０１ａ）及びＦＵ＃１（３０１ｂ）には，演算素子Ａ（３２０ａ）と演算素子Ｂ（３２１ａ）とが形成され，ＦＵ＃２（３０１ｃ）には，演算素子Ａ（３２０ｃ）と演算素子Ｃ（３２２）とが形成され，ＦＵ＃３（３０１ｄ）には，演算素子Ａ（３２０ｄ）と演算素子Ｄ（３２３），及び演算素子Ｅ（３２４）とが形成される（段落３３）。また，ミニコア３００は，互いに異なる計算機能力を有する少なくとも２つの機能ユニットを含み，例えば，計算機能力が一致しない機能ユニットの対が少なくとも１つ存在し，あらゆる機能ユニットに共通的ではない演算素子が少なくとも１つ存在すれば，ミニコア３００の要求条件を満足することができ（段落３４），ＦＵ＃０（３０１ａ）とＦＵ＃１（３０１ｂ）のように，ある一部の機能ユニットの計算機能力が同一であるとしても，ＦＵ＃０（３０１ａ）とＦＵ＃２（３０１ｃ）のように，計算機能力が同一ではない機能ユニットが一対でも存在すれば，ミニコア３００の全計算機能力は分散され，演算素子Ａ（３２０ａ）のように，ある一部の演算素子が，あらゆる機能ユニット３０１ａ～３０１ｄに共通的であるとしても，演算素子Ｂ（３２１ｂ），Ｃ（３２２），Ｄ（３２３），及びＥ（３２４）のように，そうではない演算素子が１つでも存在すれば，ミニコア３００の全計算機能力は分散される（段落３５）。 また，審判請求書において審判請求人は，本願発明は「複数の機能ユニットがある演算素子を共通して含み、相互異なる演算素子を含」むことにより，「全体のコンピューティングパワーを分散させる」との効果を奏するものであると主張している。 以上を総合して検討するに，上記の記載のうち強調のために下線を付した部分を参照すると，まず「前記複数の演算素子のうちの少なくとも１つの演算素子は前記複数の機能ユニットに共通して含まれ」るとの特定事項は，全ての機能ユニットに共通してある演算素子が含まれること，換言するならば，ある演算素子が必ず全ての機能ユニットに（共通して）含まれることを意味するものでは無く，複数ある機能ユニットにおいて同じ種類の演算素子が存在することを意味しているものと解される。そして，「前記複数の機能ユニットのそれぞれに含まれた複数の演算素子は共通せず」との特定事項は，複数ある機能ユニット全てが同じ複数の演算素子をもつものではなく，異なる演算素子が含まれている機能ユニットが存在することを意味するものと解される。 一方，引用発明は，本願発明の「機能ユニット」に相当する引用発明の「計算装置２００」が，「同じ固定計算要素の多くが、異なるアルゴリズムを実行するために，変化する構成と共に使用され」るものであることから，異なる「計算装置２００」において，共通する「計算要素」が存在するといえるから，本願発明の「前記複数の演算素子のうちの少なくとも１つの演算素子は前記複数の機能ユニットに共通して含まれ」るとの特定事項を満たすものといえる。 また，引用発明は，「従来，同質ＦＰＧＡにおいて，論理ゲートの同一のブロックが豊かなプログラマブル相互接続内において配列として繰り返され，効率が悪くしばしば経路指定および組合せ問題が起こり，特定の機能を実現するために，同一のゲート間および中に接続を提供するよう相互接続が続いて構成されていたのと対照的に，計算装置２００内において，異なる計算要素２５０は，専用乗算器，複合乗算器および加算器のような対応する異なる固定（あるいは専用）特定用途向けハードウェアとして，直接実現される」ものである。このことは，本願発明の「演算素子」に相当する引用発明の「計算要素２５０」が，それぞれ異なるものとして存在することを意味するから，結局，引用発明においても，本願発明の「前記複数の機能ユニットのそれぞれに含まれた複数の演算素子は共通せず」との特定事項を満たすものといえる。そして，引用発明においても，本願発明の「機能ユニット」に相当する引用発明の「計算装置２００」が，「４点非対称有限インパルス応答（ＦＩＲ）フィルタ計算装置，２点対称有限インパルス応答（ＦＩＲ）フィルタ計算装置，高速フーリエ変換（ＦＦＴ）計算装置，複合有限インパルス応答（ＦＩＲ）フィルタ計算装置，４乗有限インパルス応答（ＩＩＲ）フィルタ計算装置として実現」されれば，当然にコンピューティングパワー，すなわち計算機能力が分散されることになるから，その効果においても同様であって，本相違は実質的な相違とはいえず，格別なものではない。 最後に相違点３について検討する。 本願明細書の段落１５，３７及び４３には，「再構成可能プロセッサ」の「設計」又は「拡張」について，次のとおりの記載がある。 「【００１５】 それぞれのミニコア１０１ａ～１０１ｄは、再構成可能プロセッサ１００の設計基本単位または拡張基本単位になりうる。例えば、図１では、４個のミニコア１０１ａ～１０１ｄが形成されるものを例示したが、これは、理解を助けるためのものであって、８個または１６個のように拡張されることが可能である。」 「【００３７】 処理部４０１は、多数のミニコアＭＣ＃０～＃１９、及びミニコアＭＣ＃０～＃１９と連結された外部ネットワーク（図示せず、図１の外部ネットワーク１０２と類似している）を含みうる。すなわち、それぞれのミニコアＭＣ＃０～＃１９は、本実施形態による再構成可能プロセッサ４００の設計基本単位または拡張基本単位になりうる。それぞれのミニコアＭＣ＃０～＃１９は、図２及び図３のように構成することができる。」 「【００４３】 前述したように、開示された実施形態によれば、全計算機能力を分割して機能ユニットに分配し、その機能ユニットの組み合わせで基本処理単位であるミニコアを設計するために、高周波数環境で不要な資源消耗を最小化すると同時に、性能を高めることが可能である。また、各ミニコアは全計算機能力を有するので、ミニコア単位で再構成可能プロセッサをデザインすれば、優れた拡張性を確保することができる。」 これらの記載からは，単に「ミニコア」が「再構成可能プロセッサ」の「設計基本単位または拡張基本単位」になりうる以上の技術的意義を読み取ることはできない。 一方引用発明の，本願発明の「ミニコア」に相当する「マトリックス１５０」は，「再構成可能な」ものであり，「前記マトリックスの一部は制御装置として機能し，他のマトリックスはメモリとして機能し，これらのマトリックスを任意に接続するマトリックス相互接続ネットワーク１１０は，リアルタイムで構成および再構成することができ」るものであり，「多様なマトリックスは，再構成可能で異質であり，再構成可能マトリックス１５０Ａは，再構成可能マトリックス１５０Ｂから１５０Ｎとは異なり，再構成可能マトリックス１５０Ｂは，再構成可能マトリックス１５０Ａおよび１５０Ｃから１５０Ｎとは異なり，再構成可能マトリックス１５０Ｃは，再構成可能マトリックス１５０Ａ，１５０Ｂおよび１５０Ｄから１５０Ｎとは異なり，以下同様であ」る。 以上のことから，引用発明では，「再構成可能で異質」である，「多様なマトリックス」が，それぞれ適宜その機能を「制御装置」や「メモリ」などとして構成されるとともに，「これらのマトリックスを任意に接続するマトリックス相互接続ネットワーク１１０」によって，「リアルタイムで構成および再構成」されるものであるから，引用発明の「再構成可能マトリックス１５０からなる集積回路」は，これらの「再構成可能で異質」である「多様なマトリックス」を適宜組み合わせることによってその機能が変更されるものであることを理解することができる。そして，本願発明において，「前記少なくとも１つのミニコアのそれぞれ」が，「前記再構成可能ＣＧＡプロセッサを設計し又は拡張する基本単位と定められ」ることには，上記明細書の記載を参酌したとしても，特段の技術的意義を有するものとも認められず，してみれば，引用発明の「マトリックス」は，「再構成可能マトリックス１５０からなる集積回路」を設計又は拡張する基本単位であるといい得るものであって，本相違も格別なものとはいえない。 以上検討したとおり，相違点１乃至３はいずれも格別なものではなく，またそのことによる効果も，当業者であれば普通に想起し得る程度のことに過ぎない。 したがって，本願発明は，引用発明並びに引用例２及び周知例１や周知例２に記載されたような周知技術に基づいて当業者が容易になし得たものであり，特許法２９条２項の規定により，特許を受けることができないものである。 第６　むすび 以上のとおり，本願発明は，本願第一国出願前に頒布された引用例１に記載された発明並びに引用例２及び周知例１や周知例２に記載されたような周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。 したがって，その余の請求項に係る発明について論及するまでもなく，本願は拒絶すべきものである。 よって，結論のとおり審決する。