2016-014835

特願２０１２－　８８１９８「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成２５年１０月２４日出願公開、特開２０１３－２１９１６１〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は，平成２４年４月９日の出願であって，その手続の経緯は以下のとおりである。 平成２６年１０月　３日　審査請求 平成２７年１０月２９日　拒絶理由通知 平成２７年１２月２５日　意見書・手続補正 平成２８年　６月２９日　拒絶査定 平成２８年１０月　４日　審判請求・手続補正 平成２９年　４月１７日　上申書 第２　補正の却下の決定 ［補正却下の決定の結論］ 平成２８年１０月４日に審判請求と同時にされた手続補正（以下，「本件補正」という。）を却下する。 ［理由］ １　補正の内容 本件補正により，本件補正前の特許請求の範囲の請求項１は，本件補正後の請求項１へ補正された。 （１）本件補正前 本件補正前の，特許請求の範囲の請求項１の記載は次のとおりである。 「【請求項１】 炭化珪素半導体基板と， 前記炭化珪素半導体基板上に形成された炭化珪素からなる第１導電型のドリフト層と， 前記ドリフト層の表面部に形成された炭化珪素からなる第２導電型のウェル領域と， 前記ウェル領域の表面部に形成された第１導電型のソース領域と， 前記ウェル領域の表面部であって前記ソース領域とは異なる領域に形成された第２導電型のウェルコンタクト領域と， 前記ソース領域の所定の領域に，少なくとも底面が前記ドリフト層で露出されるように形成されたトレンチと， 前記ウェル領域であって前記トレンチの側面に沿って形成された第１導電型のチャネル層と， 前記トレンチの前記底面および側面を覆うように形成されたゲート絶縁膜と， 前記ゲート絶縁膜上であって前記トレンチを充填するように形成されたゲート電極と， 前記ゲート電極，前記ゲート絶縁膜，および一部の前記ソース領域を覆うように形成された層間絶縁膜と， 前記層間絶縁膜と，当該層間絶縁膜に覆われていない前記ウェルコンタクト領域および前記ソース領域とを覆うように形成されたソース電極と， 前記炭化珪素半導体基板の前記ドリフト層が形成された側とは反対側に形成されたドレイン電極と， を備え， 前記ゲート電極は，第２導電型の多結晶珪素からなり， 前記トレンチの底面には，前記チャネル層の第１導電型の不純物が形成されず， 前記チャネル層は前記ドリフト層と前記ソース領域との間にのみ形成され，当該チャネル層の前記第１導電型の不純物濃度は前記チャネル層の深さ方向に均一であり， 前記第１導電型はｎ型，前記第２導電型はｐ型であることを特徴とする，半導体装置。」 （２）本件補正後 本件補正後の，特許請求の範囲の請求項１の記載は，次のとおりである。（当審注。補正個所に下線を付した。下記（３）も同じ。） 「【請求項１】 炭化珪素半導体基板と， 前記炭化珪素半導体基板上に形成された炭化珪素からなる第１導電型のドリフト層と， 前記ドリフト層の表面部に形成された炭化珪素からなる第２導電型のウェル領域と， 前記ウェル領域の表面部に形成された第１導電型のソース領域と， 前記ウェル領域の表面部であって前記ソース領域とは異なる領域に形成された第２導電型のウェルコンタクト領域と， 前記ソース領域の所定の領域に，少なくとも底面が前記ドリフト層で露出されるように形成されたトレンチと， 前記ウェル領域であって前記トレンチの側面に沿って形成された第１導電型のチャネル層と， 前記トレンチの前記底面および側面を覆うように形成されたゲート絶縁膜と， 前記ゲート絶縁膜上であって前記トレンチを充填するように形成されたゲート電極と， 前記ゲート電極，前記ゲート絶縁膜，および一部の前記ソース領域を覆うように形成された層間絶縁膜と， 前記層間絶縁膜と，当該層間絶縁膜に覆われていない前記ウェルコンタクト領域および前記ソース領域とを覆うように形成されたソース電極と， 前記炭化珪素半導体基板の前記ドリフト層が形成された側とは反対側に形成されたドレイン電極と， を備え， 前記ゲート電極は，第２導電型の多結晶珪素からなり， 前記トレンチの底面には，前記チャネル層の第１導電型の不純物が形成されず，第２導電型のボトムウェルが形成されており， 前記チャネル層は前記トレンチの全ての側面の前記ドリフト層と前記ソース領域との間にのみ形成され，当該チャネル層の前記第１導電型の不純物濃度は前記チャネル層の深さ方向に均一であり， 前記第１導電型はｎ型，前記第２導電型はｐ型であることを特徴とする，半導体装置。」 （３）補正事項 本件補正は，本件補正前の請求項１に「前記トレンチの底面には，前記チャネル層の第１導電型の不純物が形成されず，第２導電型のボトムウェルが形成されており，」という技術的事項（以下，「本件技術的事項」という。）及び「前記チャネル層は前記トレンチの全ての側面」に形成されることを追加する補正を含むものである。 ２　補正の適否 （１）新規事項の追加 本件技術的事項は，「前記トレンチの底面には，前記チャネル層の第１導電型の不純物が形成されない」ことと「前記トレンチの底面には，第２導電型のボトムウェルが形成されている」ことを同時に備えるものであるが，両者を同時に備えることは，出願当初の明細書等には記載されていないし，自明のこととも認められない。 出願当初の明細書段落００５８には，「そこで，チャネル層６を形成する際に行うｎ型不純物の斜めイオン注入後に，同量のｐ型不純物を垂直イオン注入（炭化珪素半導体基板１に対して垂直方向からイオン注入）を行い，それによって増加したトレンチ４０底面のｎ型不純物を相殺する。また，オフ耐圧が高い（例えば，１．２ｋＶや３．３ｋＶ）ＭＯＳＦＥＴにおいては，図１６に示すように，トレンチ４０の底面にｐ型のボトムウェル３１が別途設けられている場合が多い。このボトムウェル３１のｐ型不純物濃度は，１×１０17～５×１０17ｃｍ-3と高いため，ボトムウェル３１が設けられている場合は，上記のような追加のｐ型不純物の垂直イオン注入が必要ない。なお，図１６に示すボトムウェル３１は，図４に示すトレンチ４０の形成後，ｐ型不純物を垂直方向（炭化珪素半導体基板１に対して垂直方向，すなわちトレンチ４０の底面に対して垂直方向）にイオン注入して形成する。また，チャネル層６の斜めイオン注入後，垂直イオン注入を行ってボトムウェル３１を形成してもよい。トレンチ４０の底面にｎ型不純物を注入しない方法については，後に説明する（後述の変形例６を参照）。」と記載されている。 ここで，「チャネル層６を形成する際に行うｎ型不純物の斜めイオン注入後に，同量のｐ型不純物を垂直イオン注入を行い，それによって増加したトレンチ４０底面のｎ型不純物を相殺する。」とあるから，ｎ型不純物のイオン注入により形成されたｎ型不純物（ドナー）が反対の性質を持つｐ型不純物（アクセプタ）により「相殺」されるものであり，同段落００５８の記載は，チャネル層を形成する際のｎ型不純物の注入によりｎ型不純物が形成されることを前提としていると解される。 そして，その前提に続いて同段落００５８には「また，オフ耐圧が高い（例えば，１．２ｋＶや３．３ｋＶ）ＭＯＳＦＥＴにおいては，図１６に示すように，トレンチ４０の底面にｐ型のボトムウェル３１が別途設けられている場合が多い。このボトムウェル３１のｐ型不純物濃度は，１×１０17～５×１０17ｃｍ-3と高いため，ボトムウェル３１が設けられている場合は，上記のような追加のｐ型不純物の垂直イオン注入が必要ない。」と記載されており，これは前記前提の下に「ボトムウェル」のｐ型不純物（アクセプタ）によりｎ型不純物（ドナー）が相殺されさらにアクセプタ濃度が上回るから，別途追加のｐ型不純物のイオン注入が必要ないものと解される。そして，図１６には，トレンチの底面にボトムウェル３１が形成されることが記載されていると認められるが，その底面にｎ型不純物が形成されるのか又はされないのかを読み取ることはできない。 また，同段落００５８には「トレンチ４０の底面にｎ型不純物を注入しない方法については，後に説明する（後述の変形例６を参照）。」と記載されており，トレンチの底面にｎ型不純物を注入しない，すなわちｎ型不純物が形成されないことについては，別のものとして記載されている。 してみると，トレンチの底面にｎ型不純物が形成されないこととトレンチの底面にボトムウェルが形成されることを同時に備えるものは，同段落００５８ないし図１６から，当業者が読み取ることはできないというべきである。 （２）本願補正発明 前記（１）で検討した新規事項の追加についてはおくとしても，本件補正は，特許請求の範囲の減縮を目的とするから，特許法１７条の２第４項の規定に適合し，同条５項２号に掲げるものに該当する。 そこで，本件補正後の請求項１に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項）につき，更に検討する。 本願補正発明は，本件補正後の請求項１に記載された，次のとおりのものと認める。（再掲） 「炭化珪素半導体基板と， 前記炭化珪素半導体基板上に形成された炭化珪素からなる第１導電型のドリフト層と， 前記ドリフト層の表面部に形成された炭化珪素からなる第２導電型のウェル領域と， 前記ウェル領域の表面部に形成された第１導電型のソース領域と， 前記ウェル領域の表面部であって前記ソース領域とは異なる領域に形成された第２導電型のウェルコンタクト領域と， 前記ソース領域の所定の領域に，少なくとも底面が前記ドリフト層で露出されるように形成されたトレンチと， 前記ウェル領域であって前記トレンチの側面に沿って形成された第１導電型のチャネル層と， 前記トレンチの前記底面および側面を覆うように形成されたゲート絶縁膜と， 前記ゲート絶縁膜上であって前記トレンチを充填するように形成されたゲート電極と， 前記ゲート電極，前記ゲート絶縁膜，および一部の前記ソース領域を覆うように形成された層間絶縁膜と， 前記層間絶縁膜と，当該層間絶縁膜に覆われていない前記ウェルコンタクト領域および前記ソース領域とを覆うように形成されたソース電極と， 前記炭化珪素半導体基板の前記ドリフト層が形成された側とは反対側に形成されたドレイン電極と， を備え， 前記ゲート電極は，第２導電型の多結晶珪素からなり， 前記トレンチの底面には，前記チャネル層の第１導電型の不純物が形成されず，第２導電型のボトムウェルが形成されており， 前記チャネル層は前記トレンチの全ての側面の前記ドリフト層と前記ソース領域との間にのみ形成され，当該チャネル層の前記第１導電型の不純物濃度は前記チャネル層の深さ方向に均一であり， 前記第１導電型はｎ型，前記第２導電型はｐ型であることを特徴とする，半導体装置。」 （３）引用文献１の記載 ア　引用文献１ 原査定の拒絶の理由に引用された，特開２００９－０６５１１７号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。 （ア）「【技術分野】 【０００１】 本発明は，半導体装置およびその製造方法に関する。 【背景技術】 【０００２】 ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の微細化に有効な構造として，トレンチゲート構造が一般に知られている。 図９は，従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。 ・・・ 【発明の開示】 【発明が解決しようとする課題】 【０００６】 Ｐ-型ボディ領域１０５は，Ｎ-型エピタキシャル層１０３にその表面からＰ型不純物（イオン）が注入された後，そのＰ型不純物をドライブイン拡散させることにより形成される。そのため，Ｐ-型ボディ領域１０５では，Ｎ-型領域１０４との界面付近におけるＰ型不純物濃度が極めて低い。したがって，空乏層がＮ+型ソース領域１０９に向かって延びやすいので，いわゆるパンチスルー効果の発生を防止するために，トレンチ１０６を深く形成する必要がある。 【０００７】 ところが，トレンチ１０６を深く形成すると，トレンチ１０６の上端付近および下端付近に，大きなストレスが作用することによる結晶欠陥を生じるおそれがある。 そこで，本発明の目的は，耐圧の向上を図ることができ，トレンチの深さを小さくすることができる構造の半導体装置およびその製造方法を提供することである。」 （イ）「【００１８】 以下では，本発明の実施の形態を，添付図面を参照して詳細に説明する。 図１は，本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図である。 半導体装置１は，トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。 【００１９】 半導体装置１の基体をなすＮ+型基板２上には，Ｎ+型基板２よりもＮ型不純物が低濃度（たとえば，１０15／ｃｍ3）にドーピングされたシリコンからなる，半導体層としてのＮ-型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は，エピタキシャル成長後のままの状態を維持し，第１導電型領域としてのＮ-型領域４をなしている。また，エピタキシャル層３には，Ｎ-型領域４上に，Ｐ-型のボディ領域５がＮ-型領域４に接して形成されている。 【００２０】 エピタキシャル層３には，トレンチ６がその表面から掘り下がって形成されている。トレンチ６は，ボディ領域５を貫通し，その最深部がＮ-型領域４に達している。また，トレンチ６は，図１における左右方向に一定の間隔を空けて複数形成され，それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。トレンチ６内には，その内面全域を覆うように，ゲート絶縁膜７が形成されている。そして，ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより，トレンチ６内にゲート電極８が埋設されている。 【００２１】 また，エピタキシャル層３の表層部には，トレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に，Ｎ-型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば，１０19／ｃｍ3）を有するＮ+型のソース領域９が形成されている。ソース領域９は，トレンチ６に沿ってゲート幅に沿う方向に延び，その底部がボディ領域５に接している。また，ゲート幅と直交する方向におけるソース領域９の中央部には，Ｐ+型のソースコンタクト領域１０がソース領域９を貫通して形成されている。 【００２２】 すなわち，トレンチ６およびソース領域９は，ゲート幅と直交する方向に交互に設けられ，それぞれゲート幅に沿う方向に延びている。そして，ソース領域９上に，そのソース領域９に沿って，ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ソースコンタクト領域１０は，ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また，ゲート幅に沿う方向に隣接するユニットセル間の境界は，各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。 【００２３】 各ユニットセルにおいて，ボディ領域５には，トレンチ６に対してゲート幅と直交する方向に間隔を隔てて対向する位置に，その周囲のＰ型不純物濃度よりも高いＰ型不純物濃度を有する高濃度領域１１が形成されている。高濃度領域１１の上端部は，ソース領域９とソースコンタクト領域１０との境界部の近傍に配置され，その下端部は，Ｎ-型領域４の近傍に配置されている。 【００２４】 また，各ユニットセルにおいて，ボディ領域５には，トレンチ６と高濃度領域１１との間に，Ｎ型不純物が適当にドーピングされたチャネルインプラ領域１２が形成されている。 エピタキシャル層３上には，層間絶縁膜１３が積層されている。層間絶縁膜１３上には，ソース配線１４が形成されている。ソース配線１４は，接地されている。そして，ソース配線１４は，層間絶縁膜１３に形成されたコンタクト孔１５を介して，ソース領域９およびソースコンタクト領域１０にコンタクト（電気接続）されている。また，ゲート電極８には，層間絶縁膜１３に形成されたコンタクト孔（図示せず）を介して，ゲート配線１６が電気的に接続されている。 【００２５】 Ｎ+型基板２の裏面には，ドレイン電極１７が形成されている。 ドレイン電極１７に適当な大きさの正電圧を印加しつつ，ゲート電極８の電位を制御することにより，ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して，ソース領域９とドレイン電極１７との間に電流を流すことができる。 そして，ボディ領域５には，トレンチ６に対してゲート幅と直交する方向に対向する位置に，その周囲のＰ型不純物濃度よりも高いＰ型不純物濃度を有する高濃度領域１１が形成されている。この高濃度領域１１が形成されていることにより，空乏層がソース領域９に向かって延びるのを抑制することができる。その結果，トレンチ６の深さを小さくすることができる。トレンチ６の深さを小さくすることにより，トレンチ６の上端付近および下端付近に大きなストレスが作用するのを防止でき，ストレスに起因する結晶欠陥の発生を防止することができる。 【００２６】 また，この半導体装置１では，トレンチ６と高濃度領域１１との間に，Ｎ型不純物が適当にドーピングされたチャネルインプラ領域１２が形成されている。このチャネルインプラ領域１２に含有されるＮ型不純物の量を調節することにより，スレッショルド電圧を制御することができる。 図２Ａ～図２Ｌは，半導体装置１の製造方法を工程順に示す模式的な断面図である。 【００２７】 まず，図２Ａに示すように，エピタキシャル成長法により，Ｎ+型基板２上に，エピタキシャル層３が形成される。次いで，熱酸化処理により，エピタキシャル層３の表面に，ＳｉＯ2（酸化シリコン）からなる犠牲酸化膜２１が形成される。その後，Ｐ－ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ－ＣＶＤ（Low Pressure Chemical Vapor Deposition）により，犠牲酸化膜２１上にＳｉＮ（窒化シリコン）層が形成され，このＳｉＮ層がパターニングされることによって，トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスク２２が形成される。そして，ハードマスク２２を利用して，犠牲酸化膜２１およびエピタキシャル層３がエッチングされることにより，トレンチ６が形成される（トレンチ形成工程）。 【００２８】 次に，図２Ｂに示すように，犠牲酸化膜２１上にハードマスク２２を残したまま，熱酸化処理が行なわれることにより，トレンチ６の内面に，ＳｉＯ2からなる犠牲酸化膜２３が形成される。 その後，図２Ｃに示すように，Ｐ型不純物（たとえば，ボロン）のイオンが，トレンチ６内に向けてゲート幅と直交する両側から斜めに注入される（第１注入工程）。すなわち，エピタキシャル層３の内部に，犠牲酸化膜２３のゲート幅と直交する方向に対向する両側面を介して，Ｐ型不純物のイオンが斜め注入される。たとえば，トレンチ６のゲート幅と直交する方向の幅が０．５μｍであり，トレンチ６の深さが１．０μｍであり，ハードマスク２２の厚さが０．５μｍである場合，ハードマスク２２の表面と直交する方向に対して１８°以上の傾斜角度（注入角度）で斜め注入を行なうことにより，犠牲酸化膜２３のゲート幅と直交する方向に対向する両側面のみを介して，Ｐ型不純物のイオンをエピタキシャル層３の内部（高濃度領域１１を形成すべき部分）に良好に注入することができる。高濃度領域１１の上端部は，ソース領域９とソースコンタクト領域１０との境界部の近傍に配置され，その下端部は，Ｎ-型領域４の近傍に配置されている。このときのドーズ量は，たとえば，１０11～１０13／ｃｍ2である。 【００２９】 つづいて，図２Ｄに示すように，エピタキシャル層３の内部（チャネルインプラ領域１２を形成すべき部分）に，犠牲酸化膜２３のゲート幅と直交する方向に対向する両側面を介して，Ｎ型不純物のイオンが斜め注入される。このときのドーズ量は，たとえば，１０11～１０13／ｃｍ2である。 Ｎ型不純物のイオンの斜め注入が行なわれた後，図２Ｅに示すように，ハードマスク２２が除去される。さらに，犠牲酸化膜２１，２３が除去される。これにより，エピタキシャル層３の表面が露出する。 【００３０】 その後，図２Ｆに示すように，熱酸化処理によって，トレンチ６の内面を含むエピタキシャル層３の表面の全域に，ＳｉＯ2からなる酸化膜２４が形成される。 次いで，ＣＶＤ法により，酸化膜２４上に，Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ６内は，ポリシリコンの堆積層により埋め尽くされる。そして，エッチングによって，ポリシリコンの堆積層のトレンチ６外に存在する部分が除去される。これにより，図２Ｇに示すように，トレンチ６に埋設されたゲート電極８が得られる（ゲート電極埋設工程）。 【００３１】 その後，図２Ｈに示すように，Ｐ型不純物のイオンが，酸化膜２４の表面からエピタキシャル層３の内部に向けて注入される（第２注入工程）。 次いで，ドライブイン拡散処理が行なわれる。このドライブイン拡散処理により，先の工程でエピタキシャル層３に注入されたＮ型不純物およびＰ型不純物のイオンが拡散し，図２Ｉに示すように，エピタキシャル層３に，ボディ領域５，高濃度領域１１およびチャネルインプラ領域１２が形成される（ボディ領域および高濃度領域を形成する工程）。 【００３２】 ドライブイン拡散処理の後，図２Ｊに示すように，酸化膜２４上に，ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２５が形成される。そして，マスク２５の開口を介して，エピタキシャル層３の表層部に，Ｎ型不純物のイオンが注入される（第３注入工程）。このイオン注入後，マスク２５は除去される。 さらに，図２Ｋに示すように，酸化膜２４上に，ソースコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２６が形成される。そして，マスク２６の開口を介して，エピタキシャル層３の表層部に，Ｐ型不純物のイオンが注入される（第４注入工程）。このイオン注入後，マスク２６は除去される。 【００３３】 その後，アニール処理が行なわれる。このアニール処理により，エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され，図２Ｌに示すように，エピタキシャル層３の表層部に，ソース領域９およびソースコンタクト領域１０が形成される。 以上の工程を経た後，酸化膜２４のトレンチ６外に存在する部分が除去され，トレンチ６の内面上のみに酸化膜２４が残されることにより，ゲート絶縁膜７が得られる（ゲート絶縁膜形成工程）。その後，ＣＶＤ法により，エピタキシャル層３上に層間絶縁膜１３が形成される。そして，エッチングにより，層間絶縁膜１３にコンタクト孔１５などが形成された後，ソース配線１４，ゲート配線１６およびドレイン電極１７が形成されることにより，図１に示す半導体装置１が得られる。」 （ウ）図１には，ボディ領域５の表層部にソース領域９及びソースコンタクト領域１０が形成され，ソースコンタクト領域１０はソース領域１０とは異なる領域に形成されること，トレンチ６の内面が側面と底面から構成されていること，トレンチ６の側面に沿ってチャネルインプラ領域１２が形成されること，層間絶縁膜１３がゲート電極８，ゲート絶縁膜７及びソース領域９の一部を覆うこと，チャネルインプラ領域１２がＮ-型領域４とソース領域９との間に形成されること，が記載されていると認められる。 （エ）図２Ｄには，チャネルインプラ領域の深さ方向に同一角度同一密度でイオンが斜め注入され，トレンチ６の底面には注入されないこと，が記載されていると認められる。 （オ）図２Ｉには，エピタキシャル層３の表面にボディ領域５が形成されることが記載されていると認められる。 イ　引用発明１ 前記アより，引用文献１には，次の発明（以下，「引用発明１」という。）が記載されていると認められる。 「Ｎ+型基板上に積層されたＮ-型のエピタキシャル層と，エピタキシャル層の表面に形成されるＰ-型のボディ領域と，エピタキシャル層の表層部に形成されたＮ+型のソース領域およびＰ+型のソースコンタクト領域と，エピタキシャル層に形成され最深部がＮ-型領域に達しているトレンチと，ボディ領域にトレンチの側面に沿って形成されたＮ型不純物が適当にドーピングされたチャネルインプラ領域と，トレンチの内面全域を覆うように形成されたゲート絶縁膜と，ゲート絶縁膜の内側をＮ型不純物がドーピングされたポリシリコンで埋め尽くすことによりトレンチ内に埋設されたゲート電極と，エピタキシャル層上に積層された層間絶縁膜と，層間絶縁膜上に形成されたソース配線で，層間絶縁膜に形成されたコンタクト孔を介してソース領域及びソースコンタクト領域にコンタクトされたソース配線と，Ｎ+型基板の裏面に形成されたドレイン電極と，を備え，チャネルインプラ領域を形成する部分にゲート幅と直交する方向に対向する両側面を介して，Ｎ型不純物のイオンが斜め注入される，半導体装置。」 （４）引用文献２の記載 ア　引用文献２ 原査定の拒絶の理由に引用された，特開２００７－０１３０５８号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。 （ア）「【技術分野】 【０００１】 本発明は，半導体装置に関し，特に，炭化珪素を用いた半導体装置に関する。 【背景技術】 【０００２】 電力用スイッチングや高周波スイッチングなどに用いる半導体装置として，シリコンを材料としたＭＯＳ型半導体装置が広く使われている。このようなスイッチング用の半導体装置は，絶縁耐圧が高く，オン抵抗が低く，スイッチング速度が早いことが特に必要とされる。炭化珪素（ＳｉＣ）は，シリコンと比べて，破壊電界が約十倍高く，また，熱伝導率も約３倍高い。このため，高速で低損失かつ高温環境での動作も可能なのスイッチング素子の材料としての大きな可能性を有している。 【０００３】 また，炭化珪素は，熱酸化によって二酸化珪素（ＳｉＯ２）ゲート酸化膜が形成できるので，シリコンと同様に，ＭＯＳ型半導体装置に適している（例えば，非特許文献１）。また，オン抵抗を低減するトレンチ構造ＭＯＳＦＥＴの技術開示例がある（特許文献１）。」 （イ）「【００５１】 図１９は，本発明の第７の具体例にかかるトレンチ型ＭＯＳＦＥＴとしての炭化珪素半導体装置の模式断面図である。なお，図１～１７に関して前述したものと同様な構成要素には，同一番号を付して詳細な説明を省略する。 本具体例においては，ｎ型蓄積チャネル層４６が，第６の具体例より浅く形成され，ｐ型層は設けられていない。第６具体例におけるｐ型層４８の代わりに，ｐ型ボディ層３２がゲート酸化膜４４と界面を形成している。 【００５２】 このようにしても，オン状態においては，ｐ型ボディ層３２とゲート酸化膜４４との界面に反転層チャネル領域が形成され，この領域におけるゲート閾値電圧を，ｎ型蓄積チャネル層におけるよりも高くできる。この構造も，窒素などのイオン注入工程において，斜めイオン注入とすることにより実現できる。本具体例によれば，高濃度層の突出を抑制できるので，より高い耐圧が可能となる。ここで，破線Ｊ６は電子流を表す。 【００５３】 次に，図９や図１９に例示したトレンチの平面形状について説明する。 すなわち，図９や図１９などに断面構造として例示した半導体装置のトレンチの平面形状は，例えば，一方向に延在した溝状のものであってもよく，または円形，四角形，六角形の平面形状を有する穴状のものであってもよい。 トレンチが溝状である場合，これら溝状のトレンチを互いにほぼ並行に配置することにより，集積化できる。 また，トレンチが円形の平面形状を有する場合には，これらトレンチを所定のパターンで配置することにより，集積化できる。」 （ウ）「【００６４】 また一方，トレンチ底部をｐ型層で覆うことによっても絶縁膜を保護できる。 図２７は，トレンチ底部を覆うようにｐ型層５８を設けた具体例を表す模式断面図である。 このようにｐ型層５８を設けると，トレンチ底部のゲート酸化膜に印加される電界を緩和し，保護することができる。その結果として，電界による破壊を防止し，信頼性を上げることができる。なお，図９乃至図２１及び図２３乃至図２５に例示したいずれの構造についても，このようにトレンチ底部をｐ型層で覆うことにより，同様の作用効果が得られる。」 （エ）図１９には，トレンチの側面にｎ型蓄積チャネル層４６が形成され，トレンチ底面には形成されないことが，記載されていると認められる。 イ　引用発明２ 前記アより，引用文献２には，次の発明（以下，「引用発明２」という。）が記載されていると認められる。 「炭化珪素を材料とするトレンチ型ＭＯＳＦＥＴにおいて，トレンチの側面にｎ型蓄積チャネル層が形成され，トレンチは四角形の平面形状を有する穴状のもので，トレンチ底部を覆うようにｐ型層を設けて電界による破壊を防止すること。」 （５）引用文献３の記載 ア　引用文献３ 原査定の拒絶の理由に引用された，特開２００２－２６１２８０号公報（以下，「引用文献３」という。）には，図面とともに，次の記載がある。 「【０００９】 【発明の実施の形態】まず，本願発明の特徴となる構造は図８に示される構造であるが，薄膜半導体層を有するトランジスタの製造方法として，ＭＯＳトランジスタに薄膜半導体層を適用した場合の製造方法を図１乃至図７を用いて説明する。 【００１０】図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。但し，本例における縦型パワーＭＯＳＦＥＴは，上述した図９に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため，異なる部分についてのみ説明する。なお，本例における縦型パワーＭＯＳＦＥＴのうち，図９に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。 【００１１】図９に示すＭＯＳＦＥＴでは，蓄積チャネル形成用の薄膜半導体層８０をエピタキシャル成長によって形成していたが，この薄膜半導体層８０と同様の役割を果たすものとして，本例では薄膜半導体層８をイオン注入で形成している。この図１に示す縦型パワーＭＯＳＦＥＴの製造工程を，図２～図４を用いて説明する。 ・・・ 【００１４】〔図２（ｃ）に示す工程〕ｎ＋型ソース領域を含むｐ型エピタキシャル層３上にシリコン窒化膜（Ｓｉ３Ｎ４膜）３１を成膜したのち，さらにシリコン窒化膜３１上にＬＴＯ膜３２を成膜する。そして，フォト・エッチングを行って，溝形成予定領域におけるシリコン酸化膜３１及びＬＴＯ膜３２を除去する。このとき，フォト・エッチングでは，後に形成される溝７が［１１２－０］方向と略平行となるようにマスク合わせしている。この［１１２－０］方向は界面準位密度が最小であるため，界面準位密度の低減に基づく耐圧の向上を図ることができる。このような条件で溝７を形成しているため，溝７を上面から見ると溝７の側面７ａの平面形状は各内角が等しい六角形となる。 ・・・ 【００３０】〔図４（ａ）に示す工程〕そして，溝７の側面を含むウェハ全面にゲート酸化膜（ゲート絶縁膜）９を成膜する。 【００３１】〔図４（ｂ）に示す工程〕，さらに，溝７内のゲート酸化膜９の内側に，ゲート電極層１０を充填する。このゲート電極層１０の構成材料には，ｐ型のポリシリコンあるいはｎ型のポリシリコンを用いている。 ・・・ 【００３４】さらに，溝７の側面７ａをテーパ形状にすることによって，上記イオン注入を半導体基板４の法線方向から行えるようにでき，イオン注入の効率化を図ることができる。次に，この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって，ゲート電極層１０に電圧を印加しない場合は，薄膜半導体層８においてキャリアは，ｐ型エピタキシャル層３と薄膜半導体層８との間の静電ポテンシャルの差，及び薄膜半導体層８とゲート電極層１０との間の仕事関数の差により生じた電位によって全域空乏化される。ゲート電極層１０に電圧を印加することにより，薄膜半導体層８とゲート電極層１０との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより，チャネルの状態を制御することができる。 【００３５】つまり，ゲート電極層１０の仕事関数を第１の仕事関数とし，ｐ型エピタキシャル層３の仕事関数を第２の仕事関数とし，薄膜半導体層８の仕事関数を第３の仕事関数としたとき，第１～第３の仕事関数の差を利用して，薄膜半導体層８のｎ型のキャリアを空乏化する様に第１～第３の仕事関数と薄膜半導体層８の不純物濃度及び膜厚を設定することができる。 イ　引用発明３ 前記アより，引用文献３には，次の発明（以下，「引用発明３」という。）が記載されていると認められる。 「縦型パワーＭＯＳＦＥＴにおいて，溝内のゲート酸化膜の内側にゲート電極層を充填し，このゲート電極層の構成材料にｐ型のポリシリコンを用いること。」 （６）本願補正発明と引用発明１との対比 ア　本願補正発明において「前記第１導電型はｎ型，前記第２導電型はｐ型である」から「第１導電型」は「ｎ型」に，「第２導電型」は「ｐ型」に，それぞれ読み替えられる。 イ　引用発明１の「Ｎ+型基板」は，下記相違点１を除いて，本願補正発明の「半導体基板」に相当すると認められる。 ウ　引用発明１の「Ｎ+型基板上に積層されたＮ-型のエピタキシャル層」は，下記相違点１を除いて，本願補正発明の「前記半導体基板上に形成されたｎ型のドリフト層」に相当すると認められる。 エ　引用発明１の「エピタキシャル層の表面に形成されるＰ-型のボディ領域」は，下記相違点１を除いて，本願補正発明の「前記ドリフト層の表面部に形成されたｐ型のウェル領域」に相当すると認められる。 オ　引用発明１の「エピタキシャル層の表層部に形成されたＮ+型のソース領域」は，前記エ及び前記（３）ア（ウ）を考慮すると，本願補正発明の「前記ウェル領域の表面部に形成されたｎ型のソース領域」に相当すると認められる。 カ　引用発明１の「Ｐ+型のソースコンタクト領域」は，前記エ及び前記（３）ア（ウ）を考慮すると，本願補正発明の「前記ウェル領域の表面部であって前記ソース領域とは異なる領域に形成されたｐ型のウェルコンタクト領域」に相当すると認められる。 キ　引用発明１の「エピタキシャル層に形成され最深部がＮ-型領域に達しているトレンチ」は，その両端にソース領域が形成されている（前記（３）ア（イ）【００２１】）から，本願補正発明の「前記ソース領域の所定の領域に，少なくとも底面が前記ドリフト層で露出されるように形成されたトレンチ」に相当すると認められる。 ク　引用発明１の「ボディ領域にトレンチの側面に沿って形成されたＮ型不純物が適当にドーピングされたチャネルインプラ領域」は，前記エを考慮すると，本願補正発明の「前記ウェル領域であって前記トレンチの側面に沿って形成されたｎ型のチャネル層」に相当すると認められる。 ケ　引用発明１の「トレンチの内面全域を覆うように形成されたゲート絶縁膜」は，トレンチの内面が側面と底面から構成されていること（前記（３）ア（ウ））から，本願補正発明の「前記トレンチの前記底面および側面を覆うように形成されたゲート絶縁膜」に相当すると認められる。 コ　引用発明１の「ゲート絶縁膜の内側をＮ型不純物がドーピングされたポリシリコンで埋め尽くすことによりトレンチ内に埋設されたゲート電極」は，下記相違点２を除いて，本願補正発明の「前記ゲート絶縁膜上であって前記トレンチを充填するように形成されたゲート電極」に相当すると認められる。 サ　引用発明１の「エピタキシャル層上に積層された層間絶縁膜」は，前記（３）ア（ウ）を考慮すると，本願補正発明の「前記ゲート電極，前記ゲート絶縁膜，および一部の前記ソース領域を覆うように形成された層間絶縁膜」に相当すると認められる。 シ　引用発明１の「層間絶縁膜上に形成されたソース配線で，層間絶縁膜に形成されたコンタクト孔を介してソース領域及びソースコンタクト領域にコンタクトされたソース配線」は，本願補正発明の「前記層間絶縁膜と，当該層間絶縁膜に覆われていない前記ウェルコンタクト領域および前記ソース領域とを覆うように形成されたソース電極」に相当すると認められる。 ス　引用発明１の「Ｎ+型基板の裏面に形成されたドレイン電極」は，前記ウを考慮すると，本願補正発明の「前記半導体基板の前記ドリフト層が形成された側とは反対側に形成されたドレイン電極」に相当すると認められる。 セ　引用発明１においては「チャネルインプラ領域を形成する部分にゲート幅と直交する方向に対向する両側面を介して，Ｎ型不純物のイオンが斜め注入される」が，より詳細には，チャネルインプラ領域の深さ方向に同一角度同一密度でイオンが斜め注入され，トレンチの底面には注入されないこと（前記（３）ア（エ））から，本願補正発明における「前記トレンチの底面には，前記チャネル層のｎ型の不純物が形成されず」および「当該チャネル層の前記ｎ型の不純物濃度は前記チャネル層の深さ方向に均一である」を満たすと認められる。 ソ　引用発明１の「チャネルインプラ領域」はトレンチの側面に沿って形成され，Ｎ-型領域とソース領域との間に形成されるものである（前記（３）ア（ウ））から，下記相違点４を除いて，本願補正発明の「前記チャネル層は前記トレンチの側面の前記ドリフト層と前記ソース領域との間にのみ形成され」を満たすと認められる。 タ　すると，本願補正発明と引用発明１とは，下記チの点で一致するが，下記ツの点で相違すると認められる。 チ　一致点 「半導体基板と， 前記半導体基板上に形成されたｎ型のドリフト層と， 前記ドリフト層の表面部に形成されたｐ型のウェル領域と， 前記ウェル領域の表面部に形成されたｎ型のソース領域と， 前記ウェル領域の表面部であって前記ソース領域とは異なる領域に形成されたｐ型のウェルコンタクト領域と， 前記ソース領域の所定の領域に，少なくとも底面が前記ドリフト層で露出されるように形成されたトレンチと， 前記ウェル領域であって前記トレンチの側面に沿って形成されたｎ型のチャネル層と， 前記トレンチの前記底面および側面を覆うように形成されたゲート絶縁膜と， 前記ゲート絶縁膜上であって前記トレンチを充填するように形成されたゲート電極と， 前記ゲート電極，前記ゲート絶縁膜，および一部の前記ソース領域を覆うように形成された層間絶縁膜と， 前記層間絶縁膜と，当該層間絶縁膜に覆われていない前記ウェルコンタクト領域および前記ソース領域とを覆うように形成されたソース電極と， 前記半導体基板の前記ドリフト層が形成された側とは反対側に形成されたドレイン電極と， を備え， 前記トレンチの底面には，前記チャネル層のｎ型の不純物が形成されず， 前記チャネル層は前記トレンチの側面の前記ドリフト層と前記ソース領域との間にのみ形成され，当該チャネル層の前記ｎ型の不純物濃度は前記チャネル層の深さ方向に均一である， 半導体装置。」 ツ　相違点 （ア）相違点１ 本願補正発明においては半導体材料が「炭化珪素」であるのに対し，引用発明１においてはそうではない点。 （イ）相違点２ 本願補正発明においては「前記ゲート電極は，ｐ型の多結晶珪素からなる」のに対し，引用発明１においては「ゲート電極」はｎ型である点。 （ウ）相違点３ 本願補正発明においては「前記トレンチの底面には，ｐ型のボトムウェルが形成されて」いるのに対し，引用発明１においてはそうではない点。 （エ）相違点４ 本願補正発明においては「チャネル層」はトレンチの全ての側面に形成されるのに対して，引用発明１においてはそうではない点。 （７）相違点についての検討 ア　相違点１について 引用文献２には，炭化珪素を半導体材料としたトレンチ型ＭＯＳＦＥＴが開示されており，炭化珪素は破壊電界や熱伝導率の点で有利であること（前記（４）ア（ア））から，トレンチを有する半導体装置である引用発明１において半導体材料として炭化珪素をもちいることが動機付けられるというべきであり，引用発明１において相違点１に係る構成を採用することは，当業者が容易になし得ることである。 イ　相違点２について 引用発明３には，溝内のゲート電極層の構成材料にｐ型のポリシリコンを用いることが開示されており，ゲート電極層としてｐ型のポリシリコンを用いるか，ｎ型のポリシリコンを用いるかは，チャネルが空乏化するように仕事関数を調整するために当業者が適宜選択すべきことであり（前記（５）ア【００３１】，【００３４】，【００３５】），引用発明１においてゲート電極にＮ型ポリシリコンを用いているところ，これをｐ型のポリシリコンとすることは，当業者が容易に設計できることである。 ウ　相違点３について 引用発明２では，トレンチ型ＭＯＳＦＥＴにおいてトレンチ底部を覆うようにｐ型層を設けて電界による破壊を防止することが開示されており，引用発明１において耐圧向上が課題とされている（前記（３）ア（ア）【０００７】）ことから，引用発明１において，耐圧向上を図って，引用発明２のトレンチ底部のｐ型層を採用することで相違点３に係る構成を得ることは，当業者が容易になし得ることである。 エ　相違点４について 引用発明２では，トレンチ型ＭＯＳＦＥＴにおいてトレンチは四角形の平面形状を有する穴状のものとすることが開示されており，引用発明１においてトレンチを集積度高く配置するために，引用発明２の四角形の平面形状を有するトレンチを採用して，その結果生じたトレンチの４つの側面全てにチャネル層を形成することは，当業者が容易になし得ることである。その際にトレンチ内のゲート電極の電位を外部から制御するために外部に接続することは当然のことであり，引用発明１において具体的にはゲート電極は層間絶縁膜に形成されたコンタクト穴を介してゲート配線が電気的に接続されているものである（前記（３）ア（イ）【００２４】）から，引用発明１に引用発明２の四角形のトレンチを採用する際に，前記ゲート配線を用いてトレンチ内のゲート電極と電気的に接続を図ることは，当業者が適宜なしうる設計変更にすぎない。 （８）本願補正発明の効果について 本願補正発明の効果は，引用発明１ないし３の構成から当業者が予測できる程度のもので，格別なものではない。 なお，請求人は，本願補正発明について，「補償用のｐ型不純物分の濃度を高める必要がなく，ｐ型のボトムウェル３１形成のために要するイオン注入時間が短縮される。」という，格別な効果を主張している。引用発明１においてはイオンが斜め注入されトレンチの底面にイオンが注入されない（前記（３）ア（エ））から，引用発明２のトレンチ底部を覆うｐ型層を設ける際には，補償用のｐ型不純物分の濃度を高める必要がないものであって，請求人の主張する効果は当業者が予測できる程度のものである。 （９）まとめ 本願補正発明は，引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。 ３　むすび したがって，前記２（１）又は（９）より，本件補正は，特許法第１７条の２第３項又は同条第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 第３　本願発明の特許性の有無について １　本願発明について 本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２７年１２月２５日にされた手続補正により補正された特許請求の範囲の請求項１に記載された，次のとおりのものと認める。 「炭化珪素半導体基板と， 前記炭化珪素半導体基板上に形成された炭化珪素からなる第１導電型のドリフト層と， 前記ドリフト層の表面部に形成された炭化珪素からなる第２導電型のウェル領域と， 前記ウェル領域の表面部に形成された第１導電型のソース領域と， 前記ウェル領域の表面部であって前記ソース領域とは異なる領域に形成された第２導電型のウェルコンタクト領域と， 前記ソース領域の所定の領域に，少なくとも底面が前記ドリフト層で露出されるように形成されたトレンチと， 前記ウェル領域であって前記トレンチの側面に沿って形成された第１導電型のチャネル層と， 前記トレンチの前記底面および側面を覆うように形成されたゲート絶縁膜と， 前記ゲート絶縁膜上であって前記トレンチを充填するように形成されたゲート電極と， 前記ゲート電極，前記ゲート絶縁膜，および一部の前記ソース領域を覆うように形成された層間絶縁膜と， 前記層間絶縁膜と，当該層間絶縁膜に覆われていない前記ウェルコンタクト領域および前記ソース領域とを覆うように形成されたソース電極と， 前記炭化珪素半導体基板の前記ドリフト層が形成された側とは反対側に形成されたドレイン電極と， を備え， 前記ゲート電極は，第２導電型の多結晶珪素からなり， 前記トレンチの底面には，前記チャネル層の第１導電型の不純物が形成されず， 前記チャネル層は前記ドリフト層と前記ソース領域との間にのみ形成され，当該チャネル層の前記第１導電型の不純物濃度は前記チャネル層の深さ方向に均一であり， 前記第１導電型はｎ型，前記第２導電型はｐ型であることを特徴とする，半導体装置。」 ２　引用発明１ないし３ 引用発明１ないし３は，それぞれ，前記第２の２（３）ないし（５）のとおりである。 ３　判断 本願発明は，本願補正発明から「第２導電型のボトムウェルが形成されており，」及び「前記トレンチの全ての側面の」という発明特定事項を削除したものである。 そうすると，本願発明にさらに前記発明特定事項を付加したものに相当する本願補正発明が，前記第２の２（２）ないし（９）のとおり，引用文献１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様に，引用文献１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものである。 ４　まとめ 以上のとおり，本願発明は，引用文献１ないし３に記載された発明に基づいて当業者が容易に発明することができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。 第４　結言 したがって，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 よって，結論のとおり審決する。