2016-011683

特願２０１４－５２８３４５「電力効率の優れたプロセッサアーキテクチャ」拒絶査定不服審判事件〔平成２５年　３月１４日国際公開，ＷＯ２０１３／０３６２２２，平成２６年１０月２３日国内公表，特表２０１４－５２８１１５，請求項の数（１３）〕について，次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は，特許すべきものとする。

【理　由】 第１．手続の経緯 本願は，平成２３年９月６日を国際出願日とする出願であって，平成２７年４月２８日付けで拒絶理由が通知され，平成２７年９月１０日付けで意見書と共に手続補正がされ，平成２８年３月２９日付けで拒絶査定（原査定）がされ，これに対し，平成２８年８月４日付けで拒絶査定不服審判の請求がされると同時に手続補正がされ，平成２９年２月２８日付けで当審から拒絶理由が通知され，平成２９年５月２４日付けで意見書が提出されると共に手続補正がされたものである。 第２．本願発明 本願請求項１～１３に係る発明は，平成２９年５月２４日付けの手続補正で補正された特許請求の範囲の請求項１～１３に記載された事項により特定された発明であり，請求項１～１３に係る発明（以下，それぞれ「本願発明１」～「本願発明１３」という。）は以下のとおりである。 「【請求項１】 マルチコアプロセッサを備え，前記マルチコアプロセッサは， 命令を実行する第１コアと， 前記第１コアとはヘテロジニアスであり，前記第１コアよりも小さく，オペレーティングシステムに対してトランスペアレントである，命令を実行する第２コアと， 割込みを受け取り，前記第１コア又は前記第２コアを前記割込みに応答してウェイクアップさせるロジックを含むとともに，システム動作の際に発生した割込みと前記割込みが前記第２コアによって正常に処理されたかどうかとを示すエントリを有する電力制御ユニット（ＰＣＵ）と，を有し， 前記ＰＣＵは，前記第１コア及び前記第２コアが低電力状態にある際に，前記割込みの受け取りに応じて前記エントリに基づいて同一タイプの以前の割込みが前記第２コアによって正常に処理されたかどうかを判断し，前記第２コアによって正常に処理されたと判断した場合，前記割込みを前記第２コアに割り当て， 前記ＰＣＵが前記割込みを割り当てた前記第２コアは，前記第２コアが前記割込みを処理することができるかどうかを判断し，前記割込みを処理することができないと判断した場合，信号を前記ＰＣＵに送信し， 前記信号を受信した前記ＰＣＵは，ウェイクアップ信号を前記第１コアへ送信する，プロセッサ。 【請求項２】 前記ロジックは，前記割込みに応答して，前記第１コアの実行状態のサブセットを前記第２コアに提供する，請求項１に記載のプロセッサ。 【請求項３】 前記第２コアが前記割込みを処理することができないという前記判断に応答して，前記ロジックは，前記第２コアから前記第１コアの前記実行状態の前記サブセットを取得し，前記実行状態の前記サブセットを，一時的記憶領域内に保存されている前記第１コアの前記実行状態の残りの部分とマージする，請求項２に記載のプロセッサ。 【請求項４】 前記ロジックは， ウェイクアップロジックと， 状態転送ロジックと， 前記第２コアにより発行される未定義障害を受信および処理する未定義処理ロジックと， 前記第２コアにより先の割込みが正常に処理されたかどうかを示す前記エントリを格納する割込み履歴記憶領域と を含む，請求項１から３のいずれか１項に記載のプロセッサ。 【請求項５】 前記ロジックに結合されたアクセラレータを更に備え，前記アクセラレータは，タスクを実行し，前記タスクの完了に応じて前記割込みを前記ロジックへ送信する，請求項１から４のいずれか１項に記載のプロセッサ。 【請求項６】 前記第２コアは，前記割込みがデータ移動動作に対する要求を有する際に，前記割込みを処理する，請求項５に記載のプロセッサ。 【請求項７】 前記第２コアは，前記割込みがベクトル演算に対する要求を有する際に，前記第１コアが前記割込みを処理できるようにするために，ウェイクアップ信号を第１コアへ送信させる，請求項５または６に記載のプロセッサ。 【請求項８】 前記ロジックは，前記第２コアから未定義命令障害を受け取り，前記第２コアが前記ベクトル演算を処理することができないと判断し，前記第２コアから実行状態を取得し，前記実行状態を，一時的な記憶領域内に保存されている前記第１コアの実行状態のうち少なくとも一部分とマージし，マージされた前記実行状態を前記第１コアへ送信させる，請求項７に記載のプロセッサ。 【請求項９】 オペレーティングシステムに対してトランスペアレントである第１の小さなコアと，第１の大きなコアと，アクセラレータと，電力制御ユニット（ＰＣＵ）と，を含むプロセッサのロジック内の前記アクセラレータから，前記ＰＣＵにより，前記第１の小さなコア及び前記第１の大きなコアが低電力状態にある際に，割込みを受け取る段階と， 前記ＰＣＵにより，前記割込みに応答して，前記割込みのタイプに基づいて表のエントリにアクセスし，前記エントリに基づいて，レジューム信号を前記第１の小さなコアと前記第１の大きなコアとのうちどちらに直接的に送信するのかを判断する段階と， 前記ＰＣＵにより，前記レジューム信号を前記第１の小さなコアに対して直接的に送信し，前記第１の大きなコアの実行状態のサブセットを前記第１の小さなコアに対して提供する段階と， 前記第１の小さなコアが前記割込みと関連する要求を処理することができるかどうかを前記レジューム信号を受信した前記第１の小さなコアで判断し，前記要求を処理することができると判断した場合，前記要求に対応する動作を前記第１の小さなコアで実行し，前記要求を処理することができないと判断した場合，前記第１の小さなコアにより信号を前記ＰＣＵに送信し，前記信号を受信した前記ＰＣＵによりウェイクアップ信号を前記第１の大きなコアに対して送信して，前記要求に対応する動作を前記第１の大きなコアで実行する段階と， を備え， 前記ＰＣＵは，前記エントリに基づいて，前記レジューム信号を前記第１の小さなコアと前記第１の大きなコアとのうちどちらに直接的に送信するのかを判断する場合に，システム動作の際に発生した割込みと，前記割込みが前記第１の小さなコアによって正常に処理されたかどうかと，を示す前記エントリに基づいて，同一タイプの以前の割込みが前記第１の小さなコアによって正常に処理されたかどうかを判断し，前記第１の小さなコアによって正常に処理されたと判断した場合，前記レジューム信号を前記第１の小さなコアに送信することを決定する，方法。 【請求項１０】 前記第１の大きなコアで実行する段階は，前記第１の小さなコアから前記実行状態の前記サブセットを取得し，前記実行状態の前記サブセットを前記第１の大きなコアの保存されている実行状態とマージし，マージされた前記実行状態を前記第１の大きなコアに対して送信する段階を含む，請求項９に記載の方法。 【請求項１１】 前記割込みを受け取る段階は，前記割込みを前記第１の小さなコアと前記第１の大きなコアとのうちどちらに割り当てるべきかを示すヒントを前記割込みと共に受け取る段階を含む，請求項９または１０に記載の方法。 【請求項１２】 マルチコアプロセッサと， 前記マルチコアプロセッサに結合されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）と を備え， 前記マルチコアプロセッサは， 第１の複数のコアと， 前記第１の複数のコアよりも低い熱設計電力を有し，オペレーティングシステム（ＯＳ）に対してトランスペアレントである第２の複数のコアと， アクセラレータと， 電力制御ユニット（ＰＣＵ）と を有し， 前記ＰＣＵは，前記第１の複数のコア及び前記第２の複数のコアが低電力状態にある際に，前記アクセラレータから割込みを受け取り，前記割込みに応答して前記第１の複数のコアの第１のコア又は前記第２の複数のコアの第１のコアにレジューム信号を送るか否かを決定し，該決定に応じて前記レジューム信号を前記第１の複数のコアのうち第１のコアに対して送信する，又は，前記レジューム信号を前記第２の複数のコアのうち第１のコアに対して直接的に送信し，前記第１の複数のコアのうち第１のコアの実行状態のサブセットを前記第２の複数のコアのうち前記第１のコアに提供し， 前記ＰＣＵは，前記レジューム信号を送るか否かの決定において，前記割込みを使用して表のエントリにアクセスし，前記エントリが，前記第２の複数のコアのうち１つが前記割込みと同一のタイプの以前の割込みに応答して未定義障害に遭遇したことを示す場合，前記レジューム信号を前記第１の複数のコアの前記第１のコアに対して送信することを決定し，前記エントリが，前記割込みと同一タイプの以前の割込みが前記第２の複数のコアのうちの１つによって正常に処理されたことを示す場合，前記レジューム信号を前記第２の複数のコアの前記第１のコアに対して送信することを決定する，システム 【請求項１３】 前記第１の複数のコアは，前記第２の複数のコアとはヘテロジニアスの設計を有する，請求項１２に記載のシステム。」 第３．引用文献，引用発明等 １．引用文献１について 本願出願前に頒布又は電気通信回線を通じて公衆に利用可能となり，原査定の拒絶理由に引用された特開２００７－１４８９５２号公報（２００７年６月１４日公開）（以下，「引用文献１」という。）には，図面とともに次の事項が記載されている。（当審注；下線は，参考のため当審で付与したものである。） Ａ．「【００２３】 図１には，本発明にかかる半導体集積回路の一例であるマイクロプロセッサが示される。 【００２４】 図１に示されるマイクロプロセッサ１００は，特に制限されないが，公知の半導体集積回路製造技術により，単結晶シリコン基板などの一つの半導体基板に形成される。２つ以上のＣＰＵコアを有することから，マルチコアと呼ばれる。すなわち，高速動作が可能な高速プロセッサコア（ＨＳＣ）１１と，低速ではあるが低電力での動作が可能な低電力プロセッサコア（ＬＰＣ）１２とを内蔵し，この２つのコアにより情報処理が実施される。高速プロセッサコア１１は，演算処理のための中央処理装置（ＣＰＵ）１１１と，命令やデータをキャッシュするためのキャッシュ（ＣＡＣＨＥ）１１２とを含む。また，低速プロセッサコア１２は，演算処理のための中央処理装置（ＣＰＵ）１２１と，命令やデータをキャッシュするためのキャッシュ（ＣＡＣＨＥ）１２２とを含む。このようなプロセッサ１１，１２に対応して，電力制御のための電力制御回路（ＰＬＭ）１４，１５が設けられる。この電力制御回路１４，１５は，対応するＣＰＵ１１１，１２１での消費電力を削減する機能を有し，後に詳述するように，クロックゲーティング回路や電源スイッチを含んで構成される。高速プロセッサコア１１と低電力プロセッサコア１２は，それぞれ複数のＭＩＳＦＥＴを含んで構成される。このとき，高速プロセッサコア１１を構成するＭＩＳＦＥＴと，低電力プロセッサコア１２を構成するＭＩＳＦＥＴとは，特性的に互いに異なる。高速プロセッサコア１１には，リーク電流が多くて，高速動作が可能なＭＩＳＦＥＴが適用され，低電力プロセッサコア１２には，リーク電流が少なく，低速動作しかできないＭＩＳＦＥＴが適用される。これら２つのコア１１，１２は，特に制限されないが，共通のバスＢＳを介して，ランダムアクセス可能な共有メモリ（ＲＡＭ）１３に接続されている。また，コア選択部（ＣＳＥＬ）１０により，上記２つのコア１１，１２の切り換えが可能となっている。このような構成は，いわゆる，完全なマルチコア形式であり，プログラムカウンタ（ＰＣ）が，ＣＰＵ１１１及びＣＰＵ１２１に内蔵されることにより，高速プロセッサコア１１と低電力プロセッサコア１２との同時動作が可能とされる。もちろん，コア選択部１０が仲介するなどし，ＣＰＵ１１１と，ＣＰＵ１２１とを選択的に動作させることもできる。」 Ｂ．「【００６５】 図７には，高速プロセッサコア１１と低電力プロセッサコア１２及びコア選択部１０の動作タイミングが示される。 【００６６】 図７の上から下に向かって時刻の推移が示されており，低電力プロセッサコア１２，コア選択部１０，高速プロセッサコア１１についてのアクティブ状態（実線）及びスタンバイ状態（破線）を示している。 【００６７】 ２つのコア１１，１２が同時に動作可能な場合について説明する。 【００６８】 時刻Ｔ１で割り込み信号Ｉｎｔ１が発生すると，それまでスタンバイ状態（例えばクロックゲーティングが実施されている状態）にあった低電力プロセッサコア１２が動作を開始し，所定の処理を実施した後，時刻Ｔ２で割り込み信号を元に，コア選択部１０へ高速プロセッサコア１１の起動要請信号（Ｒｅｑ１）を伝達する。高速プロセッサコア１１はリーク電流が多いので，スタンバイ状態は電源遮断状態である。時刻Ｔ２´でコア選択部１０はその信号を受けてＨＳＣをアクティブ状態にするための信号（Ｒｅｑ１´）をＨＳＣへ伝達し，電源スイッチの投入及びクロックゲーティングを解除してクロック信号を供給し，高速プロセッサコア１１をアクティブ状態にさせる。この場合，まず，ＰＬＭ１へ高速プロセッサコア１１起動のための電源スイッチをオンする制御を実施し，その後，高速プロセッサコア１１自体を起動させるような制御を実施すればよい。その後，高速プロセッサコア１１による高速動作が不要になった場合，高速プロセッサコア１１の停止を求める信号（Ｒｅｑ２２）をコア選択部１０に入力し，低電力プロセッサコア１２は高速プロセッサコア１１の停止信号（Ｒｅｑ２２'）を高速プロセッサコア１１へ発行し，クロックゲーティングを実施すると共に電源遮断が必要な場合に電源遮断制御を実施する。この図７では，時刻Ｔ３以降に高速プロセッサコア１１がしばらく不要な期間が続くため，電源遮断を実施してスタンバイモードに戻っていることを示している。その後，低電力プロセッサコア１２も時刻Ｔ４で動作不要になったため，スタンバイモードに入って低電力化される。 【００６９】 図８には，高速プロセッサコア１１と低電力プロセッサコア１２とが同時に動作しない場合の制御例が示される。 【００７０】 時刻Ｔ１で割り込み信号Ｉｎｔ１が発生すると，それまでスタンバイ状態にあった低電力プロセッサコア１２が動作を開始し，所定の処理を実施した後，時刻Ｔ２で割り込み信号を元に，コア選択部１０へ高速プロセッサコア１１の起動要請信号（Ｒｅｑ１）を伝達し，低電力プロセッサコア１２自身はスタンバイモードに入る。このとき，低電力プロセッサコア１２はクロックゲーティングを実施する。時刻Ｔ２'でコア選択部１０はその信号を受けて高速プロセッサコア１１をアクティブ状態にするための信号（Ｒｅｑ１´）を高速プロセッサコア１１へ伝達し，電源スイッチの投入及びクロックゲーティングを解除してクロック信号の供給を実施し，高速プロセッサコア１１をアクティブ状態にさせる。尚，ここで低電力プロセッサコア１２はクロックゲーティングが実施されたまま待機状態になろうとしているが，これは，低電力プロセッサコア１２のリーク電流が無視できるようなレベルであることを仮定している。もし，低電力プロセッサコア１２のリーク電流が 無視できるレベルにない場合は，こちらにも電源スイッチを設けて電源遮断を実施すればよい。その後，高速プロセッサコア１１の動作が終了した場合，高速プロセッサコア１１はスタンバイモードにて待機すると共に，処理終了信号（Ｅｎｄ１）をコア選択部１０に入力する。図８では，Ｔ３以降高速プロセッサコア１１がしばらく不要な期間が続くため，電源遮断を実施してスタンバイモードに戻っていることを示している。低電力プロセッサコア１２は高速プロセッサコア１１の処理終了信号（Ｅｎｄ１'）を低電力プロセッサコア１２へ発行し，Ｅｎｄ１'が入力された低電力プロセッサコア１２は，クロックが供給されてスタンバイ状態から復帰する。ここで，高速プロセッサコア１１は動作終了後に自動的にスタンバイモードに入り，同時にコア選択部１０へ処理終了を通知しているが，このように高速プロセッサコア１１が自律的に処理スタンバイモードに入らなくとも，コア選択部１０が高速プロセッサコア１１からの動作終了信号を受けた後，高速プロセッサコア１１を停止させるように制御するようにしても良い。」 ２．引用発明 あ　上記Ａの【００２４】には「図１に示されるマイクロプロセッサ１００は（中略）２つ以上のＣＰＵコアを有することから，マルチコアと呼ばれる。すなわち，高速動作が可能な高速プロセッサコア（ＨＳＣ）１１と，低速ではあるが低電力での動作が可能な低電力プロセッサコア（ＬＰＣ）１２とを内蔵し，この２つのコアにより情報処理が実施される。」と記載されていることから，引用文献１には，“高速プロセッサと低電力プロセッサを内蔵し，マルチコアと呼ばれるマイクロプロセッサ”が記載されているといえる。 い　上記Ａの【００２４】には「高速プロセッサコア１１は，演算処理のための中央処理装置（ＣＰＵ）１１１と，命令やデータをキャッシュするためのキャッシュ（ＣＡＣＨＥ）１１２とを含む。（中略）高速プロセッサコア１１と低電力プロセッサコア１２は，それぞれ複数のＭＩＳＦＥＴを含んで構成される。」と記載されていることから，引用文献１には“演算処理のための中央処理装置（ＣＰＵ１１１）を備え，ＭＩＳＦＥＴで構成される高速プロセッサ（コア１１）”が記載されているといえる。 う　上記Ａの【００２４】には「低速プロセッサコア１２は，演算処理のための中央処理装置（ＣＰＵ）１２１と，命令やデータをキャッシュするためのキャッシュ（ＣＡＣＨＥ）１２２とを含む。（中略）高速プロセッサコア１１を構成するＭＩＳＦＥＴと，低電力プロセッサコア１２を構成するＭＩＳＦＥＴとは，特性的に互いに異なる。高速プロセッサコア１１には，リーク電流が多くて，高速動作が可能なＭＩＳＦＥＴが適用され，低電力プロセッサコア１２には，リーク電流が少なく，低速動作しかできないＭＩＳＦＥＴが適用される。」と記載されていることから，引用文献１には， “演算処理のための中央処理装置（ＣＰＵ１１２）を備え，前記高速プロセッサ（コア１１）を構成するＭＩＳＦＥＴと特性的に互いに異なる特性で，リーク電流が少なく，低速動作しかできないＭＩＳＦＥＴから構成される低電力プロセッサ（コア１２）”が記載されているといえる。 え　上記Ａの【００２４】には「このようなプロセッサ１１，１２に対応して，電力制御のための電力制御回路（ＰＬＭ）１４，１５が設けられる。この電力制御回路１４，１５は，対応するＣＰＵ１１１，１２１での消費電力を削減する機能を有し」と記載されていることと，上記い～うの検討より，ＣＰＵ１１１，１２１の消費電力を削減することは，高速プロセッサ（コア１１）と低電力プロセッサ（コア１２）の消費電力を削減することといえることから，引用文献１には， “高速プロセッサ（コア１１）と低電力プロセッサ（コア１２）の消費電力を削減する電力制御回路（ＰＬＭ）”が記載されているといえる。 お　上記Ｂの【００６５】には「図７には，高速プロセッサコア１１と低電力プロセッサコア１２及びコア選択部１０の動作タイミングが示される」と記載され、同じく上記Ｂの【００６８】には「時刻Ｔ１で割り込み信号Ｉｎｔ１が発生すると，それまでスタンバイ状態（例えばクロックゲーティングが実施されている状態）にあった低電力プロセッサコア１２が動作を開始（中略）時刻Ｔ２´でコア選択部１０はその信号を受けてＨＳＣをアクティブ状態にするための信号（Ｒｅｑ１´）をＨＳＣへ伝達し，電源スイッチの投入及びクロックゲーティングを解除してクロック信号を供給し，高速プロセッサコア１１をアクティブ状態にさせる。」と記載されていることと、図７の記載から，引用文献１には “割り込み信号を受けて，高速プロセッサ（コア１１）又は低電力プロセッサ（コア１２）をアクティブ状態にするコア選択部（ＣＳＥＬ１０）”が記載されているといえる。 か　上記Ｂの【００６９】には「高速プロセッサコア１１と低電力プロセッサコア１２とが同時に動作しない場合の制御例が示される」と記載され，同じく上記Ｃには「時刻Ｔ１で割り込み信号Ｉｎｔ１が発生すると，それまでスタンバイ状態にあった低電力プロセッサコア１２が動作を開始」と記載されていることから，引用文献１には， “高速プロセッサ（コア１１）と低電力プロセッサ（コア１２）とが同時に動作しない場合，割り込み信号が発生すると，コア選択部（ＣＳＥＬ１０）は，それまでスタンバイ状態にあった低電力プロセッサ（コア１２）の動作を開始させ”ることが記載されているといえる。 き　上記Ｂの【００７０】には「所定の処理を実施した後，時刻Ｔ２で割り込み信号を元に，コア選択部１０へ高速プロセッサコア１１の起動要請信号（Ｒｅｑ１）を伝達し，低電力プロセッサコア１２自身はスタンバイモードに入る」と記載されていることから，引用文献１には， “所定の処理を実施した後，時刻Ｔ２での割り込み信号を元に，低電力プロセッサ（コア１２）は，コア選択部（ＣＳＥＬ１０）へ高速プロセッサ（コア１１）への起動要請信号（Ｒｅｑ１）を伝達”することが記載されているといえる。 く　上記Ｂの【００７０】には「時刻Ｔ２'でコア選択部１０はその信号を受けて高速プロセッサコア１１をアクティブ状態にするための信号（Ｒｅｑ１´）を高速プロセッサコア１１へ伝達し，電源スイッチの投入及びクロックゲーティングを解除してクロック信号の供給を実施し，高速プロセッサコア１１をアクティブ状態にさせる。」と記載されていることから，引用文献１には， “コア選択部（ＣＳＥＬ１０）は，前記信号を受けて高速プロセッサ（コア１１）をアクティブにするための信号を高速プロセッサ（コア１１）に伝達し，高速プロセッサ（コア１１）をアクティブ状態にさせる”ことが記載されているといえる。 け　上記あ～くの検討より，引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。 「高速プロセッサと低電力プロセッサを内蔵し，マルチコアと呼ばれるマイクロプロセッサであって， 演算処理のための中央処理装置（ＣＰＵ１１１）を備え，ＭＩＳＦＥＴで構成される高速プロセッサ（コア１１）と， 演算処理のための中央処理装置（ＣＰＵ１１２）を備え，前記高速プロセッサ（コア１１）を構成するＭＩＳＦＥＴと特性的に互いに異なる特性で，リーク電流が少なく，低速動作しかできないＭＩＳＦＥＴから構成される低電力プロセッサ（コア１２）と， 高速プロセッサ（コア１１）と低電力プロセッサ（コア１２）での消費電力を削減する電力制御回路（ＰＬＭ）と， 割り込み信号を受けて，高速プロセッサ（コア１１）又は低電力プロセッサ（コア１２）をアクティブ状態にするコア選択部（ＣＳＥＬ１０）と， を備え， 高速プロセッサ（コア１１）と低電力プロセッサ（コア１２）とが同時に動作しない場合，割り込み信号が発生すると，コア選択部（ＣＳＥＬ１０）は，それまでスタンバイ状態にあった低電力プロセッサ（コア１２）の動作を開始させ， 所定の処理を実施した後，時刻Ｔ２での割り込み信号を元に，低電力プロセッサ（コア１２）は，コア選択部（ＣＳＥＬ１０）へ高速プロセッサ（コア１１）への起動要請信号（Ｒｅｑ１）を伝達し， コア選択部（ＣＳＥＬ１０）は，前記信号を受けて高速プロセッサ（コア１１）をアクティブにするための信号を高速プロセッサ（コア１１）に伝達し，高速プロセッサ（コア１１）をアクティブ状態にさせる， マイクロプロセッサ」 ３．引用文献２ 本願出願前に頒布又は電気通信回線を通じて公衆に利用可能となり，原査定の拒絶理由で引用された国際公開第２００６／０１３８５７号（２００６年２月９日公開）（以下，「引用文献２」という。）には，図面とともに次の事項が記載されている。（当審注；下線は，参考のため当審で付与したものである。） Ｃ．「【００４１】 （第１の実施形態） 図１は，本発明の第１の実施形態に係る情報処理装置１００のハードウェア構成を示すブロック図である。図１において，情報処理装置１００は，メインＣＰＵ（Ｍ１）と，サブＣＰＵ（Ｍ２）と，アクセス調停回路（Ｍ３）と，割り込みコントローラ（Ｍ４）と，周辺装置（Ｍ５～Ｍ７）と，ＲＡＭ（Ｍ８～Ｍ９）とを備える。周辺装置（Ｍ５～Ｍ７）およびＲＡＭ（Ｍ８～Ｍ９）の数は，図１に示す例に限定されない。 【００４２】 メインＣＰＵ（Ｍ１）は，動作状態および停止状態の２つの状態を取り得るＣＰＵである。サブＣＰＵ（Ｍ２）は，メインＣＰＵ（Ｍ１）よりも消費電力が少なく，動作状態および停止状態の２つの状態を取り得るＣＰＵである。アクセス調停回路（Ｍ３）は，メインＣＰＵ（Ｍ１）およびサブＣＰＵ（Ｍ２）から，バスに対するアクセスが同時に発生した場合，競合調停を管理する。ＲＡＭ（Ｍ８，Ｍ９）は，設定によって，メインＣＰＵ（Ｍ１）およびサブＣＰＵ（Ｍ２）からのアクセスを制限することができる。周辺装置（Ｍ５～Ｍ７）は，たとえばＨＤＤやタイマ，キーボード，ボタンスイッチ，液晶ディスプレイ，ＭＰＥＧデコーダ等であって，メインＣＰＵ（Ｍ１）およびサブＣＰＵ（Ｍ２）にバスを介して接続されている。図１では，周辺装置（Ｍ５～Ｍ７）は，情報処理装置１００の内部に設けられた装置であるように示したが，情報処理装置１００の外部に設けられた装置であってもよい。 （中略） 【００４４】 図２は，本発明の第１の実施形態に係る情報処理装置１００の機能的構成を示すブロック図である。図２において，情報処理装置１００は，メインＣＰＵ１と，サブＣＰＵ２と，処理要求判定部３と，周辺装置４１～４３とを備える。メインＣＰＵ１は，図１におけるメインＣＰＵ（Ｍ１）に対応する。サブＣＰＵ２は，図１におけるサブＣＰＵ（Ｍ２）に対応する。処理要求判定部３は，図１における割り込みコントローラ（Ｍ４）に対応する。周辺装置４１～４３は，図１における周辺装置（Ｍ５～Ｍ７）に対応する。」 Ｄ．「【００５１】 図３は，第１の実施形態に係る情報処理装置１００の動作を示すフローチャートである。以下，図３を参照しながら，第１の実施形態に係る情報処理装置１００の動作について説明する。 【００５２】 周辺装置４１，４２，４３のいずれかによって割り込み信号が送出されると，処理要求判定部３は，割り込み信号が発生したことを，割り込み要求レジスタ３２における周辺装置４１，４２，４３に対応する箇所にフラグを立てることによって記憶する（ステップＳ１）。 【００５３】 次に，処理要求判定部３は，メインＣＰＵ状態判定レジスタ３１を参照し，メインＣＰＵ１が停止状態であるか否かを判断する（ステップＳ２）。 【００５４】 メインＣＰＵ１が停止状態である場合，処理要求判定部３は，サブＣＰＵ状態判定レジスタ３３を参照して，サブＣＰＵ２が停止状態であるか否かを判断する（ステップＳ３）。サブＣＰＵ２が停止状態である場合，処理要求判定部３は，サブＣＰＵ２を動作状態に遷移させ，サブＣＰＵ状態判定レジスタ３３にサブＣＰＵ２が動作状態である旨を記憶させ（ステップＳ４），ステップＳ５の動作に進む。一方，サブＣＰＵ２が動作状態である場合，処理要求判定部３は，ステップＳ５の動作に進む。 （中略） 【００５９】 このように，第１の実施形態によれば，情報処理装置１００は，周辺装置によって割り込み信号が送出されると，メインＣＰＵ１が停止状態であるか否かを判断する。メインＣＰＵ１が停止状態である場合，情報処理装置１００は，サブＣＰＵ２に割り込み処理を実行させることができると判断して，サブＣＰＵ２に割り込み処理を実行させる。したがって，メインＣＰＵ１が停止状態であれば，情報処理装置１００は，メインＣＰＵ１を立ち上げることなく割り込み処理を実行することができるので，メインＣＰＵ１を長時間停止状態にしておくことができ，消費電力を低減することができる。一方，メインＣＰＵ１が動作状態である場合，情報処理装置１００は，メインＣＰＵ１に割り込み処理を実行させることができると判断して，メインＣＰＵ１に割り込み処理を実行させる。したがって，割り込み処理の応答速度が向上することとなる。このように，本実施形態では，メインＣＰＵ１の動作状態に応じて，使用されるＣＰＵが選択されるので，消費電力の低減を実現しつつ，周辺機器からの要求を処理するＣＰＵが固定的に割り当てられていない情報処理装置１００が提供されることとなる。本実施形態では，周辺装置からの処理要求をどちらのＣＰＵで処理するかをＣＰＵの動作状態に応じて判断すればよいので，従来のように，各ＣＰＵと周辺装置とを直接結線して，対応関係を明確にしておく必要がない。よって，ハードウェア構成が異なる情報処理装置においても，本実施形態に係る処理要求判定部３を用いれば，低消費電力化を実現しつつ，周辺装置からの処理要求をメインＣＰＵまたはサブＣＰＵのどちらに実行させるかが固定的でない情報処理装置を提供することができる。 Ｅ．「【００９０】 図７Ｂは，図７ＡのステップＳ１００における情報処理装置３００の動作を示すフローチャートである。以下，図７Ｂを参照しながら，図７ＡのステップＳ１００における情報処理装置３００の動作について説明する。 【００９１】 サブＣＰＵ２ｂは，割り込み信号の検出によってサブＣＰＵ割り込みルーチンを開始し（ステップＳ１０１），サブＣＰＵ処理要求完了判定レジスタ３４に割り込み禁止フラグを書き込み（ステップＳ１０２），割り込み処理を実行する（ステップＳ１０３）。次に，処理要求判定部３ｂは，サブＣＰＵ２ｂによる割り込み処理の実行中，メインＣＰＵ１ｂの起動要求がなされたか否かを判断する（ステップＳ１０４）。メインＣＰＵ１ｂの起動要求がなされた場合，処理要求判定部３ｂは，処理交代ルーチンを実行し（ステップＳ３００），ステップＳ１０６の動作に進む。一方，メインＣＰＵ１ｂの起動要求がなされていない場合，処理要求判定部３ｂは，当該割り込み処理終了後，サブＣＰＵ処理要求完了判定レジスタ３４に割り込み許可フラグを書き込み（ステップＳ１０５），ステップＳ１０６の動作に進む。」 上記Ｃ～Ｅの記載より，引用文献２には以下の技術的事項が記載されているといえる。 「メインＣＰＵとメインＣＰＵよりも消費電力が少ないサブＣＰＵと，処理要求判定部と周辺機器とを備える情報処理装置であって， 周辺装置から割り込み信号が送出されると，メインＣＰＵが停止状態であり，サブＣＰＵが停止状態である場合，サブＣＰＵを動作状態に遷移させる処理要求判定部と， 割り込み処理を実行中に，メインＣＰＵの起動要求がなされた場合，メインＣＰＵを起動させ処理を交代するサブＣＰＵとを備え， 周辺機器からの要求を処理するＣＰＵを固定的に割り当てない情報処理装置」 第４．対比・判断 １．本願発明１について （１）対比 引用発明と本願発明１とを対比すると， ア　引用発明の「高速プロセッサと低電力プロセッサを内蔵し，マルチコアと呼ばれるマイクロプロセッサ」は，本願発明１の「マルチコアプロセッサ」に相当する。 イ　引用発明の「演算処理のための中央処理装置（ＣＰＵ１１１）を備え，ＭＩＳＦＥＴで構成される高速プロセッサ（コア１１）」は，命令を実行することが明らかなので，本願発明１の「命令を実行する第１コア」に相当する。 ウ　引用発明の「演算処理のための中央処理装置（ＣＰＵ１１２）を備え，前記高速プロセッサ（コア１１）を構成するＭＩＳＦＥＴと特性的に互いに異なる特性で，リーク電流が少なく，低速動作しかできないＭＩＳＦＥＴから構成される低電力プロセッサ（コア１２）」と，本願発明１の「前記第１コアとはヘテロジニアスであり，前記第１コアよりも小さく，オペレーティングシステムに対してトランスペアレントである，命令を実行する第２コア」と対比すると，引用発明の「低電力プロセッサ（コア１２）」は「前記高速プロセッサ１１を構成するＭＩＳＦＥＴと特性的に互いに異なる特性で，リーク電流が少なく，低速動作しかできないＭＩＳＦＥＴから構成され」ていることから，「高速プロセッサ」と「低電力プロセッサ」とはヘテロジニアスといえるので，両者は後記する点で相違するものの， “前記第１コアとはヘテロジニアスであり，前記第１コアよりも小さく，命令を実行する第２コア”という点で一致する。 エ　引用発明の「高速プロセッサ（コア１１）と低電力プロセッサ（コア１２）の消費電力を削減する電力制御回路（ＰＬＭ）と，割り込み信号を受けて，高速プロセッサ（コア１１）又は低電力プロセッサ（コア１２）をアクティブ状態にするコア選択部（ＣＳＥＬ１０）」と，本願発明１の「割込みを受け取り，前記第１コア又は前記第２コアを前記割込みに応答してウェイクアップさせるロジックを含むとともに，システム動作の際に発生した割込みと前記割込みが前記第２コアによって正常に処理されたかどうかとを示すエントリを有する電力制御ユニット（ＰＣＵ）」とを対比すると，引用発明の「電力制御回路（ＰＬＭ）」と「コア選択部（ＣＳＥＬ１０）」は，本願発明１の「電力制御ユニット（ＰＣＵ）」に対応し，アクティブ状態にすることはウェイクアップさせるロジックを含んでいるといえるので，両者は後記する点で相違するものの， “割込みを受け取り，前記第１コア又は前記第２コアを前記割込みに応答してウェイクアップさせるロジックを含む電力制御ユニット（ＰＣＵ）”の点で一致する。 オ　引用発明の「高速プロセッサ（コア１１）と低電力プロセッサ（コア１２）とが同時に動作しない場合，割り込み信号が発生すると，コア選択部（ＣＳＥＬ１０）は，それまでスタンバイ状態にあった低電力プロセッサ（コア１２）の動作を開始させ」と，本願発明１の「前記ＰＣＵは，前記第１コア及び前記第２コアが低電力状態にある際に，前記割込みの受け取りに応じて前記エントリに基づいて同一タイプの以前の割込みが前記第２コアによって正常に処理されたかどうかを判断し，前記第２コアによって正常に処理されたと判断した場合，前記割込みを前記第２コアに割り当て」ることとを対比すると，引用発明の「高速プロセッサ（コア１１）と低電力プロセッサ（コア１２）とが同時に動作しない場合」は，本願発明１の「前記第１コア及び前記第２コアが低電力状態にある際」に相当し，引用発明の「低電力プロセッサ（コア１２）の動作を開始させる」ことは，本願発明１の「割込みを前記第２コアに割り当て」ることに相当するので，両者は後記する点で相違するものの， “前記ＰＣＵは，前記第１コア及び前記第２コアが低電力状態にある際に，前記割込みを前記第２コアに割り当て”る点で一致している。 カ　引用発明の「所定の処理を実施した後，時刻Ｔ２での割り込み信号を元に，低電力プロセッサ（コア１２）は，コア選択部（ＣＳＥＬ１０）へ高速プロセッサ（コア１１）への起動要請信号（Ｒｅｐ１）を伝達」と，本願発明１の「前記ＰＣＵが前記割込みを割り当てた前記第２コアは，前記第２コアが前記割込みを処理することができるかどうかを判断し，前記割込みを処理することができないと判断した場合，信号を前記ＰＣＵに送信」とを対比すると， 引用発明の「低電力プロセッサ（コア１２）」は，割り込み信号を受けて所定の処理を実施しているので，本願発明１の「前記ＰＣＵが前記割込みを割り当てた前記第２コア」に相当し，引用発明の「コア選択部（ＣＳＥＬ１０）へ高速プロセッサ（コア１１）への起動要請信号（Ｒｅｑ１）を伝達」することは，本願発明１の「信号をＰＣＵに送信」することに対応するので，両者は，後記する点で相違するものの， “前記ＰＣＵが前記割込みを割り当てた前記第２コアは，所定の処理を実施した後，信号を前記ＰＣＵに送信”という点で一致する。 キ　引用発明の「コア選択部（ＣＳＥＬ１０）は，前記信号を受けて高速プロセッサ（コア１１）をアクティブにするための信号を高速プロセッサ（コア１１）に伝達し，高速プロセッサ（コア１１）をアクティブ状態にさせる」と本願発明１の「前記信号を受信した前記ＰＣＵは，ウェイクアップ信号を前記第１コアへ送信する」とを対比すると， 引用発明の「高速プロセッサ（コア１１）をアクティブにするための信号」は本願発明１の「ウェイクアップ信号」といえるので，両者に実質的な差異はない。 ク　上記ア～キの検討より，引用発明と本願発明１は以下の点で一致し，相違する。 ＜一致点＞ 「マルチコアプロセッサを備え，前記マルチコアプロセッサは， 命令を実行する第１コアと， 前記第１コアとはヘテロジニアスであり，前記第１コアよりも小さく，命令を実行する第２コアと， 割込みを受け取り，前記第１コア又は前記第２コアを前記割込みに応答してウェイクアップさせるロジックを含む電力制御ユニット（ＰＣＵ）と， を有し， 前記ＰＣＵは，前記第１コア及び前記第２コアが低電力状態にある際に，前記割込みを前記第２コアに割り当て， 前記ＰＣＵが前記割込みを割り当てた前記第２コアは，所定の処理を実施した後，信号を前記ＰＣＵに送信し， 前記信号を受信した前記ＰＣＵは，ウェイクアップ信号を前記第１コアへ送信する，プロセッサ。」 ＜相違点１＞ 本願発明１では「第２コア」について「オペレーティングシステムに対してトランスペアレントである」と特定しているのに対して，引用発明ではそのように特定されていない点 ＜相違点２＞ 電力制御ユニット（ＰＣＵ）に関し，本願発明１では「システム動作の際に発生した割込みと前記割込みが前記第２コアによって正常に処理されたかどうかとを示すエントリ」（以下，「相違点２に係る構成」という。）を有する「電力制御ユニット（ＰＣＵ）」と特定しているのに対し，引用発明ではそのように特定されていない点。 ＜相違点３＞ 本願発明１では「前記ＰＣＵは，前記第１コア及び前記第２コアが低電力状態にある際に，前記割込みの受け取りに応じて前記エントリに基づいて同一タイプの以前の割込みが前記第２コアによって正常に処理されたかどうかを判断し，前記第２コアによって正常に処理されたと判断した場合，前記割込みを前記第２コアに割り当て」（以下，「相違点３に係る構成」という。)と特定しているのに対して，引用発明ではそのように特定されていない点。 ＜相違点４＞ 本願発明１では「前記ＰＣＵが前記割込みを割り当てた前記第２コアは，前記第２コアが前記割込みを処理することができるかどうかを判断し，前記割込みを処理することができないと判断した場合，信号を前記ＰＣＵに送信」と特定しているのに対して，引用発明ではそのように特定していない点。 （２）相違点についての判断 相違点２に係る構成及び相違点３に係る構成は，上記引用文献２には記載されておらず，本願国際出願日前において周知技術であるともいえない。 したがって，他の相違点について判断するまでもなく，本願発明１は，当業者であっても引用発明，引用文献２に記載された技術的事項に基づいて容易に発明できたものとはいえない。 ２．本願発明９について 本願発明９は「前記ＰＣＵは，前記エントリに基づいて，前記レジューム信号を前記第１の小さなコアと前記第１の大きなコアとのうちどちらに直接的に送信するのかを判断する場合に，システム動作の際に発生した割込みと，前記割込みが前記第１の小さなコアによって正常に処理されたかどうかと，を示す前記エントリに基づいて，同一タイプの以前の割込みが前記第１の小さなコアによって正常に処理されたかどうかを判断し，前記第１の小さなコアによって正常に処理されたと判断した場合，前記レジューム信号を前記第１の小さなコアに送信することを決定する」と特定されており，本願発明９の「前記割込みが前記第１の小さなコアによって正常に処理されたかどうかと，を示す前記エントリ」は，第１の小さなコア（第２コア）によって正常に処理されたことを示すエントリも含むので相違点２に係る構成を備えるものといえる。また，本願発明９の「前記エントリに基づいて，同一タイプの以前の割込みが前記第１の小さなコアによって正常に処理されたかどうかを判断し，前記第１の小さなコアによって正常に処理されたと判断した場合，前記レジューム信号を前記第１の小さなコアに送信することを決定する」ことは，相違点２に係る構成のエントリに基づいて，同一タイプの以前の割込みが前記第１の小さなコア（第２コア）によって正常に処理されたと判断した場合に第１の小さなコア（第２コア）に割り当てているといえるので，相違点３に係る構成を備えているといえる。そうすると，本願発明９は，相違点２に係る構成及び相違点３に係る構成を備えるものであり，本願発明１と同じ理由により，当業者であっても，引用発明，引用文献２に記載された技術的事項に基づいて容易に発明できたものではない。 ３．本願発明１２について 本願発明１２は「前記ＰＣＵは，前記レジューム信号を送るか否かの決定において，前記割込みを使用して表のエントリにアクセスし，前記エントリが，前記第２の複数のコアのうち１つが前記割込みと同一のタイプの以前の割込みに応答して未定義障害に遭遇したことを示す場合，前記レジューム信号を前記第１の複数のコアの前記第１のコアに対して送信することを決定し，前記エントリが，前記割込みと同一タイプの以前の割込みが前記第２の複数のコアのうちの１つによって正常に処理されたことを示す場合，前記レジューム信号を前記第２の複数のコアの前記第１のコアに対して送信する」と特定されており，本願発明１２の「前記エントリが，前記割込みと同一タイプの以前の割込みが前記第２の複数のコアのうちの１つによって正常に処理されたことを示す場合」は第２の複数のコアのうちの１つ（第２コア）によって正常に処理されたことを示すエントリを含むので，相違点２に係る構成を備えているといえ，本願発明１２の「前記エントリが，前記割込みと同一タイプの以前の割込みが前記第２の複数のコアのうちの１つによって正常に処理されたことを示す場合，前記レジューム信号を前記第２の複数のコアの前記第１のコアに対して送信する」は，相違点２に係る構成のエントリに基づいて，同一タイプの以前の割込みが第２の複数のコアのうちの１つ（第２コア）によって正常に処理された場合に第２の複数のコアの前記第１のコア（第２コア）に割り当てているといえるので，相違点３に係る構成を備えてるといえる。そうすると，本願発明１２は，相違点２に係る構成及び相違点３に係る構成を備えるものであり，本願発明１と同じ理由により，当業者であっても，引用発明，引用文献２に記載された技術的事項に基づいて容易に発明できたものではない。 ４．本願発明２～８，１０～１１，１３について 本願発明２～８は，本願発明１を更に限定したものであり，本願発明１０～１１は，本願発明９を更に限定したものであり，本願発明１３は，本願発明１２を更に限定したものであるから，本願発明１と同じ理由により，当業者であっても，引用発明，引用文献２に記載された技術的事項に基づいて容易に発明できたものではない。 第５．原査定の概要及び原査定についての判断 原査定は，請求項１について，上記引用文献１～２に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。しかしながら，平成２９年５月２４日付けの手続補正において「システム動作の際に発生した割込みと前記割込みが前記第２コアによって正常に処理されたかどうかとを示すエントリを有する電力制御ユニット（ＰＣＵ）」という構成と，「前記ＰＣＵは，前記第１コア及び前記第２コアが低電力状態にある際に，前記割込みの受け取りに応じて前記エントリに基づいて同一タイプの以前の割込みが前記第２コアによって正常に処理されたかどうかを判断し，前記第２コアによって正常に処理されたと判断した場合，前記割込みを前記第２コアに割り当て」という構成を有するものとなっており，上記のとおり，本願発明１～１３は，上記引用文献１に記載された発明及び引用文献２に記載された技術的事項に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することができない。 第６．当審拒絶理由について ＜特許法第３６条第６項第２号について＞ 当審では，請求項１（本願発明１に対応）の第２コアが割込みを処理できるかどうかの判断に関し，「第２コア」が行うのか「ＰＣＵ」が行うのかの構成が不明確であり，請求項１０（本願発明９に対応）の各動作・段階を実行する主体が不明確であり，請求項１３（本願発明１２に対応）のＰＣＵの技術的内容が不明確であるとの拒絶の理由を通知したが，平成２９年５月２４日付けの手続補正により，判断、各動作・段階を実行する主体等が明確になる補正がされた結果，この拒絶理由は解消した。 第７．むすび 以上のとおり，本願発明１～１３は，当業者が引用発明および引用文献２に記載された技術的事項に基づいて容易に発明をすることができたものではない。 したがって，原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。 また，他に本願を拒絶すべき理由を発見しない。 よって，結論のとおり審決する。