2016-005283

特願２０１４－　７６６９５「装置、方法、及び、プロセッサ」拒絶査定不服審判事件〔平成２６年　９月　４日出願公開、特開２０１４－１６０４８３、請求項の数（１８）〕について、次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は、特許すべきものとする。

【理　由】 第１　手続の経緯 本件審判請求に係る出願（以下，「本願」という。）は，２００９年１２月２３日（パリ条約による優先権主張外国庁受理２００８年１２月３１日（以下，「優先日」という。），米国）を国際出願日として出願した特願２０１１－５４３６７３号の一部を平成２６年４月３日に新たな特許出願としたものであって，その手続の経緯は以下のとおりである。 平成２６年　４月　３日　　　：出願審査請求書，手続補正書，上申書 の提出 平成２７年　１月２２日付け　：拒絶理由の通知 平成２７年　４月２１日　　　：意見書，手続補正書の提出 平成２７年１１月３０日付け　：拒絶査定 平成２８年　４月　８日　　　：審判請求書，手続補正書の提出 平成２８年　６月　６日　　　：前置報告 平成２８年　８月　４日　　　：上申書の提出 平成２９年　５月２５日付け　：拒絶理由の通知（当審） 平成２９年　８月２４日　　　：意見書，手続補正書の提出 第２　本願発明 本願請求項１－１８に係る発明（以下，それぞれ「本願発明１」－「本願発明１８」という。）は，平成２９年８月２４日付けの手続補正で補正された特許請求の範囲の請求項１－１８に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。 「　　【請求項１】 複数の命令を実行する第１プロセッサと， 第１プロセッサのステートの履歴を格納する第１ストレージであって，前記複数の命令のうち前記第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリを含む前記第１ストレージと， 前記複数の命令を実行する第２プロセッサと， 第２プロセッサのステートの履歴を格納する第２ストレージであって，前記複数の命令のうち前記第２プロセッサによってリタイアまたはコミットされた命令に対する前記第２プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリを含む前記第２ストレージと， 前記第１ストレージ内の１つのエントリと，前記第２ストレージ内の各エントリとを，最新の一致を見つけるまで，前記１つのエントリとして異なるエントリを用いつつ，並行して比較する比較部と， 前記第１ストレージからの少なくとも１つのエントリ及び前記第２ストレージからの少なくとも１つのエントリに基づいて，前記第１プロセッサと前記第２プロセッサとを同期する制御部と を備え， 前記エントリのそれぞれは，前にリタイアされた命令のステートからの変化のみを含む装置。」 なお，本願発明２－１８の概要は以下のとおりである。 本願発明２－１０は，本願発明１を減縮した発明である。 本願発明１１は，本願発明１に対応する方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明である。 本願発明１２－１６は，本願発明１１を減縮した発明である。 本願発明１７は，本願発明１に対応する「プロセッサ」の発明である。 本願発明１８は，本願発明１７を減縮した発明である。 第３　引用文献，引用発明等 １　引用文献１について 原査定の拒絶の理由に引用された引用文献１（特開２００２－３１２１９０号公報）には，図面とともに次のＡ－Ｄの事項が記載されている。 Ａ　「【０００１】 【発明の属する技術分野】本発明は，ハードウェア冗長性による高信頼性処理に関する。更に具体的には，本発明は，計算の誤りを検出するために高信頼性モードで動作し，高パフォーマンス・モードで独立的に動作するペア状のプロセッサを有する処理システムに関する。 …（中略）… 【０００６】 【発明が解決しようとする課題】本発明は，計算の誤りを検出するために高信頼性モードで動作し，高パフォーマンス・モードで独立的に動作するペアのプロセッサを有するマルチプロセッシング・システムを提供することを目的とする。」 Ｂ　「【００１２】ここで図４を参照すると，本発明の実施形態に従ったマルチプロセッシング・システム４００が示される。システム４００は，第１のプロセッサ４１０Ａ，第２のプロセッサ４１０Ｂ（これは，プロセッサ４１０Ａと同じであっても，同じでなくてもよい），及び比較ユニット４２０を含む。プロセッサ４１０Ａは，図示されるように，相互に接続された次の要素を有する。即ち，フェッチ・ロジック４３２Ａ，命令キャッシュ４３４Ａ，デコード・ロジック４３６Ａ，発行キュー４３８Ａ，実行及びロード／記憶ユニット４４０Ａ，コミット・ロジック４４２Ａ，シグネチャ生成器４４４Ａ，記憶ラッチ４４６Ａ，データ・キャッシュ４４８Ａ，及び現在の結果を保持する設計レジスタ４５４Ａである。設計レジスタ４５４Ａは，後で詳細に説明するように，前の結果を保持するシャドウ・レジスタ４５４Ａ．１，及びコミットされた結果を保持するシャドウ・レジスタ４５４Ａ．２を有する。プロセッサ４１０Ｂは，次の要素の少なくともそれ自身の要素を含む（図示されていない）。即ち，シグネチャ生成器４４４Ｂ，記憶ラッチ４４６Ｂ，及び現在の結果を保持する設計レジスタ４５４Ｂである。設計レジスタ４５４Ｂは，前の結果を保持するためのシャドウ・レジスタ４５４Ｂ．１，及びコミットされた結果を保持するためのシャドウ・レジスタ４５４Ｂ．２を有する。 …（中略）… 【００１４】ここで図５を参照すると，本発明の様相を示すため，実施形態に従ったプロセッサ４１０Ａ及び４１０Ｂが，命令のシーケンス５１０及びそれぞれの結果と一緒に示される。第１のプロセッサ４１０Ａは，命令５１０に応答して第１の結果５２０Ａを計算するように動作可能であり，第２のプロセッサ４１０Ｂは，命令５１０に応答して第２の結果５２０Ｂを計算するように動作可能である。更に具体的には，命令５１０は，命令５１０．１，それに続く命令５１０．２，それに続く命令５１０．３（以下同様）を含むプログラム・シーケンスの中に存在するプログラムのための命令を表す。命令５１０．１のために，プロセッサ４１０Ａは結果５２０Ａ．１を計算し，プロセッサ４１０Ｂは結果５２０Ｂ．１を計算する。また，命令５１０．２のために，プロセッサ４１０Ａは結果５２０Ａ．２を計算し，プロセッサ４１０Ｂは結果５２０Ｂ．２を計算する。以下同様である。結果の各々のために，シグネチャ生成器４４４Ａ（図４）は，更新されたシグネチャを計算し，それを記憶ラッチ４４６Ａへ出力する。 【００１５】比較ユニット４２０は，チェックポイントで結果のマッチングをチェックするように動作可能である。例えば，例示された実施形態に従えば，命令５１０．６及び５１０．１２の各々は，チェックポイントをトリガする記憶タイプの命令のインスタンスである。即ち，例えば命令５１０．６のために結果５２０Ａ．６を計算することに応答して，プロセッサ４１０Ａのためのシグネチャ生成器４４４Ａは，ラッチ４４６Ａに記憶されたシグネチャを更新する。それは，結果５２０Ａ．１，５２０Ａ．２などの各々について更新する場合と同じである。同様に，命令５１０．６のために結果５２０Ｂ．６を計算することに応答して，プロセッサ４１０Ｂのためのシグネチャ生成器４４４Ｂは，ラッチ４４６Ｂに記憶されたシグネチャを更新する。それは，結果５２０Ｂ．１，５２０Ｂ．２などの各々について更新する場合と同じである。更に，命令５１０．６はチェックポイントをトリガするので，結果５２０Ａ．６の計算に応答して，プロセッサ４１０Ａは，結果５２０Ａ．６のシグネチャが準備されていることを比較ユニット４２０へ表示する。同様に，結果５２０Ｂ．６の計算に応答して，プロセッサ４１０Ｂは，対応する結果５２０Ｂ．６のシグネチャが準備されていることを比較ユニット４２０へ表示する。一度，対応するシグネチャが準備されると，比較ユニット４２０は，それらがマッチするかどうか調べるため，それらを比較する。注意すべきは，シグネチャは記憶値それ自身を反映するか，記憶値がシグネチャと一緒に相互に比較されることである。 【００１６】本発明のシグネチャを生成するため，使用されてよい様々な周知の圧縮計画が存在する。例えば，リニア・フィードバック・シフト・レジスタが使用されてよい。リニア・フィードバック・シフト・レジスタに従って，新しい入力は，シフト・アウトされるビットとＸＯＲされる。これは利点を有する。なぜなら，結果のシグネチャは非常にランダムな様式で空間を横切り，従って，シグネチャが所有して後援すると考えられる状態からの小さな逸脱を作り出すことはあり得ないからである。関連特許出願で説明されるシグネチャ生成も，本発明に関連を有する。」 Ｃ　「【００２１】再び図５を参照すると，前述したように，結果５２０Ａ．１，５２０Ａ．２などの各々のために，シグネチャ生成器４４４Ａ（図４）は，更新されたシグネチャを計算し，それを記憶ラッチ４４６Ａへ出力する。同様に，結果５２０Ｂ．１，５２０Ｂ．２などの各々のために，シグネチャ生成器４４４Ｂ（図４）は，更新されたシグネチャを計算し，それを記憶ラッチ４４６Ｂへ出力する。他の様相に従えば，第１のプロセッサ４１０Ａのためのシグネチャ生成器４４４Ａ，及び第２のプロセッサ４１０Ｂのためのシグネチャ生成器４４４Ｂの各々は，プロセッサの結果５２０Ａ及び５２０Ｂのシーケンスのために，それぞれの累積的シグネチャを計算するように動作可能である。即ち，命令の例示されたシーケンス５１０（及び，結果の対応するシーケンス５２０Ａ及び５２０Ｂ）において，チェックポイント（図示されない）が命令のシーケンス５１０の直前に先行し，シーケンス５１０はチェックポイントの後で開始することが暗黙に示されている。更に，シーケンス５１０は，命令５１０．１で始まり前記の記憶命令５１０．６に応答するチェックポイントで終わる命令シーケンスを含む。記憶命令５１０．６の後で，次のシーケンスが命令５１０．７で始まる。命令５１０．１から５１０．６のシーケンス，及び例えば，対応する結果５２０Ａ．１から５２０Ａ．６のために，プロセッサ４１０Ａは，第１の結果５２０Ａ．１のために新しいシグネチャをイニシャライズし，次にシグネチャを更新するように動作可能である。更新されたシグネチャは，命令５１０．１から５１０．６及び対応する結果のシーケンスの累積的効果を反映するように，シグネチャ記憶ユニット，即ち記憶ラッチ４４６Ａに記憶される。同様に，プロセッサ４１０Ｂ，及びその結果及びシグネチャについても同じことが行われる。 【００２２】１つの実施形態に従えば，プロセッサは，次のようにしてシグネチャを更新する。レジスタ内の値を変更する各々の命令について，例えばプロセッサ４１０Ａは，そのシグネチャ生成器４４４Ａへ新しい情報を送る。この新しい情報は，変更された値及びそれらの値を保持するレジスタのアイデンティティを含む。シグネチャ生成器４４４Ａは，新しい情報を，記憶ラッチ４４６Ａ内に既に存在するシグネチャとマージして，更新されたシグネチャを形成する。次に，チェックポイント，例えば記憶命令５１０．６に応答して，記憶ラッチ４４６Ａは，キャッシュ及び，又はメイン・ストアに記憶するための記憶値を送る。記憶ラッチ４４６Ａは，記憶値と一緒に累積的シグネチャを含む。その間に，プロセッサ４１０Ｂは，同じことを行っており，比較ユニット４２０は，それぞれの記憶ラッチ４４６Ａ及び４４６Ｂからの累積的シグネチャを比較する。もしシグネチャがマッチすれば，これは，結果５２０Ａ．１から５２０Ｂ．６，及び結果５２０Ｂ．１から５２０Ｂ．６が同じであったことを示す傾向がある。もしシグネチャがマッチしなければ，記憶結果は記憶バッファ４５０へ転送されない。その代わりに，比較ユニット４２０は，プロセッサが最後のマッチング・チェックポイントで有していた状態へプロセッサをリセットし，命令の再フェッチ及びローカル・キャッシュ４４８Ａ及び４４８Ｂのフラッシュを開始し，プロセッサがそのポイントで実行を再開できるようにする。 …（中略）… 【００２４】命令５１０は或るプログラム・シーケンスを有し，結果５２０Ａ．１は命令５１０．１に対応し，結果５２０Ａ．２は命令５１０．２に対応し，以下同様であることを指摘した。図５に示される実施形態において，結果５２０Ａ及び５２０Ｂの対応するシーケンスによって暗示されるように，第２のプロセッサ４１０Ｂは，第１のプロセッサが命令５１０を実行するシーケンスと同じシーケンスで命令５１０を実行する。更に，実施形態に従えば，チェックポイントは記憶タイプの命令に応答することを指摘した。プロセッサが同じシーケンスで命令を実行する実施形態では，チェックポイントは代替的又は追加的に実行サイクルの累積数に応答してよいことを理解すべきである。１つの実施形態に従えば，チェックポイントは，記憶タイプの命令の結果ごとに，及び，もし或る記憶命令の後の１０個の命令結果が他の記憶命令のための結果を含まないならば，１０番目の命令結果ごとに，トリガされる。」 Ｄ　「【００３０】プロセッサが７１５でチェックポイントに遭遇すると，プロセッサは，シグネチャが他のプロセッサからの対応するシグネチャとマッチするかどうかを調べるため，チェックポイントをトリガする命令で終了している命令シーケンスのために，７４５でシグネチャをチェックする必要がある。更に，プロセッサは，もしリソースが許せば，７２０で実行を継続する必要がある。従って，プロセッサは，７２５で，そのシャドウ・レジスタのスタックが満杯であるかどうかをチェックする。もしスタックが満杯であれば，プロセッサは，シャドウ・レジスタがクリアされるまで７４０で失速する。 …（中略）… 【００３２】その間に，シャドウ・レジスタの１つ，例えばレジスタ４５４Ａ．１又は４５４Ａ．２（図４）は，次のようにして，７４５におけるプロセッサ４１０Ａのシグネチャとプロセッサ４１０Ｂのシグネチャとの比較に続いてクリアされるであろう。もしシグネチャがマッチすれば，これは，現在比較されているシグネチャに対応する結果がコミットされてよいことを示し，従って，主題のシグネチャに関連づけられた結果のために余地を作るため，「コミット」レジスタ４５４Ａ．２が７５０でクリア，即ち「削除」され，７５５で「前」レジスタ４５４Ａ．１の中の結果が「コミット」レジスタへ移動され，７２０で実行が継続する。（代替の実施形態では，結果は「前」レジスタから「コミット」レジスタへ実際に移動されなくてもよく，レジスタの機能が再割り当てされるだけでよいことを理解すべきである。即ち，「コミット」レジスタは無効のマークを付けられ，「前」レジスタが今や「コミット」レジスタと看做されてよい。） 【００３３】もしシグネチャがマッチしなければ，７６０で「現在」レジスタ及び「前」レジスタがクリア又は無効のマークを付けられる。即ち，「削除」される。なぜなら，現在比較されているシグネチャに対応する命令シーケンスの直前のチェックポイントに関連づけられたコミット状態へプロセッサがリセットされる必要があるからである。次に，７６５で，「コミット」シャドウ・レジスタ４５４Ａ．２の中の結果が，その設計レジスタ４５４Ａへコピーされ，キャッシュ４４８Ａがフラッシュされて，命令が７７０で再フェッチされ，７２０で実行が継続する。」 したがって，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。 「命令シーケンスを実行するプロセッサ４１０Ａと， 前記命令シーケンスを実行するプロセッサ４１０Ｂと， 比較ユニット４２０と， 各プロセッサの命令実行結果のシグネチャをチェックポイント区間（前のチェックポイントから次のチェックポイントまで）において累積的に保持する記憶ラッチ４４６Ａと記憶ラッチ４４６Ｂとを備え， チェックポイントの度に前記両記憶ラッチの内容を前記比較ユニットで比較し，一致しなかった場合，コミットされた実行結果を保持するレジスタ４４２Ａ．２とレジスタ４４２Ｂ．２に基づいて，プロセッサをリセットし（ロールバックし），そのポイントから再開することで同期化すること， を特徴とするマルチプロセッシングシステム。」 ２　引用文献２について 原査定の拒絶の理由に引用された引用文献２（特開平６－５２００４号公報）には，図面とともに次のＥの事項が記載されている。 Ｅ　「【００１５】ＩＤは割り込み要因とＣＰＵ監視手段１からの監視結果とを受け，２つのＣＰＵへの割り込みを制御する割り込みコントローラである。この割り込みコントローラＩＤ内には，ＣＰＵ状態監視手段１から２つのＣＰＵが非同期で動作していることを示す信号（ＡＳＹＮＣ信号が「１」）を受けた場合，新規の割り込みを保留し，２つのＣＰＵが同期して動作するようになってから，保留している割り込みを，２つのＣＰＵに対して同時に入力する割り込み保留手段２が設けてある。ＩＲ１，ＩＲ２は，割り込み保留手段２が各ＣＰＵに対して出力する割り込み信号であり，この割り込み信号が「１」になった場合，各ＣＰＵは，それぞれ割り込み処理を行う。」 したがって，上記引用文献２には， 「２つのＣＰＵの動作状態を監視し，両者が非同期状態で動作していることを検出するＣＰＵ状態監視手段と，割り込み要因とＣＰＵ監視手段からの監視結果とを受け２つのＣＰＵへの割り込みを制御する割り込みコントローラとを備え，割り込みコントローラに，ＣＰＵ状態監視手段から２つのＣＰＵが非同期で動作していることを示す信号を受けた場合，新規の割り込みを保留し，２つのＣＰＵが同期して動作するようになってから，保留している割り込みを２つのＣＰＵに対して同時に入力する割り込み保留手段を設ける」 旨の発明（以下，「引用文献２発明」という。）が記載されていると認められる。 第４　対比・判断 １　本願発明１について （１）対比 本願発明１と引用発明とを対比すると，次のことがいえる。 ア　引用発明の「プロセッサ４１０Ａ」は複数の命令列からなる「命令シーケンスを実行」し，「プロセッサ４１０Ｂ」は同じ複数の命令列からなる「前記命令シーケンスを実行」することから，引用発明の「プロセッサ４１０Ａ」，「プロセッサ４１０Ｂ」，「命令シーケンス」は，本願発明１の「第１プロセッサ」，「第２プロセッサ」，「複数の命令」に相当する。 イ　引用発明では，「各プロセッサの命令実行結果のシグネチャをチェックポイント区間（前のチェックポイントから次のチェックポイントまで）において累積的に保持する記憶ラッチ４４６Ａと記憶ラッチ４４６Ｂとを備え」るところ，「記憶ラッチ４４６Ａと記憶ラッチ４４６Ｂ」はそれぞれ，「各プロセッサの命令実行結果のシグネチャ」を保持することから，各“プロセッサのステートの履歴”であって，各“プロセッサによってリタイアまたはコミットされた命令に対する”各“プロセッサに係るステートを示す情報を格納するためのエントリを含む”とみることができる。 一方，本願発明１では，「第１ストレージ」は「第１プロセッサのステートの履歴」であって，「前記複数の命令のうち前記第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサ全体のレジスタのステートを示す情報」を格納するところ，「前記複数の命令のうち前記第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサ全体のレジスタのステートを示す情報」は第１“プロセッサによってリタイアまたはコミットされた命令に対する”第１“プロセッサに係るステートを示す情報”であるといえる。 そうすると，引用発明の「記憶ラッチ４４６Ａ」，「記憶ラッチ４４６Ｂ」は本願発明１の「第１ストレージ」，「第２ストレージ」に相当するといえ，引用発明と本願発明１とは， “第１プロセッサのステートの履歴を格納する第１ストレージであって，前記複数の命令のうち前記第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサに係るステートを示す情報を格納するためのエントリを含む前記第１ストレージと，” “第２プロセッサのステートの履歴を格納する第２ストレージであって，前記複数の命令のうち前記第２プロセッサによってリタイアまたはコミットされた命令に対する前記第２プロセッサに係るステートを示す情報を格納するためのエントリを含む前記第２ストレージと，” を備える点で共通するといえる。 ウ　引用発明では，「記憶ラッチ４４６Ａと記憶ラッチ４４６Ｂ」に「各プロセッサの命令実行結果のシグネチャをチェックポイント区間（前のチェックポイントから次のチェックポイントまで）において累積的に保持する」ところ，上記イでの検討より，各“プロセッサによってリタイアまたはコミットされた命令に対する”各“プロセッサに係るステートを示す情報を格納するためのエントリを含む”とみることができ，各“プロセッサに係るステートを示す情報”は累積的に保持することから，“エントリは，前にリタイアされた命令のステートからの変化のみを含む”といえ，その点で本願発明１と共通する。 エ　引用発明では，「チェックポイントの度に前記両記憶ラッチの内容を前記比較ユニットで比較」するところ，上記イでの検討より，引用発明の「記憶ラッチ４４６Ａ」，「記憶ラッチ４４６Ｂ」は本願発明１の「第１ストレージ」，「第２ストレージ」に相当するといえるから，本願発明１の「前記第１ストレージ内の１つのエントリと，前記第２ストレージ内の各エントリとを，最新の一致を見つけるまで，前記１つのエントリとして異なるエントリを用いつつ，並行して比較する比較部」を備えることとは，後記する点で相違するものの， “前記第１ストレージ内の１つのエントリと，前記第２ストレージ内の１つのエントリとを比較する比較部”を備える点で共通するといえる。 したがって，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。 （一致点） 「　複数の命令を実行する第１プロセッサと， 第１プロセッサのステートの履歴を格納する第１ストレージであって，前記複数の命令のうち前記第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサに係るステートを示す情報を格納するためのエントリを含む前記第１ストレージと， 前記複数の命令を実行する第２プロセッサと， 第２プロセッサのステートの履歴を格納する第２ストレージであって，前記複数の命令のうち前記第２プロセッサによってリタイアまたはコミットされた命令に対する前記第２プロセッサに係るステートを示す情報を格納するためのエントリを含む前記第２ストレージと， 前記第１ストレージ内の１つのエントリと，前記第２ストレージ内の１つのエントリとを比較する比較部と， を備え， 前記エントリは，前にリタイアされた命令のステートからの変化のみを含む， 装置。」 （相違点） （相違点１） 第１ストレージに関し，本願発明１では，「複数の命令のうち前記第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリを含」み，「前記エントリのそれぞれは，前にリタイアされた命令のステートからの変化のみを含む」のに対して，引用発明では，「各プロセッサの命令実行結果のシグネチャをチェックポイント区間（前のチェックポイントから次のチェックポイントまで）において累積的に保持する記憶ラッチ４４６Ａ」である点。 （相違点２） 第２ストレージに関し，本願発明１では，「複数の命令のうち前記第２プロセッサによってリタイアまたはコミットされた命令に対する前記第２プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリを含」み，「前記エントリのそれぞれは，前にリタイアされた命令のステートからの変化のみを含む」のに対して，引用発明では，「各プロセッサの命令実行結果のシグネチャをチェックポイント区間（前のチェックポイントから次のチェックポイントまで）において累積的に保持する」「記憶ラッチ４４６Ｂ」である点。 （相違点３） 比較部に関し，本願発明１では，「第１ストレージ内の１つのエントリと，前記第２ストレージ内の各エントリとを，最新の一致を見つけるまで，前記１つのエントリとして異なるエントリを用いつつ，並行して比較する」のに対して，引用発明では，「チェックポイントの度に前記両記憶ラッチの内容を前記比較ユニットで比較」するものの，両記憶ラッチのエントリの比較を並行して行うものではない点。 （相違点４） 本願発明１では，「制御部」が「第１ストレージからの少なくとも１つのエントリ及び前記第２ストレージからの少なくとも１つのエントリに基づいて，前記第１プロセッサと前記第２プロセッサとを同期する」のに対して，引用発明は，「プロセッサ４１０Ａ」と「プロセッサ４１０Ｂ」の同期については言及されていない点。 （２）相違点についての判断 ア　相違点１，２について 上記相違点１と相違点２とは関連しているので，併せて検討する。 引用発明では，「記憶ラッチ４４６Ａ」と「記憶ラッチ４４６Ｂ」は「各プロセッサの命令実行結果のシグネチャをチェックポイント区間（前のチェックポイントから次のチェックポイントまで）において累積的に保持する」ところ，「各プロセッサの命令実行結果のシグネチャ」はチェックポイント区間毎の各“プロセッサのステートの履歴”であって，各“プロセッサによってリタイアまたはコミットされた命令に対する”各“プロセッサに係るステートを示す情報を格納するためのエントリを含む”とみることができる。 しかしながら，引用発明において，「記憶ラッチ４４６Ａ」と「記憶ラッチ４４６Ｂ」とは同じチェックポイント区間の最後の命令の実行結果のシグネチャまでの累積のみを保持していると認められることから，本願発明１のような「第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリ」を備えることの動機付けがあるとはいえない。 また，冗長プロセッサが同期して処理を実行するシステムにおいて，各プロセッサによってリタイアまたはコミットされた命令に対する各プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリを備えることは，引用文献２発明においても言及されておらず，当該技術分野の周知技術であったともいえない。 そうすると，引用発明において，記憶ラッチが，各プロセッサの命令実行結果のシグネチャをチェックポイント区間において累積的に保持することに代えて，複数の命令のうち各プロセッサによってリタイアまたはコミットされた命令に対する各プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリを含み，前記エントリのそれぞれは，前にリタイアされた命令のステートからの変化のみを含むようにすること，すなわち，上記相違点１，２に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。 イ　まとめ 上記相違点３－４について判断するまでもなく，本願発明１は，当業者であっても，引用発明及び引用文献２発明に基づいて容易に発明できたものとはいえない。 ２　本願発明２－１０について 本願発明２－１０は，本願発明１を減縮した発明であり，本願発明１の「複数の命令のうち前記第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリを含」み，「前記エントリのそれぞれは，前にリタイアされた命令のステートからの変化のみを含む」こと，と同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２発明に基づいて容易に発明できたものとはいえない。 ３　本願発明１１－１６について 本願発明１１は，本願発明１に対応する方法の発明であり，本願発明１２－１６は，本願発明１１を減縮した発明であり，本願発明１の「複数の命令のうち前記第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリを含」み，「前記エントリのそれぞれは，前にリタイアされた命令のステートからの変化のみを含む」こと，と対応する「エントリのそれぞれは，前にリタイアされた命令の状態からの変化のみを含み，第１ステートストレージのエントリの前記複数の命令それぞれのリタイア状態における前記第１プロセッサの全体のレジスタのステートを表す情報を，前記第１プロセッサによって格納する段階」を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２発明に基づいて容易に発明できたものとはいえない。 ４　本願発明１７－１８について 本願発明１７は，本願発明１に対応する「プロセッサ」の発明であり，本願発明１８は，本願発明１７を減縮した発明であり，本願発明１の「複数の命令のうち前記第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリを含」み，「前記エントリのそれぞれは，前にリタイアされた命令のステートからの変化のみを含む」こと，と対応する「前記実行コアによってリタイアされた命令に対するレジスタのステート情報をそれぞれ格納するための複数のエントリを含むストレージと，前記ストレージに前記ステート情報を格納するロジックと」を備え，「前記ロジックは，前にリタイアされた命令のステートからの変化のみを含む各エントリに対する前記ステート情報を圧縮して格納する」ものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２発明に基づいて容易に発明できたものとはいえない。 第５　原査定の概要及び原査定についての判断 原査定は，請求項１－１８について上記引用文献１及び引用文献２に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。 しかしながら，平成２９年８月２４日付け手続補正により補正された請求項１，請求項１１，１７は，それぞれ「複数の命令のうち前記第１プロセッサによってリタイアまたはコミットされた命令に対する前記第１プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリを含」み，「前記エントリのそれぞれは，前にリタイアされた命令のステートからの変化のみを含む」という事項，前記事項に対応する構成を有するものとなっており，上記のとおり，本願発明１－１８は，上記引用文献１及び引用文献２に記載された発明に基づいて，当業者が容易に発明できたものではない。 したがって，原査定を維持することはできない。 第６　当審拒絶理由について ＜特許法第３６条第６項第２号について＞ １　当審では，請求項１－１０の「前記第１プロセッサ全体のステートを示す情報の格納毎の複数のエントリ」，「前記第２プロセッサ全体のステートを示す情報の格納毎の複数のエントリ」が特定する事項が不明確であるとの拒絶の理由を通知しているが，平成２９年８月２４日付けの手続補正により，「前記第１プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリ」，「前記第２プロセッサ全体のレジスタのステートを示す情報をそれぞれ格納するための複数のエントリ」と補正された結果，この拒絶の理由は解消した。 ２　当審では，請求項１１－１６の「前記第１プロセッサの全体のステートを表す情報」，「前記第２プロセッサの全体のステートを表す情報」が特定する事項が不明確であるとの拒絶の理由を通知しているが，平成２９年８月２４日付けの手続補正により，「前記第１プロセッサの全体のレジスタのステートを表す情報」，「前記第２プロセッサの全体のレジスタのステートを表す情報」と補正された結果，この拒絶の理由は解消した。 ３　当審では，請求項１７－１８の「前記実行コアによってリタイアされた命令に対するステート情報の格納毎の複数のエントリ」が特定する事項が不明確であるとの拒絶の理由を通知しているが，平成２９年８月２４日付けの手続補正により，「前記実行コアによってリタイアされた命令に対するレジスタのステート情報をそれぞれ格納するための複数のエントリ」と補正された結果，この拒絶の理由は解消した。 ４　当審では，請求項１－１０の「前記第１ストレージ内の各エントリと，前記第２ストレージ内の各エントリとを並行して比較する」が特定する事項が不明確であるとの拒絶の理由を通知しているが，平成２９年８月２４日付けの手続補正により，「前記第１ストレージ内の１つのエントリと，前記第２ストレージ内の各エントリとを，最新の一致を見つけるまで，前記１つのエントリとして異なるエントリを用いつつ，並行して比較する」と補正された結果，この拒絶の理由は解消した。 ５　当審では，請求項１１－１６の「前記第１ステートストレージ内の各エントリと，前記第２ステートストレージ内の各エントリとを並行して比較する」が特定する事項が不明確であるとの拒絶の理由を通知しているが，平成２９年８月２４日付けの手続補正により，「前記第１ステートストレージ内の１つのエントリと，前記第２ステートストレージ内の各エントリとを，最新の一致を見つけるまで，前記１つのエントリとして異なるエントリを用いつつ，並行して比較する」と補正された結果，この拒絶の理由は解消した。 ６　当審では，請求項１７－１８の「前記ストレージ内の各エントリと，前記冗長プロセッサに関連付けられたストレージからの各エントリとを並行して比較し，」が特定する事項が不明確であるとの拒絶の理由を通知しているが，平成２９年８月２４日付けの手続補正により，「前記ストレージ内の１つのエントリと，前記冗長プロセッサに関連付けられたストレージからの各エントリとを，最新の一致を見つけるまで，前記１つのエントリとして異なるエントリを用いつつ，並行して比較し，」と補正された結果，この拒絶の理由は解消した。 第７　むすび 以上のとおり，本願発明１－１８は，当業者が引用発明及び引用文献２発明に基づいて容易に発明をすることができたものではない。したがって，原査定の理由によっては，本願を拒絶することはできない。 また，他に本願を拒絶すべき理由を発見しない。 よって，結論のとおり審決する。