2016-003808

特願２０１５－５４４２１１「パワードメインを横断するデータ転送」拒絶査定不服審判事件〔平成２６年　６月　５日国際公開、ＷＯ２０１４／０８５６８５、平成２８年　２月２５日国内公表、特表２０１６－５０６１１６〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は、２０１３年１１月２７日（パリ条約による優先権主張２０１２年１１月２８日、米国、２０１２年１１月２８日、米国、２０１３年３月１１日、米国、２０１３年３月１１日、米国）を国際出願日とする出願であって、平成２８年１月８日付けで拒絶査定がなされ（発送日：同月１９日）、これに対して同年３月１１日に審判の請求がなされ、同時に手続補正がなされたものである。 第２　平成２８年３月１１日付けの手続補正についての補正却下の決定 ［補正却下の結論］ 平成２８年３月１１日付けの手続補正（以下、「本件補正」という。）を却下する。 ［理由］ １．本願補正発明 本件補正により、特許請求の範囲の請求項１は、 「【請求項１】 マルチティア集積回路であって、 パワードメインＡで動作する第１のステージとパワードメインＢで動作する第２のステージを備えるマルチステージ回路構成と、 データを格納するための第１の手段を備える前記第１のステージと、 データをレベルシフトおよび格納するための手段を備える前記第２のステージと、 第１のティアと、 第２のティアと、 前記第１のステージと前記第１のステージに電力を提供するための手段を備える前記第１のティアと、および 前記第２のステージと前記第２のステージに電力を提供するための手段を備える前記第２のティアと、 を備え、 レベルシフトおよび格納するための前記手段は、レベルシフトおよび格納するための前記手段にデータを書き込むとき、書き込みデータ遅延を低減するための自己誘導電力崩壊（ＳＩＰＣ）回路構成要素を備え、前記ＳＩＰＣ回路構成要素は、レベル変換効率を拡張し、変換電力を低減するようにさらに構成される、集積回路。」 と補正された。（審決注：下線は当審付与。以下同様。） 本件補正は、請求項１に記載した発明を特定するために必要な事項である「自己誘導電力崩壊（ＳＩＰＣ）回路構成要素」について、「前記ＳＩＰＣ回路構成要素は、レベル変換効率を拡張し、変換電力を低減するようにさらに構成される」との限定を付加することを含むものであって、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。 また、特許法第１７条の２第３項、第４項に違反するところはない。 そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。 ２．引用例・引用発明について 原査定の拒絶の理由で引用された、特開平１１－７４７６４号公報（以下「引用例」という。）には、図面と共に、次の事項が記載されている。 （１）　段落【０００１】－【０００２】 「【０００１】 【発明の属する技術分野】本発明は電圧レベル変換機能付ラッチ回路及びフリップフロップ回路に関し、特に、多電源で動作するＬＳＩに用いられる、電圧レベル変換機能付ラッチ回路及びフリップフロップ回路に関する。 【０００２】 【従来の技術】消費電力を抑制するために、ＬＳＩのチップ内部を多電源化することが、従来から行われている。例えば、通常電圧ＶＤＤで動作する組み合わせ論理回路と、この通常電圧ＶＤＤより低い電圧ＶＤＤＬで動作する組み合わせ論理回路とを、１つのＬＳＩチップの中に設けることが行われている。このようなＬＳＩにおいては、低電圧ＶＤＤＬで動作する組み合わせ論理回路と、通常電圧ＶＤＤで動作する組み合わせ論理回路との間で、電圧レベルを変換する必要が生じる。つまり、電圧レベル変換回路を設ける必要が生じる。このような電圧レベル変換回路をＬＳＩチップの各所に分散して設けることは、得策ではない。なぜなら、電圧レベル変換回路を分散して設けると、この電圧レベル変換回路自体の電力消費があるため、内部を２電源化したことによる消費電力の削減効果が滅却されるおそれがあるためである。したがって、電圧レベル変換回路は、フリップフロップ部分に集中して設けることが得策であるといわれている。このように、フリップフロップ回路に電圧レベル変換回路を設けたものを、一般に、電圧レベル変換機能付フリップフロップ回路という。」 （２）　段落【０００５】 「【０００５】 【発明が解決しようとする課題】以上述べたような電圧レベル変換機能付フリップフロップ回路では、データの保持と電圧レベルの変換とを独立に行うため、必要な素子数が多くなるとともに回路面積が大きくなり、このため動作速度も遅くなるという問題があった。また、電圧レベル変換回路ＶＣを独立に動作させるのにそれ相応の電力を必要とするので、全体の消費電力が大きくなるという問題もあった。」 （３）　段落【００１１】－【００２１】 「【００１１】 【発明の実施の形態】 （第１実施形態）本発明の第１実施形態は、マスタースレーブ型のフリップフロップ回路におけるスレーブラッチ回路に電圧レベル変換回路を組み込むことにより、必要な素子数の削減を図り、消費電力の抑制や動作の高速化を図ったものである。以下により詳しく説明する。 【００１２】図１は本発明の第１実施形態に係る電圧レベル変換機能付フリップフロップの回路の一例を示す図である。 【００１３】この図１からわかるように、第１実施形態の電圧レベル変換機能付フリップフロップ回路は、マスターラッチ回路ＭＬとスレーブラッチ回路ＳＬとを、備えて構成される。 【００１４】マスターラッチＭＬ（当審注：「マスターラッチ回路ＭＬ」の誤記と認める。）は、一般的なラッチ回路により構成されている。すなわち、入力データ信号ＩＤを入力するためのデータ入力端子Ｄ１と、反転クロック信号／ＣＫを入力するためのクロック入力端子ＣＬＫと、データを出力するためのデータ出力端子Ｑ１と、このデータを反転して出力するための反転データ出力端子／Ｑ１とを、備えている。これらデータ出力端子Ｑ１と反転データ出力端子／Ｑ１からのデータ出力信号は、このフリップフロップ全体から見ると、スレーブラッチ回路ＳＬへの中間出力信号と見ることができる。 【００１５】このマスターラッチ回路ＭＬは、クロック入力端子ＣＬＫからの入力がハイのときは、入力データ信号ＩＤを通過させて中間出力信号とし、クロック入力端子ＣＬＫからの入力がロウのときは、そのロウになった際の入力データ信号ＩＤの状態を保持して中間出力信号とする、機能を有している。本実施形態では、このクロック入力端子ＣＬＫに、反転クロック信号／ＣＫが入力されているので、このマスターラッチ回路ＭＬは、クロック信号ＣＫがロウのときは入力データ信号ＩＤを通過させて中間出力信号とし、クロック信号ＣＫがハイのときはその状態を保持して中間出力信号とする、機能を有している。 【００１６】このマスターラッチ回路ＭＬは、後述するスレーブラッチ回路ＳＬを動作させるための電圧ＶＤＤ１よりも低い、電圧ＶＤＤ２で動作するようになっている。また、クロック信号ＣＫはグランドから電圧ＶＤＤ２の幅で振幅するようになっており、入力データ信号ＩＤはグランドから電圧ＶＤＤ４の幅で振幅するようになっている。グランドから電圧ＶＤＤ２の幅で振幅するクロック信号ＣＫは、電圧ＶＤＤ２で動作する内部クロック信号発生回路３０から出力される。すなわち、グランドから電圧ＶＤＤ３の幅で振幅するクロック信号ＣＰを、電圧ＶＤＤ２で動作するインバータ３２、３４を介すことにより、生成される。これらの電圧ＶＤＤ３、ＶＤＤ４は、電圧ＶＤＤ２と等しい電圧か、又はそれより高い電圧になっている。つまり、電圧ＶＤＤ３、ＶＤＤ４は、電圧ＶＤＤ２以上の電圧になっている。また、これら電圧ＶＤＤ３、ＶＤＤ４は、電圧ＶＤＤ１よりは小さい電圧になっている。これら電圧の高低関係をまとめると、 ＶＤＤ１　＞　ＶＤＤ３、ＶＤＤ４　＞　ＶＤＤ２ となる。なお、電圧ＶＤＤ３と電圧ＶＤＤ４とは、等しくしても良いし、異なっていても良い。 【００１７】スレーブラッチ回路ＳＬは、モード切替部１０と電圧レベル変換回路２０とを備えて構成されている。より詳しくは、マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１は、トランスミッションゲートＴＧ１に接続されている。また、マスターラッチ回路ＭＬにおける反転データ出力端子／Ｑ１は、トランスミッションゲートＴＧ２に接続されている。これらのトランスミッションゲートＴＧ１、ＴＧ２は、クロック信号ＣＫに対応して、マスターラッチ回路ＭＬからの中間出力信号を導通、遮断するためのゲート回路である。すなわち、クロック信号ＣＫがハイの場合には信号を導通し、クロック信号ＣＫがロウの場合には信号を遮断する。これらトランスミッションゲートＴＧ１、ＴＧ２は、マスターラッチ回路ＭＬと同様に電圧ＶＤＤ２の振幅のクロック信号ＣＫ及び反転クロック信号／ＣＫで制御するようになっている。 【００１８】トランスミッションゲートＴＧ１は、ｎ型ＭＯＳトランジスタｎＭＯＳ１に接続されている。このｎ型ＭＯＳトランジスタｎＭＯＳ１のドレインＤは、図中上側に設けられたｐ型ＭＯＳトランジスタｐＭＯＳ１のドレインＤと接続されている。このｐ型ＭＯＳトランジスタｐＭＯＳ１のソースＳは、電圧ＶＤＤ１の電源へ接続されている。この電圧ＶＤＤ１は、上述のように、マスターラッチ回路ＭＬに用いられる電圧ＶＤＤ２よりも高いものである。一方、前記のｎ型ＭＯＳトランジスタｎＭＯＳ１のソースＳはグランドへ接続されている。 【００１９】トランスミッションゲートＴＧ２は、ｎ型ＭＯＳトランジスタｎＭＯＳ２に接続されている。このｎ型ＭＯＳトランジスタｎＭＯＳ２のドレインＤは、図中上側に設けられたｐ型ＭＯＳトランジスタｐＭＯＳ２のドレインＤと接続されている。このｐ型ＭＯＳトランジスタｐＭＯＳ２のソースＳは、電圧ＶＤＤ１の電源へ接続されている。一方、前記のｎ型ＭＯＳトランジスタｎＭＯＳ２のソースＳはグランドへ接続されている。 【００２０】前述のｐ型ＭＯＳトランジスタｐＭＯＳ１とｎ型ＭＯＳトランジスタｎＭＯＳ１との間の点Ａは、ｐ型ＭＯＳトランジスタｐＭＯＳ２のゲートＧへ接続されている。また、ｐ型ＭＯＳトランジスタｐＭＯＳ２とｎ型ＭＯＳトランジスタｎＭＯＳ２との間の点Ｂは、ｐ型ＭＯＳトランジスタｐＭＯＳ１のゲートＧへ接続されている。前記の点Ａとｎ型ＭＯＳトランジスタｎＭＯＳ１との間の点Ｃは、ｎ型ＭＯＳトランジスタｎＭＯＳ３を介して、ｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧへ接続されている。また、前記の点Ｂとｎ型ＭＯＳトランジスタｎＭＯＳ２との間の点Ｄは、ｎ型ＭＯＳトランジスタｎＭＯＳ４を介して、ｎ型ＭＯＳトランジスタｎＭＯＳ１のゲートＧへ接続されている。これらｎ型ＭＯＳトランジスタｎＭＯＳ３、ｎＭＯＳ４のゲートＧ、Ｇには、反転クロック信号／ＣＫが接続されている。さらに、前記の点Ｃは、インバータＩＮＶ１にも接続されており、このインバータＩＮＶ１からの出力が、出力データ信号ＯＤとして、このスレーブラッチ回路ＳＬから出力されるようになっている。この出力データ信号ＯＤは、とりもなおさず、この電圧レベル変換機能付フリップフロップ回路の出力である。すなわち、インバータＩＮＶ１の先に出力データ信号ＯＤ用の出力端子が設けられている。 【００２１】こららの各素子のうち、トランスミッションゲートＴＧ１、ＴＧ２と、ｎ型ＭＯＳトランジスタｎＭＯＳ３、ｎＭＯＳ４とで、モード切替部１０が構成されている。また、ｎ型ＭＯＳトランジスタｎＭＯＳ１、ｎＭＯＳ２と、ｐ型ＭＯＳトランジスタｐＭＯＳ１、ｐＭＯＳ２と、インバータＩＮＶ１とで、電圧レベル変換回路２０が構成されている。この電圧レベル変換回路２０は、上述したように、電圧ＶＤＤ１で動作するようになっている。」 （４）　段落【００２２】－【００３０】 「【００２２】次に、この図１に示す電圧レベル変換機能付フリップフロップ回路の動作を説明する。まず、スレーブラッチ回路ＳＬの単独の動作を説明する。初めに、クロック信号ＣＫがハイであった場合を説明する。このクロック信号ＣＫがハイであると、トランスミッションゲートＴＧ１、ＴＧ２はともに導通状態となる。また、反転クロック信号／ＣＫはロウであるので、ｎ型ＭＯＳトランジスタｎＭＯＳ３、ｎＭＯＳ４はともにオフ状態となる。したがって、このクロック信号ＣＫがハイのときにおける図１の電圧レベル変換機能付フリップフロップ回路は、図２に示す回路と等価になる。 【００２３】この図２からわかるように、このスレーブラッチ回路ＳＬは、クロック信号ＣＫがハイのときは、マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの中間出力信号の電圧レベルを上げて、そのまま通過させる回路となる。すなわち、データ出力端子Ｑ１からの中間出力信号がハイのとき、この信号の電圧はＶＤＤ２であるので、この電圧ＶＤＤ２をこれより高い電圧であるＶＤＤ１へ変換して、ハイ信号として出力データ信号ＯＤを出力する。一方、データ出力端子Ｑ１の中間出力信号がロウのときは、この信号の電圧はグランドであるので、このグランド電位をそのまま、出力データ信号ＯＤとして出力する。より詳しく説明すると次のようになる。 【００２４】マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの中間出力信号がロウであり、反転データ出力端子／Ｑ１からの中間出力信号がハイであったと仮定すると、ｎ型ＭＯＳトランジスタｎＭＯＳ１はオフ状態となり、ｎ型ＭＯＳトランジスタｎＭＯＳ２はオン状態となる。このｎ型ＭＯＳトランジスタｎＭＯＳ２がオン状態であるので、点Ｂの電圧はグランドになる。このため、ｐ型ＭＯＳトランジスタｐＭＯＳ１のゲートＧの電圧もグランドとなり、このｐ型ＭＯＳトランジスタｐＭＯＳ１はオン状態となる。このときｎ型ＭＯＳトランジスタｎＭＯＳ１はオフ状態であるので、点Ａは電圧ＶＤＤ１となる。この点Ａが電圧ＶＤＤ１となるので、ｐ型ＭＯＳトランジスタｐＭＯＳ２のゲートＧも電圧ＶＤＤ１となり、このｐ型ＭＯＳトランジスタｐＭＯＳ２はオフ状態となる。また、点Ｃも電圧ＶＤＤ１となるので、インバータＩＮＶ１の出力はグランドとなる。 【００２５】これとは反対に、マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの出力がハイであり、反転データ出力端子／Ｑ１からの出力がロウであったと仮定する。この場合、ｎ型ＭＯＳトランジスタｎＭＯＳ１はオン状態となり、ｎ型ＭＯＳトランジスタｎＭＯＳ２はオフ状態となる。このｎ型ＭＯＳトランジスタｎＭＯＳ１がオン状態であるので、点Ａの電圧はグランドとなる。このため、ｐ型ＭＯＳトランジスタｐＭＯＳ２のゲートＧの電圧もグランドとなり、このｐ型ＭＯＳトランジスタｐＭＯＳ２はオン状態となる。このときｎ型ＭＯＳトランジスタｎＭＯＳ２はオフ状態であるので、点Ｂは電圧ＶＤＤ１となる。この点Ｂが電圧ＶＤＤ１となるので、ｐ型ＭＯＳトランジスタｐＭＯＳ１のゲートＧも電圧ＶＤＤ１となり、このｐ型ＭＯＳトランジスタｐＭＯＳ１はオフ状態となる。また、点Ａと同様に点Ｃの電圧もグランドとなるので、インバータＩＮＶ１の出力は電圧ＶＤＤ１となる。この電圧ＶＤＤ１というのは、電圧ＶＤＤ２よりも高い電圧である。このことから、マスターラッチ回路ＭＬからの出力された電圧ＶＤＤ１中間出力信号が高い電圧へ変換されて出力されたことがわかる。 【００２６】以上はクロック信号ＣＫがハイであった場合の、スレーブラッチ回路ＳＬの単独の動作の説明であったが、次に、クロック信号ＣＫがロウであった場合の、スレーブラッチ回路ＳＬの単独の動作を説明する。 【００２７】図１からわかるように、クロック信号ＣＫがロウであると、トランスミッションゲートＴＧ１、ＴＧ２はともに遮断状態となる。また、反転クロック信号／ＣＫはハイであるので、ｎ型ＭＯＳトランジスタｎＭＯＳ３、ｎＭＯＳ４はともにオン状態となる。したがって、このクロック信号ＣＫがロウのときにおける図１の電圧レベル変換機能付フリップフロップ回路は、図３に示す回路と等価になる。 【００２８】この図３からわかるように、このスレーブラッチ回路ＳＬは、クロック信号ＣＫがハイからロウに切り替わった際における出力データ信号ＯＤをそのまま保持する回路となる。すなわち、クロック信号ＣＫがロウに切り替わった際に、出力データ信号ＯＤがハイであった場合には、このハイの状態を次にクロック信号ＣＫがハイになるまで保持し続ける。反対に、クロック信号ＣＫがロウに切り替わった際に、出力データ信号ＯＤがロウであった場合には、このロウの状態を次にクロック信号ＣＫがハイになるまで保持し続ける。より詳しく説明すると次のようになる。 【００２９】クロック信号ＣＫがハイからロウに切り替わった際に、出力データ信号ＯＤがハイ状態であったと仮定する。この場合、上述したクロック信号ＣＫがハイの場合の動作からわかるように、点Ｃの電圧はグランドであるので、ｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧの電圧は、グランドとなる。このため、ｎ型ＭＯＳトランジスタｎＭＯＳ２はオフ状態がそのまま維持される。また、点Ａの電圧もグランドであるので、ｐ型ＭＯＳトランジスタｐＭＯＳ２はオン状態がそのまま維持される。このｐ型ＭＯＳトランジスタｐＭＯＳ２がオン状態であり、ｎ型ＭＯＳトランジスタｎＭＯＳ２がオフ状態であるので、点Ｂ、点Ｄの電圧ＶＤＤ１もそのまま維持される。点Ｂが電圧ＶＤＤ１であるので、ｐ型ＭＯＳトランジスタｐＭＯＳ１のゲートＧも電圧ＶＤＤ１となり、このｐ型ＭＯＳトランジスタｐＭＯＳ１のオフ状態がそのまま維持される。また、点Ｄが電圧ＶＤＤ１であるので、ｎ型ＭＯＳトランジスタｎＭＯＳ１のオン状態がそのまま維持される。このｎ型ＭＯＳトランジスタｎＭＯＳ１のゲートＧの電圧は厳密には電圧ＶＤＤ１からｎ型ＭＯＳトランジスタｎＭＯＳ４のしきい値電圧分だけ低下した電位となるが、このゲート電圧でもｎ型ＭＯＳトランジスタｎＭＯＳ１のオン状態を十分に維持できる。このようにｎ型ＭＯＳトランジスタｎＭＯＳ１のオン状態が維持され、ｐ型ＭＯＳトランジスタｐＭＯＳ１のオフ状態が維持されるので、点Ｃのグランド電圧もそのまま維持される。したがって、出力データ信号ＯＤのハイ状態がそのまま維持されることになる。 【００３０】これとは反対に、クロック信号ＣＫがハイからロウに切り替わった際に、出力データ信号ＯＤがロウ状態であったと仮定する。この場合、上述したクロック信号ＣＫがハイの場合の動作からわかるように、点Ｃは電圧ＶＤＤ１であるので、ｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧは、電圧ＶＤＤ１となる。このため、ｎ型ＭＯＳトランジスタｎＭＯＳ２はオン状態がそのまま維持される。このｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧの電圧は厳密には電圧ＶＤＤ１からｎ型ＭＯＳトランジスタｎＭＯＳ３のしきい値電圧分だけ低下した電圧となるが、このゲート電圧でもｎ型ＭＯＳトランジスタｎＭＯＳ２のオン状態を十分に維持できる。また、点Ａも電圧ＶＤＤ１であるので、ｐ型ＭＯＳトランジスタｐＭＯＳ２はオフ状態がそのまま維持される。このｐ型ＭＯＳトランジスタｐＭＯＳ２がオフ状態であり、ｎ型ＭＯＳトランジスタｎＭＯＳ２がオン状態であるので、点Ｂ、点Ｄのグランド電圧もそのまま維持される。点Ｂの電圧がグランドであるので、ｐ型ＭＯＳトランジスタｐＭＯＳ１のゲートＧの電圧もグランドとなり、このｐ型ＭＯＳトランジスタｐＭＯＳ１のオン状態がそのまま維持される。また、点Ｄの電圧がグランドであるので、ｎ型ＭＯＳトランジスタｎＭＯＳ１のオフ状態がそのまま維持される。このようにｎ型ＭＯＳトランジスタｎＭＯＳ１のオフ状態が維持され、ｐ型ＭＯＳトランジスタｐＭＯＳ１のオン状態が維持されるので、点Ｃの電圧ＶＤＤ１もそのまま維持される。したがって、出力データ信号ＯＤのロウの状態がそのまま維持されることになる。」 これらの記載から、引用例には、次の発明（以下、「引用発明」という。）が記載されていると認められる。 「多電源で動作するＬＳＩに用いられる、電圧レベル変換機能付フリップフロップ回路であって、 マスタースレーブ型のフリップフロップ回路におけるスレーブラッチ回路に電圧レベル変換回路を組み込むことにより、必要な素子数の削減を図り、消費電力の抑制や動作の高速化を図ったものであり、 電圧レベル変換機能付フリップフロップ回路は、マスターラッチ回路ＭＬとスレーブラッチ回路ＳＬとを、備えて構成され、 マスターラッチ回路ＭＬは、一般的なラッチ回路により構成され、 すなわち、入力データ信号ＩＤを入力するためのデータ入力端子Ｄ１と、反転クロック信号／ＣＫを入力するためのクロック入力端子ＣＬＫと、データを出力するためのデータ出力端子Ｑ１と、このデータを反転して出力するための反転データ出力端子／Ｑ１とを、備え、 これらデータ出力端子Ｑ１と反転データ出力端子／Ｑ１からのデータ出力信号は、このフリップフロップ全体から見ると、スレーブラッチ回路ＳＬへの中間出力信号と見ることができ、 マスターラッチ回路ＭＬは、クロック信号ＣＫがロウのときは入力データ信号ＩＤを通過させて中間出力信号とし、クロック信号ＣＫがハイのときはその状態を保持して中間出力信号とする、機能を有し、 マスターラッチ回路ＭＬは、スレーブラッチ回路ＳＬを動作させるための電圧ＶＤＤ１よりも低い、電圧ＶＤＤ２で動作するようになっており、 スレーブラッチ回路ＳＬは、モード切替部１０と電圧レベル変換回路２０とを備えて構成され、 電圧レベル変換回路２０は、電圧ＶＤＤ１で動作するようになっており、 スレーブラッチ回路ＳＬは、クロック信号ＣＫがハイのときは、マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの中間出力信号の電圧レベルを上げて、そのまま通過させる回路となり、すなわち、データ出力端子Ｑ１からの中間出力信号がハイのとき、この信号の電圧はＶＤＤ２であるので、この電圧ＶＤＤ２をこれより高い電圧であるＶＤＤ１へ変換して、ハイ信号として出力データ信号ＯＤを出力する一方、データ出力端子Ｑ１の中間出力信号がロウのときは、この信号の電圧はグランドであるので、このグランド電位をそのまま、出力データ信号ＯＤとして出力し、 クロック信号ＣＫがロウであると、スレーブラッチ回路ＳＬは、クロック信号ＣＫがハイからロウに切り替わった際における出力データ信号ＯＤをそのまま保持する回路となり、すなわち、クロック信号ＣＫがロウに切り替わった際に、出力データ信号ＯＤがハイであった場合には、このハイの状態を次にクロック信号ＣＫがハイになるまで保持し続け、反対に、クロック信号ＣＫがロウに切り替わった際に、出力データ信号ＯＤがロウであった場合には、このロウの状態を次にクロック信号ＣＫがハイになるまで保持し続ける、 多電源で動作するＬＳＩに用いられる、電圧レベル変換機能付フリップフロップ回路。」 ３．対比 本願補正発明と引用発明とを対比する。 （１）　引用発明の「多電源で動作するＬＳＩに用いられる、電圧レベル変換機能付フリップフロップ回路」は、本願補正発明の「マルチティア集積回路」と、「集積回路」である点で共通するといえる。 （２）　引用発明の「マスターラッチ回路ＭＬ」は、「マスターラッチ回路ＭＬは、スレーブラッチ回路ＳＬを動作させるための電圧ＶＤＤ１よりも低い、電圧ＶＤＤ２で動作する」から、本願補正発明の「パワードメインＡで動作する第１のステージ」に相当する。 （３）　引用発明の「スレーブラッチ回路ＳＬ」は、「スレーブラッチ回路ＳＬを動作させるための電圧ＶＤＤ１」で動作するものであって、「スレーブラッチ回路ＳＬ」の「電圧レベル変換回路２０は、電圧ＶＤＤ１で動作する」から、本願補正発明の「パワードメインＢで動作する第２のステージ」に相当する。 （４）　引用発明のフリップフロップ回路が、「マスターラッチ回路ＭＬ」と「スレーブラッチ回路ＳＬ」から構成されることは、本願補正発明の「マルチステージ回路構成」に相当する。 （５）　上記（２）－（４）から、引用発明の「マスターラッチ回路ＭＬ」と「スレーブラッチ回路ＳＬ」から構成される「電圧レベル変換機能付フリップフロップ回路」は、本願補正発明の「パワードメインＡで動作する第１のステージとパワードメインＢで動作する第２のステージを備えるマルチステージ回路構成」に相当するといえる。 （６）　引用発明の「マスターラッチ回路ＭＬ」が、「マスターラッチ回路ＭＬは、一般的なラッチ回路により構成され」るものであって、「マスターラッチ回路ＭＬは、クロック信号ＣＫがロウのときは入力データ信号ＩＤを通過させて中間出力信号とし、クロック信号ＣＫがハイのときはその状態を保持して中間出力信号とする、機能を有し」ていることは、本願補正発明の「データを格納するための第１の手段を備える前記第１のステージ」であることに相当する。 （７）　引用発明の「スレーブラッチ回路ＳＬ」が、「スレーブラッチ回路に電圧レベル変換回路を組み込むことにより、必要な素子数の削減を図り、消費電力の抑制や動作の高速化を図ったものであり」、「スレーブラッチ回路ＳＬは、クロック信号ＣＫがハイのときは、マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの中間出力信号の電圧レベルを上げて、そのまま通過させる回路となり、すなわち、データ出力端子Ｑ１からの中間出力信号がハイのとき、この信号の電圧はＶＤＤ２であるので、この電圧ＶＤＤ２をこれより高い電圧であるＶＤＤ１へ変換して、ハイ信号として出力データ信号ＯＤを出力する一方、データ出力端子Ｑ１の中間出力信号がロウのときは、この信号の電圧はグランドであるので、このグランド電位をそのまま、出力データ信号ＯＤとして出力し」、「クロック信号ＣＫがロウであると、スレーブラッチ回路ＳＬは、クロック信号ＣＫがハイからロウに切り替わった際における出力データ信号ＯＤをそのまま保持する回路となり、すなわち、クロック信号ＣＫがロウに切り替わった際に、出力データ信号ＯＤがハイであった場合には、このハイの状態を次にクロック信号ＣＫがハイになるまで保持し続け、反対に、クロック信号ＣＫがロウに切り替わった際に、出力データ信号ＯＤがロウであった場合には、このロウの状態を次にクロック信号ＣＫがハイになるまで保持し続ける」ことは、本願補正発明の「データをレベルシフトおよび格納するための手段を備える前記第２のステージ」であることに相当する。 したがって、両者の一致点、相違点は以下のとおりである。 ［一致点］ 「集積回路であって、 パワードメインＡで動作する第１のステージとパワードメインＢで動作する第２のステージを備えるマルチステージ回路構成と、 データを格納するための第１の手段を備える前記第１のステージと、 データをレベルシフトおよび格納するための手段を備える前記第２のステージと、 を備える、集積回路。」である点。 ［相違点１］ 本願補正発明の「集積回路」は「マルチティア集積回路」であって、「第１のティア」と「第２のティア」とを備え、「前記第１のステージと前記第１のステージに電力を提供するための手段を備える前記第１のティアと、および」、「前記第２のステージと前記第２のステージに電力を提供するための手段を備える前記第２のティアと」を備えているのに対し、引用発明の「多電源で動作するＬＳＩに用いられる、電圧レベル変換機能付フリップフロップ回路」は、「第１のティア」、「第２のティア」を備える「マルチティア」集積回路ではない点。 ［相違点２］ 本願補正発明の「レベルシフトおよび格納するための前記手段」は、「レベルシフトおよび格納するための前記手段にデータを書き込むとき、書き込みデータ遅延を低減するための自己誘導電力崩壊（ＳＩＰＣ）回路構成要素を備え、前記ＳＩＰＣ回路構成要素は、レベル変換効率を拡張し、変換電力を低減するようにさらに構成される」のに対して、引用発明の「電圧レベル変換回路を組み込む」、「スレーブラッチ回路ＳＬ」は、「自己誘導電力崩壊（ＳＩＰＣ）回路構成要素」を備えない点。 ４．相違点についての判断 （１）　［相違点１］について 一般に、回路の集積化などを図るために、互いに動作電圧が異なる複数の回路素子について、動作電圧ごとに分類して、基板上で積層化（マルチティア化）する回路の実装方法は、先の引用文献２（特開平１１－３４０４４２号公報。特に、図３の符号２２０と符号２００’の積層状態、段落【００１３】「【発明が解決しようとする課題】したがって、本発明の一目的は、ＮＶＲＡＭセル、低電圧ＣＭＯＳ回路、高電圧薄膜トランジスタ・ドライバ回路をスペース効率よくしかもプロセス効率よく集積することができる、集積回路構造を提供することにある。」、段落【００３２】「しかし、図２の実施形態とは対照的に、図３に示す本発明の変形形式では、基板または層１２の表面上に低電圧論理ＣＭＯＳトランジスタ２０’、３０’およびＮＶＲＡＭセル６０’のみを形成する。次にこのようなデバイスは、リソグラフィ・プロセスの解像度を促進し強化するために必要であればプレーナ化可能な比較的厚い酸化物層２１０と、その上に形成された高電圧薄膜デバイスとで（たとえば、酸化または付着により）覆われる。・・・」の記載を参照されたい。）、及び、先の引用文献３（特開２００８－２１８７８６号公報。特に、図２、及び、フロントページ「【課題】シリコン基板よりバンドギャップが大きい基板に、動作電圧が互いに大きく異なる２種類のトランジスタを混載することができる半導体装置を提供する。【解決手段】本発明に係る半導体装置は、ＳｉＣ基板１に形成された第１のトランジスタと、第１のトランジスタ及びＳｉＣ基板１の上方に形成された第１の層間絶縁膜１１と、第１の層間絶縁膜１１上に形成された結晶化シリコン膜２０と、結晶化シリコン膜２０に形成された第２のトランジスタとを具備する。」の記載を参照されたい。）にそれぞれ示されるように、周知技術である。 よって、低電圧（ＶＤＤ２）で動作するマスターラッチ回路ＭＬ（第１のステージ）と、高電圧（ＶＤＤ１）で動作するスレーブラッチ回路ＳＬ（第２のステージ）から構成される引用発明に対して、上記の周知技術の回路の実装方法を適用することによって、「前記第１のステージと前記第１のステージに電力を提供するための手段を備える第１のティア」、及び、「前記第２のステージと前記第２のステージに電力を提供するための手段を備える第２のティア」を備えた、「マルチティア」集積回路として構成して、相違点１に係る構成とすることは、当業者が容易になし得たものである。 （２）　［相違点２］について 一般に、データ記憶部の書き込み性能などを向上するために、電源部と、データ記憶部との間に、所定のインピーダンスの素子を付加することによって、書きこみ時に、自己誘導的に(self-induced)、電源（power）の電圧を降下させること（corruption）は、先の引用文献４（特開２００６－２０９９４５号公報。特に、図２の常時オンスイッチ２０１、及び、段落【００１０】「・・・一方、比Ｒが大きすぎると、メモリセルへのビット書き込みがより困難になる。なぜなら、セルの状態を変化させるためにビット線上およびワード線上で非常に大きな電圧の変化が要求されるからである。セルの状態を変化させることが困難になることは、Ｒが大きくなると、一方のインバータトランジスタのソース、ドレイン間電圧が他方のインバータトランジスタの閾値電圧を越えるような大きな電流を必要とする素子が求められるという理由により発生する。」、段落【００１６】「本発明の他の視点によれば、書き込み動作を容易にするためのメモリセルの安定化方法は、電圧供給端および接地端の一方と、メモリセルと、の間に安定スイッチを設ける工程と、安定スイッチを前記書き込み動作の間オフとする工程と、を具備する。」、段落【００２０】「書き込み動作を行う際、安定スイッチはオフされる。これにより、メモリセル内のビット値を変化させるために要求される電圧変化の程度を小さくすることにより、書き込み動作が容易に達成されてビット値がセルへと移動する。スイッチは、アドレス可能なメモリセルアレイ構成を実現できるように、ワード線ごと、またはビットカラムごとに制御される。」、段落【００２５】「なお、書き込み動作の間、電圧供給端Ｖddをメモリセルから完全に切り離すことは必須ではなく、フリップフロップ回路の駆動要件を弱めることによって、セルが「和らげられ」ればよい。この際、図２に示す本発明の別の実施形態には、ワード線が延びる方向において安定スイッチ３０１と並列な常時オンスイッチ２０１が含まれる。スイッチ３０１がオフされる際、書き込みの間、より少ない電圧がフリップフロップに印加される。これにより、セルの書き込み性が向上する。または、図５に示す実施形態のように、ビット線の延びる方向において安定スイッチ５０１と並列に、常時オンのスイッチ５０２が設けられても良い。」の記載を参照されたい。）、及び、先の引用文献５（Jaydeep Kulkarni et al., "Capacitive-coupling Wordline Boosting with Self-Induced Vcc Collapse for Write VMIN Reduction in 22-nm 8T SRAM"，2012 IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC)，19-23 Feb. 2012, p.234-236. 特に、２３４ページ左欄９－１１行"The desire for wide voltage range operation to optimize power and performance dictates the need for SRAM arrays that can achieve both high performance and low minimun voltage of operation (VMIN)."（当審訳：　電力と性能をできるだけ向上するために、広い電圧範囲で動作することへの願望によって、高性能、かつ、低い最小動作電圧(VMIN)を実現するＳＲＡＭアレイが必要とされる。）、同ページ同欄２５－２７行"The scheme has a built-in self-induced Vcc collapse (SIC) allowing the cell voltage to partially collapse during the write operation, further improving write VMIN."（当審訳：　本方式では、内蔵された、自己誘導式Ｖｃｃ降下（ＳＩＣ）を備えており、書きこみ処理中に、セル電圧が部分的に降下することを許容することで、さらに、書きこみ最小動作電圧ＶＭＩＮを改善する。）、同ページ同欄５０－５３行"While SIC is inherent with the CC boost technique, it can also be used alone as a low-obverhead VMIN-reduction technique, and is an effective alternative when WWL boosting violates gate-oxide reliability limits at high voltage."（当審訳：　ＳＩＣは、ＣＣ（容量性結合）ブースト手法につきものであるが、ＳＩＣはまた単独でも、オーバヘッドの少ない最小動作電圧ＶＭＩＮを下げる手法として利用でき、また、書きこみワード線をブーストする手法が、高電圧でゲート酸化物の信頼性限界を越えるような場合に、有効な代替手段である。）、Figure 13.3.1（図の左半分の「回路図」において、電源（Vcc）から、トランジスタ（Shared-P）を介して、８Ｔ（８トランジスタ）ビットセルに給電電圧（CVcc）が与えられている点、及び、同図の右半分の「タイムチャート」において、トランジスタ（Shared-P）を介して与えられる給電電圧（CVcc）が、書きこみ時、一時的に電圧が降下している点の記載を参照されたい。）にそれぞれ示されるように、周知技術である。 よって、電圧レベル変換回路を兼ねる、引用発明の「スレーブラッチ回路ＳＬ」（「レベルシフトおよび格納するための前記手段」）に対して、上記の周知技術を適用することによって、「レベルシフトおよび格納するための前記手段は、レベルシフトおよび格納するための前記手段にデータを書き込むとき、書き込みデータ遅延を低減するための自己誘導電力崩壊（ＳＩＰＣ）回路構成要素を備え」る構成とすることは、当業者が容易になし得たものである。 また、電圧レベル変換回路を兼ねる、引用発明の「スレーブラッチ回路ＳＬ」（「レベルシフトおよび格納するための前記手段」）に、上記の周知技術を付加する場合、引用発明のスレーブラッチ回路ＳＬへの書きこみ処理が、より低電圧で、より高速かつ高効率に行われることによって、「レベル変換効率を拡張し、変換電力を低減するように」なることは、明らかである。 よって、電圧レベル変換回路を兼ねる、引用発明の「スレーブラッチ回路ＳＬ」（「レベルシフトおよび格納するための前記手段」）に、上記の周知技術を付加することによって、「レベルシフトおよび格納するための前記手段にデータを書き込むとき、書き込みデータ遅延を低減するための自己誘導電力崩壊（ＳＩＰＣ）回路構成要素を備え、前記ＳＩＰＣ回路構成要素は、レベル変換効率を拡張し、変換電力を低減するようにさらに構成される」、相違点２に係る構成とすることは、当業者が容易になし得たものである。 そして、本願補正発明のように構成したことによる効果も、当業者であれば、引用発明及び周知技術から予測できる程度のものである。 ５．むすび 以上のとおり、本願補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 したがって、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 第３　本願発明について １．本願発明 平成２８年３月１１日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２７年１２月１１日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。 「【請求項１】 マルチティア集積回路であって、 パワードメインＡで動作する第１のステージとパワードメインＢで動作する第２のステージを備えるマルチステージ回路構成と、 データを格納するための第１の手段を備える前記第１のステージと、 データをレベルシフトおよび格納するための手段を備える前記第２のステージと、 第１のティアと、 第２のティアと、 前記第１のステージと前記第１のステージに電力を提供するための手段を備える前記第１のティアと、および 前記第２のステージと前記第２のステージに電力を提供するための手段を備える前記第２のティアと、 を備え、 レベルシフトおよび格納するための前記手段は、レベルシフトおよび格納するための前記手段にデータを書き込むとき、書き込みデータ遅延を低減するための自己誘導電力崩壊（ＳＩＰＣ）回路構成要素を備える、集積回路。」 ２．引用例 引用例の記載については、上記「第２　」の「２．引用例・引用発明について」で述べたとおりである。 ３．対比・判断 本願発明は、前記「第２」の「１．本願補正発明」で検討した本願補正発明の「前記ＳＩＰＣ回路構成要素は、レベル変換効率を拡張し、変換電力を低減するようにさらに構成される」という限定事項を省いたものである。 そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、上記「第２」の「４．相違点についての判断」に記載したとおり、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 ４．むすび 以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願は、特許法第２９条第２項の規定により特許を受けることができない。したがって、本願は拒絶すべきものである。 よって、結論のとおり審決する。