2021-016675

第１ 手続の経緯

本願は、平成３０年２月２１日を出願日とする出願であって、令和３年６月１４日付けの拒絶理由の通知に対し、同年７月３０日に意見書が提出されたが、同年８月２７日付けで拒絶査定（原査定）がなされた。これに対し同年１２月３日に審判の請求とともに手続補正がなされ、令和４年１月２７日に前置報告がなされたものである。

第２ 原査定の概要

原査定の概要は次のとおりである。

この出願の請求項１ないし６に係る発明は、その出願前に日本国又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。

＜引用文献等一覧＞

１．特開２００７－２９３８５６号公報

２．特開２０１５－１４２３５９号公報

第３ 本願発明

本願の請求項１ないし６に係る発明（以下、これを「本願発明１」ないし「本願発明６」という）は、令和３年１２月３日の手続補正により補正された、特許請求の範囲の請求項１ないし６に記載された事項により特定されるものであり、本願発明１は以下のとおりの発明である。

「【請求項１】

論理回路情報が格納され複数のフレームから構成される書き換え可能な構成メモリと、

前記フレームの論理回路情報を書き換える再構成制御部と、

前記フレームに格納された論理回路情報に基づき論理回路を形成するロジック部と、

前記構成メモリのフレームに格納された論理回路情報を読み込み、格納された論理回路情報のエラーの検出であるエラー検出を行う構成メモリ診断部とを備え、

前記構成メモリ診断部は、前記再構成制御部により前記構成メモリの一部である２以上の前記フレームが書き換えられると、書き換えられていない前記フレームに優先して書き換えられた前記フレームの前記エラー検出を行い、

前記構成メモリ診断部は、

前記フレームごとに、前記フレームに書き込まれた論理回路情報を用いて誤り検出符号を算出する符号算出部と、

前記フレームごとに、前記符号算出部の算出する誤り検出符号が予め算出された照合用誤り検出符号と一致するか否かを判断する比較部とを備える電子制御装置。」

なお、本願発明２ないし５は、本願発明１を減縮した発明である。

また、本願発明６は、本願発明１の電子制御装置における構成メモリのエラー検出方法を記載したものである。

第４ 引用文献、引用発明等

１．引用文献１について

（１）引用文献１に記載された事項

原査定の拒絶の理由に引用された引用文献１（特開２００７－２９３８５６号公報）には、関連する図面とともに次の事項が記載されている。なお、下線は、強調のため当審が付与した。（以降においても同様。）

ア「【０００４】

プログラマブルデバイスの構成は、典型的に、構成ＲＡＭ（ＣＲＡＭ）セルのセットまたは構成メモリに格納されている構成データによって制御される。典型的に、ＣＲＡＭセルにおけるデータは、ルックアップテーブルに対するエントリ、プログラマブルロジック要素に含まれるマルチプレクサに対する制御信号、プログラマブル相互接続ラインを制御する値、およびプログラマブルデバイスのためのオペレーションのモードのようなプログラマブルデバイスの他の局面を制御する値を含む。」

イ「【０００７】

ソフトエラーを補正するための従来の方法は、ＣＲＡＭセルからの構成データを読み取るエラー検出回路網を使用し、エラーの存在を判断することを含む。エラーの検出の際、エラー検出回路網は、典型的に、プログラマブルデバイスがその構成データを再ロードし、かつ適切な動作のために再構成されることをもたらすエラー信号を起こす。他のアプローチにおいては、既知のエラーを補正できるエラー補正回路網もデバイス上に含まれる。この回路網は、構成データのセット全体を再ロードをせずにＣＲＡＭにおける構成データを補正するために使用され得る。」

ウ「【００２８】

ＣＲＡＭセルが書き込まれた後に、構成コントローラ１５０は、周期的にＣＲＡＭデータを読み返し、エラーをチェックし得る。構成コントローラ１５０は、再び、１つ以上の列を介して順序付け、データをデータレジスタ１３０の中に読み返す。各列が読まれた後に、構成コントローラ１５０は、このデータを用いて、エラー検出計算（ｃｏｍｐｕｔａｔｉｏｎ）の幾つかのステップを実行する。これは、典型的には、データを構成コントローラ１５０の中にシフトして、ＣＲＣチェックを実行することによって行われる。代替として、構成コントローラ１５０は、列または行のデータの様々なサブセットを含むＣＲＡＭセルのブロック上のエラー検出コードまたはエラー補正コードを計算し得る。代替として、ＣＲＡＭの任意の数の列および行に及び得るＣＲＡＭセルのブロックも、またエラー検出コードまたはエラー補正コードを含み得る。代替として、所与のエラー補正ブロック内のＣＲＡＭセルが、必ずしも近接しないように、領域は、複数の行および列にわたって、交互配置され（ｉｎｔｅｒｌｅａｖｅｄ）得る。」

エ「【００２９】

エラーが検出された場合、構成コントローラ１５０は、エラーフラグ１５２を上げ得る。このエラーフラグ１５２は、プログラマブルデバイス１００の内部または外部のいずれかにあるロジック信号であり得る。プログラマブルデバイス１００をモニタする外部ロジック（図示せず）は、この信号を用いて、このプログラマブルデバイス１００を再構成し得る。検出エラーのイベントにおいて、プログラマブルデバイス１００の状態は、信頼され得ない。なぜなら、エラーが発生して、それが検出されるまで、どのくらい時間が過ぎたかが分からないので、その結果、プログラマブルデバイス１００は、予測できない方法で損なわれ（ｃｏｒｒｕｐｔｅｄ）得るからである。プログラマブルデバイス１００の再構成および初期化は、これらの状況下での唯一の選択肢であることが多い。」

オ「【００３２】

本発明の実施形態において、エラー補正コード（ＥＣＣ）ユニットは、ＣＲＡＭ内に格納された構成データのビットのブロックまたはサブセット上でエラーチェックを実行する。このサブセットは、おそらくは、プログラマブルデバイス内の全てのＣＲＡＭデバイスであり得るが、典型的なエラー補正コードは、単一のエラーのみを補正し得、それゆえ、プログラマブルデバイスを構成データの幾つかの小さなブロックで、そのそれぞれが単一のソフトエラーを許容し得るブロックに分割することは、有利である。」

カ「【００３４】

図２は、本発明の実施形態に従うプログラマブルデバイスの例示的な構成メモリを示す。この図は、デバイスを構成するために使用されるＣＲＡＭセル２１０、アドレスレジスタ２２０、データレジスタ２３０、およびエラーチェックビットを格納するために使用されるＣＲＡＭセル２４０を含む。」

キ「【００３６】

図３は、本発明の実施形態に従うソフトエラー検出ユニットおよび関連回路網を含むブロック図である。この図は、ＦＰＧＡまたは他のプログラマブルデバイス３００を含む。このＦＰＧＡまたは他のプログラマブルデバイス３００は、構成コントローラ３１０、エラー補正コードユニット３２０、感度プロセッサ３３０、随意のエラーログ３４０、感度データデータベースまたはメモリ３５０、および外部構成デバイス３６０をさらに含む。」

ク「【００３７】

構成中に、構成コントローラ３１０は、構成デバイス３６０からの構成データを読み出す。構成コントローラ３１０は、構成データをＣＲＡＭセル（図示せず）に書き込む。構成後に、ＣＲＡＭセル内のデータは、周期的にソフトエラーをチェックされる。これは、ＣＲＡＭセルから構成データおよびエラーチェックビットを読み出すＥＣＣユニット３２０によって行われ得る。」

（２）引用発明

ア 上記（１）カによれば、引用文献１から“プログラマブルデバイス”が“ＣＲＡＭ”を備えていることが読み取れる。

イ 上記（１）オおよびキによれば、引用文献１から“プログラマブルデバイス”が“ＥＣＣユニット”を備えていることが読み取れる。

ウ 上記（１）アによれば、引用文献１から、“プログラマブルデバイス”の“構成”が“構成データによって制御される”ことが読み取れる。

エ 上記（１）アによれば、引用文献１から“構成データ”は“ルックアップテーブルに対するエントリ、プログラマブルロジック要素に含まれるマルチプレクサに対する制御信号、プログラマブル相互接続ラインを制御する値、およびプログラマブルデバイスのためのオペレーションのモードのようなプログラマブルデバイスの他の局面を制御する値を含む”ことや、当該“構成データ”が“ＣＲＡＭ”に“格納され”ていることが読み取れる。

オ 上記（１）ウおよびオによれば、引用文献１から“ＣＲＡＭ”は、“幾つかの小さなブロックからな”ることが読み取れる。

カ 上記（１）オおよびクによれば、引用文献１から“ＥＣＣユニット”は“ＣＲＡＭに格納された構成データを読み出して、周期的にソフトエラーのチェックを行”うことが読み取れる。

キ 上記（１）ウおよびオによれば、引用文献１から“ＥＣＣユニット”は“ＣＲＣを利用し、ＣＲＡＭの幾つかの小さなブロックで、それぞれエラーチェックを実行”することが読み取れる。

ク 上記（１）イ、エおよびオによれば、引用文献１から“ＥＣＣユニットよってエラーが検出された場合、プログラマブルデバイスが構成データを再ロード”することで、“プログラマブルデバイス”が“再構成される”ことが読み取れる。

以上より、上記引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。

「ＣＲＡＭおよびＥＣＣユニットを備え、その構成が構成データによって制御されるプログラマブルデバイスであって、

前記ＣＲＡＭは、ルックアップテーブルに対するエントリ、プログラマブルロジック要素に含まれるマルチプレクサに対する制御信号、プログラマブル相互接続ラインを制御する値、およびプログラマブルデバイスのためのオペレーションのモードのようなプログラマブルデバイスの他の局面を制御する値を含む前記構成データが格納され、幾つかの小さなブロックからなり、

前記ＥＣＣユニットは、前記ＣＲＡＭに格納された前記構成データを読み出して、周期的にソフトエラーのチェックを行い、

前記ＥＣＣユニットは、ＣＲＣを利用し、前記ＣＲＡＭの幾つかの小さなブロックで、それぞれエラーチェックを実行し、前記ＥＣＣユニットよってエラーが検出された場合、プログラマブルデバイスが構成データを再ロードすることで、再構成される

プログラマブルデバイス。」

２．引用文献２について

（１）引用文献２に記載された事項

原査定の拒絶の理由に引用された引用文献２（特開２０１５－１４２３５９号公報）には、関連する図面とともに次の事項が記載されている。

ア「【００４１】

次に、ＳｏＣ２０は、第２のＣＰＬＤ１２の書き換えデータの送信が完了した後、第１のＣＰＬＤ１１から汎用バス５０を介して第２のＣＰＬＤ１２の書き換えデータのリード処理を行う。そして、ＳｏＣ２０は、検証部として機能し、メモリデバイス３０からＳｏＣ２０に読み出された書き換えデータを用いて第２のＣＰＬＤ１２の書き換えデータを検証（以下、「ベリファイ」と称する）する。ベリファイした結果、書き換えデータに誤りが含まれる場合、書き換えデータの再送などの措置が取られる。第１のＣＰＬＤ１１は、第２のスイッチ４２をオフのまま維持する（破線で示される「第２のＣＰＬＤ書き換えルート」を参照）。」

以上より、引用文献２には、以下の技術事項が記載されていると認められる。

「ＣＰＬＤの書き換えデータの送信が完了した後、ＳｏＣが当該書き換えデータのリード処理を行い、その後、当該書き換えデータの検証を行うこと。」

３．引用文献３について

（１）引用文献３に記載された事項

前置報告で引用された引用文献３（特開２０１５－１１５７２７号公報）には、関連する図面とともに次の事項が記載されている。

ア「【０００３】

フィールド・プログラマブル・ゲート・アレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ））はプログラマブルロジックデバイスの一種であり、ユーザ論理回路の構成情報を保持する。

ユーザ論理回路の構成情報を保持するためのコンフィグレーション用メモリ（コンフィグレーションＲＡＭ（ＣＲＡＭ））にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いたＳＲＡＭ型ＦＰＧＡは、半導体技術の進歩により、大容量、低消費電力、高速動作の上で他の方式のＦＰＧＡに比べ有利である反面、ＣＲＡＭのデータ化け（ソフトエラー）が発生し易いという課題がある。

ＳＲＡＭ型ＦＰＧＡではＣＲＡＭをフレームと呼ぶ単位に分割し、ＣＲＡＭのソフトエラーを検出するためにフレーム毎に巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ（ＣＲＣ））コードを付加し、フレーム単位でのソフトエラー検出を行う。

ＦＰＧＡ全体では複数のフレームに対し順にＣＲＣコードの計算と付加されたＣＲＣコードが一致しているか否かをチェックする（ＣＲＣチェック）。

全フレームのＣＲＣチェックが完了すると、再度最初のフレームのＣＲＣチェックから行い、サイクリックにフレームのＣＲＣチェックを行う。

しかし、ユーザ論理回路がソフトエラーによって異常となり、その演算結果に問題がないかどうかフレームのＣＲＣチェックで確認しようとすると、ユーザ論理回路で演算した結果を得てから、最大でＦＰＧＡ内の全フレームをチェックする時間が経過した後にＣＲＣチェック結果が判明することになる。

ソフトエラーによる異常な演算結果が後段回路またはＦＰＧＡ外部に送出せず、正常な演算結果を出力させるまでの時間間隔は、システムの動作として許容できる間隔である必要がある。

つまり、演算結果を得てからＣＲＣチェックを経て正常な演算結果を出力するまでの時間が正常動作が可能な時間の許容範囲内であることを保証する必要があり、その為には、演算結果を得てからＣＲＣチェック完了までの時間間隔を短くすることが望ましい。」

以上より、引用文献３には、以下の技術事項が記載されていると認められる。

「ＣＲＡＭをフレームと呼ぶ単位に分割し、ＣＲＡＭのソフトエラーを検出するためにフレーム毎に巡回冗長検査（ＣＲＣ）コードを付加し、フレーム単位でのソフトエラー検出を行うこと。」

４．引用文献４について

（１）引用文献４に記載された事項

前置報告で引用された引用文献４（国際公開第２０１７／００２１５７号）には、関連する図面とともに次の事項が記載されている。

ア「[０００４]

非特許文献１に示すように、ＦＰＧＡのベンダは、ソフトエラーの検知及び修正機能を提供している。ＦＰＧＡのベンダが適用するソフトエラーチェック機能では、ＦＰＧＡをフレームと呼ばれる小領域に分割し、各フレームに対する誤り検出符号（ＣＲＣ）を予め算出しておく。そして、ＦＰＧＡのチェック機能は、ＣＲＣを用いて該当フレームにおけるエラーの有無を判定し、エラーがある場合には、エラー信号をＦＰＧＡの外部に送信する。また、特許文献２では、検出部がソフトエラーを検出すると、通信制御部が、通信装置と上位装置との通信パスの状態をビジー状態に遷移させることを特徴とするストレージ制御装置が開示されている。」

以上より、引用文献４には、以下の技術事項が記載されていると認められる。

「ＦＰＧＡをフレームと呼ばれる小領域に分割し、各フレームに対する誤り検出符号（ＣＲＣ）を予め算出し、該当フレームにおけるエラーの有無を判定すること。」

第５ 対比・判断

１．本願発明１について

（１）対比

本願発明１と引用発明とを対比すると、次のことがいえる。

ア 引用発明の「プログラマブルデバイス」は、ＣＲＡＭの幾つかの小さなブロックでエラーチェック等を実行するものであり、電子制御を行う装置といい得るから、後述する相違点を除き、「電子制御装置」である点で、本願発明１と共通する。

イ 引用発明の「構成データ」は、「ルックアップテーブルに対するエントリ、プログラマブルロジック要素に含まれるマルチプレクサに対する制御信号、プログラマブル相互接続ラインを制御する値、およびプログラマブルデバイスのためのオペレーションのモードのようなプログラマブルデバイスの他の局面を制御する値を含む」ものであり、ルックアップテーブルやマルチプレクサといった論理回路を制御する情報といい得るから、本願発明１の「論理回路情報」に相当する。

ウ 引用発明の「ＣＲＡＭ」は、「構成データ」が格納され、「幾つかの小さなブロック」からなるものである。そして、上記イ、および、ＲＡＭが、通常、書き換え可能なメモリである点に鑑みれば、引用発明の「ＣＲＡＭ」は、「論理回路情報が格納され複数のフレームから構成される書き換え可能な構成メモリ」に相当する。

エ 引用発明の「プログラマブルデバイス」は、「構成データを再ロード」することで、ＣＲＡＭに格納された当該構成データを書き換えているといい得るから、本願発明１の「フレームの論理回路情報を書き換える再構成制御部」に相当する機能手段を備えていることは明らかである。

オ 引用発明の「プログラマブルデバイス」は、「構成データ」によって「構成」が制御されるものであるから、本願発明１の「フレームに格納された論理回路情報に基づき論理回路を形成するロジック部」に相当する機能手段を備えていることは明らかである。

カ 引用発明の「ＥＣＣユニット」は、「ＣＲＡＭに格納された構成データを読み出して、周期的にソフトエラーのチェックを行う」ものであるから、「構成メモリのフレームに格納された論理回路情報を読み込み、格納された論理回路情報のエラーの検出であるエラー検出を行う」点で、本願発明１の「構成メモリ診断部」と共通する。

また、引用発明の「ＥＣＣユニット」は、「ＣＲＣを利用し、ＣＲＡＭの幾つかの小さなブロックで、それぞれエラーチェックを実行」するものであり、ブロックごとに、当該ブロックに書き込まれた構成データを用いてＣＲＣを算出しているといい得るから、上記イも踏まえると、「フレームごとに、前記フレームに書き込まれた論理回路情報を用いて誤り訂正符号を算出」する点で、本願発明１の「構成メモリ診断部」と共通する。

したがって、後述する相違点を除き、引用発明の「ＥＣＣユニット」は、本願発明１の「構成メモリ診断部」と一致する。

したがって、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。

（一致点）

「論理回路情報が格納され複数のフレームから構成される書き換え可能な構成メモリと、

論理回路情報を書き換える再構成制御部と、

前記フレームに格納された論理回路情報に基づき論理回路を形成するロジック部と、

前記構成メモリのフレームに格納された論理回路情報を読み込み、格納された論理回路情報のエラー検出であるエラー検出を行う構成メモリ診断部と、を備え、

前記構成メモリ診断部は、前記フレームごとに、前記フレームに書き込まれた論理回路情報を用いて誤り訂正符号を算出する、

電子制御装置。」

（相違点１）

本願発明１の「構成メモリ診断部」は、「再構成制御部により前記構成メモリの一部である２以上の前記フレームが書き換えられると、書き換えられていない前記フレームに優先して書き換えられた前記フレームの前記エラー検出を行」うものであるのに対して、引用発明の「ＥＣＣユニット」が、そのような動作を行うか不明な点。

（相違点２）

本願発明１の「構成メモリ診断部」は、「フレームごとに、前記符号算出部の算出する誤り検出符号が予め算出された照合用誤り検出符号と一致するか否かを判断する比較部」を備えるものであるのに対して、引用発明の「ＥＣＣユニット」がそのような構成を有するか不明な点。

（２）相違点についての判断

事案に鑑みて、上記相違点１について先に検討する。

原査定で引用された引用文献２ないし４は、それぞれ、上記第４の２ないし４のとおりの技術事項を開示するが、いずれも、本願発明１の上記相違点１に係る構成を開示するものではない。また、上記相違点１に係る本願発明１の構成が、当業者にとって周知の技術であると解すべき根拠はなく、当該構成が自明であるともいえない。

したがって、本願発明１の上記相違点１に係る構成は、当業者であっても、引用発明に基づいて容易に想到し得たものではないから、他の相違点について判断するまでもなく、本願発明１は、当業者であっても、引用発明及び引用文献２ないし４に記載の技術事項に基づいて容易に発明できたものであるとはいえない。

２．本願発明２ないし５について

本願発明２ないし５は、本願発明１を直接引用するものであって、本願発明１と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明及び引用文献２ないし４に記載の技術事項に基づいて容易に発明できたものとはいえない。

３．本願発明６について

本願発明６は、本願発明１の電子制御装置における構成メモリのエラー検出方法を記載したものであって、本願発明１の上記相違点１および２に係る構成に対応する構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明及び引用文献２ないし４に記載の技術事項に基づいて容易に発明できたものとはいえない。

第６ むすび

以上のとおり、本願発明１ないし６は、当業者が引用発明および引用文献２ないし４に記載の技術事項に基づいて当業者が容易に発明をすることができたものではない。

したがって、原査定の理由によって、本願を拒絶することはできない。

また、他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。