2021-008651

第２ 原査定の概要

原査定（令和３年４月２７日付け拒絶査定）の概要は次のとおりである。

１ 本願請求項１、２に係る発明は、以下の引用文献１、２に基づいて、その発明の属する技術の分野における通常の知識を有する者（以下、「当業者」という。）が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。

引用文献等一覧

１．特開２０１２－２５６９４１号公報

２．特開２０１２－２５６４０５号公報

第３ 本願発明

本願請求項１に係る発明（以下、「本願発明１」という。）は、令和３年６月３０日付けの手続補正で補正された特許請求の範囲の請求項１に記載された事項により特定される発明であり、以下のとおりの発明である。

「【請求項１】

第１のトランジスタと、

前記第１のトランジスタの上方の第１の絶縁層と、

前記第１の絶縁層の上方の容量と、

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前記容量の上方の第２の絶縁層と、

前記第２の絶縁層の上方の第２のトランジスタと、

前記第１の絶縁層を貫通する第１の電極と、

前記第２の絶縁層を貫通する第２の電極と、を有し、

前記容量の一対の電極の一方は、前記第１の絶縁層を介して前記第１のトランジスタのゲートと重なる領域と、前記第２の絶縁層を介して前記第２のトランジスタのゲートと重なる領域と、を有し、

前記第１のトランジスタのチャネル長方向と、前記第２のトランジスタのチャネル長方向とは、互いに異なる方向であり、

前記第１の電極と前記第２の電極は、重なりを有し電気的に接続されている、半導体装置。」

第４ 引用文献、引用発明等

１ 引用文献１について

原査定の拒絶の理由に引用された引用文献１には、図面とともに次の事項が記載されている。

「【技術分野】

【０００１】

記憶装置と、当該記憶装置を用いた半導体装置に関する。」

「【００２２】

（実施の形態１）

図１（Ａ）に、本発明の一態様に係る記憶装置のメモリセルの構成を、一例として回路図で示す。図１（Ａ）に示す回路図では、メモリセル１０１が、記憶素子として機能するトランジスタ１０２と、スイッチング素子として機能するトランジスタ１０３と、容量素子１０４とを有する。記憶素子として機能するトランジスタ１０２は、ゲート電極と活性層の間に形成されるゲート容量に、電荷を蓄積させることで、データを記憶する。

・・・

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【００２５】

図１（Ａ）に示すメモリセル１０１では、トランジスタ１０３の第１端子に接続されているノードに、データを含む信号の電位が与えられている。また、トランジスタ１０３の第２端子は、トランジスタ１０２のゲート電極に接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続され、他方が所定の電位が与えられているノードに接続されている。

・・・

【００３７】

次いで、図１（Ｃ）に、図１（Ａ）が有するトランジスタ１０３と、容量素子１０４の断面図の一例を示す。なお、図１（Ｃ）では図１（Ａ）に示すメモリセル１０１の断面構造を示しているが、図１（Ｂ）が有するトランジスタ１０３と、容量素子１０５も、図１（Ｃ）と同様の構成を採用することができる。

【００３８】

図１（Ｃ）に示す断面図では、絶縁表面を有する基板１１０上に、容量素子１０４とトランジスタ１０３が形成されており、容量素子１０４とトランジスタ１０３は、絶縁膜１１１を間に挟んで重なっている。

【００３９】

具体的に、容量素子１０４は、絶縁表面を有する基板１１０上に形成された電極１１２と、電極１１２上の絶縁膜１１３と、絶縁膜１１３を間に挟んで電極１１２と重なる電極１１４とを有する。電極１１２と、絶縁膜１１３と、電極１１４とが重なった部分が、容量素子１０４として機能する。

【００４０】

また、トランジスタ１０３は、電極１１４を覆っている絶縁膜１１１上に、ゲート電極１１５と、ゲート電極１１５上の絶縁膜１１６と、絶縁膜１１６を間に挟んでゲート電極１１５と重なる、酸化物半導体を含んだ活性層１１７と、活性層１１７上のソース電極１１８、ドレイン電極１１９と有している。さらに、トランジスタ１０３は、活性層１１７、ソース電極１１８及びドレイン電極１１９を覆っている絶縁膜１２０を構成要素に含んでいても良い。トランジスタ１０３は、ボトムゲート型であり、なおかつ、ソース電極１１８とドレイン電極１１９の間において、活性層１１７の一部がエッチングされたチャネルエッチ構造である。

・・・

【００５３】

図１（Ｄ）に示す断面図では、図１（Ｃ）と同様に、絶縁表面を有する基板１１０上に、容量素子１０４とトランジスタ１０３が形成されており、容量素子１０４とトランジスタ１０３は、絶縁膜１１１を間に挟んで重なっている。

【００５４】

具体的な容量素子１０４と、トランジスタ１０３の構成は、図１（Ｃ）と同じである。そして、図１（Ｄ）では、遮光性を有する導電膜で配線１２３を形成し、配線１２３によりトランジスタ１０３を覆っている。具体的には、トランジスタ１０３の活性層１１７と重なるように、遮光性を有する配線１２３を形成する。

・・・

【００５６】

さらに、図１（Ｄ）では、図１（Ｃ）と同様に、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１１７と重なる位置に形成されている。

【００５７】

上記構成により、図１（Ｄ）では、遮光性を有する電極１１２或いは電極１１４と、遮光性を有する配線１２３との間に活性層１１７が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層１１７に入射するのを防ぐことができる。

・・・

【００６０】

本発明の一態様では、酸化物半導体を活性層１１７に含むトランジスタ１０３を、記憶素子として用いるトランジスタ１０２または容量素子１０５における電荷の保持を制御するためのスイッチング素子として用いることで、上記電荷のリークを防ぐことができる。また、遮光性を有する電極、導電膜、絶縁膜などの層で、上記活性層１１７を挟むことで、光によって上記トランジスタ１０３の特性が劣化するのを防ぐことができる。具体的には、閾値電圧のシフトを抑制し、オフ電流が上昇するのを防ぐことができる。さらに、本発明の一態様では、上記遮光性を有する電極を、容量素子１０４または容量素子１０５の電極１１２或いは電極１１４として用いる。よって、容量素子１０４または容量素子１０５とトランジスタ１０３とが重なるようにメモリセル１０１内に配置されるため、容量素子１０４または容量素子１０５の専有面積、或いは容量値を確保しつつも、メモリセル１０１の占める面積を縮小化することができる。

【００６１】

したがって、本発明の一態様に係る記憶装置は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明は、上記記憶装置を半導体装置に用いることで、半導体装置の信頼性を高め、高機能化させることができる。」

「【００６１】

次いで、図２に、メモリセル１０１における各種配線の、より具体的な接続構成の例を示す。

・・・

【００７１】

図２（Ｃ）に示すメモリセル１０１は、一つのデータ線ＤＬが、第１データ線ＤＬａと第２データ線ＤＬｂの機能を併せ持っている点において、図２（Ｂ）に示すメモリセル１０１と異なっている。具体的に、図２（Ｃ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１０３と、記憶素子として機能するトランジスタ１０２と、容量素子１０４とを有する。トランジスタ１０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ１０３の第１端子はデータ線ＤＬに接続されており、第２端子はトランジスタ１０２のゲート電極に接続されている。トランジスタ１０２の第１端子はデータ線ＤＬに接続されており、第２端子はグラウンドなどの固定電位が与えられているノードに接続されている。容量素子１０４が有する一対の電極は、一方がトランジスタ１０２のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。

【００７２】

図２（Ｃ）に示すメモリセル１０１は、データの書き込み、保持、読み出しなどの動作を、図２（Ｂ）に示すメモリセル１０１と同様に行うことができる。」

「【００７７】

（実施の形態２）

本実施の形態では、本発明の一態様に係る記憶装置が有するメモリセルの、具体的な構成の一例について説明する。なお、本実施の形態では、図２（Ｃ）に示す回路構成を有したメモリセルを例に挙げて、その構造について説明する。

【００７８】

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図３に、メモリセルの上面図の一例を示す。なお、図３では、メモリセルの構成を明確にするために、遮光性を有する絶縁膜以外の絶縁膜は、全て省略して示している。また、図３の破線Ａ１-Ａ２における断面図を、図４に示す。

【００７９】

図３、図４に示すメモリセルは、絶縁表面を有する基板１１０上に、トランジスタ１０２と、トランジスタ１０３と、容量素子１０４とを有する。そして、基板１１０上に形成された容量素子１０４は絶縁膜１１１に覆われており、絶縁膜１１１上にはトランジスタ１０２と、トランジスタ１０３とが形成されている。そして、容量素子１０４と、トランジスタ１０２及びトランジスタ１０３とは、絶縁膜１１１を間に挟んで重なっている。

【００８０】

具体的に、容量素子１０４は、絶縁表面を有する基板１１０上に形成された電極１１２と、電極１１２上の絶縁膜１１３と、絶縁膜１１３を間に挟んで電極１１２と重なる電極１１４とを有する。電極１１２と、絶縁膜１１３と、電極１１４とが重なった部分が、容量素子１０４として機能する。

【００８１】

また、トランジスタ１０３は、絶縁膜１１１上に、ソース電極またはドレイン電極として機能する導電膜１３０及び導電膜１３１と、導電膜１３０及び導電膜１３１に接する、酸化物半導体を含んだ活性層１３２と、導電膜１３０、導電膜１３１、活性層１３２を覆っている絶縁膜１３３と、絶縁膜１３３を間に挟んで活性層１３２と重なるゲート電極１３４とを有する。

【００８２】

図３、図４に示すトランジスタ１０３は、トップゲート型であり、なおかつ、ソース電極またはドレイン電極として機能する導電膜１３０及び導電膜１３１が、活性層１３２の下側で接している、ボトムコンタクト構造である。

【００８３】

また、トランジスタ１０２は、絶縁膜１１１上に、ソース電極またはドレイン電極として機能する導電膜１３１及び導電膜１３５と、導電膜１３１及び導電膜１３５に接する、酸化物半導体を含んだ活性層１３６と、導電膜１３１、導電膜１３５、活性層１３６を覆っている絶縁膜１３３と、絶縁膜１３３を間に挟んで活性層１３６と重なるゲート電極１３７とを有する。

【００８４】

図３、図４に示すトランジスタ１０２は、トランジスタ１０３と同様にトップゲート型であり、なおかつ、ソース電極またはドレイン電極として機能する導電膜１３１及び導電膜１３５が、活性層１３６の下側で接している、ボトムコンタクト構造である。

・・・

【００８６】

そして、導電膜１３０は、絶縁膜１１１に形成されたコンタクトホール１３８を介して、電極１１４に接している。

【００８７】

また、トランジスタ１０２及びトランジスタ１０３を覆うように、絶縁膜１３９が形成されている。そして、絶縁膜１３９上には、絶縁膜１３９に形成されたコンタクトホール１４０を介してトランジスタ１０２のゲート電極１３７に接続された、遮光性を有する導電膜１４１が形成されている。また、導電膜１４１は、絶縁膜１３９及び絶縁膜１３３に形成されたコンタクトホール１４２を介して、導電膜１３０に接続されている。また、絶縁膜１３９上には、絶縁膜１３９に形成されたコンタクトホール１４３を介してトランジスタ１０３のゲート電極１３４に接続された、遮光性を有する導電膜１４４が形成されている。

【００８８】

遮光性を有する導電膜１４１は、少なくともトランジスタ１０２の活性層１３６の一部と重なる位置に形成する。なお、活性層１３６に入射する光をより防ぐためには、活性層１３６全体を完全に導電膜１４１で覆うのが望ましい。

【００８９】

また、遮光性を有する導電膜１４４は、少なくともトランジスタ１０３の活性層１３２の一部と重なる位置に形成する。なお、活性層１３２に入射する光をより防ぐためには、活性層１３２全体を完全に導電膜１４４で覆うのが望ましい。

【００９０】

さらに、本発明の一態様では、容量素子１０４が有する電極１１２或いは電極１１４の少なくとも一方が遮光性を有する。そして、遮光性を有する電極１１２或いは電極１１４が、トランジスタ１０３の活性層１３２、トランジスタ１０２の活性層１３６と重なる位置に形成されている。活性層１３２と、活性層１３６とは、少なくともその一部が電極１１２或いは電極１１４と重なっていれば良い。しかし、活性層１３２或いは活性層１３６に入射する光をより防ぐためには、活性層１３２全体、或いは活性層１３６全体が、完全に電極１１２或いは電極１１４と重なるようにするのが望ましい。」

図１～４は、以下のとおりのものである。

図３から、ソース電極またはドレイン電極として機能する導電膜１３１及び導電膜１３５と、ゲート電極１３７を有するトランジスタ１０２のチャネル長方向と、ソース電極またはドレイン電極として機能する導電膜１３０及び導電膜１３１と、ゲート電極１３４とを有するトランジスタ１０３のチャネル長方向とは、互いに異なる方向であることが見てとれる。

また、図３、４から、導電膜１４１と導電膜１３０は、重なりを有することが見てとれる。

［図：0001381587000001.jpg］

［図：0001381587000002.jpg］

［図：0001381587000003.jpg］

【図４】

［図：0001381587000004.jpg］

したがって、上記引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。

「トランジスタ１０２と、トランジスタ１０３と、容量素子１０４とを有するメモリセルを有する記憶装置であって、

基板１１０上に形成された容量素子１０４は絶縁膜１１１に覆われており、絶縁膜１１１上にはトランジスタ１０２と、トランジスタ１０３とが形成されており、

容量素子１０４と、トランジスタ１０２及びトランジスタ１０３とは、絶縁膜１１１を間に挟んで重なっており、

容量素子１０４は、基板１１０上に形成された電極１１２と、電極１１２上の絶縁膜１１３と、絶縁膜１１３を間に挟んで電極１１２と重なる電極１１４とを有し、

導電膜１３０が、絶縁膜１１１に形成されたコンタクトホール１３８を介して、電極１１４に接しており、

トランジスタ１０３は、絶縁膜１１１上に、ソース電極またはドレイン電極として機能する導電膜１３０及び導電膜１３１と、活性層１３２と重なるゲート電極１３４とを有し、

トランジスタ１０２は、絶縁膜１１１上に、ソース電極またはドレイン電極として機能する導電膜１３１及び導電膜１３５と、活性層１３６と重なるゲート電極１３７とを有し、

トランジスタ１０２のチャネル長方向と、トランジスタ１０３のチャネル長方向とは、互いに異なる方向であり、

トランジスタ１０２及びトランジスタ１０３を覆うように、絶縁膜１３９が形成されており、絶縁膜１３９上には、絶縁膜１３９に形成されたコンタクトホール１４０を介してトランジスタ１０２のゲート電極１３７に接続された、遮光性を有する導電膜１４１が形成されており、導電膜１４１は、絶縁膜１３９及び絶縁膜１３３に形成されたコンタクトホール１４２を介して、導電膜１３０に接続されており、導電膜１４１と導電膜１３０は、重なりを有し、

電極１１２或いは電極１１４が、トランジスタ１０３の活性層１３２、トランジスタ１０２の活性層１３６と重なる位置に形成されている、記憶装置。」

２ 引用文献２について

原査定の拒絶の理由に引用された引用文献２には、図面とともに次の事項が記載されている。

「【技術分野】

【０００１】

電源を切っても記憶している論理状態が消えない不揮発性の記憶回路を用いた信号処理回路に関する。また、当該信号処理回路を用いた電子機器に関する。」

「【００３９】

（実施の形態１）

信号処理回路の一態様について説明する。図１（Ａ）は、信号処理回路の構成を模式的に示すブロック図である。信号処理回路２０００は、デコーダ２００１、制御回路２００２、ＡＬＵ２００３、レジスタ２００４、メモリ２００５、電源回路２００６を有する。

・・・

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【００４１】

（不揮発性の記憶回路）

制御回路２００２、レジスタ２００４、及びメモリ２００５は、図１（Ｂ）に示す不揮発性の記憶回路１００を有する構成とすることができる。なお、ＡＬＵ２００３も、図１（Ｂ）に示す不揮発性の記憶回路１００を有する構成とすることができる。図１（Ｂ）において、不揮発性の記憶回路１００は、トランジスタ１０１と容量素子１０２とを有する。トランジスタ１０１のゲートは端子Ｗと電気的に接続され、ソース及びドレインの一方は端子Ｂと電気的に接続され、他方は容量素子１０２の一対の電極のうちの一方と電気的に接続される。容量素子１０２の一対の電極のうちの他方は端子Ｃと電気的に接続される。

・・・

【００６９】

（メモリ２００５の構成）

（メモリセルアレイの構成）

メモリ２００５は、図１（Ｂ）に示した不揮発性の記憶回路１００をマトリクス状に複数有するメモリセルアレイを含んだ構成とすることができる。例えば、当該メモリセルアレイとして図２（Ｂ）に示す構成とすることができる。図２（Ｂ）に示すメモリセルアレイ４００は、ｍ×ｎ（ｍは自然数、ｎは自然数）個の不揮発性の記憶回路１００（ｉ，ｊ）（ｉはｍ以下の自然数、ｊはｎ以下の自然数）を有する。不揮発性の記憶回路１００（ｉ，ｊ）は、図１（Ｂ）に示した不揮発性の記憶回路１００とすることができる。以下、不揮発性の記憶回路１００（ｉ，ｊ）をメモリセルとも呼ぶ。

・・・

【００７４】

（メモリセルアレイ以外の構成）

メモリ２００５は、メモリセルアレイ４００に加えて、行デコーダ、列デコーダ、プリチャージ回路、センスアンプ回路、及び一時記憶回路のいずれかまたは全てを有する構成とすることができる。なお、これらの回路のうちのいくつかをまとめて１つの回路とすることもできる。例えば、センスアンプ回路は、一時記憶回路の機能を有していてもよい。

・・・

【００７６】

図２（Ａ）に、メモリ２００５の構成の一態様を模式的に示す。図２（Ａ）において、メモリ２００５は、メモリセルアレイ４００と、列デコーダ４０３と、行デコーダ４０４と、プリチャージ回路４０２と、センスアンプ回路４０１とを有する。

・・・

【００７８】

ここで、図２（Ａ）は、メモリ２００５の構成の一態様を模式的に示したものであって、各回路の配置の仕方はこれに限定されない。例えば、実際には、メモリセルアレイ４００と重なるように、その他の回路（列デコーダ４０３、行デコーダ４０４、プリチャージ回路４０２、及びセンスアンプ回路４０１）を形成することができる。また、メモリセルアレイ４００を分割し、分割されたメモリセルアレイを互いに重ねて配置する（多層化する）こともできる。こうして、メモリセルアレイ４００の占有面積を低減しつつ、記憶容量を増大させることができる。」

「【０１１３】

（実施の形態３）

本実施の形態では、実施に形態１において示した信号処理回路２０００のより具体的な構成について説明する。なお、説明では図１の符号も参照する。

【０１１４】

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図６（Ａ）は、信号処理回路２０００の断面図である。図６（Ａ）中、左半分は、制御回路２００２、ＡＬＵ２００３、レジスタ２００４が形成された領域の断面図である。制御回路２００２、ＡＬＵ２００３、レジスタ２００４における、揮発性の記憶回路２００と不揮発性の記憶回路１００の組のうち、揮発性の記憶回路２００が有するトランジスタ１０３ａと、不揮発性の記憶回路１００の有するトランジスタ１０１ａ（図１（Ｂ）や図１（Ｄ）におけるトランジスタ１０１に相当）及び容量素子１０２ａ（図１（Ｂ）や図１（Ｄ）における容量素子１０２に相当）を代表で示す。図６（Ａ）中、右半分は、メモリ２００５が形成された領域の断面図である。メモリ２００５における、メモリセル（不揮発性の記憶回路１００）の有するトランジスタ１０１ｂ（図１（Ｂ）や図１（Ｄ）におけるトランジスタ１０１に相当）及び容量素子１０２ｂ（図１（Ｂ）や図１（Ｄ）における容量素子１０２に相当）を代表で示す。なお、メモリ２００５のメモリセルが有するトランジスタ１０１ｂの下層に、例えば重なるようにトランジスタ１０３ｂを設けることができる。図６（Ａ）において、基板７００上に、トランジスタ１０３ａ、トランジスタ１０３ｂが形成され、その上方に層間絶縁層を介してトランジスタ１０１ａ及びトランジスタ１０１ｂが形成され、更にその上方に容量素子１０２ａ及び容量素子１０２ｂが形成された構成となっている。

・・・

【０１１７】

なお、図６では、容量素子１０２ａは、一対の電極のうちの一方３０１ａと、誘電体層３０２ａと、一対の電極のうちの他方３０３とを有する。容量素子１０２ｂは、一対の電極のうちの一方３０１ｂと、誘電体層３０２ａと、一対の電極のうちの他方３０３とを有する。容量素子１０２ａの誘電体層３０２ａ及び容量素子１０２ｂの誘電体層３０２ａを、互いに分離することなく共通に設けている。また、容量素子１０２ａの一対の電極のうちの他方３０３及び容量素子１０２ｂの一対の電極のうちの他方３０３を、互いに分離することなく共通に設けている。この場合には、分離することなく共通に設けられた導電層（容量素子１０２ａ及び容量素子１０２ｂの一対の電極のうちの他方３０３）を、信号処理回路２０００の遮蔽層（例えば、電界遮蔽層等）や遮光層として用いることができる。例えば、信号処理回路２０００を構成するトランジスタ等の素子（例えば、トランジスタ１０３ａ、トランジスタ１０３ｂ、トランジスタ１０１ａ、トランジスタ１０１ｂ）を覆うように当該導電層を設けることによって、外部の電界等が信号処理回路２０００を構成する素子に与える影響を低減することができる。このように、容量素子１０２ａの一対の電極のうちの他方３０３及び容量素子１０２ｂの一対の電極のうちの他方３０３を遮蔽層や遮光層として機能させることにより、作製工程を増加させることなく、信頼性の高い信号処理回路２０００を提供することができる。

・・・

【０１２１】

図６では、トランジスタ１０３ａ及びトランジスタ１０３ｂの上方に、トランジスタ１０１ａ及びトランジスタ１０１ｂを有し、更に上方に容量素子１０２ａ及び容量素子１０２ｂを有する構成を示したがこれに限定されない。トランジスタ１０３ａ及びトランジスタ１０３ｂの上方に、トランジスタ１０１ａやトランジスタ１０１ｂでなる層と、容量素子１０２ａや容量素子１０２ｂでなる層とを、多層に設けてもよい。この構成例を図７に示す。図７では、トランジスタ１０３ａ及びトランジスタ１０３ｂの上方に、トランジスタ１０１ａやトランジスタ１０１ｂでなる層と、容量素子１０２ａや容量素子１０２ｂでなる層と、トランジスタ１０１ｃやトランジスタ１０１ｄでなる層と、容量素子１０２ｃや容量素子１０２ｄでなる層と、を設けている。ここで、図６（Ｂ）と異なり、容量素子１０２ａの一対の電極のうちの他方と容量素子１０２ｂの一対の電極のうちの他方とは分離されている。これは、容量素子１０２ａ及び容量素子１０２ｂの更に上方に設けられた回路と、下層の回路との電気的接続を行うためである。図７では、容量素子１０２ｃの一対の電極のうちの他方と容量素子１０２ｄの一対の電極のうちの他方とは、分離されることなく共通に設けられ、信号処理回路２０００の遮蔽層として機能させることができる。このように、トランジスタ１０３ａ及びトランジスタ１０３ｂの上方に、トランジスタ１０１ａやトランジスタ１０１ｂでなる層と、容量素子１０２ａや容量素子１０２ｂでなる層とを、多層に設ける構成では、最上層に設けられる容量素子１０２ｃの一対の電極のうちの他方と容量素子１０２ｄの一対の電極のうちの他方を、分離されることなく共通に設けて遮蔽層とすることができる。」

図１、２、６、７は、以下のとおりのものである。

［図：0001381587000005.jpg］

［図：0001381587000006.jpg］

［図：0001381587000007.jpg］

［図：0001381587000008.jpg］

したがって、引用文献２には,以下の技術的事項が記載されていると認められる。

「信号処理回路２０００におけるメモリ２００５であって、

基板２００上に、トランジスタ１０３ｂ、トランジスタ１０１ｂ、第１の絶縁層、容量素子１０２ｂ、第２の絶縁層、トランジスタ１０１ｄ、第３の絶縁層、容量素子１０２ｄを順に積層されたメモリ２００５。」

第５ 対比・判断

１ 対比

本願発明１と引用発明とを対比すると、次のことがいえる。

（１）引用発明における「トランジスタ１０２」、「トランジスタ１０３」、「容量素子１０４」、「絶縁膜１１１」、「絶縁膜１３９」、「電極１１２」と「電極１１４」、「ゲート電極１３７」、「ゲート電極１３４」、「記憶装置」は、それぞれ、本願発明１における「第１のトランジスタ」、「第２のトランジスタ」、「容量」、「第２の絶縁層」、「第１の絶縁層」、「容量の一対の電極」、「第１のトランジスタのゲート」、「第２のトランジスタのゲート」、「半導体装置」に相当する。

（２）引用発明において、「容量素子１０４は絶縁膜１１１に覆われており」、「『トランジスタ１０２』を『覆うように、絶縁膜１３９が、形成されており』」、「『トランジスタ１０３は、絶縁膜１１１上』に、『有』」するものであるから、本願発明１と引用発明とは、「第１のトランジスタと、前記第１のトランジスタの上方の第１の絶縁層と、容量と、前記容量の上方の第２の絶縁層と、前記第２の絶縁層の上方の第２のトランジスタ」を有する点で共通する。

（３）ア 引用発明において、「導電膜１４１は、絶縁膜１３９及び絶縁膜１３３に形成されたコンタクトホール１４２を介して、導電膜１３０に接続されており」、「導電膜１４１」は、絶縁膜１３９を貫通するといえるから、本願発明１の「第１の電極」に対応し、また、導電膜１４１と導電膜１３０は、電気的に接続されているといえる。

イ 引用発明において、「導電膜１３０は、絶縁膜１１１に形成されたコンタクトホール１３８を介して、電極１１４に接しており、導電膜１４１と導電膜１３０は、重なりを有」するから、「導電膜１３０」は、絶縁膜１１を貫通するといえるから、本願発明１の「第２の電極」に対応する。

ウ さらに、引用発明において、導電膜１４１と導電膜１３０は、重なりを有」する。

したがって、本願発明１と引用発明とは、「前記第１の絶縁層を貫通する第１の電極と、前記第２の絶縁層を貫通する第２の電極」とを有し、「前記第１の電極と前記第２の電極は、重なりを有し、電気的に接続されている」点で一致する。

（４）引用発明において、「『容量素子１０４』と、『トランジスタ１０３』とは、『絶縁膜１１１を間に挟んで重なっており』」、「『容量素子１０４』は、『電極１１２』と、『電極１１２と重なる電極１１４とを有し』」、「『トランジスタ１０３は、絶縁膜１１１上」に、『活性層１３２と重なるゲート電極１３４とを有し』、『トランジスタ１０２』は、『活性層１３６と重なるゲート電極１３７とを有し』」、「電極１１２或いは電極１１４が、トランジスタ１０３の活性層１３２、トランジスタ１０２の活性層１３６と重なる位置に形成されている」から、容量素子１０４の電極１１２、電極１１４は、トランジスタ１０２のゲート電極１３７と重なる領域と、絶縁膜１１１を介してトランジスタ１０３のゲート電極１３４と重なる領域と、を有するといえる。

したがって、本願発明１と引用発明とは、「前記容量の一対の電極の一方は、前記第１のトランジスタのゲートと重なる領域と、前記第２の絶縁層を介して前記第２のトランジスタのゲートと重なる領域と、を有」する点で共通する。

（５）引用発明において、「第１のトランジスタ１０２のチャネル長方向と、第２のトランジスタ１０３のチャネル長方向とは、互いに異なる方向であ」るから、本願発明１と引用発明とは、「前記第１のトランジスタのチャネル長方向と、前記第２のトランジスタのチャネル長方向とは、互いに異なる方向であ」る点で一致する。

（６）したがって、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。

＜一致点＞

「第１のトランジスタと、

前記第１のトランジスタの上方の第１の絶縁層と、

容量と、

前記容量の上方の第２の絶縁層と、

前記第２の絶縁層の上方の第２のトランジスタと、

前記第１の絶縁層を貫通する第１の電極と、

前記第２の絶縁層を貫通する第２の電極と、を有し、

前記容量の一対の電極の一方は、前記第１のトランジスタのゲートと重なる領域と、前記第２の絶縁層を介して前記第２のトランジスタのゲートと重なる領域と、を有し、

前記第１のトランジスタのチャネル長方向と、前記第２のトランジスタのチャネル長方向とは、互いに異なる方向であり、

前記第１の電極と前記第２の電極は、重なりを有し電気的に接続されている、半導体装置。」

＜相違点＞

＜相違点１＞

容量について、本願発明１は、「前記第１の絶縁層の上方の容量」という構成を備えるのに対し、引用発明の容量素子１０４は、「基板１１０上に形成された容量素子１０４」であり、絶縁膜１３９（第１の絶縁層）の上方の容量ではない点。

＜相違点２＞

「第２の絶縁層」が、本願発明１では、「前記容量の上方の第２の絶縁層」であるのに対し、引用発明の絶縁膜１１１は、「（絶縁膜１３９（前記第１の絶縁層）の上方の）容量」の上方の絶縁層ではない点。

＜相違点３＞

「第２のトランジスタ」が、本願発明１では、「前記第２の絶縁層の上方の第２のトランジスタ」であるのに対し、引用発明のトランジスタ１０３は、「（絶縁膜１３９（前記第１の絶縁層）の上方の容量の上方の）第２の絶縁層」の上方のトランジスタではない点。

＜相違点４＞

「第２の電極」が、本願発明１では、「前記第２の絶縁層を貫通する第２の電極」であるのに対し、引用発明の導電膜１３０は、「（絶縁膜１３９（前記第１の絶縁層）の上方の容量の上方の）第２の絶縁層」を貫通する電極ではない点。

＜相違点５＞

「前記容量の一対の電極の一方」が、「前記第１のトランジスタのゲートと重なる領域」が、本願発明１では、「前記第１の絶縁層を介して」ゲートと重なる領域であるのに対し、引用発明では、容量素子１０４の電極１１２、電極１１４は、絶縁膜１３９（前記第１の絶縁層）を介さずゲート１３７（前記第１のトランジスタのゲート）と重なるものである点。

＜相違点６＞

「前記容量の一対の電極の一方」が、本願発明１では、「前記第２の絶縁層を介して前記第２のトランジスタのゲートと重なる領域」を有するのに対し、引用発明では、容量素子１０４の電極１１２、電極１１４は、「『（絶縁膜１３９（前記第１の絶縁層）の上方の容量の上方の）第２の絶縁層』を介して『（絶縁膜１３９（前記第１の絶縁層）の上方の容量の上方の第２の絶縁層の上方の）第２のトランジスタ』のゲートと重なる領域」を有するものではない点。

＜相違点７＞

本願発明１では、「前記第１のトランジスタのチャネル長方向と、前記第２のトランジスタのチャネル長方向とは、互いに異なる方向」であるのに対し、引用発明では、トランジスタ１０２（前記第１のトランジスタ）のチャネル長方向と、「『（絶縁膜１３９（前記第１の絶縁層）の上方の容量の上方の第２の絶縁層の上方の）」トランジスタ』のチャネル長方向」とは、互いに異なる方向であるものではない点。

＜相違点８＞

本願発明１では、「前記第１の電極と前記第２の電極は、重なりを有し電気的に接続されている」のに対し、引用発明では、導電膜１４１（前記第１の電極）と「『（絶縁膜１３９（前記第１の絶縁層）の上方の容量の上方の）第２の絶縁層』を貫通する電極」は、重なりを有し電気的に接続されているものではない点。

（２）相違点についての判断

上記相違点１～８は関連しているので、まとめて検討する。

引用発明は、「基板１１０上に形成された容量素子１０４は絶縁膜１１１に覆われており、絶縁膜１１１上にはトランジスタ１０２と、トランジスタ１０３とが形成されており、容量素子１０４と、トランジスタ１０２及びトランジスタ１０３とは、絶縁膜１１１を間に挟んで重なっており、容量素子１０４と、トランジスタ１０２及びトランジスタ１０３とは、絶縁膜１１１を間に挟んで重なっており、容量素子１０４は、基板１１０上に形成された電極１１２と、電極１１２上の絶縁膜１１３と、絶縁膜１１３を間に挟んで電極１１２と重なる電極１１４とを有し、導電膜１３０が、絶縁膜１１１に形成されたコンタクトホール１３８を介して、電極１１４に接しており」、「トランジスタ１０２及びトランジスタ１０３を覆うように、絶縁膜１３９が形成されており」、「電極１１２或いは電極１１４が、トランジスタ１０３の活性層１３２、トランジスタ１０２の活性層１３６と重なる位置に形成されている」ものであるから、

引用発明において、

（ア）容量素子１０４を絶縁膜１３９の上方のものとし、

（イ）該容量素子の上方の絶縁層を形成し、

（ウ）トランジスタ１０３を該絶縁層の上方のものとし、

（エ）トランジスタ１０３の活性層１３２、トランジスタ１０２の活性層１３６と重なる位置に形成されている電極１１４に接している導電膜１３０を、該絶縁層を貫通する電極とし、

（オ）容量素子１０４の電極１１２、電極１１４を、絶縁膜１３９を介してゲート１３７と重なる領域と、該絶縁層を介してゲート１３４と重なる領域を有するものとし、

（カ）トランジスタ１０２のチャネル長方向と、該トランジスタ１０３のチャネル長方向とが、互いに異なる方向であるものとし、

（キ）導電膜１４１と該導電膜１３０が、重なりを有し電気的に接続されているものとすることは、当業者には動機付けもない。

特に、上記（エ）とすることは、引用発明における、容量素子の電極１１４から導電膜１３０、導電膜１４１への接続構成を、電極１１４は、容量素子の上方の上記絶縁層に形成されたコンタクトホールを介して、導電膜１３０と接続されたものとし、導電膜１４１は、「絶縁膜１３９及び絶縁膜１３３に形成されたコンタクトホール１４２」を介して、当該導電膜１３０に接続されたものとすることであるので、当業者にとって設計的事項であるとはいえない。

更に、引用発明と引用文献２に記載された技術的事項との組合せについて検討すると、上記第４（２）のとおり、引用文献２には、「信号処理回路２０００におけるメモリ２００５であって、基板２００上に、トランジスタ１０３ｂ、トランジスタ１０１ｂ、第１の絶縁層、容量素子１０２ｂ、第２の絶縁層、トランジスタ１０１ｄ、第３の絶縁層、容量素子１０２ｄを順に積層されたメモリ２００５。」という技術的事項は、本願優先日前に公知であったものの、引用文献２には、容量の上方の絶縁層であって、その上方にトランジスタを有する当該絶縁層を貫通する電極を有するとの技術的事項、すなわち、上記相違点４に係る本願発明１の構成は開示されていない。

そうすると、引用発明に引用文献２に記載された技術的事項を適用しても、上記相違点４に係る本願発明１の構成にはならない。

したがって、引用発明において、引用文献２に記載された技術的事項に基づいて、相違点１～８に係る本願発明１の構成とすることは、当業者が容易になし得たことであるとはいえない。

よって、本願発明１は、当業者であっても引用発明、引用文献２に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

第６ 原査定について

１ 理由１（特許法第２９条第２項）について

本願発明１は、「前記第１の絶縁層の上方の容量と、前記容量の上方の第２の絶縁層と、前記第２の絶縁層の上方の第２のトランジスタ」と、「前記第２の絶縁層を貫通する第２の電極」と、「を有し」、「前記容量の一対の電極の一方は、前記第１の絶縁層を介して前記第１のトランジスタのゲートと重なる領域と、前記第２の絶縁層を介して前記第２のトランジスタのゲートと重なる領域と、を有し、前記第１のトランジスタのチャネル長方向と、前記第２のトランジスタのチャネル長方向とは、互いに異なる方向であり、前記第１の電極と前記第２の電極は、重なりを有し電気的に接続されている」という事項を有するものであり、拒絶査定において引用された引用文献１、２に基づいて、当業者が容易に発明できたものとはいえない。したがって、原査定の理由１を維持することはできない。

第７ むすび

以上のとおり、原査定の理由によっては、本願を拒絶することはできない。

また、他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。